JPH09282181A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性メモリの第２アドレス領域のデータ
書き換え処理中、当該データを書き換える過程で必要と
なる割り込み要求が発生した場合であっても、当該割り
込み要求に基づく割り込み処理を確実に実行できるマイ
クロコンピュータを提供する。 【解決手段】 ＥＥＰＲＯＭ１のアドレス領域Ｂのプロ
グラム書き換え処理中、ラッチ回路１６に論理値「０」
がラッチされ、割り込みベクタ回路１５−１〜１５−ｎ
がイネーブルとなる。従って、この時、ＥＥＰＲＯＭ１
のアドレス領域Ｂのデータ書き換えの為に、割り込み要
求１〜ｎの何れか１つが発生すると、プログラムカウン
タ３の値が、当該割り込み要求に対応するＥＥＰＲＯＭ
１のアドレス領域Ａのアドレスに変更され、当該割り込
み要求に基づく割り込み処理が確実に実行される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
（ＥＥＰＲＯＭ）を内蔵するマイクロコンピュータに関
する。

【０００２】

【従来の技術】１チップマイクロコンピュータとは、プ
ログラムメモリ（不揮発性メモリ）を同一チップ上に集
積化したものである。前記プログラムメモリには、マス
クＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等が使用される。 （１）マスクＲＯＭ内蔵の場合 複数枚のマスクを１度製造してしまえば、量産効率を向
上でき且つチップ面積を小さくできる利点がある。しか
し、プログラム変更が要求されると、複数枚のマスクを
再度製造する必要があり、多くの製造時間を要して前記
要求に迅速に対応できない欠点がある。 （２）ＥＰＲＯＭ内蔵の場合 現データを紫外線消去した後に新データを書き込むこと
で、プログラム変更に迅速に対応できる利点がある。し
かし、現データが全て紫外線消去されてしまい、消去不
要であった同一データを再度書き込まなければならない
欠点がある。 （３）ＥＥＰＲＯＭ内蔵の場合 現データを電気的消去した後に新データを書き込むこと
で、プログラム変更に迅速に対応できる利点がある。ま
た、現データを部分的に消去できるので、消去不要のデ
ータをそのまま残すことができる。

【０００３】さて、最近の１チップマイクロコンピュー
タは、前記各不揮発性メモリの利点を利用し、ＥＥＰＲ
ＯＭを内蔵する傾向が高い。前記ＥＥＰＲＯＭは、１チ
ップマイクロコンピュータの動作制御の為のプログラム
メモリとして使用される。ここで、前記ＥＥＰＲＯＭの
アドレス領域は第１アドレス領域及び第２アドレス領域
に分割される。第１アドレス領域は、第２アドレス領域
のデータ書き換えの為のプログラム領域に割り当てら
れ、また、第２アドレス領域には割り込み処理の為のプ
ログラムが書き込まれるものとする。

【０００４】

【発明が解決しようとする課題】さて、前記１チップマ
イクロコンピュータは、前記ＥＥＰＲＯＭの第１アドレ
ス領域のプログラム命令を解読することにより、前記Ｅ
ＥＰＲＯＭの第２アドレス領域のプログラムの書き換え
を実行する。ところが、前記ＥＥＰＲＯＭの第２アドレ
ス領域のプログラム書き換え時に、割り込み要求（タイ
マー割り込み、外部割り込み等）が発生した場合、第２
アドレス領域のプログラムが確定していない為、割り込
み処理プログラムを使用できない問題があった。

【０００５】そこで、本発明は、不揮発性メモリの第２
アドレス領域のプログラムを書き換えている最中に割り
込み要求が発生した場合でも、当該割り込み要求に基づ
く割り込み処理を確実に実行できるマイクロコンピュー
タを提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、データを繰り返し書
き込み及び読み出しできると共に書き込み済データを電
気的に消去でき、第１アドレス領域及び第２アドレス領
域を有するメモリであって、前記第１アドレス領域は前
記第２アドレス領域のデータを書き換える為のプログラ
ム領域に割り当てられ、前記第１アドレス領域及び前記
第２アドレス領域は割り込み処理の為の共通のプログラ
ム領域を含む不揮発性メモリと、前記不揮発性メモリを
アドレス指定するプログラムカウンタと、割り込み要求
に応じて前記プログラムカウンタの値を変更する割り込
みベクタ回路と、前記不揮発性メモリの第２アドレス領
域のデータ書き換え中に前記割り込み要求が発生した
時、前記不揮発性メモリの第１アドレス領域を指定する
様に前記割り込みベクタ回路を制御する制御回路と、を
備えた点である。

【０００７】

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明に使用されるマイクロコン
ピュータの概要を示す回路ブロック図であり、１チップ
上に集積化される。図２は図１の動作を説明する為のタ
イムチャートである。

【０００８】図１において、（１）はＥＥＰＲＯＭであ
る。ＥＥＰＲＯＭ（１）は、データを繰り返し書き込み
及び読み出しできると共に書き込み済データを電気的に
消去できる不揮発性メモリである。ＥＥＰＲＯＭ（１）
のアドレス領域Ａは、残余のアドレス領域Ｂのデータ書
き換え用のプログラム領域に割り当てられ、アドレス領
域Ｂは、１チップマイクロコンピュータの動作制御等の
為のデータ領域に割り当てられる。ＥＥＰＲＯＭ（１）
は、アドレスデータが印加される端子ＡＤ、書き込みデ
ータが印加される端子ＤＩＮ、読み出しデータが出力さ
れる端子ＤＯＵＴ、書き込みモード設定信号が印加され
る端子ＷＥを有している。尚、ＥＥＰＲＯＭ（１）のア
ドレス領域Ａのプログラムは、外部ＰＲＯＭライタ（図
示せず）からＥＥＰＲＯＭ（１）にデータを供給するこ
とにより容易に変更でき、プログラム変更に迅速に対応
できる。

【０００９】（２）はＣＰＵであり、ＥＥＰＲＯＭ
（１）の端子ＤＯＵＴからの読み出しデータに基づいて
動作するものである。ＣＰＵ（２）は、プログラムカウ
ンタ（３）、インストラクションレジスタ、インストラ
クションデコーダ、演算論理ユニット等、論理動作を実
行するのに必要な構成を含むものとする。（４）はラッ
チ回路であり、ＥＥＰＲＯＭ（１）のアドレスデータの
ビット数ｍと等しい個数だけ設けられる。ラッチ回路
（４）のＬ端子はアドレスバス（５）ｍ本を介してＣＰ
Ｕ（２）のアドレス端子と並列接続され、Ｃ端子はＣＰ
Ｕ（２）のクロック端子と共通接続される。即ち、ラッ
チ回路（４）は、クロックＣＫ０に同期してアドレスデ
ータをラッチする。

【００１０】（６）はラッチ回路であり、ＥＥＰＲＯＭ
（１）の１バイトのビット数ｎと等しい個数だけ設けら
れる。ラッチ回路（６）のＬ端子はデータバス（７）ｎ
本を介してＣＰＵ（２）のデータ端子と並列接続され、
Ｃ端子はＣＰＵ（２）の他のクロック端子と共通接続さ
れ、Ｑ端子はＥＥＰＲＯＭ（１）の端子ＤＩＮと接続さ
れる。即ち、ラッチ回路（６）は、クロックＣＫ１に同
期して書き込みデータをラッチすると共にＥＥＰＲＯＭ
（１）に供給する。

【００１１】ＡＮＤゲート（８）（９）及びＯＲゲート
（１０）は切換回路を構成する。該切換回路は、ラッチ
回路（４）と等しい個数ｍだけ設けられる。ＡＮＤゲー
ト（８）の一方の入力端子はプログラムカウンタ（３）
の出力端子と接続され、ＡＮＤゲート（９）の一方の入
力端子はラッチ回路（４）のＱ端子と接続され、ＯＲゲ
ート（１０）の出力端子はＥＥＰＲＯＭ（１）の端子Ａ
Ｄと接続される。即ち、切換回路は、後述する選択信号
ＳＥＬＥＣＴに応じて、プログラムカウンタ（３）又は
ラッチ回路（４）の何れか一方のアドレスデータをＥＥ
ＰＲＯＭ（１）に供給する。

【００１２】（１１）はメモリ制御回路である。ＥＥＰ
ＲＯＭ（１）からアドレス領域Ｂのデータ書き換えを開
始するプログラム命令が読み出された時、ＣＰＵ（２）
は該プログラム命令を解読してスタートパルスＳＴＡＲ
Ｔを出力する。メモリ制御回路（１１）は、スタートパ
ルスＳＴＡＲＴの立ち下がりを検出し、ここから時間Ｔ
１だけ経過した後に時間Ｔ２だけローレベルとなるモー
ド制御信号ＭＯＤＥを出力し、ＥＥＰＲＯＭ（１）の端
子ＷＥに供給する。従って、ＥＥＰＲＯＭ（１）は、モ
ード制御信号ＭＯＤＥがローレベルとなる期間Ｔ２の
み、書き込みモードに設定される。尚、期間Ｔ２は、Ｅ
ＥＰＲＯＭ（１）が指定されたアドレスにデータを書き
込む為に必要十分な時間に設定されている。メモリ制御
回路（１１）は、モード制御信号ＭＯＤＥの立ち上がり
を検出し、エンドパルスＥＮＤを出力する。メモリ制御
回路（１１）は、スタートパルスＳＴＡＲＴの立ち下が
りからエンドパルスＥＮＤの立ち下がりまでの期間の
み、ローレベルとなる選択信号ＳＥＬＥＣＴを出力す
る。従って、前記切換回路は、選択信号ＳＥＬＥＣＴが
ローレベルとなる期間のみ、プログラムカウンタ（３）
の出力を遮断し、ラッチ回路（４）の出力をＥＥＰＲＯ
Ｍ（１）の端子ＡＤに供給する。

【００１３】（１２）はＣＰＵ制御回路である。ＥＥＰ
ＲＯＭ（１）の１命令の実行時間はμｓｅｃ単位である
が、ＥＥＰＲＯＭ（１）のデータ書き込み時間はｍｓｅ
ｃ単位と非常に長い。そこで、ＥＥＰＲＯＭ（１）が書
き込みモードとなる期間Ｔ２は、ＣＰＵ（２）がＥＥＰ
ＲＯＭ（１）の端子ＤＯＵＴの不定出力の影響を受ける
のを禁止し、プログラムカウンタ（３）の値を現状のま
ま停止させる必要がある。ＣＰＵ制御回路（１２）は、
スタートパルスＳＴＡＲＴの立ち下がりからエンドパル
スＥＮＤの立ち下がりまでの期間のみ、禁止信号ＩＮＨ
を出力する。ＣＰＵ（２）は、禁止信号ＩＮＨを検出
し、前記禁止動作を行う。

【００１４】（１３）はクロックジェネレータであり、
クロックＣＫをＣＰＵ（２）に供給する。ＣＰＵ（２）
は、クロックＣＫを基に、１チップマイクロコンピュー
タを動作させる為のシステムクロックを作成する。以
下、図１の動作を図２のタイムチャートを基に説明す
る。尚、初期状態では、モード制御信号ＭＯＤＥ及び選
択信号ＳＥＬＥＣＴはハイレベルであり、ＥＥＰＲＯＭ
（１）は、プログラムカウンタ（３）でアドレス指定さ
れる読み出しモードに設定されているものとする。ま
た、プログラム命令Ｘはアドレスデータをラッチ回路
（４）にラッチさせる命令、プログラム命令Ｘ＋１は書
き込みデータをラッチ回路（６）にラッチさせる命令、
プログラム命令Ｘ＋２はＥＥＰＲＯＭ（１）にデータを
書き込ませる命令である。

【００１５】ＥＥＰＲＯＭ（１）の端子ＤＯＵＴからプ
ログラム命令Ｘが読み出されると、該プログラム命令Ｘ
がＣＰＵ（２）で解読され、アドレスデータがクロック
ＣＫ０に同期してラッチ回路（４）にラッチされる。プ
ログラムカウンタ（３）が所定値インクリメントされ、
ＥＥＰＲＯＭ（１）の端子ＤＯＵＴからプログラム命令
Ｘ＋１が読み出されると、該プログラム命令Ｘ＋１がＣ
ＰＵ（２）で解読され、書き込みデータがクロックＣＫ
１に同期してラッチ回路（６）にラッチされる。

【００１６】プログラムカウンタ（３）が所定値インク
リメントされ、ＥＥＰＲＯＭ（１）の端子ＤＯＵＴから
プログラム命令Ｘ＋２が読み出されると、該プログラム
命令Ｘ＋２はＣＰＵ（２）で解読される。すると、スタ
ートパルスＳＴＡＲＴが発生する。選択信号ＳＥＬＥＣ
ＴはスタートパルスＳＴＡＲＴの立ち下がりを受けてロ
ーレベルに変化する。モード選択信号ＭＯＤＥは、スタ
ートパルスＳＴＡＲＴの立ち下がりから時間Ｔ０が経過
した後に時間Ｔ１だけローレベルに変化し、その後、ハ
イレベルに復帰する。エンドパルスＥＮＤはモード制御
信号ＭＯＤＥのハイレベルへの復帰を受けて発生する。
前記選択信号ＳＥＬＥＣＴはエンドパルスＥＮＤの立ち
下がりを受けてハイレベルに変化する。

【００１７】従って、ＥＥＰＲＯＭ（１）のアドレス領
域Ｂのデータを書き換える期間は禁止信号ＩＮＨが発生
し、これより、ＣＰＵ（２）は、ＥＥＰＲＯＭ（１）の
端子ＤＯＵＴの不定出力の影響を無視でき、且つ、前記
システムクロックを停止させてプログラムカウンタ
（３）の値をスタートパルスＳＴＡＲＴが発生した時の
まま保持できる。この結果、ＥＥＰＲＯＭ（１）のデー
タ書き換え時におけるＣＰＵ（２）の誤動作を防止でき
る。

【００１８】さて、図３は割り込み処理を実行する為の
ブロック図であり、ＣＰＵ（２）内部で構成される。図
４は図３の動作を説明する為のフローチャートである。
尚、ＥＥＰＲＯＭ（１）のアドレス領域Ａには、アドレ
ス領域Ｂのプログラムを書き換える際に必要となる割り
込み要求が発生した時、当該割り込み要求に基づく割り
込み処理を実行する為のプログラムが書き込まれてい
る。また、アドレス領域Ｂには、アドレス領域Ｂのプロ
グラム実行中の割り込み要求に対応する割り込み処理の
為のプログラムが書き込まれている。

【００１９】図３において、（１４−１）〜（１４−
ｎ）は割り込みベクタ回路であり、割り込み要求１〜ｎ
が発生した時、プログラムカウンタ（３）の値を、当該
割り込み要求１〜ｎに基づく割り込み処理を実行する為
のＥＥＰＲＯＭ（１）のアドレス領域Ｂ中のアドレスに
変更するものである。同様に、（１５−１）〜（１５−
ｎ）は割り込みベクタ回路であり、前記割り込み要求１
〜ｎが発生した時、プログラムカウンタ（３）の値を、
当該割り込み要求１〜ｎに基づく割り込み処理を実行す
る為のＥＥＰＲＯＭ（１）のアドレス領域Ａ中のアドレ
スに変更するものである。（１６）はラッチ回路であ
り、割り込みベクタ回路（１４−１）〜（１４−ｎ）又
は割り込みベクタ回路（１５−１）〜（１５−ｎ）の何
れか一方をイネーブルとする為の信号をラッチするもの
である。ラッチ回路（１６）の出力は、割り込みベクタ
回路（１４−１）〜（１４−ｎ）の入力と共通接続さ
れ、インバータ（１７）を介して割り込みベクタ回路
（１５−１）〜（１５−ｎ）の入力と共通接続される。
即ち、ラッチ回路（１６）が論理値「１」をラッチした
時、割り込みベクタ回路（１４−１）〜（１４−ｎ）が
イネーブルとなり、ラッチ回路（１６）が論理値「０」
をラッチした時、割り込みベクタ回路（１５−１）〜
（１５−ｎ）がイネーブルとなる。

【００２０】以下、図３の動作を図４のフローチャート
を基に説明する。ＥＥＰＲＯＭ（１）のアドレス領域Ｂ
のプログラムが誤っている場合、当該プログラムを正し
く書き換える必要がある。先ず、ＣＰＵ（２）は、ＥＥ
ＰＲＯＭ（１）のアドレス領域Ｂのプログラムを書き換
えるか否かを判断する（ステップ１）。ＥＥＰＲＯＭ
（１）のアドレス領域Ｂのプログラムを書き換える必要
がない場合（ステップ１ＮＯ）、全割り込み要求を一旦
ディセーブルとし（ステップ２）、ラッチ回路（１６）
に論理値「１」をラッチさせた後に全割り込み要求をイ
ネーブルとする（ステップ３）。即ち、割り込みベクタ
回路（１４−１）〜（１４−ｎ）がイネーブルとなる。
そして、ＥＥＰＲＯＭ（１）のアドレス領域Ｂのプログ
ラムが実行される（ステップ４）。当該プログラム実行
時、割り込み要求１〜ｎの何れか１つが発生すると（ス
テップ５ＹＥＳ）、プログラムカウンタ（３）の値が、
当該割り込み要求に対応するＥＥＰＲＯＭ（１）のアド
レス領域Ｂのアドレスに変更され、当該割り込み要求に
基づく割り込み処理が実行されることになる（ステップ
６）。

【００２１】一方、ＥＥＰＲＯＭ（１）のアドレス領域
Ｂのプログラムを書き換え処理する場合（ステップ１Ｙ
ＥＳ）、全割り込み要求を一旦ディセーブルとし（ステ
ップ７）、ラッチ回路（１６）に論理値「０」をラッチ
させた後に全割り込み要求をイネーブルとする（ステッ
プ８）。即ち、割り込みベクタ（１５−１）〜（１５−
ｎ）がイネーブルとなる。そして、ＥＥＰＲＯＭ（１）
のアドレス領域Ａのプログラムによるアドレス領域Ｂの
プログラム書き換え処理が実行される（ステップ９）。
当該プログラム実行時、割り込み要求１〜ｎの何れか１
つ（ＥＥＰＲＯＭ（１）のアドレス領域Ｂのプログラム
書き換え時に必要となる割り込み要求）が発生すると
（ステップ１０ＹＥＳ）、プログラムカウンタ（３）の
値が、当該割り込み要求に対応するＥＥＰＲＯＭ（１）
のアドレス領域Ａのアドレスに変更され、当該割り込み
要求に基づく割り込み処理が実行されることになる（ス
テップ１１）。尚、ＥＥＰＲＯＭ（１）のアドレス領域
Ｂのプログラム書き換えが終了すると、前記１チップマ
イクロコンピュータはリセットされ、ＥＥＰＲＯＭ
（１）のアドレス領域Ｂのプログラムの解読結果に基づ
き動作する。

【００２２】以上より、ＥＥＰＲＯＭ（１）のアドレス
領域Ｂのプログラムの書き換え処理中、当該プログラム
を書き換える過程で必要となる割り込み要求（タイマー
割り込み、外部割り込み等）が発生した場合でも、当該
割り込み要求に基づく割り込み処理を確実に実行でき
る。また、ＥＥＰＲＯＭ（１）のアドレス領域Ｂのプロ
グラム書き換えを行う場合と行わない場合とにおいて、
割り込み要求１〜ｎを共用でき、プログラム効率を向上
できる。

【００２３】

【発明の効果】本発明によれば、不揮発性メモリの第２
アドレス領域のプログラムの書き換え処理中、当該プロ
グラムを書き換える過程で必要となる割り込み要求（タ
イマー割り込み、外部割り込み等）が発生した場合で
も、当該割り込み要求に基づく割り込み処理を確実に実
行できる。また、不揮発性メモリの第２アドレス領域の
データ書き換えを行う場合と行わない場合とにおいて、
割り込み要求を共用でき、プログラム効率を向上できる
等の利点が得られる。

【図面の簡単な説明】

【図１】本発明に使用されるマイクロコンピュータの概
要を示す回路ブロック図である。

【図２】図１の動作を説明する為のタイムチャートであ
る。

【図３】本発明の割り込み処理を実行する為のブロック
図である。

【図４】図３の動作を説明する為のフローチャートであ
る。

【符号の説明】

（１） ＥＥＰＲＯＭ （３） プログラムカウンタ （１４−１）〜（１４−ｎ） 割り込みベクタ回路 （１５−１）〜（１５−ｎ） 割り込みベクタ回路 （１６） ラッチ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データを繰り返し書き込み及び読み出し
   できると共に書き込み済データを電気的に消去でき、第
   １アドレス領域及び第２アドレス領域を有するメモリで
   あって、前記第１アドレス領域は前記第２アドレス領域
   のデータを書き換える為のプログラム領域に割り当てら
   れ、前記第１アドレス領域及び前記第２アドレス領域は
   割り込み処理の為のプログラム領域を含む不揮発性メモ
   リと、 前記不揮発性メモリをアドレス指定するプログラムカウ
   ンタと、 割り込み要求に応じて前記プログラムカウンタの値を変
   更する割り込みベクタ回路と、 前記不揮発性メモリの第２アドレス領域のデータ書き換
   え中に前記割り込み要求が発生した時、前記不揮発性メ
   モリの第１アドレス領域を指定する様に前記割り込みベ
   クタ回路を制御する制御回路と、 を備えたことを特徴とするマイクロコンピュータ。
2. 【請求項２】 前記不揮発性メモリの第１アドレス領域
   に記憶された割り込み処理の為のプログラムは、前記不
   揮発性メモリの第２アドレス領域のデータ書き換えを実
   行する為に必要なプログラムであることを特徴とする請
   求項１記載のマイクロコンピュータ。
3. 【請求項３】 同じ割り込み要求に対して前記不揮発性
   メモリの第１アドレス領域及び第２アドレス領域を指定
   する２つの割り込みベクタ回路を設け、前記制御回路
   は、前記不揮発性メモリの第２アドレス領域のデータ書
   き換え中に前記割り込み要求が発生した時、前記不揮発
   性メモリの第１アドレス領域を指定する一方の割り込み
   ベクタ回路を選択することを特徴とする請求項２記載の
   マイクロコンピュータ。
4. 【請求項４】 前記不揮発性メモリの第２アドレス領域
   のデータ書き換えを行う場合と行わない場合とにおい
   て、割り込み要求を共用することを特徴とする請求項３
   記載のマイクロコンピュータ。