JPH09284052A - 位相差信号発生器 - Google Patents

Abstract

(57)【要約】 【課題】 出力信号の位相差を適宜に設定できるように
する。 【解決手段】 入力される設定データをもとに位相が異
なり周波数が同一の２信号をディジタルシンセサイザ回
路６で生成する。このディジタルシンセサイザ回路６の
各出力信号に対応するＰＬＬ回路７及び８で、出力信号
に位相が同期した信号を生成する。すなわち、ディジタ
ルシンセサイザ回路６では、まず周波数の低い位相差信
号を発生させ、対応するＰＬＬ回路７、８で位相差信号
を発生させる。 【効果】 回路規模が大きくならず、出力信号の位相と
周波数とを簡易に高い精度で設定変更できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相差信号発生器に
関し、特に直交振幅変調器等の変復調器に使用する位相
差信号発生器に関する。

【０００２】

【従来の技術】従来の位相差信号発生器としては、例え
ば特開平５―１９１４６６号に記載されているものがあ
る。これは図４に示されているように、入力信号と電圧
制御発振器３０７の出力信号との２信号の位相差の、直
交状態からの偏移を検出する直交位相比較器３０４と、
この直交位相比較器３０４の出力信号を増幅する直流増
幅器３０５と、この直流増幅器３０５の出力信号から高
周波成分を除去し、上記２信号の位相差成分のみを出力
する低域ろ波器３０６とを有し、この低域ろ波器３０６
の出力信号を電圧制御発振器３０７の制御電圧としてい
る。つまり、上記２信号の位相差を９０度に保持するＰ
ＬＬ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が構
成されている。直交位相比較器３０４にはギルバート・
マルチプライヤのようなアナログ乗算器が使用される。
なお、この位相差信号発生器を、第１の従来の位相差信
号発生器とする。

【０００３】また、従来の他の位相差信号発生器として
は、特開平２―３１２３２０号公報又は特開平３―６０
５０１号公報に記載されているものがある。これら公報
に記載されている位相差信号発生器は、図５に示されて
いるように、基準信号を直交成分に分配した後、各々の
成分に、直交したディジタルシンセサイザの出力信号を
乗算することにより、位相変調器を構成し、任意の位相
差信号を生成している。なお、この位相差信号発生器
を、第２の従来の位相差信号発生器とする。

【０００４】

【発明が解決しようとする課題】上述した第１の従来の
位相差信号発生器では、直交位相比較器としてアナログ
乗算器を用いて入力信号と電圧制御発振器の出力信号と
の２信号の位相を比較していたため、直交位相比較器の
出力信号が高周波信号になり、低域ろ波回路からの信号
がなくなるとＰＬＬ回路がロックしなくなる。すなわ
ち、入力信号の周波数を変化させた場合、その変化幅を
大きくする、又は電圧制御発振器のフリーランニング周
波数がＰＬＬの動作周波数からかけ離れていると、ＰＬ
Ｌ回路がロックしなくなるという欠点がある。

【０００５】また、上述した第１の従来の位相差信号発
生器では、仮に、上記２信号の周波数差が大きい場合に
ＰＬＬ回路がロック可能なように低域ろ波器の帯域幅を
広くした場合、ＰＬＬ回路の特性が悪化して妨害信号除
去性能が悪くなり、アナログ乗算器からの高周波成分に
よる雑音が増大したり、ジッタが大きくなる等の欠点が
ある。

【０００６】さらにまた、上述した第１の従来の位相差
信号発生器では、位相比較器に直交位相比較器を用いて
いるため、９０度以外の任意の位相差信号を発生できな
いという欠点がある。

【０００７】一方、上述した第２の従来の位相差信号発
生器では、基準信号の位相変調器の直交分配器にアナロ
グ遅延器が用いられており、遅延器の回路素子の特性に
よって位相が変化すると、位相変調器の出力信号波形が
歪み、スプリアスが発生するという欠点がある。

【０００８】また、上述した第２の従来の位相差信号発
生器では、基準周波数の４倍のクロックが必要であり、
高速で動作する遅延器及び乗算器が必要となる。このた
め、上記遅延器及び乗算器をディジタル回路で実現する
と、回路規模が大きくなるという欠点がある。

【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は出力信号の位
相差を適宜に設定することのできる位相差信号発生器を
提供することである。

【００１０】また、本発明の他の目的は、回路規模が大
きくならず、出力信号の位相と周波数とを簡易に高い精
度で設定変更することのできる位相差信号発生器を提供
することである。

【００１１】

【課題を解決するための手段】本発明による位相差信号
発生器は、互いに異なる初期値と共通の増加値とを入力
とし前記初期値に前記増加値を順次加算した値を夫々出
力するＮ個（Ｎは２以上の整数）のカウンタと、このＮ
個のカウンタ夫々に対応して設けられ対応するカウンタ
からの出力を正弦波データに変換して出力するＮ個のテ
ーブルと、このＮ個のテーブルに対応して設けられ対応
するテーブルの出力に同期した信号を夫々生成するＮ個
の位相同期ループ手段とを含むことを特徴とする。

【００１２】

【発明の実施の形態】本発明の作用は以下の通りであ
る。

【００１３】入力される設定データをもとに、位相が異
なり周波数が同一の信号を２信号以上発生するディジタ
ルシンセサイザ回路と、このディジタルシンセサイザ回
路の各出力信号に対応する複数のＰＬＬ回路とを設け、
出力信号に位相が同期した信号を生成する。ディジタル
シンセサイザ回路では、まず周波数の低い位相差信号を
発生させ、対応するＰＬＬ回路で位相差信号を発生させ
る。

【００１４】ＰＬＬ回路の位相比較器をディジタル回路
で実現することによって、設定する周波数の変化幅を多
くしたときもＰＬＬ回路がロックすることができる。ま
た、ＰＬＬ回路の同期ループを最適にすることで、妨害
信号除去性能等、ＰＬＬ回路の特性を良くすることがで
きる。さらに、複数の独立したＰＬＬ回路を用いること
で、任意の位相差信号を生成することができる。そし
て、アナログ遅延器を用いていないので電圧制御発振器
のスプリアスを小さくすることができる。ディジタルシ
ンセサイザ回路の動作周波数が低いため、回路規模を小
さくすることができる。高周波の発振器をＰＬＬ回路の
内部に設けることで、ディジタルシンセサイザ回路の発
振周波数よりも十分に高い周波数の信号を生成すること
ができる。

【００１５】次に、本発明の実施例について図面を参照
して説明する。

【００１６】図１は本発明による位相差信号発生器の一
実施例の構成を示すブロック図である。図において、本
発明の一実施例による位相差信号発生器は、周波数設定
データ入力端子４及び位相設定データ入力端子３―１及
び３―２を有するディジタルシンセサイザ回路６と、こ
のディジタルシンセサイザ回路６から出力されるＳＩＮ
波信号６１を入力とするＰＬＬ回路７と、ＳＩＮ波信号
６２を入力とするＰＬＬ回路８とを含んで構成されてい
る。ディジタルシンセサイザ回路６には、共通のリセッ
ト信号入力端子１と、クロック入力端子２と、選択信号
入力端子５とが設けられている。

【００１７】かかる構成において、位相設定データ入力
端子３―１及び３―２から夫々入力された初期値はディ
ジタルシンセサイザ回路６内のレジスタに保持される。
また、周波数設定データ入力端子４から入力された増加
値もディジタルシンセサイザ回路６内のレジスタに保持
される。これにより、ディジタルシンセサイザ回路６か
らは、周波数が同じで位相が異なる２つのＳＩＮ波（正
弦波）信号６１及び６２が出力される。

【００１８】ＰＬＬ回路７はＳＩＮ波信号６１を入力と
し、このＳＩＮ波信号６１に位相同期した高周波のＳＩ
Ｎ波信号７１を出力端子９に出力する。同様に、ＰＬＬ
回路８はＳＩＮ波信号６２を入力とし、このＳＩＮ波信
号６２に位相同期した高周波のＳＩＮ波信号８１を出力
端子１０に出力する。

【００１９】ここで、ディジタルシンセサイザ回路の内
部構成例について説明する。図２は、図１中のディジタ
ルシンセサイザ回路６の構成例を示すブロック図であ
り、図１と同等部分は同一符号により示されている。

【００２０】図において、ディジタルシンセサイザ回路
６は、位相設定データ入力端子３―１及び３―２から夫
々入力された互いに異なる初期値を夫々保持する２つの
初期値レジスタ１３―１及び１３―２と、周波数設定デ
ータ入力端子４から入力された増加値を保持する増加値
レジスタ１４とを含んで構成されている。

【００２１】また、ディジタルシンセサイザ回路６は、
初期値レジスタ１３―１及び増加値レジスタ１４の保持
内容を入力とするアドレスカウンタ１１―１と、このア
ドレスカウンタ１１―１からのアドレス信号の入力に応
じてＳＩＮ波信号６１を発生するＳＩＮ波テーブル１２
―１と、初期値レジスタ１３―２及び増加値レジスタ１
４の保持内容を入力とするアドレスカウンタ１１―２
と、このアドレスカウンタ１１―２からのアドレス信号
の入力に応じてＳＩＮ波信号６１を発生するＳＩＮ波テ
ーブル１２―２とを含んで構成されている。

【００２２】位相設定データ入力端子３―１及び３―２
は、共通の端子とし、セレクタを設けて初期値レジスタ
１３―１及び１３―２のいずれか一方に入力する構成に
しても良い。

【００２３】ＳＩＮ波テーブル１２―１及び１２―２
は、３２ビットの入力ｘに対して３２ビットの出力ＳＩ
Ｎｘを出力するように、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）を用いて構成する。入力ｘに対して３２
ビットの出力ＣＯＳｘを出力するテーブル、すなわちＣ
ＯＳ波テーブルを用いても良いことは明白である。

【００２４】ここで、アドレスカウンタ１１―１及び１
１―２の内部構成について説明する。図３は、図２中の
アドレスカウンタの内部構成例を示すブロック図であ
り、図１及び図２と同等部分は同一符号により示されて
いる。

【００２５】図においてアドレスカウンタは、初期値で
ある位相設定データ３１１を保持するＤ型フリップフロ
ップ（以下、ＤＦＦ）３２と、本カウンタの出力データ
３１２と増加値である周波数設定データ３１０とを加算
する加算器３５と、この加算器３５の出力を保持するＤ
ＦＦ３１と、ＤＦＦ３１及びＤＦＦ３２の両保持値を選
択信号５に応じて択一的に送出するセレクタ（ＳＥＬ）
３４と、このセレクタ３４の出力を保持するＤＦＦ３３
とを含んで構成されている。

【００２６】ＤＦＦ３２にはリセット信号１がクロック
として入力されている。したがって、リセット信号１の
入力時に位相設定データ３１１がＤＦＦ３２に入力さ
れ、以後は同データが保持される。

【００２７】一方、ＤＦＦ３１及びＤＦＦ３３にはクロ
ック信号２がクロックとして入力されている。したがっ
て、クロック信号２の遷移タイミング（立上り又は立下
り）で、加算器３５の出力がＤＦＦ３１に入力されて保
持され、セレクタ３４の出力がＤＦＦ３３に入力されて
保持されるのである。

【００２８】なお、周波数設定データ３１０、及び出力
データ３１２は、全て３２ビットのデータであるものと
する。選択信号５は、１ビットのデータであるものとす
る。

【００２９】かかる構成において、本回路の動作初期時
にリセット信号１が入力されると、位相設定データ３１
１がＤＦＦ３２に保持される。このときセレクタ３４
は、選択信号５によってＤＦＦ３２の保持値を選択して
出力する。

【００３０】次に、クロック信号２の遷移タイミングで
セレクタ３４の出力がＤＦＦ３３に保持され、出力デー
タ３１２として出力される。この出力データ３１２は、
加算器３５において周波数設定データ３１０と加算され
る。加算器３５の出力は、クロック信号２の遷移タイミ
ングでＤＦＦ３１に保持される。

【００３１】セレクタ３４は、本回路の動作初期時のみ
ＤＦＦ３２の保持値を選択して出力し、以後はＤＦＦ３
１の保持値を選択して出力するように動作する。したが
って、選択信号５は、動作初期時のみＤＦＦ３２の保持
値を選択するレベルとし、以後はＤＦＦ３１の保持値を
選択するレベルとして入力されるものとする。

【００３２】これにより、初回は位相設定データ３１１
（すなわち初期値）がそのまま出力されるが、以後は位
相設定データ３１１に周波数設定データ３１０（すなわ
ち増加値）が順次加算されて出力される。上述したよう
に、アドレスカウンタ１１―１及び１１―２において、
周波数設定データ３１０の値は共通であるが、位相設定
データ３１１の値は異なるので、初回に出力される初期
値は異なり、以後同一の増加値を順次加算した値が出力
される。よって、アドレスカウンタ１１―１、１１―２
の出力をＳＩＮ波テーブルに入力すれば、位相が異なり
周波数が同一のＳＩＮ波データが得られるのである。

【００３３】要するに本回路では、互いに異なる初期値
と共通の増加値とが外部から設定され、初期値に増加値
を順次加算し、この加算結果をＳＩＮ波テーブルで変換
して出力しているのである。

【００３４】図２に戻り、かかる構成において、初期値
レジスタ１３―１及び１３―２には夫々異なる初期値が
保持され、この値がＳＩＮ波信号６１とＳＩＮ波信号６
２との位相差を決定することになる。また、増加値レジ
スタ１４には共通の増加値が保持され、この値がＳＩＮ
波信号６１及びＳＩＮ波信号６２の周波数を決定するこ
とになる。つまり、このディジタルシンセサイザ回路６
から出力されるＳＩＮ波信号６１とＳＩＮ波信号６２と
は、初期値レジスタ１３―１及び１３―２並びに増加値
レジスタ１４の保持内容に応じて位相が異なり、かつ繰
返し周波数が同一の信号になるのである。

【００３５】このような初期化をディジタルシンセサイ
ザ回路６に対して行うことによって、共通のリセット信
号入力端子１とクロック入力端子２により入力したリセ
ット信号とクロック信号にしたがって、位相が異なり周
波数が同一の２つのＳＩＮ波信号を生成することができ
るのである。

【００３６】再び図１を参照して説明する。ディジタル
シンセサイザ回路６において生成した各ＳＩＮ波信号６
１及び６２は、ＰＬＬ回路７及び８に入力される。ＰＬ
Ｌ回路７及び８は、内部に電圧制御発振器を備えた位相
同期ループを夫々有しているので、ディジタルシンセサ
イザ回路６から入力したＳＩＮ波信号に位相同期した高
周波のＳＩＮ波信号を生成することができる。

【００３７】従来の回路を用いると、最終的に出力され
る信号同士の位相差を９０度にしたい場合でも、各ＰＬ
Ｌ回路の特性の相違から位相差を正しく９０度にするこ
とが難しいが、本回路では各ＰＬＬ回路の特性の相違を
考慮した最適な初期値を設定すれば位相差を確実に９０
度にすることができるのである。

【００３８】なお、本例では、２出力の場合の例を示し
たが、３以上の出力が可能であることはいうまでもな
い。この場合には、アドレスカウンタ、ＳＩＮ波テーブ
ル、ＰＬＬ回路の数を増加すれば、各出力の位相差を自
在に制御できる。

【００３９】上述したディジタルシンセサイザ回路６は
演算回路等によっても実現することができる。すなわ
ち、

【数１】 と級数展開できるので、この演算を行う回路を設け、ｉ
＝０〜４程度で演算を打ち切り、近似計算を行えば良
い。

【００４０】以上のように、ＰＬＬ回路の位相比較器を
ディジタル回路で実現できるので、設定する周波数の変
化幅を大きくしたときも、ＰＬＬがロックできる。ま
た、複数の独立したＰＬＬ回路を用いているので、任意
の位相差信号を生成することができる。さらに、ディジ
タル乗算回路が必要ないため、回路規模を小さくするこ
とができる。そして、高周波の発振器をＰＬＬ回路の内
部に設けることにより、ディジタルシンセサイザ回路の
発振周波数よりも十分高い周波数の信号を生成すること
ができる。

【００４１】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００４２】（４） 前記Ｎ個のテーブルは、ＲＯＭで
構成されていることを特徴とする請求項１〜３のいずれ
かに記載の位相差信号発生器。

【００４３】（５） 前記Ｎ個のテーブルのテーブルの
代わりに、前記Ｎ個のカウンタ夫々に対応して設けられ
対応するカウンタからの出力を余弦波データに変換して
出力するＮ個のテーブルを含むことを特徴とする請求項
１〜４のいずれかに記載の位相差信号発生器。

【００４４】

【発明の効果】以上説明したように本発明は、互いに異
なる初期値と共通の増加値とを外部から設定し、初期値
に増加値を順次加算し、この加算結果をテーブルで変換
して出力することにより、回路規模が大きくならず、位
相差を適宜に設定でき、出力信号の位相と周波数とを簡
易に高い精度で設定変更することができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の実施例による位相差信号発生器の構成
を示すブロック図である。

【図２】図１中のディジタルシンセサイザ回路６の構成
例を示すブロック図である。

【図３】図２中のアドレスカウンタの内部構成例を示す
ブロック図である。

【図４】従来の位相差信号発生器の構成を示すブロック
図である。

【図５】従来の他の位相差信号発生器の構成を示すブロ
ック図である。

【符号の説明】

６ ディジタルシンセサイザ回路 ７，８ ＰＬＬ回路 １１―１，１１―２ アドレスカウンタ １２―１，１２―２ ＳＩＮ波テーブル １３―１，１３―２ 初期値レジスタ １４ 増加値レジスタ ３１〜３３ ＤＦＦ ３４ セレクタ ３５ 加算器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 互いに異なる初期値と共通の増加値とを
   入力とし前記初期値に前記増加値を順次加算した値を夫
   々出力するＮ個（Ｎは２以上の整数）のカウンタと、こ
   のＮ個のカウンタ夫々に対応して設けられ対応するカウ
   ンタからの出力を正弦波データに変換して出力するＮ個
   のテーブルと、このＮ個のテーブルに対応して設けられ
   対応するテーブルの出力に同期した信号を夫々生成する
   Ｎ個の位相同期ループ手段とを含むことを特徴とする位
   相差信号発生器。
2. 【請求項２】 前記Ｎ個のカウンタの各々は、前記初期
   値を保持する第１の保持手段と、自カウンタの出力値と
   前記増加値とを加算する加算手段と、前記加算結果と前
   記初期値とを択一的に出力する選択手段とを含み、この
   選択手段の出力が前記出力値であことを特徴とする請求
   項１記載の位相差信号発生器。
3. 【請求項３】 前記Ｎは２であり、これら位相同期ルー
   プ手段により夫々生成される信号の位相差が９０度にな
   るように前記初期値が定められることを特徴とする請求
   項１又は２記載の位相差信号発生器。