JPH09284102A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09284102A JPH09284102A JP9541796A JP9541796A JPH09284102A JP H09284102 A JPH09284102 A JP H09284102A JP 9541796 A JP9541796 A JP 9541796A JP 9541796 A JP9541796 A JP 9541796A JP H09284102 A JPH09284102 A JP H09284102A
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- 230000005669 field effect Effects 0.000 claims abstract description 13
- 230000010355 oscillation Effects 0.000 claims description 15
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
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- 230000007423 decrease Effects 0.000 description 3
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】電源電圧が増加した際の昇圧出力電圧の増加を
低減し、且つ、電源電圧が増加した際の半導体集積回路
全体の消費電流の増加を低減する。 【解決手段】バルク端子を第１の電源に接続した電界効
果トランジスタを抵抗成分として第２の電源で駆動する
ＣＲ発振回路と、ＣＲ発振回路の出力クロック信号を入
力する昇圧回路とで構成する。
低減し、且つ、電源電圧が増加した際の半導体集積回路
全体の消費電流の増加を低減する。 【解決手段】バルク端子を第１の電源に接続した電界効
果トランジスタを抵抗成分として第２の電源で駆動する
ＣＲ発振回路と、ＣＲ発振回路の出力クロック信号を入
力する昇圧回路とで構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路、更
に詳しくは電界効果トランジスタを用いたＣＲ発振回路
と昇圧回路とを有する半導体集積回路に関するものであ
る。
に詳しくは電界効果トランジスタを用いたＣＲ発振回路
と昇圧回路とを有する半導体集積回路に関するものであ
る。
【０００２】
【従来の技術】図７は従来例のＣＲ発振回路と昇圧回路
とを有する半導体集積回路の構成を示す回路図である。
とを有する半導体集積回路の構成を示す回路図である。
【０００３】従来例のＣＲ発振回路と昇圧回路とを有す
る半導体集積回路は図７に示すようにＣＲ発振回路１０
と昇圧回路３０とで構成している。昇圧出力３１はメモ
リーの書き込み電圧、消去電圧、あるいは液晶表示駆動
電圧等に用いる。
る半導体集積回路は図７に示すようにＣＲ発振回路１０
と昇圧回路３０とで構成している。昇圧出力３１はメモ
リーの書き込み電圧、消去電圧、あるいは液晶表示駆動
電圧等に用いる。
【０００４】ＣＲ発振回路１０では、電界効果トランジ
スタのゲート端子とドレイン端子をそれぞれ接続しイン
バータを構成するＰ型電界効果トランジスタ（以下ＰＭ
ＯＳと言う）１１とＮ型電界効果トランジスタ（以下Ｎ
ＭＯＳと言う）２１の出力を次段のインバータを構成す
るＰＭＯＳ１２とＮＭＯＳ２２のゲート端子に接続し、
その出力を３段目のインバータを構成するＰＭＯＳ１３
とＮＭＯＳ２３のゲート端子に接続し、その出力を４段
目のインバータを構成するＰＭＯＳ１４とＮＭＯＳ２４
のゲート端子に接続し、その出力を５段目のインバータ
を構成するＰＭＯＳ１５とＮＭＯＳ２５のゲート端子に
接続する。
スタのゲート端子とドレイン端子をそれぞれ接続しイン
バータを構成するＰ型電界効果トランジスタ（以下ＰＭ
ＯＳと言う）１１とＮ型電界効果トランジスタ（以下Ｎ
ＭＯＳと言う）２１の出力を次段のインバータを構成す
るＰＭＯＳ１２とＮＭＯＳ２２のゲート端子に接続し、
その出力を３段目のインバータを構成するＰＭＯＳ１３
とＮＭＯＳ２３のゲート端子に接続し、その出力を４段
目のインバータを構成するＰＭＯＳ１４とＮＭＯＳ２４
のゲート端子に接続し、その出力を５段目のインバータ
を構成するＰＭＯＳ１５とＮＭＯＳ２５のゲート端子に
接続する。
【０００５】また、３段目のＰＭＯＳ１３とＮＭＯＳ２
３からなるインバータの出力は抵抗２９の一端に接続
し、抵抗２９のもう一端は１段目のインバータを構成す
るＰＭＯＳ１１とＮＭＯＳ２１のゲート端子とコンデン
サー２７の一端に接続する。コンデンサー２７のもう一
端は接地１に接続する。
３からなるインバータの出力は抵抗２９の一端に接続
し、抵抗２９のもう一端は１段目のインバータを構成す
るＰＭＯＳ１１とＮＭＯＳ２１のゲート端子とコンデン
サー２７の一端に接続する。コンデンサー２７のもう一
端は接地１に接続する。
【０００６】ＰＭＯＳ１１、ＰＭＯＳ１２、ＰＭＯＳ１
３、ＰＭＯＳ１４、ＰＭＯＳ１５のソース端子はそれぞ
れのバルク端子とともに接地１に接続する。
３、ＰＭＯＳ１４、ＰＭＯＳ１５のソース端子はそれぞ
れのバルク端子とともに接地１に接続する。
【０００７】ＮＭＯＳ２１、ＮＭＯＳ２２、ＮＭＯＳ２
３、ＮＭＯＳ２４、ＮＭＯＳ２５のソース端子はそれぞ
れのバルク端子とともに第１の電源３に接続する。
３、ＮＭＯＳ２４、ＮＭＯＳ２５のソース端子はそれぞ
れのバルク端子とともに第１の電源３に接続する。
【０００８】上記の構成のＣＲ発振回路１０は、抵抗２
９とコンデンサー２７の時定数により決定される周波数
のクロック２０を生成し、ＰＭＯＳ１５とＮＭＯＳ２５
ドレイン端子から出力されるクロック２０を昇圧回路３
０に入力することにより昇圧出力３１を得ることができ
る。
９とコンデンサー２７の時定数により決定される周波数
のクロック２０を生成し、ＰＭＯＳ１５とＮＭＯＳ２５
ドレイン端子から出力されるクロック２０を昇圧回路３
０に入力することにより昇圧出力３１を得ることができ
る。
【０００９】図８は従来例の昇圧回路の構成を示す回路
図である。
図である。
【００１０】クロック入力５０をインバータ５１に入力
し、その出力をインバータ５２の入力と電荷充電用のコ
ンデンサー４７、４９に接続する。インバータ５２の出
力はインバータ５１の出力の逆相クロックとなり、この
信号を電荷充電用のコンデンサー４６、４８に接続す
る。この時インバータ５１、インバータ５２には接地と
電源間の電圧を加える。
し、その出力をインバータ５２の入力と電荷充電用のコ
ンデンサー４７、４９に接続する。インバータ５２の出
力はインバータ５１の出力の逆相クロックとなり、この
信号を電荷充電用のコンデンサー４６、４８に接続す
る。この時インバータ５１、インバータ５２には接地と
電源間の電圧を加える。
【００１１】１段目の昇圧用ＰＭＯＳ４１のゲート端子
とソース端子は第１の電源３に接続しＰＭＯＳ４１のド
レイン端子をＰＭＯＳ４２のゲート端子とソース端子と
コンデンサー４６の一端に接続する。
とソース端子は第１の電源３に接続しＰＭＯＳ４１のド
レイン端子をＰＭＯＳ４２のゲート端子とソース端子と
コンデンサー４６の一端に接続する。
【００１２】同様に２段目の昇圧用ＰＭＯＳ４２、３段
目の昇圧用ＰＭＯＳ４３、４段目の昇圧用ＰＭＯＳ４
４、ｎ段目の昇圧用ＰＭＯＳ４５を接続し、昇圧出力３
１を出力させる。
目の昇圧用ＰＭＯＳ４３、４段目の昇圧用ＰＭＯＳ４
４、ｎ段目の昇圧用ＰＭＯＳ４５を接続し、昇圧出力３
１を出力させる。
【００１３】昇圧出力３１の電圧値は昇圧回路の段数、
ＰＭＯＳのしきい値、電源電圧、入力するクロックの周
波数によって、昇圧出力に接続される負荷にともない決
定される。
ＰＭＯＳのしきい値、電源電圧、入力するクロックの周
波数によって、昇圧出力に接続される負荷にともない決
定される。
【００１４】図９は従来例の昇圧回路の電源電圧に対す
る昇圧出力電圧の特性を示すグラフである。横軸は昇圧
回路の電源電圧を示し、縦軸は昇圧回路の出力電圧値を
示している。
る昇圧出力電圧の特性を示すグラフである。横軸は昇圧
回路の電源電圧を示し、縦軸は昇圧回路の出力電圧値を
示している。
【００１５】図９から明らかなように従来例の昇圧回路
では電源電圧の増大にともない昇圧出力電圧も増大して
いる。
では電源電圧の増大にともない昇圧出力電圧も増大して
いる。
【００１６】
【発明が解決しようとする課題】従来のメモリーの書き
込み電圧、消去電圧、あるいは液晶表示駆動電圧等を供
給するためのＣＲ発振回路と昇圧回路では電源電圧が増
加していくに従い昇圧出力電圧も増加していく。そのた
め、使用する最低電源電圧で、必要とされる昇圧出力電
圧を満たすように設計することから、より高い電源電圧
では必要以上の昇圧出力電圧が出力され、且つ、消費電
流も増加するという課題がある。
込み電圧、消去電圧、あるいは液晶表示駆動電圧等を供
給するためのＣＲ発振回路と昇圧回路では電源電圧が増
加していくに従い昇圧出力電圧も増加していく。そのた
め、使用する最低電源電圧で、必要とされる昇圧出力電
圧を満たすように設計することから、より高い電源電圧
では必要以上の昇圧出力電圧が出力され、且つ、消費電
流も増加するという課題がある。
【００１７】本発明の目的は、上記課題を解決してメモ
リーの書き込み電圧、消去電圧、あるいは液晶表示駆動
電圧等を供給するための半導体集積回路に対して電源電
圧が増加した際の昇圧出力電圧の増加を低減し、且つ、
電源電圧が増加した際の半導体集積回路全体の消費電流
を低減することが可能な半導体集積回路を提供すること
にある。
リーの書き込み電圧、消去電圧、あるいは液晶表示駆動
電圧等を供給するための半導体集積回路に対して電源電
圧が増加した際の昇圧出力電圧の増加を低減し、且つ、
電源電圧が増加した際の半導体集積回路全体の消費電流
を低減することが可能な半導体集積回路を提供すること
にある。
【００１８】
【課題を解決するための手段】前述した目的を達成する
ために、本発明では、バルク端子を第１の電源に接続し
た電界効果トランジスタを抵抗成分として第２の電源で
駆動するＣＲ発振回路を構成することを特徴としたもの
である。また、バルク端子を第１の電源に接続した電界
効果トランジスタを抵抗成分として第２の電源で駆動す
るＣＲ発振回路と、ＣＲ発振回路の出力クロック信号を
入力する昇圧回路とで構成することを特徴とする。
ために、本発明では、バルク端子を第１の電源に接続し
た電界効果トランジスタを抵抗成分として第２の電源で
駆動するＣＲ発振回路を構成することを特徴としたもの
である。また、バルク端子を第１の電源に接続した電界
効果トランジスタを抵抗成分として第２の電源で駆動す
るＣＲ発振回路と、ＣＲ発振回路の出力クロック信号を
入力する昇圧回路とで構成することを特徴とする。
【００１９】
【発明の実施の形態】バルク端子を第１の電源に接続し
た電界効果トランジスタを抵抗成分として第２の電源で
駆動するＣＲ発振回路を構成することを特徴とする半導
体集積回路である。
た電界効果トランジスタを抵抗成分として第２の電源で
駆動するＣＲ発振回路を構成することを特徴とする半導
体集積回路である。
【００２０】
【実施例】図１は本発明の半導体集積回路の構成を示す
回路図である。図１に示す回路図を用いて本発明の半導
体集積回路の構成を説明する。本発明の半導体集積回路
はＣＲ発振回路１０と昇圧回路３０とで構成している。
回路図である。図１に示す回路図を用いて本発明の半導
体集積回路の構成を説明する。本発明の半導体集積回路
はＣＲ発振回路１０と昇圧回路３０とで構成している。
【００２１】ＣＲ発振回路１０では、電界効果トランジ
スタのゲート端子とドレイン端子をそれぞれ接続しイン
バータを構成するＰＭＯＳ１１とＮＭＯＳ２１の出力を
次段のインバータを構成するＰＭＯＳ１２とＮＭＯＳ２
２のゲート端子に接続し、その出力を３段目のインバー
タを構成するＰＭＯＳ１３とＮＭＯＳ２３のゲート端子
に接続し、さらにその出力を４段目のインバータを構成
するＰＭＯＳ１４とＮＭＯＳ２４のゲート端子に接続
し、その出力をＰＭＯＳ１５のゲート端子に接続する。
スタのゲート端子とドレイン端子をそれぞれ接続しイン
バータを構成するＰＭＯＳ１１とＮＭＯＳ２１の出力を
次段のインバータを構成するＰＭＯＳ１２とＮＭＯＳ２
２のゲート端子に接続し、その出力を３段目のインバー
タを構成するＰＭＯＳ１３とＮＭＯＳ２３のゲート端子
に接続し、さらにその出力を４段目のインバータを構成
するＰＭＯＳ１４とＮＭＯＳ２４のゲート端子に接続
し、その出力をＰＭＯＳ１５のゲート端子に接続する。
【００２２】また、３段目のＰＭＯＳ１３とＮＭＯＳ２
３からなるインバータの出力はＮＭＯＳ２６のドレイン
端子に接続し、ＮＭＯＳ２６のソース端子は１段目のイ
ンバータを構成するＰＭＯＳ１１とＮＭＯＳ２１のゲー
ト端子とコンデンサー２７の一端に接続する。コンデン
サー２７のもう一端は接地１に接続する。
３からなるインバータの出力はＮＭＯＳ２６のドレイン
端子に接続し、ＮＭＯＳ２６のソース端子は１段目のイ
ンバータを構成するＰＭＯＳ１１とＮＭＯＳ２１のゲー
ト端子とコンデンサー２７の一端に接続する。コンデン
サー２７のもう一端は接地１に接続する。
【００２３】ＮＭＯＳ２６のゲート端子を接地１に接続
し、ＮＭＯＳ２６のバルク端子を第１の電源３に接続す
る。ＮＭＯＳ２６はＣＲ発振回路１０の抵抗成分として
等価的に動作する。
し、ＮＭＯＳ２６のバルク端子を第１の電源３に接続す
る。ＮＭＯＳ２６はＣＲ発振回路１０の抵抗成分として
等価的に動作する。
【００２４】ＰＭＯＳ１１、ＰＭＯＳ１２、ＰＭＯＳ１
３、ＰＭＯＳ１４、ＰＭＯＳ１５のソース端子はそれぞ
れのバルク端子とともに接地１に接続する。
３、ＰＭＯＳ１４、ＰＭＯＳ１５のソース端子はそれぞ
れのバルク端子とともに接地１に接続する。
【００２５】ＮＭＯＳ２１、ＮＭＯＳ２２、ＮＭＯＳ２
３、ＮＭＯＳ２４のソース端子はそれぞれのバルク端子
とともに第２の電源２に接続する。
３、ＮＭＯＳ２４のソース端子はそれぞれのバルク端子
とともに第２の電源２に接続する。
【００２６】第２の電源２は、第１の電源３よりも小さ
くて第１の電源３の変動に依存しない定電圧電源、ある
いは、第１の電源３の変動に対して変動の小さな電源と
する。
くて第１の電源３の変動に依存しない定電圧電源、ある
いは、第１の電源３の変動に対して変動の小さな電源と
する。
【００２７】ＰＭＯＳ１５のドレイン端子は抵抗２８の
一端と接続し、抵抗２８のもう一端は第１の電源３と接
続し、ＰＭＯＳ１５と抵抗２８とで第２の電源２から第
１の電源３への電圧変換回路を構成する。抵抗２８の一
端と接続したＰＭＯＳ１５のドレイン端子がＣＲ発振回
路１０の出力端子となりクロック２０を出力する。
一端と接続し、抵抗２８のもう一端は第１の電源３と接
続し、ＰＭＯＳ１５と抵抗２８とで第２の電源２から第
１の電源３への電圧変換回路を構成する。抵抗２８の一
端と接続したＰＭＯＳ１５のドレイン端子がＣＲ発振回
路１０の出力端子となりクロック２０を出力する。
【００２８】上記の構成のＣＲ発振回路１０は、ＮＭＯ
Ｓ２６のオン抵抗とコンデンサー２７の時定数により決
定される周波数のクロック２０を生成し、そのクロック
２０を昇圧回路３０に入力することにより昇圧出力３１
を得ることができる。
Ｓ２６のオン抵抗とコンデンサー２７の時定数により決
定される周波数のクロック２０を生成し、そのクロック
２０を昇圧回路３０に入力することにより昇圧出力３１
を得ることができる。
【００２９】つぎに、本発明の半導体集積回路を構成す
るＣＲ発振回路と昇圧回路の動作を説明する。
るＣＲ発振回路と昇圧回路の動作を説明する。
【００３０】図２は本発明のＣＲ発振回路の電源電圧に
対するＮＭＯＳ２６のオン抵抗値の特性を示すグラフで
ある。横軸はＣＲ発振回路の第１の電源の電圧を示し、
縦軸はＮＭＯＳ２６のオン抵抗を示す。
対するＮＭＯＳ２６のオン抵抗値の特性を示すグラフで
ある。横軸はＣＲ発振回路の第１の電源の電圧を示し、
縦軸はＮＭＯＳ２６のオン抵抗を示す。
【００３１】図１のＣＲ発振回路１０におけるＮＭＯＳ
２６はバルク端子が第１の電源３に接続されていて、ド
レイン端子、ソース端子に接続しているインバータは第
２の電源２に接続されている。このためＮＭＯＳ２６に
はバックゲート電圧が第１の電源３の増加に比例して加
わる。したがって、ＮＭＯＳ２６のオン抵抗は図２に示
すように第１の電源の電圧が増加するに従い大きくな
る。
２６はバルク端子が第１の電源３に接続されていて、ド
レイン端子、ソース端子に接続しているインバータは第
２の電源２に接続されている。このためＮＭＯＳ２６に
はバックゲート電圧が第１の電源３の増加に比例して加
わる。したがって、ＮＭＯＳ２６のオン抵抗は図２に示
すように第１の電源の電圧が増加するに従い大きくな
る。
【００３２】図３は本発明のＣＲ発振回路の電源電圧に
対する出力クロックの周波数を示すグラフである。横軸
はＣＲ発振回路の電源電圧を示し、縦軸はＣＲ発振回路
の出力クロックの周波数を示す。
対する出力クロックの周波数を示すグラフである。横軸
はＣＲ発振回路の電源電圧を示し、縦軸はＣＲ発振回路
の出力クロックの周波数を示す。
【００３３】ＣＲ発振回路の出力周波数は抵抗とコンデ
ンサーの時定数で決まる。本発明のＣＲ発振回路では前
述したように第１の電源の電圧が増加するに従い抵抗成
分となるＮＭＯＳの抵抗値が大きくなることから、第１
の電源の電圧が大きくなるとＣＲ発振回路の出力クロッ
クの周波数は低くなる。
ンサーの時定数で決まる。本発明のＣＲ発振回路では前
述したように第１の電源の電圧が増加するに従い抵抗成
分となるＮＭＯＳの抵抗値が大きくなることから、第１
の電源の電圧が大きくなるとＣＲ発振回路の出力クロッ
クの周波数は低くなる。
【００３４】図４は本発明の昇圧回路の周波数に対する
昇圧出力電圧の特性を示すグラフである。横軸は昇圧回
路に入力するクロックの周波数を示し、縦軸は昇圧回路
の出力電圧値を示している。
昇圧出力電圧の特性を示すグラフである。横軸は昇圧回
路に入力するクロックの周波数を示し、縦軸は昇圧回路
の出力電圧値を示している。
【００３５】図４から明らかなように本発明の昇圧回路
では昇圧回路に入力するクロックの周波数が高くなるに
ともない昇圧出力電圧も増大している。
では昇圧回路に入力するクロックの周波数が高くなるに
ともない昇圧出力電圧も増大している。
【００３６】図５は本発明のＣＲ発振回路と昇圧回路の
電源電圧に対する昇圧出力電圧の特性を示すグラフであ
る。この電源電圧は図１における第１の電源３の電圧を
示す。横軸はＣＲ発振回路と昇圧回路の電源電圧を示
し、縦軸は昇圧回路の出力電圧値を示している。本発明
での昇圧出力電圧１０５とともに従来例での昇圧出力電
圧１１１を示している。
電源電圧に対する昇圧出力電圧の特性を示すグラフであ
る。この電源電圧は図１における第１の電源３の電圧を
示す。横軸はＣＲ発振回路と昇圧回路の電源電圧を示
し、縦軸は昇圧回路の出力電圧値を示している。本発明
での昇圧出力電圧１０５とともに従来例での昇圧出力電
圧１１１を示している。
【００３７】本発明の半導体集積回路では、電源電圧の
増加にともなう昇圧出力電圧の増加を、昇圧回路に入力
するクロックの周波数を電源電圧に増加にともない低下
させている。したがって、図５から明らかなように本発
明の半導体集積回路の昇圧出力電圧は、従来例での昇圧
出力電圧に較べて電源電圧の増加にともなう昇圧出力電
圧の増加が著しく低減している。
増加にともなう昇圧出力電圧の増加を、昇圧回路に入力
するクロックの周波数を電源電圧に増加にともない低下
させている。したがって、図５から明らかなように本発
明の半導体集積回路の昇圧出力電圧は、従来例での昇圧
出力電圧に較べて電源電圧の増加にともなう昇圧出力電
圧の増加が著しく低減している。
【００３８】また、本発明の半導体集積回路では電源電
圧の増加にともないＣＲ発振回路の出力するクロックの
周波数が低下するので、消費電流の低減が可能となって
いる。
圧の増加にともないＣＲ発振回路の出力するクロックの
周波数が低下するので、消費電流の低減が可能となって
いる。
【００３９】本発明の実施の形態では図１に示すように
ＣＲ発振回路のインバータ段数を３段で構成するものと
して説明したが、奇数段数であれば上記の実施形態と同
様の動作が可能である。
ＣＲ発振回路のインバータ段数を３段で構成するものと
して説明したが、奇数段数であれば上記の実施形態と同
様の動作が可能である。
【００４０】本発明の実施の形態では図１に示すように
半導体集積回路の電源に接地に対して負の電圧を与える
ものとして説明した。また、上記の説明での電圧の大小
は電圧の絶対値に対して示した。
半導体集積回路の電源に接地に対して負の電圧を与える
ものとして説明した。また、上記の説明での電圧の大小
は電圧の絶対値に対して示した。
【００４１】図６は本発明の他の実施形態の半導体集積
回路の構成を示す回路図である。図６に示す回路構成に
することにより、半導体集積回路の電源に接地に対して
正の電圧を与えるときにも上記の実施形態と同様の動作
が可能である。
回路の構成を示す回路図である。図６に示す回路構成に
することにより、半導体集積回路の電源に接地に対して
正の電圧を与えるときにも上記の実施形態と同様の動作
が可能である。
【００４２】
【発明の効果】上記記載の本発明の半導体集積回路によ
れば、メモリーの書き込み電圧、消去電圧、あるいは液
晶表示駆動電圧等を供給するための半導体集積回路の電
源電圧の増加にともなう昇圧出力電圧の増加を著しく低
減することが可能である。
れば、メモリーの書き込み電圧、消去電圧、あるいは液
晶表示駆動電圧等を供給するための半導体集積回路の電
源電圧の増加にともなう昇圧出力電圧の増加を著しく低
減することが可能である。
【００４３】また、本発明のメモリーの書き込み電圧、
消去電圧、あるいは液晶表示駆動電圧等を供給するため
の半導体集積回路では電源電圧の増加にともないＣＲ発
振回路の出力するクロックの周波数が低下するので、消
費電流の低減が可能となっている。
消去電圧、あるいは液晶表示駆動電圧等を供給するため
の半導体集積回路では電源電圧の増加にともないＣＲ発
振回路の出力するクロックの周波数が低下するので、消
費電流の低減が可能となっている。
【図１】本発明の半導体集積回路の構成を示す回路図で
ある。
ある。
【図２】本発明の半導体集積回路を構成するＣＲ発振回
路の電源電圧に対するＮＭＯＳのオン抵抗値の特性を示
すグラフである。
路の電源電圧に対するＮＭＯＳのオン抵抗値の特性を示
すグラフである。
【図３】本発明の半導体集積回路を構成するＣＲ発振回
路の電源電圧に対する出力クロックの周波数を示すグラ
フである。
路の電源電圧に対する出力クロックの周波数を示すグラ
フである。
【図４】本発明の半導体集積回路を構成する昇圧回路の
周波数に対する昇圧出力電圧の特性を示すグラフであ
る。
周波数に対する昇圧出力電圧の特性を示すグラフであ
る。
【図５】本発明の半導体集積回路の電源電圧に対する昇
圧出力電圧の特性を示すグラフである。
圧出力電圧の特性を示すグラフである。
【図６】本発明の他の実施の形態における半導体集積回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図７】従来例の半導体集積回路の構成を示す回路図で
ある。
ある。
【図８】従来例の半導体集積回路を構成する昇圧回路の
構成を示す回路図である。
構成を示す回路図である。
【図９】従来例の半導体集積回路の電源電圧に対する昇
圧出力電圧の特性を示すグラフである。
圧出力電圧の特性を示すグラフである。
２ 第２の電源 １０ ＣＲ発振回路 ２０ クロック信号 ２６ Ｎ型電界効果トランジスタ ２７ コンデンサー ３０ 昇圧回路 ６０ Ｐ型電界効果トランジスタ
Claims (2)
- 【請求項１】 バルク端子を第１の電源に接続した電界
効果トランジスタを抵抗成分として第２の電源で駆動す
るＣＲ発振回路を構成することを特徴とする半導体集積
回路。 - 【請求項２】 バルク端子を第１の電源に接続した電界
効果トランジスタを抵抗成分として第２の電源で駆動す
るＣＲ発振回路と、該ＣＲ発振回路の出力クロック信号
を入力する昇圧回路とで構成することを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9541796A JPH09284102A (ja) | 1996-04-17 | 1996-04-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9541796A JPH09284102A (ja) | 1996-04-17 | 1996-04-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09284102A true JPH09284102A (ja) | 1997-10-31 |
Family
ID=14137118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9541796A Pending JPH09284102A (ja) | 1996-04-17 | 1996-04-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09284102A (ja) |
-
1996
- 1996-04-17 JP JP9541796A patent/JPH09284102A/ja active Pending
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