JPH09285120A - 電源装置の主スイッチ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 電源装置の主スイッチの損失を低く抑さえる
ように制御する、主スイッチ制御回路を提供する。 【構成】 主スイッチのＭＯＳＦＥＴＱ１とＱ２を並列
に接続する。制御回路１の出力端子は、ＭＯＳＦＥＴＱ
１のゲートに接続し、制御回路１と接続する遅延回路４
の出力端子４はＭＯＳＦＥＴＱ２のゲートに接続する。
ＭＯＳＦＥＴＱ１とＱ２のＯＮ、ＯＦＦ制御のタイミン
グをずらして制御することにより、スイッチング損失と
導通損失を低く抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電源装置におけ
る主スイッチ制御回路で、特に主スイッチによるスイッ
チング損失が低くなるように制御する主スイッチ制御回
路に関するものである。

【０００２】

【従来の技術】図９は、従来の一石フォワード形スイッ
チング電源における主スイッチ制御回路のブロック図で
ある。また図１０は主スイッチ制御回路の動作波形を示
す図であり、図１１はその主スイッチから発生するスイ
ッチング損失と導通損失を示す図である。

【０００３】ＭＯＳＦＥＴＱb１は制御回路１からの駆
動電圧Ｖgsにより駆動される。Ｖgsが高電位となった時
に、ＭＯＳＦＥＴＱb１はＯＮして導通状態となり、ド
レイン電流Ｉdが流れ、ドレイン・ソース電圧Ｖdsは低
電位となる。逆にＶgsが低電位となると、ＭＯＳＦＥＴ
Ｑb１はＯＦＦして非導通状態となり、ドレイン電流Ｉd
が流れなくなり、ドレイン・ソース電圧Ｖdsは高電位と
なる。高電位に変化するとき、主トランスＴb１のＬ成
分の影響により山型になり、一定の電位になる。

【０００４】

【発明が解決しようとする課題】上記のような主スイッ
チ制御回路における、主スイッチＭＯＳＦＥＴＱb１に
発生する損失には、駆動損失、スイッチング損失Ｐs及
び導通損失Ｐonがある。図１１において、スイッチング
損失Ｐsはターンオン時ｔrに発生するスイッチング損失
Ｐrとターンオフ時tfに発生するスイッチング損失Ｐfの
和であり、導通損失ＰonはＯＮ期間tonに発生する損失
である。

【０００５】ＰsとＰonは

【数１】 の様に求まる。上記（１）〜（３）式から、主スイッチ
制御回路による主スイッチＭＯＳＦＥＴＱb１で発生す
るスイッチング損失を軽減させるには、ＭＯＳＦＥＴＱ
b１のターンオン時間ｔrとターンオフ時間ｔfを短くす
ればよい、即ちスイッチングのスピードを速くすれば良
いことがわかる。更に（４）式から、導通損失Ｐonを軽
減させるには、ＭＯＳＦＥＴＱb１のＯＮ抵抗Ｒdsonを
低くすれば良いことがわかる。

【０００６】つまり、ＭＯＳＦＥＴの特性として、スイ
ッチングスピードが速くかつＯＮ抵抗が低いという特性
を持つ素子を使用すれば、主スイッチＭＯＳＦＥＴＱb
１で発生する損失は軽減させられる。しかしながら、ス
イッチングスピードを速くすることと、ＯＮ抵抗を低く
することは相い反する関係にあり、スイッチングスピー
ドが速く、かつＯＮ抵抗の低いＭＯＳＦＥＴの実現には
限界がある。

【０００７】そこで、このようなＭＯＳＦＥＴを使用し
て、主スイッチで発生する損失を軽減させることのでき
る、主スイッチの制御回路を実現することが望まれてい
た。

【０００８】

【課題を解決するための手段】主スイッチのＭＯＳＦＥ
Ｔを制御する電源装置の主スイッチ制御回路において、
主トランスの１次巻線に対して、主スイッチの第１のＭ
ＯＳＦＥＴと第２のＭＯＳＦＥＴが並列に接続し、制御
回路の出力端子は、遅延回路の入力端子と前記第１のＭ
ＯＳＦＥＴのゲートに接続し、遅延回路の出力端子は、
第２のＭＯＳＦＥＴのゲートに接続する。

【０００９】制御回路のパルス出力電圧が高電位となる
時に、第１のＭＯＳＦＥＴはＯＮして導通状態となり、
ターンオンする時にスイッチング損失が発生する。遅延
回路のパルス出力電圧が高電位となると、第２のＭＯＳ
ＦＥＴはＯＮして導通状態となりターンオンするが、こ
の時ドレイン・ソース電圧は低電位となっているため、
ターンオン時のスイッチング損失は発生しない。第１、
２のＭＯＳＦＥＴが導通状態の時、導通損失が発生する
が、並列接続されているためＯＮ抵抗は低く、導通損失
は低くなる。

【００１０】パルス出力電圧が低電位となると、第１の
ＭＯＳＦＥＴはＯＦＦして非導通状態となりターンオフ
するが、ドレイン・ソース電圧は低電位となったままで
あり、スイッチング損失は発生しない。更に、遅延回路
のパルス出力電圧が低電位となる時に第２のＭＯＳＦＥ
ＴはＯＦＦして非導通状態となり、ターンオフする時に
スイッチング損失が発生する。

【００１１】この場合、第１と第２のＭＯＳＦＥＴに、
ＯＮ抵抗は比較的高いがスイッチングスピードの速いＭ
ＯＳＦＥＴを使用することにより、ターンオン時、ター
ンオフ時のスイッチング損失は、スイッチングスピード
の速いＭＯＳＦＥＴを使用しているため、低く抑えるこ
とができる。また第１と第２のＭＯＳＦＥＴは並列に接
続して使用するため、ＯＮ抵抗は低くなり、導通損失も
低く抑えることができる。

【００１２】また、第１、２のＭＯＳＦＥＴの主スイッ
チの制御回路で、ＯＮ-ＯＦＦ制御のタイミングの変形
例により、ＯＮ抵抗は比較的高いがスイッチングスピー
ドの速いＭＯＳＦＥＴと、スイッチングスピードは比較
的遅いがＯＮ抵抗は低いＭＯＳＦＥＴを組み合わせて、
スイッチング損失、導通損失を低く抑えることができ
る。

【００１３】

【発明の実施の形態】図１は、この発明の第１の実施の
形態の回路構成を示す図である。図１を用いて、第１の
実施の形態の回路構成について以下に説明する。この実
施の形態の場合は、主スイッチ制御回路１０は、制御回
路１と遅延回路４から構成されている。

【００１４】電源Ｖ１のマイナス端子はＧＮＤに接続さ
れ、そのプラスはコンデンサＣ１の一端に接続されてい
る。コンデンサＣ１の他端はＧＮＤに接続されている。
電源Ｖ１のプラス端子とコンデンサＣ１の接続点は、主
トランスＴ１の１次巻線Ｎ１の正極に接続され、その１
次巻線Ｎ１の負極はＭＯＳＦＥＴＱ１及びＭＯＳＦＥＴ
Ｑ２のドレインに接続されている。ＭＯＳＦＥＴＱ１及
びＭＯＳＦＥＴＱ２のソースはＧＮＤに接続されてい
る。

【００１５】主トランスＴ１の２次巻線Ｎ２の正極はダ
イオードＤ１のアノードに接続され、このダイオードＤ
１のカソードは、ダイオードＤ２のカソードに接続され
ている。ダイオードＤ１のカソードとダイオードＤ２の
カソードの接続点は、コイルＬ１の一端に接続され、こ
のコイルＬ１の他端はコンデンサＣ２の一端及び負荷回
路６の一端に接続されている。負荷回路６の他端はコン
デンサＣ２の他端に接続され、その接続点はダイオード
Ｄ２のアノードに接続され、更に主トランスＴ１の２次
巻線Ｎ２の負極に接続されている。

【００１６】制御回路１の出力端子はＭＯＳＦＥＴＱ１
のゲート及び遅延回路４の入力端子に接続されている。
遅延回路４の出力端子はＭＯＳＦＥＴＱ２のゲートに接
続される。

【００１７】なお、図３は遅延回路４に用いられる遅延
回路を示している。図３を用いて、遅延回路の構成につ
いて説明する。入力信号源Ｖa１のマイナス端子はＧＮ
Ｄに接続され、プラス端子は抵抗Ｒa１の一端に接続さ
れている。Ｒa１の他端はコンデンサＣa１の一端及び論
理和回路ＯＲa１の１つの入力端子に接続されている。
Ｃa１の他端及びＯＲa１の他方の入力端子はＧＮＤに接
続されている。ＯＲa１の出力端子は、この遅延回路の
出力となる。

【００１８】図２は、第１の実施の形態の動作波形を示
す。図２を用いて、以下に第１の実施の形態の動作につ
いて説明する。

【００１９】制御回路１により得られるパルス出力電圧
Ａが高電位となるａ１時点に、ＭＯＳＦＥＴＱ１はＯＮ
して導通状態となり、ＭＯＳＦＥＴＱ１のドレイン・ソ
ース間にドレイン電流Ｉ１が流れる。この時、ＭＯＳＦ
ＥＴＱ１及びＭＯＳＦＥＴＱ２のドレイン・ソース電圧
Ｃは低電位になる。ＭＯＳＦＥＴＱ１のターンオン時に
は、ＭＯＳＦＥＴＱ１によるスイッチング損失が発生す
る。

【００２０】次に、遅延回路４から得られるパルス出力
電圧Ｂが高電位になるｂ１時点で、ＭＯＳＦＥＴＱ２は
ＯＮして導通状態となり、ＭＯＳＦＥＴＱ２のドレイン
・ソース間にドレイン電流Ｉ２が流れる。この時は、す
でにＭＯＳＦＥＴＱ２のドレイン・ソース電圧Ｃは低電
位となっているため、ＭＯＳＦＥＴＱ２のターンオン時
に、ＭＯＳＦＥＴＱ２によるスイッチング損失は発生し
ない。

【００２１】ＭＯＳＦＥＴＱ１及びＭＯＳＦＥＴＱ２が
導通状態である、ｂ１時点からｃ１時点までの間は、Ｍ
ＯＳＦＥＴＱ１及びＭＯＳＦＥＴＱ２が並列接続されて
いることで、ＯＮ抵抗は低抵抗であるため、発生する導
通損失は低くなる。

【００２２】パルス出力電圧Ａが低電位となるｃ１時点
では、ＭＯＳＦＥＴＱ１はＯＦＦして非導通状態とな
り、ドレイン電流Ｉ１は流れなくなる。ＭＯＳＦＥＴＱ
１のターンオフ時には、ＭＯＳＦＥＴＱ１のドレイン・
ソース電圧Ｃは低電位となったままであるため、スイッ
チング損失は発生しない。パルス出力電圧Ｂが低電位に
なる時点ｄ１では、ＭＯＳＦＥＴＱ２はＯＦＦして非導
通状態となり、ＭＯＳＦＥＴＱ１及びＭＯＳＦＥＴＱ２
のドレイン・ソース電圧Ｃは高電位となる。ＭＯＳＦＥ
ＴＱ２のターンオフ時には、ＭＯＳＦＥＴＱ２によるス
イッチング損失が発生する。

【００２３】なお、ドレイン・ソース電圧Ｃが低電位の
間は、主トランスＴ１の２次巻線Ｎ２に電圧が発生し、
ダイオードＤ１を通して電流が流れ負荷回路６に供給さ
れる。またドレイン・ソース電圧Ｃが高電位の間は、２
次巻線Ｎ２に電圧が発生しないため、コイルＬ１に溜ま
ったエネルギーでダイオードＤ２を通して電流が流れ、
負荷回路６に供給される。

【００２４】図４は遅延回路の動作波形を示している。
ここで図４を用いて、遅延回路の動作について説明す
る。遅延回路にパルス電圧ｐが入力されると、Ｒa１と
Ｃa１からなる微分回路の出力ｑは、立ち上がりと立ち
下がりがなまった波形となる。一般的に論理ゲートＩＣ
のスレッシュホールド電圧Ｖthは、その電源電圧Ｖccの
約１/２であり、ｑのようななまった入力波形では、ｑ
がスレッシュホールド電圧Ｖthに達するまでに一定時間
がかかる。その結果、論理和回路ＯＲa１の出力端子か
らは、遅延回路への入力電圧ｐより位相の遅れた出力パ
ルス電圧ｒが得られる。

【００２５】第１の実施の形態の場合、主スイッチのＭ
ＯＳＦＥＴＱ１及びＭＯＳＦＥＴＱ２に、ＯＮ抵抗は比
較的高いが、スイッチングスピードは速いという特性を
持つＭＯＳＦＥＴを使用する。このことによって、ター
ンオンａ１時点の主スイッチの損失は、ＭＯＳＦＥＴＱ
１による損失だけであり、またターンオフｂ１時点の主
スイッチの損失は、ＭＯＳＦＥＴＱ２による損失だけで
あり、かつ主スイッチのスイッチングスピードは速いた
めに、主スイッチのスイッチング損失を低く抑えること
ができる。

【００２６】また、ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ
２を並列に接続して使用しているため、主スイッチのＯ
Ｎ抵抗は低くなり、ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ
２がＯＮしてるｂ１時点からｃ１時点の間の導通損失も
低く抑えることができる。よって、スイッチング損失及
び導通損失が低く抑えられ、主スイッチのＭＯＳＦＥＴ
での損失を低く抑えることができ、電源装置の効率を向
上させることができる。

【００２７】図５は、第２の実施の形態を示す図であ
る。図５を用いて、第２の実施の形態の回路構成につい
て以下に説明する。なお、図１と同一の構成要件には同
一符号を付してる。この実施の形態の場合は、主スイッ
チ制御回路１１は制御回路１と、遅延回路４、論理積回
路ＡＮＤ１、論理和回路ＯＲ１からなる制御回路２から
構成されている。

【００２８】電圧源Ｖ１のマイナス端子はＧＮＤに接続
され、電圧源Ｖ１のプラス端子はコンデンサＣ１の一端
に接続されている。またコンデンサＣ１の他端はＧＮＤ
に接続されている。電圧源Ｖ１のプラス端子とコンデン
サＣ１の接続点は、主トランスＴ１の１次巻線Ｎ１の正
極に接続され、１次巻線Ｎ１の負極はＭＯＳＦＥＴＱ３
及びＭＯＳＦＥＴＱ４のドレインに接続される。ＭＯＳ
ＦＥＴＱ３及びＭＯＳＦＥＴＱ４のソースはＧＮＤに接
続される。なお、２次巻線Ｎ２側の接続は、第１の実施
の形態と同様であるので説明を省略する。

【００２９】次に主スイッチ制御回路１１の構成につい
て説明する。制御回路１の出力端子は、論理積回路ＡＮ
Ｄ１の一方の入力端子と、論理和回路ＯＲ１の一方の入
力端子と、遅延回路４の入力端子に接続されている。遅
延回路４の出力端子は、論理積回路ＡＮＤ１の他方の入
力端子と、論理和回路ＯＲ１の他方の入力端子に接続さ
れている。論理積回路ＡＮＤ１の出力端子は、ＭＯＳＦ
ＥＴＱ３のゲートに、また論理和回路ＯＲ１の出力端子
は、ＭＯＳＦＥＴＱ４のゲートに接続される。

【００３０】図６は、第２の実施の形態の動作波形を示
している。次に図６を用いて、第２の実施の形態の動作
について説明する。

【００３１】制御回路１により得られるパルス出力電圧
Ａはａ２時点で高電位となり、パルス出力電圧Ａを遅延
回路４で位相を遅らせたパルス出力電圧Ｂと、パルス出
力電圧Ａとの論理和回路ＯＲ１のパルス出力電圧Ｅが高
電位となる。パルス出力電圧Ｅが高電位であるａ２時点
からｄ２時点の間は、ＭＯＳＦＥＴＱ４がＯＮして導通
状態となり、ドレイン・ソース間にドレイン電流Ｉ４が
流れる。またドレイン電流Ｉ４の流れる時に、ＭＯＳＦ
ＥＴＱ３及びＭＯＳＦＥＴＱ４のドレイン・ソース電圧
Ｃが低電位となり、ＭＯＳＦＥＴＱ４のターンオン時
に、ＭＯＳＦＥＴＱ４によるスイッチング損失が発生す
る。

【００３２】パルス出力電圧Ａとパルス出力電圧Ｂとの
論理積回路ＡＮＤ１のパルス出力電圧Ｄが、高電位とな
るｂ２時点でＭＯＳＦＥＴＱ３はＯＮして導通状態とな
り、ＭＯＳＦＥＴＱ３のドレイン・ソース間にドレイン
電流Ｉ３が流れる。この時点は、既にＭＯＳＦＥＴＱ３
のドレイン・ソース電圧Ｃは低電位となっているため、
ＭＯＳＦＥＴＱ３のターンオン時のスイッチング損失は
発生しない。

【００３３】ＭＯＳＦＥＴＱ３及びＭＯＳＦＥＴＱ４が
導通状態となる、ｂ２時点からｃ２時点の間は、ＭＯＳ
ＦＥＴＱ３とＭＯＳＦＥＴＱ４が並列接続されているた
め、主スイッチのＯＮ抵抗は低抵抗となる。これにより
導通損失は低くなる。

【００３４】次に、パルス出力電圧Ａが低電位となるｃ
２時点では、パルス出力電圧Ｄが低電位となりＭＯＳＦ
ＥＴＱ３がＯＦＦして非導通状態となる。この時ＭＯＳ
ＦＥＴＱ３のドレイン・ソース電圧Ｅは低電位となった
ままなので、ＭＯＳＦＥＴＱ３のターンオフ時のスイッ
チング損失は発生しない。パルス出力電圧Ｂが低電位と
なるｄ２時点では、パルス出力電圧Ｅも低電位となり、
ＭＯＳＦＥＴＱ４はＯＦＦして非導通状態となる。ＭＯ
ＳＦＥＴＱ４のターンオフ時には、ＭＯＳＦＥＴＱ４に
よるスイッチング損失が発生する。

【００３５】この実施の形態の場合には、主スイッチの
ＭＯＳＦＥＴＱ３にスイッチングスピードは比較的遅い
が、ＯＮ抵抗の低いＭＯＳＦＥＴを使用し、ＭＯＳＦＥ
ＴＱ４にＯＮ抵抗は比較的高いが、スイッチングスピー
ドの速いＭＯＳＦＥＴを使用する。

【００３６】ターンオン時とターンオフ時のスイッチン
グ損失は、ＭＯＳＦＥＴＱ４によるスイッチング損失の
みであり、またＭＯＳＦＥＴＱ４はスイッチングスピー
ドの速いＭＯＳＦＥＴであるため、スイッチング損失を
低く抑えることができる。ＭＯＳＦＥＴＱ３及びＱ４が
ＯＮしている時の導通損失は、ＭＯＳＦＥＴＱ３のＯＮ
抵抗は低く、またＭＯＳＦＥＴＱ３とＭＯＳＦＥＴＱ４
が並列に接続されているため、低く抑えることができ
る。

【００３７】よって、このことから主スイッチのＭＯＳ
ＦＥＴの損失を低く抑えることが可能となり、電源装置
の効率を向上させることができる。なお、この実施の形
態の場合、第１の実施の形態と比較して、導通損失をよ
り減少させられることが期待できる。但し、主スイッチ
制御回路１１のタイミングのとり方は、主スイッチ制御
回路１０に比べて複雑になる。

【００３８】図７は、第３の実施の形態を示す図であ
る。次に、図７を用いて第３の実施の形態の構成につい
て以下に説明する。この実施の形態において、主スイッ
チ制御回路１２は、制御回路１と、遅延回路４、遅延回
路５、排他的論理和回路Ｅｘ-ＯＲ１からなる制御回路
３で構成されている。なお、第１、２の実施の形態と同
一の構成要件については、同一の符号を付している。

【００３９】電圧源Ｖ１のマイナス端子はＧＮＤに接続
され、プラス端子はコンデンサＣ５の一端に接続されて
いる。コンデンサＣ１の他端はＧＮＤに接続されてい
る。電圧源Ｖ３のプラス端子とコンデンサＣ５の接続点
は、主トランスＴ３の１次巻線Ｎ１の正極に接続され
る。１次巻線Ｎ１の負極は、ＭＯＳＦＥＴＱ５及びＭＯ
ＳＦＥＴＱ６のドレインに接続される。ＭＯＳＦＥＴＱ
５及びＭＯＳＦＥＴＱ６のソースはＧＮＤに接続され
る。なお、トランスＴ１の２次側以降の構成は、第１の
実施の形態と同一であり説明を省略する。

【００４０】次に主スイッチ制御回路１２の構成につい
て説明する。制御回路１の出力端子は、排他的論理和回
路Ｅｘ-ＯＲ１の１つの入力端子と遅延回路４の入力端
子に接続される。遅延回路４の出力端子は、ＭＯＳＦＥ
ＴＱ５のゲート及び遅延回路５の入力端子に接続され
る。また遅延回路５の出力端子は、Ｅｘ-ＯＲ１の他方
の入力端子に接続される。更に、排他的論理和回路Ｅｘ
-ＯＲ１の出力端子はＭＯＳＦＥＴＱ６のゲートに接続
される。図８は、第３の実施の形態の動作波形を示して
いる。図８を用いて、第３の実施の形態の動作について
以下に説明する。

【００４１】制御回路１により得られるパルス出力電圧
Ａが高電位となるａ３時点には、パルス出力電圧Ａを遅
延回路４と遅延回路５で位相を遅らせたパルス出力電圧
Ｆと、パルス出力電圧Ａとの排他的論理和回路Ｅｘ-Ｏ
Ｒ１のパルス出力電圧Ｇは高電位となる。この時、ＭＯ
ＳＦＥＴＱ６はＯＮして導通状態となり、ＭＯＳＦＥＴ
Ｑ６のドレイン・ソース間にドレイン電流Ｉ６が流れ
る。またこの時に、ＭＯＳＦＥＴＱ５及びＭＯＳＦＥＴ
Ｑ６のドレイン・ソース電圧Ｃが低電位となり、ＭＯＳ
ＦＥＴＱ６のターンオン時にＭＯＳＦＥＴＱ６によるス
イッチング損失が発生する。

【００４２】パルス出力電圧Ａを遅延回路４で位相を遅
らせた、パルス出力電圧Ｂが高電位となるｂ３時点で
は、ＭＯＳＦＥＴＱ５がＯＮして導通状態となり、ＭＯ
ＳＦＥＴＱ５のドレイン・ソース間にドレイン電流Ｉ５
が流れる。この時はすでにＭＯＳＦＥＴＱ５のドレイン
・ソース電圧は低電位となっているため、ＭＯＳＦＥＴ
Ｑ５のターンオン時のスイッチング損失は発生しない。

【００４３】パルス出力電圧Ｇが低電位となるｃ３時点
では、ＭＯＳＦＥＴＱ６はＯＦＦして非導通状態とな
る。この時、ＭＯＳＦＥＴＱ６のドレイン・ソース電圧
Ｃは低電位になったままなので、ＭＯＳＦＥＴＱ６のタ
ーンオフ時のスイッチング損失は発生しない。

【００４４】ＭＯＳＦＥＴＱ５が導通状態で、ＭＯＳＦ
ＥＴＱ６が非導通状態であるｃ３時点からｄ３時点の間
は、ＭＯＳＦＥＴＱ５のみの導通損失となる。

【００４５】パルス出力電圧Ｇが高電位となるｄ３時点
は、ＭＯＳＦＥＴＱ６がＯＮして導通状態となるが、こ
の時ＭＯＳＦＥＴＱ６のドレイン・ソース電圧Ｃは低電
位のままであり、ＭＯＳＦＥＴＱ６のターンオン時のス
イッチング損失は発生しない。パルス出力電圧Ｂが低電
位となるｅ３時点では、ＭＯＳＦＥＴＱ５がＯＦＦして
非導通状態となるが、この時ＭＯＳＦＥＴＱ５のドレイ
ン・ソース電圧Ｃは低電位のままであり、ＭＯＳＦＥＴ
Ｑ５のターンオフ時のスイッチング損失は発生しない。

【００４６】パルス出力電圧Ｇが低電位となるｆ３時点
では、ＭＯＳＦＥＴＱ６はＯＦＦして非導通状態とな
り、ＭＯＳＦＥＴＱ５及びＭＯＳＦＥＴＱ６のドレイン
・ソース電圧Ｃは高電位となる。この時、ＭＯＳＦＥＴ
Ｑ６のターンオフ時にＭＯＳＦＥＴＱ６によるスイッチ
ング損失が発生する。

【００４７】この実施の形態の場合、主スイッチのＭＯ
ＳＦＥＴＱ５にスイッチングスピードは比較的遅いが、
ＯＮ抵抗の低いＭＯＳＦＥＴを使用し、またＭＯＳＦＥ
ＴＱ６にＯＮ抵抗は比較的高いが、スイッチングスピー
ドの速いＭＯＳＦＥＴを使用する。

【００４８】このことによって、ターンオン時はａ３時
点、ターンオフ時はｆ３時点のスイッチング損失は、ス
イッチングスピードの速いＭＯＳＦＥＴＱ６による損失
のみであり、低く抑えられる。また、主スイッチのＭＯ
ＳＦＥＴＱ５がＯＮしているｃ３時点からｄ３時点の導
通損失は、ＯＮ抵抗の高いＭＯＳＦＥＴＱ６はＯＦＦし
ていて、ＯＮ抵抗の低いＭＯＳＦＥＴＱ５のみの損失で
あるため、低く抑えられる。よって、主スイッチのＭＯ
ＳＦＥＴでの損失を低く抑えることができ、電源装置の
効率が向上される。この実施の形態の場合、導通損失は
第１、２の実施の形態の場合に比べて更に低く抑えるこ
とが期待できるが、主スイッチ制御回路１２のタイミン
グのとり方はより複雑となる。

【００４９】第１、２、３の実施の形態では、１石フォ
ワード型の電源装置に適用したが、この発明はこれに限
るものでなく、ハーフブリッジ型やフルブリッジ型の電
源装置にも適用できる。また、電圧降圧型に限るもので
はなく、昇圧型や昇降圧型にも適用できる。また、絶縁
や非絶縁に限定されるものではない。更には、これらの
実施の形態では、電源装置の主スイッチ制御回路に適用
しているが、これに限らず保護回路や他の制御回路にも
適用することができる。

【００５０】なお、遅延回路は論理和回路を用いて構成
しているが、他の論理ゲート回路やコンパレータ等で構
成することも可能である。

【００５１】

【発明の効果】この発明によれば、主スイッチのＭＯＳ
ＦＥＴとして、スイッチングスピードは速いがＯＮ抵抗
は比較的高いものと、ＯＮ抵抗は低いがスイッチングス
ピードは比較的遅いものとを、複数個を並列に組み合わ
せて接続して、それらのＯＮ-ＯＦＦ制御のタイミング
をずらすことにより、主スイッチのスイッチング損失を
低く抑え、かつ導通損失も低く抑えることが可能とな
る。このことにより、電源装置の効率が向上する。

【図面の簡単な説明】

【図１】第１の実施の形態の回路構成を示す図

【図２】第１の実施の形態の主スイッチ制御回路の動作
波形を示す図

【図３】遅延回路を示す図

【図４】遅延回路の動作波形を示す図

【図５】第２の実施の形態の回路構成を示す図

【図６】第２の実施の形態の主スイッチ制御回路の動作
波形を示す図

【図７】第３の実施の形態の回路構成を示す図

【図８】第３の実施の形態の主スイッチ制御回路の動作
波形を示す図

【図９】従来の主スイッチ制御回路構成を示す図

【図１０】従来の主スイッチ制御回路の動作波形を示す
図

【図１１】主スイッチから発生するスイッチング損失と
導通損失を示す図

【符号の説明】

１…制御回路 ２、３…遅延制御回路 ４、５…遅延回路 ６…負荷回路 １０、１１、１２…主スイッチ制御回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 主スイッチのＭＯＳＦＥＴを制御する電
   源装置の主スイッチ制御回路において、 主トランスの１次巻線に、主スイッチの第１のＭＯＳＦ
   ＥＴと第２のＭＯＳＦＥＴが並列に接続し、 制御回路の出力端子は、遅延回路の入力端子と前記第１
   のＭＯＳＦＥＴのゲートに接続し、前記遅延回路の出力
   端子は、前記第２のＭＯＳＦＥＴのゲートに接続し、 ＯＮ、ＯＦＦ制御のタイミングをずらせて、前記主スイ
   ッチの第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを制御
   することを特徴とする、電源装置の主スイッチ制御回
   路。
2. 【請求項２】 請求項１記載の電源装置の主スイッチ制
   御回路において、第１及び第２のＭＯＳＦＥＴには、Ｏ
   Ｎ抵抗は比較的高いがスイッチングスピードは速いＭＯ
   ＳＦＥＴを使用することを特徴とする。
3. 【請求項３】 主スイッチのＭＯＳＦＥＴを制御する電
   源装置の主スイッチ制御回路において、 主トランスの１次巻線に、主スイッチの第１のＭＯＳＦ
   ＥＴと第２のＭＯＳＦＥＴが並列に接続し、 制御回路の出力端子は、論理積回路の１つの入力端子、
   論理和回路の１つの入力端子及び遅延回路の入力端子に
   接続し、 前記遅延回路の出力端子は、前記論理積回路の他方の入
   力端子と前記論理和回路の他方の入力端子に接続し、前
   記論理積回路の出力端子は、前記第１のＭＯＳＦＥＴの
   ゲートに接続し、前記論理和回路の出力端子は、前記第
   ２のＭＯＳＦＥＴのゲートに接続し、 ＯＮ、ＯＦＦ制御のタイミングをずらせて、前記主スイ
   ッチの第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを制御
   することを特徴とする、電源装置の主スイッチ制御回
   路。
4. 【請求項４】 請求項３記載の電源装置の主スイッチ制
   御回路において、第１のＭＯＳＦＥＴには、スイッチン
   グスピードは比較的遅いがＯＮ抵抗の低いＭＯＳＦＥＴ
   を使用し、第２のＭＯＳＦＥＴにはＯＮ抵抗は比較的高
   いがスイッチングスピードは速いＭＯＳＦＥＴを使用す
   ることを特徴とする。
5. 【請求項５】 主スイッチのＭＯＳＦＥＴを制御する電
   源装置の主スイッチ制御回路において、 主トランスの１次巻線に、主スイッチの第１のＭＯＳＦ
   ＥＴと第２のＭＯＳＦＥＴが並列に接続し、 制御回路の出力端子は、排他的論理和回路の１つの入力
   端子と第１の遅延回路の入力端子に接続し、 前記第１の遅延回路の出力端子は、前記第１のＭＯＳＦ
   ＥＴのゲートと第２の遅延回路の入力端子に接続し、 前記第２の遅延回路の出力端子は、前記排他的論理和回
   路の他方の入力端子に接続し、 前記排他的論理和回路の出力端子は、前記第２のＭＯＳ
   ＦＥＴのゲートに接続し、 ＯＮ、ＯＦＦ制御のタイミングをずらせて、前記主スイ
   ッチの第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを制御
   することを特徴とする、電源装置の主スイッチ制御回
   路。
6. 【請求項６】 請求項５記載の電源装置の主スイッチ制
   御回路において、第１のＭＯＳＦＥＴにはスイッチング
   スピードは比較的遅いがＯＮ抵抗は低いＭＯＳＦＥＴを
   使用し、第２のＭＯＳＦＥＴにはＯＮ抵抗は比較的高い
   がスイッチングスピードは速いＭＯＳＦＥＴを使用する
   ことを特徴とする。