JPH09288643A - 双方向バス転送制御方式 - Google Patents

Abstract

(57)【要約】 【課題】双方向バスにおいて出力イネーブルの空を生成
せずにバスの方向を切り替えることにより、バスの性能
向上を図る。また、出力イネーブルのディレイを隠蔽す
るために、出力イネーブルをデータの切り替えより先行
して制御し、その後にデータを有効化するという２段階
の制御方法を採用することにより、バスの性能向上を図
る。 【解決手段】直列終端用の３ステートゲート１ａ，１ｂ
を相対して配置して双方向インタフェースを形成し、出
力イネーブル制御情報保持回路１０ａ，１０ｂに空きが
できないように信号を送ることによりバスの方向を切り
替える。また、出力イネーブル制御情報保持回路と出力
データ保持回路のクロックの位相を変えることにより、
出力イネーブルをデータの切り替えより先行して制御す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置にお
ける双方向バスの転送制御方式に関する。

【０００２】

【従来の技術】近年のマイクロプロセッサの高速化に伴
い、周辺のバスやＬＳＩも１００ＭＨｚを超える周波数
下での動作が必要になってきた。しかし、従来使われて
きたＴＴＬは振幅が大きく、１００ＭＨｚを超えるよう
な高周波数では、スイッチング動作による消費電力増大
・雑音増加などの問題から採用できない。このことか
ら、ＧＴＬ，ＣＴＴ等の小振幅のインタフェースが不可
欠になっている（ＮＩＫＫＥＩＥＬＥＣＴＲＯＮＩＣＳ
１９９２．６．８、頁１１０，１２０）。

【０００３】小振幅インタフェースは、まず大きく２つ
の種類に分けられる。オープンドレイン型とプッシュプ
ル型である。さらにプッシュプル型は、並列終端型と直
列終端型に分けられる。図２ａはオープンドレイン型回
路、図２ｂは並列終端型プッシュプル回路、図３は直列
終端型プッシュプル回路を用いて、それぞれ双方向バス
を構成した例である。

【０００４】一般的に双方向バスでは片方向の転送のみ
を許し、時分割で方向を切り替えることにより双方向を
実現していた。方向の切り替え制御は、相対する各々の
３ステートゲートの出力イネーブル端子を用いて行う。
具体的には、信号を送出する側のみが出力イネーブルを
論理値‘１’にするという制御を行う。

【０００５】双方向バスを構成する上で重要なのは、出
力イネーブルの扱いであり、問題点は２つある。第一の
問題は、バスの方向切り替時のデータ衝突によるディレ
イの悪化である。図２ａ，図２ｂの構成に於て図４の時
間関係でデータの転送を行なう場合、データ出力２側が
Ｈｉｇｈレベルを出力する時、データ出力１側のＬｏｗ
レベルと衝突する。そのために、データ出力１側のＬｏ
ｗレベルが収まりハイインピーダンスになるまで、デー
タ出力２側は正しいレベルを送出できない。このデータ
衝突分がディレイ悪化として見えてくる（Ｔ１）。第二
の問題は、図２ｂでデータ出力１側とデータ出力２側の
クロックスキューにより両方の出力イネーブルが同時に
ＯＮになり、図２ｂのａとｂのトランジスタが導通状態
になった場合、図２ｂのＡからＢに向けて大量の貫通電
流が流れる危険があることである。

【０００６】オープンドレイン型インタフェースを使用
した双方向バスでは、データ衝突によるディレイの悪化
を考慮する必要があり、並列終端型プッシュプル回路で
は、データ衝突によるディレイの悪化・貫通電流の両方
の問題を考慮する必要がある。

【０００７】第一の問題であるデータの衝突によるディ
レイ悪化を避けるために、従来はバスの方向切り替え
時、相手出力がハイインピーダンス状態になるのを待っ
ていた。これは図２ａ，図２ｂの双方向バスでは、出力
イネーブルがＯＮである間中、バス上に直流電流が流れ
るためである。そのため、バスの方向を切り替えるとき
に、電流の流れが収まるまで、両方の出力イネーブルを
ＯＦＦにするという制御を行なっていた。

【０００８】第二の問題である貫通電流の問題は、出力
イネーブルが同時にＯＮにならないように、両方の出力
イネーブルがＯＦＦになる時間を設けることにより対処
していた。

【０００９】従来、前記２つの問題を解決するために、
第一の方法としてバスの方向切り替え時に空きサイクル
を作る制御方法を採用していた。これを図５（ａ）に示
す。第二の方法は、空サイクルを使用しないかわりに、
出力イネーブルを１クロックサイクル未満で落とす方法
である。これを図５（ｂ）に示す。データ出力２側が出
力イネーブルをＯＮにする（図５（ｂ），Ｄ点）Ｔ２時
間前に、データ出力１側は、出力イネーブルを落とす
（図５（ｂ），Ｃ点）。どちらの方法でも、両方の出力
イネーブルを同時にＯＦＦにする時間（Ｔ２）が必要で
あり、この空き時間としては、バス上に電流が流れなく
なる程度の時間を保証しなければならない。また、公開
特許公報（特開平７−３６８２５号）に示されるよう
に、衝突を起す状態では、自動的に出力開始のタイミン
グを遅延させる回路が提案されている。しかし、これも
電流が流れなくなることを保証するための空き時間を設
けなければならないという点で同じである。

【００１０】

【発明が解決しようとする課題】オープンドレイン型・
並列終端型プッシュプル回路では、相対する出力回路の
出力イネーブル間に空きを作らなければならないのは、
先に述べたとおりである。図５（ａ）の時間関係では、
バスの方向を切り替える度に空きサイクルを必要とす
る。この場合、バスの使用効率は悪くなり、性能のボト
ルネックになりかねない。図５（ｂ）の時間関係の場
合、バス上に電流が流れなくなることを保証するための
空き時間の挿入により、バスの動作周波数を上げること
ができない。これも性能向上の足かせになる。

【００１１】一方、直列終端型プッシュプル回路は、上
記２つの回路とは違い、直流電流が流れない特殊な形態
である。直列終端型プッシュプル回路は、プルアップト
ランジスタとプルダウントランジスタの出力インピーダ
ンスを、バスの特性インピーダンスＺ０に合わせて送出
側での再反射を抑えることを狙ったものである。

【００１２】この入出力インタフェースの動作を説明す
る。図６は、図３のデータ出力側１が‘Ｈｉｇｈ’を出
力する場合である。‘Ｈｉｇｈ’を出力すると、バス上
には、プルアップトランジスタ（図３，Ｅ）自身の持つ
インピーダンスと、バスの持つ特性インピーダンスによ
り分圧された値‘１／２Ｈｉｇｈ’が出力される。この
レベルが受信側で全反射を起こし、‘Ｈｉｇｈ’になる
（入射波‘１／２Ｈｉｇｈ’＋反射波‘１／２Ｈｉｇ
ｈ’）。受信側で反射した‘１／２Ｈｉｇｈ’分が送信
側に戻り、プルアップトランジスタ（図３，Ｅ）のイン
ピーダンスが終端抵抗の役目を担い、バス上の電圧が
‘Ｈｉｇｈ’で安定する。Ｌｏｗを出力する場合には、
プルダウントランジスタが同様に終端の役目を担う。

【００１３】この入出力インタフェースを使用した場
合、バス上に電流が流れるのは、送出側が出力した信号
が戻ってくるまでの時間であり、出力イネーブルがＯＮ
の時間とは、無関係である。また、直列終端型のインタ
フェースは、両方の出力イネーブルをＯＮにしても大き
な貫通電流が流れないという特性を持っている。なぜな
らば、バス上に少なくとも「２×Ｚ０」（Ｚ０は、バス
の特性インピーダンス相当）の抵抗が入るためである。
しかし、従来は直列終端型の二つの特性を積極的に利用
し、バスの使用効率を向上させることは行われていな
い。

【００１４】また、トライステートゲートを使用したデ
ータ転送回路の設計に於て、別の問題点もある。それ
は、データ転送形態の設計を出力イネーブルからのディ
レイを基に設計することによる全体的なディレイの悪化
である。出力イネーブルのディレイは、データのディレ
イよりも大きくなる。その原因は設計上、データは複数
本同時に出力することが多く、このデータ一本一本に出
力イネーブル用フリップフロップを付加することは、通
常行なわれない。このため、出力イネーブルのファンア
ウトは多くなり、半導体ＬＳＩ内の配線長や負荷容量が
増加し、ディレイが悪化する。この悪化した出力イネー
ブルからのディレイが、バスの動作周波数の上限を決め
てしまうことになる。

【００１５】以上のような従来技術の課題を解決すべく
本発明を提案する。

【００１６】本発明の目的は、直列終端型のインタフェ
ースが、直流的な電流を流さないという特性を生かし
て、出力イネーブルの空きを発生させることなくバスの
方向を切り替える方式を採用することによりバスの性能
向上を図ることである（第１の実施例）。また、出力イ
ネーブルのディレイを陰蔽するために、出力イネーブル
をデータの切り替えより先行して制御し、その後にデー
タを有効化するという２段階の制御方式を採用すること
によりバスの性能向上を図ることである（第２の実施
例）。

【００１７】

【課題を解決するための手段】図１に構成を示す。直列
終端用の３ステートゲート１ａ，１ｂを相対して配置し
て双方向インタフェースを形成し、直流的な電流を流す
パスを形成しない形態とする。そして、クロックに同期
して出力イネーブルの制御情報を保持する機構１０ａ，
１０ｂと、クロックに同期し出力イネーブル信号がＯＮ
である時に出力データの情報を取り込み保持する機構１
１ａ，１１ｂと、クロックに同期して入力データを取り
込み保持する機構１２ａ，１２ｂと、単数または複数の
位相のクロックを生成する機構１００を設ける。

【００１８】

【発明の実施の形態】本発明の実施例について図面を参
照して説明する。

【００１９】図７は、第一の実施例を示すブロック図、
図８は第一の実施例の動作を説明するタイミングチャー
トである。

【００２０】図７に示すように、直列終端用３ステート
ゲート（１ａ，１ｂ）は半導体ＬＳＩ（１０１ａ，１０
１ｂ）間のデータの授受を行なうインタフェースであ
り、出力データインタフェース（７１１ａ，７１１ｂ）
・出力イネーブルインタフェース（７１０ａ，７１０
ｂ）・入力データインタフェース（７１２ａ，７１２
ｂ）とデータバスインタフェース（７２０ａ，７２０
ｂ）からなる。直列終端用３ステートは、Ｐｕｌｌ Ｕ
Ｐ／Ｄｏｗｎ Ｅｎａｂｌｅ生成部（１３ａ，１３ｂ）
に出力イネーブルインタフェース（７１０ａ，７１０
ｂ）と出力データインタフェース（７１１ａ，７１１
ｂ）から信号を入力し、プルアップトランジスタ（７０
ａ，７０ｂ）とプルダウントランジスタ（７１ａ，７１
ｂ）を制御することで、バスインタフェース（７２０
ａ，７２０ｂ）にレベルを送出する。また、半導体ＬＳ
Ｉ（１０１ａ，１０１ｂ）は、バスインタフェース（７
２０ａ，７２０ｂ）のレベルを差動増幅回路（１４ａ，
１４ｂ）によって入力データインタフェース（７１２
ａ，７１２ｂ）に伝える。

【００２１】情報を保持する機構には、フリップフロッ
プを使用し、出力イネーブル用フリップフロップ・出力
データ用フリップフロップ・入力データ用フリップフロ
ップは同位相のクロックで制御する。また、出力データ
用フリップフロップは、出力イネーブルがＯＮであると
きのみデータを取り込むクロックイネーブル付きフリッ
プフロップを使用する。

【００２２】図８は、半導体ＬＳＩ１０１ａが最初のデ
ータ送出側（Ｈｉｇｈを伝達）、半導体ＬＳＩ１０１ｂ
が次のデータ送出側（Ｌｏｗを伝達）である場合のタイ
ミングチャートである。前提条件として、バス動作周波
数を１００ＭＨｚ・バスの初期レベルをＬｏｗレベル・
バスインタフェースの振幅を１Ｖ・Ｖｒｅｆを０．６Ｖ
としている。また、各部品間のディレイを以下のように
仮定する。

【００２３】 クロック−ラッチ出力 １ｎ （７００−７１０ａ，７１１ａ，７１０ｂ，７１１ｂ） 出力データラッチ出力−バスインタフェース １．５ｎｓ （７１１ａ−７２０ａ，７１１ｂ−７２０ｂ） 出力イネーブルラッチ出力−バスインタフェース ３ｎｓ （７１０ａ−７２０ａ，７１０ｂ−７２０ｂ） バスインタフェース−入力データラッチ入力 ２ｎｓ （７２０ａ−７１２ａ，７２０ｂ−７１２ｂ） バスインタフェース間 ２ｎｓ （７２０ａ−７２０ｂ） この構成の場合、データのディレイよりも出力イネーブ
ルのディレイの方が大きく、同じタイミングで送出する
ことから、ＴＯＴＡＬのディレイを決定するのは、出力
イネーブルの方である。

【００２４】図８を用いて、出力イネーブルの空きを作
らずにバスの方向を切り替える方法を説明する。クロッ
ク（８００）に同期して出力イネーブル用フリップフロ
ップがＯＮに、同時に出力データ用フリップフロップか
ら有効データが出力される（８０１）。出力イネーブル
ＯＮを受けて、半導体ＬＳＩ１０１ａ側バスインタフェ
ース（７２０ａ）の電圧が０．５Ｖまで上昇する（８０
４）。＋０．５Ｖのパルスは、半導体ＬＳＩ１０１ｂ側
バスインタフェース（７２０ｂ）で全反射を起こし、１
Ｖに上昇する（８０５）。８０５で反射した波は、直列
終端用３ステートゲートのプルアップトランジスタが終
端の役割をして、バス全体が１Ｖで安定する（８１
４）。ここでバス上には電流が流れなくなり、電荷が保
存される。一方、８０５の電圧は伝搬して、入力データ
用フリップフロップ（１２ｂ）に達する（８０６）。入
力データ用フリップフロップ（１２ｂ）は、クロック
（８１０）に同期してデータを取り込む（８１６）。半
導体ＬＳＩ１０１ｂは、データの取り込みと同時に、バ
スの方向の切り替えを行なう。半導体ＬＳＩ１０１ａ側
は、クロック（８１０）に同期して、出力イネーブルを
ＯＦＦにする（８１１）。出力イネーブルがＯＮからＯ
ＦＦに切り替わるタイミングでは、出力データ用フリッ
プフロップはデータの更新を行なわない。これは、出力
イネーブルのディレイがデータのディレイに比較して遅
い場合に、バス上のレベルが切り替わる可能性があり、
電流が流れてしまうからである。本来イネーブルがＯＦ
Ｆの状態でのデータは意味を持たないわけであり、この
制約は問題ない。一方半導体ＬＳＩ１０１ｂは、クロッ
ク（８１０）に同期して出力イネーブルをＯＮにし、デ
ータを有効にする（８０８）。この時、半導体ＬＳＩ１
０１ａ側の半導体ＬＳＩ１０１ｂ側のＥｎａｂｌｅ生成
部（１３ｂ）は、出力イネーブルＯＮ（８０８）を受け
て、バスインタフェース（７２０ｂ）のレベルを０．５
Ｖに減少させる（８１５）。この時、既にバス上には電
流が流れていないために、正常なレベルを送出すること
ができるのである。−０．５Ｖのパルスは、半導体ＬＳ
Ｉ１０１ａ側バスインタフェース（７２０ａ）で全反射
を起こし、０Ｖに減少する（８２４）。８２４で反射し
た波は、直列終端用３ステートゲートのプルダウントラ
ンジスタが終端の役割をして、バス全体が０Ｖで安定す
る（８２５）。一方、バスインタフェース（８２４）の
電圧は伝搬して入力データ用フリップフロップ（１２
ａ）に達する（８０２）。入力データ用フリップフロッ
プ（１２ａ）は、クロック（８２０）でデータを取り込
む（８１２）。

【００２５】これで、半導体ＬＳＩ１０１ｂ側はデータ
取り込み点（８１６）で、半導体ＬＳＩ１０１ａ側がデ
ータ取り込み点（８１２）でそれぞれ正しいデータを取
り込むことができる。

【００２６】図９は第二の実施例を説明するブロック
図、図１０は第二の実施例の動作を説明するタイミング
チャートである。半導体ＬＳＩ１０１ａが最初のデータ
送出側（Ｈｉｇｈを伝達）、半導体ＬＳＩ１０１ｂが次
のデータ出力側（Ｌｏｗを伝達）である場合のタイミン
グチャートである。前提条件は、第一の実施例と同じで
ある。

【００２７】出力イネーブル−バスインタフェース間の
ディレイと出力データ−バスインタフェース間のディレ
イの差が１．５ｎｓで、クロック位相差による時間差が
２．５ｎｓであるので、出力イネーブルのディレイ悪化
分はこの差の中に収まり、ディレイを決定するのはデー
タの方である。

【００２８】出力イネーブル用クロック（ａ００）に同
期して半導体ＬＳＩ１０１ａ側出力イネーブルをＯＮに
する（ａ０２）。次にクロック（ａ０１）に同期して有
効データを送出する。次に出力イネーブル用クロック
（ａ１０）に同期して半導体ＬＳＩ１０１ａ側出力イネ
ーブルをＯＦＦにする（ａ１２）。同時に半導体ＬＳＩ
１０１ｂ側出力イネーブルをＯＮにする（ｂ０２）。さ
らに半導体ＬＳＩ１０１ｂ側は、クロック（ａ１１）に
同期して有効データを送出する（ｂ０３）。ディレイを
決定するのがデータである以外は、第一の実施例と同様
にレベルが伝達していく。これで、データ取り込み点
（ｂ１４）で半導体ＬＳＩ１０１ｂ側が、データ取り込
み点（ａ１４）で半導体ＬＳＩ１０１ａ側がそれぞれ正
しいデータを取り込むことができる。

【００２９】

【発明の効果】以上説明したように、ＭＯＳ直列終端型
が直流的な電流を流さないという特性を利用すること
で、出力イネーブルの空きを発生させることなくバスの
方向を切り替えることができる。これにより、バスの使
用効率が向上しデータのスループットを上げることがで
きる。図１１は、従来のバス使用方法と、本発明による
バス使用方法を比較したものである。毎サイクルバスの
方向を切り替える場合、２倍の性能向上ができる。ま
た、出力イネーブルからのディレイがネックになる部分
は、出力イネーブルをデータに先行して制御する２段階
制御方式を用いることで、ディレイ悪化分を隠蔽するこ
とができ、動作周波数を向上させることができる。

【図面の簡単な説明】

【図１】本発明の構成例である。

【図２】（ａ）オープンドレイン型小振幅回路を用いた
双方向バスの例である。（ｂ）並列終端型プッシュプル
回路を用いた双方向バスの例である。

【図３】直列終端型プッシュプル回路を用いた双方向バ
スの例である。

【図４】オープンドレイン型・並列終端型プッシュプル
回路を用いた双方向バスでのデータの衝突を説明した図
である。

【図５】（ａ）従来のバスの方向切り替え時に空サイク
ルを使用する双方向バス転送制御方式のタイミングチャ
ートである。（ｂ）従来のバスの方向切り替え時に出力
イネーブルを１クロックサイクル未満でＯＦＦにする双
方向バス転送制御方式のタイミングチャートである。

【図６】直列終端型プッシュプル回路でのバスのレベル
の変化を示した図である。

【図７】本発明の実施例１を説明する構成図である。

【図８】実施例１の動作を説明するタイミングチャート
である。

【図９】本発明の実施例２を説明する構成図である。

【図１０】実施例２の動作を説明するタイミングチャー
トである。

【図１１】従来の双方バス転送制御方式と本発明による
ものを比較した図である。

【符号の説明】

１ａ，１ｂ…直列終端用３ステートゲート、１０ａ，１
０ｂ…出力イネーブル制御信号保持機構、１１ａ，１１
ｂ…出力データ保持機構、１２ａ，１２ｂ…入力データ
保持機構、１３ａ，１３ｂ…Ｐｕｌｌ Ｕｐ／Ｄｏｗｎ
Ｅｎａｂｌｅ生成部、１４ａ，１４ｂ…差動増幅回
路、１００ａ，１００ｂ…クロック分配回路、１０１
ａ，１０１ｂ…半導体ＬＳＩ、２４ａ，２４ｂ…Ｐｕｌ
ｌ Ｕｐ／Ｄｏｗｎ Ｅｎａｂｌｅ生成部、２８ａ，２
８ｂ…Ｐｕｌｌ Ｕｐ／Ｄｏｗｎ Ｅｎａｂｌｅ生成
部、２９ａ，２９ｂ…バスインタフェース、７０ａ，７
０ｂ…プルアップトランジスタ、７１ａ，７１ｂ…プル
ダウントランジスタ、７００…クロック、７１０ａ，７
１０ｂ…出力イネーブルインタフェース、７１１ａ，７
１１ｂ…出力データインタフェース、７１２ａ，７１２
ｂ…入力データインタフェース、７２０ａ，７２０ｂ…
バスインタフェース。

Claims (2)

【特許請求の範囲】
1. 【請求項１】第一のステートゲートと第二の３ステート
   ゲートを相対配置した双方向型バスを備えるインタフェ
   ース制御機構に於て、出力機能を実現するＭＯＳトラン
   ジスタは、出力インピーダンス値が当該バスの特性イン
   ピーダンスと整合させたソースマッチ型の出力回路で構
   成するものであり、第一の３ステートゲートの出力イネ
   ーブルと第二の３ステートゲートの出力イネーブルを同
   時刻で切り替え、出力イネーブルがＯＮからＯＦＦに切
   り替わるタイミングで出力データを切り替えないように
   制御する機構を備え、バスの切り替え用空きサイクルを
   排した制御機構を有することを特徴とする双方向バス転
   送制御方式。
2. 【請求項２】３ステートゲートの出力イネーブル信号を
   出力データ信号の切り替えより時間的に先行して切り替
   える制御機構を備えることを特徴とする特許請求の範囲
   第一項記載双方向バス転送制御方式。