JPH09288865A - 信号処理装置 - Google Patents
信号処理装置Info
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- JPH09288865A JPH09288865A JP8098344A JP9834496A JPH09288865A JP H09288865 A JPH09288865 A JP H09288865A JP 8098344 A JP8098344 A JP 8098344A JP 9834496 A JP9834496 A JP 9834496A JP H09288865 A JPH09288865 A JP H09288865A
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- Japan
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10055—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using partial response filtering when writing the signal to the medium or reading it therefrom
- G11B20/10101—PR2 or PR(1,2,1), i.e. partial response class 2, polynomial (1+D)2=1+2D+D2
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- G11B20/10111—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using partial response filtering when writing the signal to the medium or reading it therefrom partial response PR(1,2,2,1)
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【課題】ＭＰ（マークポジション）記録による記録媒体
からの再生信号とＭＥ（マークエッジ）記録による再生
信号とを同一の装置でＰＲＭＬ信号処理する。 【解決手段】ＭＰ記録、ＭＥ記録に応じてタップ係数を
切り替えられるＰＲ等化器９と、ＭＰ記録、ＭＥ記録に
応じて基準振幅を切り替えられるビタビ検出器１４とを
用いる。ＭＰ記録信号の再生時に用いられるトレリスの
構造がＭＥ記録信号の再生時に用いられるトレリスを縮
退したトレリスの構造と同一となるように条件を設定
し、ＭＰ記録信号用のトレリスの構造に基づいてビタビ
検出器１４のパスメモリを構成する。ＭＰ記録時にはＰ
Ｒ等化器９の出力をそのままビタビ検出器１４に入力
し、ＭＥ記録時には折り返し値出力回路１３を介してＰ
Ｒ等化器９の出力がビタビ検出器１４に入力するように
し、ＭＰ記録、ＭＥ記録に関わらず、同一のパスメモリ
が使用されるようにする。
からの再生信号とＭＥ（マークエッジ）記録による再生
信号とを同一の装置でＰＲＭＬ信号処理する。 【解決手段】ＭＰ記録、ＭＥ記録に応じてタップ係数を
切り替えられるＰＲ等化器９と、ＭＰ記録、ＭＥ記録に
応じて基準振幅を切り替えられるビタビ検出器１４とを
用いる。ＭＰ記録信号の再生時に用いられるトレリスの
構造がＭＥ記録信号の再生時に用いられるトレリスを縮
退したトレリスの構造と同一となるように条件を設定
し、ＭＰ記録信号用のトレリスの構造に基づいてビタビ
検出器１４のパスメモリを構成する。ＭＰ記録時にはＰ
Ｒ等化器９の出力をそのままビタビ検出器１４に入力
し、ＭＥ記録時には折り返し値出力回路１３を介してＰ
Ｒ等化器９の出力がビタビ検出器１４に入力するように
し、ＭＰ記録、ＭＥ記録に関わらず、同一のパスメモリ
が使用されるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、光ディスク装置な
どにおいて信号の記録再生に使用される信号処理装置に
関し、特に、１個のビタビ検出器を用いてマークポジシ
ョン記録による再生信号とマークエッジ記録による再生
信号の両方をＰＲＭＬ信号処理できる信号処理装置に関
する。
どにおいて信号の記録再生に使用される信号処理装置に
関し、特に、１個のビタビ検出器を用いてマークポジシ
ョン記録による再生信号とマークエッジ記録による再生
信号の両方をＰＲＭＬ信号処理できる信号処理装置に関
する。
【０００２】
【従来の技術】光ディスクなどの記録媒体上に信号を記
録マークとして記録する方法は、マークポジション（Ｍ
Ｐ）記録とマークエッジ（ＭＥ）記録とに大別される。
マークポジション記録はスポット記録とも呼ばれる記録
形式であって、光ディスク媒体上の記録マーク位置に変
調符号のディジット"１"を対応させ、その他の位置には
ディジット"０"を対応させて二元｛０,１｝データを記
録する方法である。一方、マークエッジ記録は、記録マ
ークの端部に変調符号の"１"を対応させ、その他の位置
には"０"を対応させて二元データを記録する方法であ
る。以下、マークポジション記録のことをＭＰ記録と略
記し、マークエッジ記録のことをＭＥ記録を略記するこ
とにする。例えば「尾上守夫 監修、『光ディスク技
術』、ラジオ技術社、１８６、１８５頁、１９８９年」
に紹介されているように、書き込み可能な光ディスクシ
ステムにＭＰ記録が採用された例が存在し、ディジタル
オーディオ用再生専用光ディスクシステムにＭＥ記録が
採用された例が存在する。ここで変調符号列とは、記録
媒体に書き込むべきデータ列を記録媒体での記録に適し
た符号列に変換したものをいう。
録マークとして記録する方法は、マークポジション（Ｍ
Ｐ）記録とマークエッジ（ＭＥ）記録とに大別される。
マークポジション記録はスポット記録とも呼ばれる記録
形式であって、光ディスク媒体上の記録マーク位置に変
調符号のディジット"１"を対応させ、その他の位置には
ディジット"０"を対応させて二元｛０,１｝データを記
録する方法である。一方、マークエッジ記録は、記録マ
ークの端部に変調符号の"１"を対応させ、その他の位置
には"０"を対応させて二元データを記録する方法であ
る。以下、マークポジション記録のことをＭＰ記録と略
記し、マークエッジ記録のことをＭＥ記録を略記するこ
とにする。例えば「尾上守夫 監修、『光ディスク技
術』、ラジオ技術社、１８６、１８５頁、１９８９年」
に紹介されているように、書き込み可能な光ディスクシ
ステムにＭＰ記録が採用された例が存在し、ディジタル
オーディオ用再生専用光ディスクシステムにＭＥ記録が
採用された例が存在する。ここで変調符号列とは、記録
媒体に書き込むべきデータ列を記録媒体での記録に適し
た符号列に変換したものをいう。
【０００３】記録媒体への通常の変調符号列中には、デ
ィジット"１"が２個以上連続する系列は出現しないの
で、ＭＰ記録では媒体上に記録されるマークの長さは一
定となる。このためＭＰ記録には、データ記録前に複雑
な信号補償を行わずに済むという利点がある。一方、Ｍ
Ｐ記録の問題点として、ＭＰ記録したマークを再生した
場合、ＭＥ記録によるマークを再生した場合に比べて再
生波形の振幅の低下が大きいことが知られている。この
ため、従来のように再生信号レベルのピーク検出を行っ
て記録データを再現することとした場合、ＭＰ記録では
高記録密度時に記録データを信頼度高く再生することが
難しい。
ィジット"１"が２個以上連続する系列は出現しないの
で、ＭＰ記録では媒体上に記録されるマークの長さは一
定となる。このためＭＰ記録には、データ記録前に複雑
な信号補償を行わずに済むという利点がある。一方、Ｍ
Ｐ記録の問題点として、ＭＰ記録したマークを再生した
場合、ＭＥ記録によるマークを再生した場合に比べて再
生波形の振幅の低下が大きいことが知られている。この
ため、従来のように再生信号レベルのピーク検出を行っ
て記録データを再現することとした場合、ＭＰ記録では
高記録密度時に記録データを信頼度高く再生することが
難しい。
【０００４】これに対しＭＥ記録は、一般に媒体上の記
録マーク長には最小限界位置が存在するので、ＭＰ記録
よりも単位マーク長当たりにより多くのデータビット数
を割り当てることができることになり、ＭＰ記録よりも
高い記録密度に適している。その一方で、ＭＥ記録は、
記録時に熱干渉などの影響を強く受けるので、複雑でコ
ストの大きな記録前補償を必要とするという問題点を有
する。
録マーク長には最小限界位置が存在するので、ＭＰ記録
よりも単位マーク長当たりにより多くのデータビット数
を割り当てることができることになり、ＭＰ記録よりも
高い記録密度に適している。その一方で、ＭＥ記録は、
記録時に熱干渉などの影響を強く受けるので、複雑でコ
ストの大きな記録前補償を必要とするという問題点を有
する。
【０００５】これらの記録形式を採用したままで記録媒
体に対してより高い密度のデータ記録を行うために、Ｐ
ＲＭＬ（Partial Response Maximum Likelihood）信号
処理と呼ばれる再生信号処理の技術が、従来から検討さ
れている。ＰＲＭＬ信号処理とは、例えば「１９９４
年、テレビジョン学会年次大会（ＩＴＥ’９４）予稿
集、２８７〜２８８頁」に示されているように、高記録
密度によって再生信号の符号間干渉量が増大したり、光
ディスクのヘッド／媒体部の記録再生過程で再生信号に
加わるノイズが増大しても、それらを再生信号中から除
去し信号処理後のデータビットの誤り率を低減させる技
術であり、具体的には、記録媒体からの読み出した信号
をパーシャルレスポンス（ＰＲ;Partial Response）等
化器によって波形等化し、さらにビタビ(Viterbi)検出
によって最尤の信号系列を求めることにより、記録され
た変調符号列を再生する方法である。また、特開平７−
１２２０００号公報には、変調符号列の最小符号反転間
隔δを２以上とし、光ディスクへの記録をＭＥ記録で行
い、光ディスクからの再生信号に対して、後述するＰＲ
(１,２,１)等化を利用したＰＲＭＬ信号処理を施すこと
により、データ検出の誤りを小さくしたデータ検出方法
が開示されている。
体に対してより高い密度のデータ記録を行うために、Ｐ
ＲＭＬ（Partial Response Maximum Likelihood）信号
処理と呼ばれる再生信号処理の技術が、従来から検討さ
れている。ＰＲＭＬ信号処理とは、例えば「１９９４
年、テレビジョン学会年次大会（ＩＴＥ’９４）予稿
集、２８７〜２８８頁」に示されているように、高記録
密度によって再生信号の符号間干渉量が増大したり、光
ディスクのヘッド／媒体部の記録再生過程で再生信号に
加わるノイズが増大しても、それらを再生信号中から除
去し信号処理後のデータビットの誤り率を低減させる技
術であり、具体的には、記録媒体からの読み出した信号
をパーシャルレスポンス（ＰＲ;Partial Response）等
化器によって波形等化し、さらにビタビ(Viterbi)検出
によって最尤の信号系列を求めることにより、記録され
た変調符号列を再生する方法である。また、特開平７−
１２２０００号公報には、変調符号列の最小符号反転間
隔δを２以上とし、光ディスクへの記録をＭＥ記録で行
い、光ディスクからの再生信号に対して、後述するＰＲ
(１,２,１)等化を利用したＰＲＭＬ信号処理を施すこと
により、データ検出の誤りを小さくしたデータ検出方法
が開示されている。
【０００６】図１は、ＰＲＭＬ信号処理による従来の信
号処理装置の構成を示すブロック図である。図１に示す
信号処理装置は、ＭＰ記録を行い、かつＰＲ波形等化と
してＰＲ(１,２,１)等化を行うものである。また、記録
ヘッドと記録媒体とをまとめてヘッド／媒体部２００と
している。ここでは、記録媒体が光ディスクであり、レ
ーザ光を記録媒体に照射することによって記録マーク
（記録ピット）が形成されるものとする。
号処理装置の構成を示すブロック図である。図１に示す
信号処理装置は、ＭＰ記録を行い、かつＰＲ波形等化と
してＰＲ(１,２,１)等化を行うものである。また、記録
ヘッドと記録媒体とをまとめてヘッド／媒体部２００と
している。ここでは、記録媒体が光ディスクであり、レ
ーザ光を記録媒体に照射することによって記録マーク
（記録ピット）が形成されるものとする。
【０００７】記録媒体へデータの記録を行う場合には、
変調符号入力端子１４１から入力される二元シンボル
｛０,１｝からなる変調符号列Ｅ'がヘッド／媒体部２０
０へ入力され、記録媒体への記録マーク（記録ピット）
の生成が行われる。記録データの再生を行う場合には、
再生ヘッドが記録ピットを読むことにより再生信号Ｇ'
が作られる。ヘッド／媒体部２００における記録ピット
の形状や信号の変化を図２に示す。図２は、最小符号反
転間隔δが２である変調符号列Ｅを用いてＭＰ記録を行
い、再生時にＰＲ(１,２,１)等化を行った場合の各部の
信号波形を示している。なお、図２の信号Ｅ,Ｇ,Ｊ,Ｚ
は、本明細書の「従来の技術」においてはそれぞれＥ',
Ｇ',Ｊ',Ｚ'に読み替えるものとする。具体的には、ヘ
ッド／媒体部２００に与えられる変調符号列Ｅ'が(a)
で、ヘッド／媒体部２００内のレーザダイオード（Ｌ
Ｄ）を駆動するためのＬＤドライバ出力が(b)で、記録
媒体に生成される記録ピットが(c)で、記録媒体から読
み出される再生信号Ｇ'が(d)で示されており、これらは
時間方向に同期して描かれている。ここで最小符号反転
間隔δは変調符号列でのディジット"１"と"１"の間にあ
るディジット"０"の数の最小値であり、変調符号の特性
や適用するＰＲＭＬ信号処理装置の構造に影響する重要
な値である。
変調符号入力端子１４１から入力される二元シンボル
｛０,１｝からなる変調符号列Ｅ'がヘッド／媒体部２０
０へ入力され、記録媒体への記録マーク（記録ピット）
の生成が行われる。記録データの再生を行う場合には、
再生ヘッドが記録ピットを読むことにより再生信号Ｇ'
が作られる。ヘッド／媒体部２００における記録ピット
の形状や信号の変化を図２に示す。図２は、最小符号反
転間隔δが２である変調符号列Ｅを用いてＭＰ記録を行
い、再生時にＰＲ(１,２,１)等化を行った場合の各部の
信号波形を示している。なお、図２の信号Ｅ,Ｇ,Ｊ,Ｚ
は、本明細書の「従来の技術」においてはそれぞれＥ',
Ｇ',Ｊ',Ｚ'に読み替えるものとする。具体的には、ヘ
ッド／媒体部２００に与えられる変調符号列Ｅ'が(a)
で、ヘッド／媒体部２００内のレーザダイオード（Ｌ
Ｄ）を駆動するためのＬＤドライバ出力が(b)で、記録
媒体に生成される記録ピットが(c)で、記録媒体から読
み出される再生信号Ｇ'が(d)で示されており、これらは
時間方向に同期して描かれている。ここで最小符号反転
間隔δは変調符号列でのディジット"１"と"１"の間にあ
るディジット"０"の数の最小値であり、変調符号の特性
や適用するＰＲＭＬ信号処理装置の構造に影響する重要
な値である。
【０００８】図２においては、(a)の変調符号列Ｅ'が"
１"の場合にだけ、(b)に示すようにＬＤドライバ出力が
オンとなることが示されている。その結果、変調符号
が"１"の場合にだけ、光ディスク媒体上に(c)に示した
タイミングで記録ピットが生成される。再生ヘッドから
出力信号（再生信号Ｇ'）は、特に記録密度が高い場合
には、(d)に示したように符号間干渉の発生により分解
能が低下してなだらかな波形となってしまい、実際には
これに媒体ノイズが加わるので、再生信号Ｇ'の各時刻
でのレベルを観察するだけでは、この再生信号Ｇ'から
各時刻の(a)に示す変調符号列Ｅ'を正しく再現すること
は困難である。
１"の場合にだけ、(b)に示すようにＬＤドライバ出力が
オンとなることが示されている。その結果、変調符号
が"１"の場合にだけ、光ディスク媒体上に(c)に示した
タイミングで記録ピットが生成される。再生ヘッドから
出力信号（再生信号Ｇ'）は、特に記録密度が高い場合
には、(d)に示したように符号間干渉の発生により分解
能が低下してなだらかな波形となってしまい、実際には
これに媒体ノイズが加わるので、再生信号Ｇ'の各時刻
でのレベルを観察するだけでは、この再生信号Ｇ'から
各時刻の(a)に示す変調符号列Ｅ'を正しく再現すること
は困難である。
【０００９】図２の(d)に示す再生信号Ｇ'から正しく
(a)に示す変調符号列Ｅ'を再現するため、このＰＲＭＬ
信号処理装置では、再生信号処理部２０１が設けられて
ヘッド／媒体部２００からの再生信号Ｇ'が再生信号処
理部２０１に入力され、ここで再生信号Ｇ'にＰＲＭＬ
信号処理が施されるようになっている。この再生信号処
理部２０１において、再生信号Ｇ'はまずＰＲ等化器１
４２によってパーシャルレスポンス（ＰＲ）波形に等化
される。ここで示す例では、ＰＲ等化器１４２はＰＲ
(１,２,１)等化を行うとする。ＰＲ(１,２,１)等化と
は、変調符号列Ｅ'中の１個のディジット"１"に対応す
るＰＲ等化器出力信号Ｊ'が、３個の信号識別時刻（サ
ンプリングタイム）にわたる単位波形、すなわち現時刻
でレベル０.５，次時刻でレベル１.０、さらに次の時刻
でレベル０.５となるように、ＰＲ等化器の特性を定め
るものである。この結果、図２の(e)に示すように、Ｐ
Ｒ等化器出力信号Ｊ'は各信号識別時刻において３個の
レベル｛０,０.５,１.０｝のいずれかの近傍の値とな
る。そしてＰＲ等化器出力信号Ｊ'を利用すれば、(d)に
再生信号列Ｇ'を利用するよりも、変調符号列Ｅ'を再生
側でより信頼性高く再現できる。
(a)に示す変調符号列Ｅ'を再現するため、このＰＲＭＬ
信号処理装置では、再生信号処理部２０１が設けられて
ヘッド／媒体部２００からの再生信号Ｇ'が再生信号処
理部２０１に入力され、ここで再生信号Ｇ'にＰＲＭＬ
信号処理が施されるようになっている。この再生信号処
理部２０１において、再生信号Ｇ'はまずＰＲ等化器１
４２によってパーシャルレスポンス（ＰＲ）波形に等化
される。ここで示す例では、ＰＲ等化器１４２はＰＲ
(１,２,１)等化を行うとする。ＰＲ(１,２,１)等化と
は、変調符号列Ｅ'中の１個のディジット"１"に対応す
るＰＲ等化器出力信号Ｊ'が、３個の信号識別時刻（サ
ンプリングタイム）にわたる単位波形、すなわち現時刻
でレベル０.５，次時刻でレベル１.０、さらに次の時刻
でレベル０.５となるように、ＰＲ等化器の特性を定め
るものである。この結果、図２の(e)に示すように、Ｐ
Ｒ等化器出力信号Ｊ'は各信号識別時刻において３個の
レベル｛０,０.５,１.０｝のいずれかの近傍の値とな
る。そしてＰＲ等化器出力信号Ｊ'を利用すれば、(d)に
再生信号列Ｇ'を利用するよりも、変調符号列Ｅ'を再生
側でより信頼性高く再現できる。
【００１０】再生信号処理部２０１において、ＰＲ等化
器出力信号Ｊ'は、次にビタビ検出器１４３に入力す
る。ビタビ検出器１４３は、ＰＲ等化器出力信号Ｊ'を
変調符号列Ｚ'へ変換する。ビタビ検出器１４３は、各
信号識別時刻においてＰＲ(１,２,１)等化信号に現れる
信号レベルの遷移パターンを後述するトレリスの形で記
憶しており、このＰＲ(１,２,１)等化信号中に本来現れ
るべき遷移パターンに対応する二元の変調符号列のみを
出力する。これを図２でみると、ＰＲ等化器の出力信号
Ｊ'（図２の(e)）において、例えばレベル１.０が発生
した時刻と隣り合う時刻にはレベル０.５しか発生せ
ず、レベル０とレベル１.０とは隣り合った時刻に発生
することはない。したがって、仮にヘッド／媒体部２０
０で重畳したノイズにより、ビタビ検出器への入力中に
この信号レベル遷移規則に当てはまらない誤った信号レ
ベル遷移が観測されたとしても、ビタビ検出器１４３
は、ＰＲ(１,２,１)等化器出力信号レベルの正しい遷移
パターンの中からこの誤った信号レベル遷移に最も近い
遷移パターンを選び、それを図２の(f)に示すように、
ビタビ検出器出力信号Ｚ'とし、ビタビ検出器出力端子
１４４から出力する。このビタビ検出器１４３の動作に
よって、図２の(f)に示すビタビ検出器出力列のビット
誤り率は、(e)に示すＰＲ等化器出力をピーク検出して
得た変調符号列Ｊ'のビット誤り率よりも、更に低減す
る。
器出力信号Ｊ'は、次にビタビ検出器１４３に入力す
る。ビタビ検出器１４３は、ＰＲ等化器出力信号Ｊ'を
変調符号列Ｚ'へ変換する。ビタビ検出器１４３は、各
信号識別時刻においてＰＲ(１,２,１)等化信号に現れる
信号レベルの遷移パターンを後述するトレリスの形で記
憶しており、このＰＲ(１,２,１)等化信号中に本来現れ
るべき遷移パターンに対応する二元の変調符号列のみを
出力する。これを図２でみると、ＰＲ等化器の出力信号
Ｊ'（図２の(e)）において、例えばレベル１.０が発生
した時刻と隣り合う時刻にはレベル０.５しか発生せ
ず、レベル０とレベル１.０とは隣り合った時刻に発生
することはない。したがって、仮にヘッド／媒体部２０
０で重畳したノイズにより、ビタビ検出器への入力中に
この信号レベル遷移規則に当てはまらない誤った信号レ
ベル遷移が観測されたとしても、ビタビ検出器１４３
は、ＰＲ(１,２,１)等化器出力信号レベルの正しい遷移
パターンの中からこの誤った信号レベル遷移に最も近い
遷移パターンを選び、それを図２の(f)に示すように、
ビタビ検出器出力信号Ｚ'とし、ビタビ検出器出力端子
１４４から出力する。このビタビ検出器１４３の動作に
よって、図２の(f)に示すビタビ検出器出力列のビット
誤り率は、(e)に示すＰＲ等化器出力をピーク検出して
得た変調符号列Ｊ'のビット誤り率よりも、更に低減す
る。
【００１１】図３は、上述した従来のＰＲＭＬ信号処理
装置で使用される従来のＰＲ等化器１４２の構成の一例
を示したものである。遅延素子３１は、それぞれ、通過
する信号に対して一単位時間(Ｔ)の遅延を与えるもので
ある。このような遅延素子３１が複数個直列に配置して
おり、ＰＲ等化器入力端子１６１から入力した等化器入
力信号（再生信号）Ｇ'は遅延素子３１の列を通過し、
この過程で互いに遅延時間差ＴをもつＮ個のタップ出力
信号ｉ(Ｎ),ｉ(Ｎ−１),・・・,ｉ(１)が作られる。この各
タップ出力信号にはタップ係数Ｃ1',Ｃ2',・・・,ＣN'が乗
算器３２によってそれぞれ乗算され、各乗算結果が加算
器３３へ向けて出力される。乗算結果の和ｉ(Ｎ)Ｃ1'＋
ｉ(Ｎ−１)Ｃ2'＋・・・＋ｉ(１)ＣN'が加算器３３から等
化器出力信号Ｊ'として等化器出力端子１６２へ出力さ
れる。タップ係数Ｃ1',Ｃ2',・・・,ＣN'を、再生信号の性
質及びＰＲ等化器出力信号をＰＲ(１,２,１)等化波形と
することから定まる値とすることによって、ＰＲ(１,
２,１)等化器が実現される。
装置で使用される従来のＰＲ等化器１４２の構成の一例
を示したものである。遅延素子３１は、それぞれ、通過
する信号に対して一単位時間(Ｔ)の遅延を与えるもので
ある。このような遅延素子３１が複数個直列に配置して
おり、ＰＲ等化器入力端子１６１から入力した等化器入
力信号（再生信号）Ｇ'は遅延素子３１の列を通過し、
この過程で互いに遅延時間差ＴをもつＮ個のタップ出力
信号ｉ(Ｎ),ｉ(Ｎ−１),・・・,ｉ(１)が作られる。この各
タップ出力信号にはタップ係数Ｃ1',Ｃ2',・・・,ＣN'が乗
算器３２によってそれぞれ乗算され、各乗算結果が加算
器３３へ向けて出力される。乗算結果の和ｉ(Ｎ)Ｃ1'＋
ｉ(Ｎ−１)Ｃ2'＋・・・＋ｉ(１)ＣN'が加算器３３から等
化器出力信号Ｊ'として等化器出力端子１６２へ出力さ
れる。タップ係数Ｃ1',Ｃ2',・・・,ＣN'を、再生信号の性
質及びＰＲ等化器出力信号をＰＲ(１,２,１)等化波形と
することから定まる値とすることによって、ＰＲ(１,
２,１)等化器が実現される。
【００１２】次に、上述した従来のＰＲＭＬ信号処理装
置で使用されるビタビ検出器１４３について説明する。
図４は、変調符号列をＭＰ記録しその再生信号をＰＲ
(１,２,１)等化した後の信号に用いられるビタビ検出器
１４３の構成図である。このビタビ検出器は、ビタビ検
出器入力端子１７１に入力したＰＲ等化器出力信号Ｊ'
が入力し枝メトリックＢ1',Ｂ2',Ｂ3'を算出する枝メト
リック計算回路１７４と、枝メトリックＢ1',Ｂ2',Ｂ3'
に基づきパスメモリ制御信号ｈ'を出力するＡＣＳ（加
算比較選択;Add Compare Select）回路１７２と、パス
メモリ制御信号（検出系列切替器制御信号）ｈ'によっ
て制御されるパスメモリ１７３とを有している。パスメ
モリ１７３の出力がこのビタビ検出器の出力端子１４４
となっている。
置で使用されるビタビ検出器１４３について説明する。
図４は、変調符号列をＭＰ記録しその再生信号をＰＲ
(１,２,１)等化した後の信号に用いられるビタビ検出器
１４３の構成図である。このビタビ検出器は、ビタビ検
出器入力端子１７１に入力したＰＲ等化器出力信号Ｊ'
が入力し枝メトリックＢ1',Ｂ2',Ｂ3'を算出する枝メト
リック計算回路１７４と、枝メトリックＢ1',Ｂ2',Ｂ3'
に基づきパスメモリ制御信号ｈ'を出力するＡＣＳ（加
算比較選択;Add Compare Select）回路１７２と、パス
メモリ制御信号（検出系列切替器制御信号）ｈ'によっ
て制御されるパスメモリ１７３とを有している。パスメ
モリ１７３の出力がこのビタビ検出器の出力端子１４４
となっている。
【００１３】枝メトリック計算回路１７４では、３個の
減算器４８と３個の二乗演算器４９が設けられ、ＰＲ等
化器出力信号Ｊ'は各減算器４８に共通に入力される。
各減算器４８は、それぞれ、ＰＲ等化器出力信号Ｊ'と
予めビタビ検出器に設定されているＰＲ等化器の等化目
標値｛０,０.５,１.０｝から、０−Ｊ'，０.５−Ｊ'，
１.０−Ｊ'を計算し、これらの計算結果を対応する二乗
演算器４９に独立に出力する。各二乗演算器４９は、入
力信号の二乗値：
減算器４８と３個の二乗演算器４９が設けられ、ＰＲ等
化器出力信号Ｊ'は各減算器４８に共通に入力される。
各減算器４８は、それぞれ、ＰＲ等化器出力信号Ｊ'と
予めビタビ検出器に設定されているＰＲ等化器の等化目
標値｛０,０.５,１.０｝から、０−Ｊ'，０.５−Ｊ'，
１.０−Ｊ'を計算し、これらの計算結果を対応する二乗
演算器４９に独立に出力する。各二乗演算器４９は、入
力信号の二乗値：
【００１４】
【数１】 Ｂ1'＝(０−Ｊ')2，Ｂ2'＝(０.５−Ｊ')2，Ｂ3'＝(１.０−Ｊ')2 …(1) を各時刻ごとに計算し、ＡＣＳ回路１７３に出力する。
Ｂ1',Ｂ2',Ｂ3'の値はこのビタビ検出器の各時刻での枝
メトリックと呼ばれ、ＰＲ(１,２,１)等化後の信号の、
理想的なＰＲ(１,２,１)等化信号との近さを表す値であ
る。
Ｂ1',Ｂ2',Ｂ3'の値はこのビタビ検出器の各時刻での枝
メトリックと呼ばれ、ＰＲ(１,２,１)等化後の信号の、
理想的なＰＲ(１,２,１)等化信号との近さを表す値であ
る。
【００１５】ＡＣＳ回路１７２は、パスメトリックと呼
ばれる値Ｐ(１),Ｐ(２),Ｐ(３)を内部に保持し、このパ
スメトリックＰ(１),Ｐ(２),Ｐ(３)は、記録再生動作が
行われる前に、
ばれる値Ｐ(１),Ｐ(２),Ｐ(３)を内部に保持し、このパ
スメトリックＰ(１),Ｐ(２),Ｐ(３)は、記録再生動作が
行われる前に、
【００１６】
【数２】Ｐ(１)＝Ｐ(２)＝Ｐ(３)＝０ …(2) となるように初期設定される。そして記録再生動作時に
は、ＡＣＳ回路１７２は、式(1)に基づいて計算され入
力した枝メトリックＢ1',Ｂ2',Ｂ3'に基づき、各時刻に
おいて前の時刻までに得られているＰ(１)〜Ｐ(３)と現
時刻に得られたＢ1',Ｂ2',Ｂ3'から、Ｐ(１)＋Ｂ2'とＰ
(３)＋Ｂ1'との比較を行い、
は、ＡＣＳ回路１７２は、式(1)に基づいて計算され入
力した枝メトリックＢ1',Ｂ2',Ｂ3'に基づき、各時刻に
おいて前の時刻までに得られているＰ(１)〜Ｐ(３)と現
時刻に得られたＢ1',Ｂ2',Ｂ3'から、Ｐ(１)＋Ｂ2'とＰ
(３)＋Ｂ1'との比較を行い、
【００１７】
【数３】 Ｐ(１)＋Ｂ2'≧Ｐ(３)＋Ｂ1' ならば ｈ'＝０， Ｐ(１)＋Ｂ2'＜Ｐ(３)＋Ｂ1' ならば ｈ'＝１ …(3) となるように制御信号ｈ'の値を決定してパスメモリ１
７３に出力し、さらに、
７３に出力し、さらに、
【００１８】
【数４】 Ｐ(１)＝Ｐ(２)＋Ｂ3'， Ｐ(２)＝Ｐ(３)＋Ｂ2'， Ｐ(３)＝ｍｉｎ｛Ｐ(１)＋Ｂ2'，Ｐ(３)＋Ｂ1'｝ …(4) にしたがって、パスメトリックＰ(１),Ｐ(２),Ｐ(３)の
値を更新する。ここにｍｉｎ｛α,β｝はαとβのうち
小さい方の値を意味する演算子である。
値を更新する。ここにｍｉｎ｛α,β｝はαとβのうち
小さい方の値を意味する演算子である。
【００１９】次に、図５〜図７を使用してパスメモリ１
７３の構成例とその動作の詳細を説明する。図５はＭＰ
記録・ＰＲ(１,２,１)等化後の信号に用いられるビタビ
検出器のパスメモリの構成図である。図６はこのパスメ
モリ内の検出系列切替器６４の入出力端子の接続法の説
明図である。以下、本明細書の「従来の技術」の欄の中
では図５、図６のｈ,Ｚはそれぞれｈ',Ｚ'に読み換える
ものとする。
７３の構成例とその動作の詳細を説明する。図５はＭＰ
記録・ＰＲ(１,２,１)等化後の信号に用いられるビタビ
検出器のパスメモリの構成図である。図６はこのパスメ
モリ内の検出系列切替器６４の入出力端子の接続法の説
明図である。以下、本明細書の「従来の技術」の欄の中
では図５、図６のｈ,Ｚはそれぞれｈ',Ｚ'に読み換える
ものとする。
【００２０】図５に示すように、このパスメモリは、ｎ
個の検出系列切替器(１)〜(ｎ)６４と、各検出系列切替
器６４間に設けられた３個１組みの遅延素子６５からな
る。各遅延素子６５は、その入力を一単位時間だけ遅延
させて出力するものである。各検出系列切替器６４に
は、共通のパスメモリ制御信号入力端子６６を介してパ
スメモリ制御信号ｈ'が入力する。
個の検出系列切替器(１)〜(ｎ)６４と、各検出系列切替
器６４間に設けられた３個１組みの遅延素子６５からな
る。各遅延素子６５は、その入力を一単位時間だけ遅延
させて出力するものである。各検出系列切替器６４に
は、共通のパスメモリ制御信号入力端子６６を介してパ
スメモリ制御信号ｈ'が入力する。
【００２１】図５において、パスメモリ制御信号ｈ'が
ｈ'＝０,１それぞれの場合には、検出系列切替器(１)〜
同(ｎ)６４の全ての入出力端子の接続が、図６のｈ＝
０，ｈ＝１に示した形であるとする。次に、図５の検出
系列切替器(１)〜同(ｎ−１)６４の出力端子に接続され
ている遅延素子ＦＦ(１)〜ＦＦ(ｎ−１)の値全てを右向
きに次の遅延素子へ検出系列切替器を経由させてシフト
し、同時に遅延素子(１)６５の入力端子Ｘ１,Ｘ２,Ｘ３
にそれぞれビタビ検出器出力系列ディジットの候補であ
るＶ１＝０，Ｖ２＝１，Ｖ３＝０を入力し、これら入力
ディジットを検出系列切替器(１)とその出力端子Ｙ１,
Ｙ２,Ｙ３を経由して３個の遅延素子６５（ＦＦ１）へ
入力させる。これにより一時刻分のビタビ検出器出力
Ｚ'がビタビ検出器出力端子１５から出力されることに
なる。ここで、例えば検出系列切替器６４の接続状況が
図６に示すｈ'＝０の場合であるすると、出力端子Ｙ１,
Ｙ２,Ｙ３へは、それぞれ、入力端子Ｘ２,Ｘ３,Ｘ３か
ら入力された値Ｖ２＝１，Ｖ３＝０，Ｖ３＝０が届き、
Ｖ１＝０は検出系列切替器６４のいずれの出力端子にも
届かないことになる（図５、図６の点線は断線を示して
いる）。以上の手順を各時刻において行うことにより、
ビタビ検出器出力端子１５から二元シンボル｛０,１｝
からなるビタビ検出器出力系列Ｚ'が得られる。図５で
は最終段の検出系列切替器(ｎ)の出力端子Ｙ１だけがビ
タビ検出器出力端子１５へ接続されているが、検出系列
切替器の数ｎが数十以上と大きければ、検出系列切替器
(ｎ)の出力端子Ｙ１,Ｙ２,Ｙ３から出力される系列は互
いに同一となる。
ｈ'＝０,１それぞれの場合には、検出系列切替器(１)〜
同(ｎ)６４の全ての入出力端子の接続が、図６のｈ＝
０，ｈ＝１に示した形であるとする。次に、図５の検出
系列切替器(１)〜同(ｎ−１)６４の出力端子に接続され
ている遅延素子ＦＦ(１)〜ＦＦ(ｎ−１)の値全てを右向
きに次の遅延素子へ検出系列切替器を経由させてシフト
し、同時に遅延素子(１)６５の入力端子Ｘ１,Ｘ２,Ｘ３
にそれぞれビタビ検出器出力系列ディジットの候補であ
るＶ１＝０，Ｖ２＝１，Ｖ３＝０を入力し、これら入力
ディジットを検出系列切替器(１)とその出力端子Ｙ１,
Ｙ２,Ｙ３を経由して３個の遅延素子６５（ＦＦ１）へ
入力させる。これにより一時刻分のビタビ検出器出力
Ｚ'がビタビ検出器出力端子１５から出力されることに
なる。ここで、例えば検出系列切替器６４の接続状況が
図６に示すｈ'＝０の場合であるすると、出力端子Ｙ１,
Ｙ２,Ｙ３へは、それぞれ、入力端子Ｘ２,Ｘ３,Ｘ３か
ら入力された値Ｖ２＝１，Ｖ３＝０，Ｖ３＝０が届き、
Ｖ１＝０は検出系列切替器６４のいずれの出力端子にも
届かないことになる（図５、図６の点線は断線を示して
いる）。以上の手順を各時刻において行うことにより、
ビタビ検出器出力端子１５から二元シンボル｛０,１｝
からなるビタビ検出器出力系列Ｚ'が得られる。図５で
は最終段の検出系列切替器(ｎ)の出力端子Ｙ１だけがビ
タビ検出器出力端子１５へ接続されているが、検出系列
切替器の数ｎが数十以上と大きければ、検出系列切替器
(ｎ)の出力端子Ｙ１,Ｙ２,Ｙ３から出力される系列は互
いに同一となる。
【００２２】式(3)に示したパスメモリ制御信号ｈ'の決
定法、式(1)に示す枝メトリックの決定方法や式(4)に示
すパスメトリックの更新手順、及び図６に示した検出系
列切替器６４の入出力端子間の接続方法は、いずれも、
図７に示すＭＰ記録・ＰＲ(１,２,１)用トレリスに基づ
いて定められたものである。図７のトレリスは、最小符
号反転間隔δが２の変調符号をＭＰ記録しその再生信号
をＰＲ(１,２,１)等化した信号（図１のＰＲ等化器出力
信号Ｊ'）のレベルの、ノイズが加わっていない場合で
の遷移規則を表している。図７において、時刻ｔ−１の
状態から時刻ｔの状態への各枝８１〜８４に付された
［出力ビット／基準振幅］において、出力ビットは図５
のＶ１,Ｖ２,Ｖ３を定め、基準振幅は図４の枝メトリッ
ク計算回路１７４内の値０,０.５,１.０を定めている。
また図７中の四角形はトレリスの状態を表し、各状態間
を結ぶ枝８１〜８４の接続法は図５の検出系列切替器６
４内での接続規則を定めている。
定法、式(1)に示す枝メトリックの決定方法や式(4)に示
すパスメトリックの更新手順、及び図６に示した検出系
列切替器６４の入出力端子間の接続方法は、いずれも、
図７に示すＭＰ記録・ＰＲ(１,２,１)用トレリスに基づ
いて定められたものである。図７のトレリスは、最小符
号反転間隔δが２の変調符号をＭＰ記録しその再生信号
をＰＲ(１,２,１)等化した信号（図１のＰＲ等化器出力
信号Ｊ'）のレベルの、ノイズが加わっていない場合で
の遷移規則を表している。図７において、時刻ｔ−１の
状態から時刻ｔの状態への各枝８１〜８４に付された
［出力ビット／基準振幅］において、出力ビットは図５
のＶ１,Ｖ２,Ｖ３を定め、基準振幅は図４の枝メトリッ
ク計算回路１７４内の値０,０.５,１.０を定めている。
また図７中の四角形はトレリスの状態を表し、各状態間
を結ぶ枝８１〜８４の接続法は図５の検出系列切替器６
４内での接続規則を定めている。
【００２３】以上、ＭＰ記録した信号を再生しこれにＰ
ＲＭＬ信号処理を施す従来の装置の構成の一例を説明し
た。次にＭＥ記録した信号を再生しこれにＰＲＭＬ信号
処理を施す従来の装置の構成の一例を図８〜図１２を用
いて説明する。図８は従来のＭＥ記録・ＰＲ(１,２,１)
等化ビタビ検出を行うＰＲＭＬ信号処理装置のブロック
図である。変調符号列Ｅ"は、記録媒体への記録前にＮ
ＲＺＩ(Non Return toZero Inversion)回路７へ入力さ
れ、ここで遅延素子６と排他的論理和計算回路５により
系列の変換がなされ、ＮＲＺＩ出力信号Ｆ"としてヘッ
ド／媒体部２００に与えられる。ＮＲＺＩ出力信号Ｆ"
は、変調符号列Ｅ"でのディジット"１"をレベルの立上
りまたは立下りに対応させたものである。また図９は、
最小符号反転間隔δが２である変調符号列Ｅ"を用いて
ＭＥ記録を行い、再生時にＰＲ(１,２,１)等化を行った
場合の各部の信号波形を示している。具体的には、ヘッ
ド／媒体部２００に与えられる変調符号列Ｅ"が(g)で、
ＮＲＺＩ出力信号Ｆ"が(h)で、ヘッド／媒体部２００内
のレーザダイオード（ＬＤ）を駆動するためのＬＤドラ
イバ出力が(i)で、記録媒体に生成される記録ピット
（記録マーク）が(j)で、記録媒体から読み出される再
生信号Ｇ"が(k)で示されており、これらは時間方向に同
期して描かれている。
ＲＭＬ信号処理を施す従来の装置の構成の一例を説明し
た。次にＭＥ記録した信号を再生しこれにＰＲＭＬ信号
処理を施す従来の装置の構成の一例を図８〜図１２を用
いて説明する。図８は従来のＭＥ記録・ＰＲ(１,２,１)
等化ビタビ検出を行うＰＲＭＬ信号処理装置のブロック
図である。変調符号列Ｅ"は、記録媒体への記録前にＮ
ＲＺＩ(Non Return toZero Inversion)回路７へ入力さ
れ、ここで遅延素子６と排他的論理和計算回路５により
系列の変換がなされ、ＮＲＺＩ出力信号Ｆ"としてヘッ
ド／媒体部２００に与えられる。ＮＲＺＩ出力信号Ｆ"
は、変調符号列Ｅ"でのディジット"１"をレベルの立上
りまたは立下りに対応させたものである。また図９は、
最小符号反転間隔δが２である変調符号列Ｅ"を用いて
ＭＥ記録を行い、再生時にＰＲ(１,２,１)等化を行った
場合の各部の信号波形を示している。具体的には、ヘッ
ド／媒体部２００に与えられる変調符号列Ｅ"が(g)で、
ＮＲＺＩ出力信号Ｆ"が(h)で、ヘッド／媒体部２００内
のレーザダイオード（ＬＤ）を駆動するためのＬＤドラ
イバ出力が(i)で、記録媒体に生成される記録ピット
（記録マーク）が(j)で、記録媒体から読み出される再
生信号Ｇ"が(k)で示されており、これらは時間方向に同
期して描かれている。
【００２４】図９の(i)に示すように、ＬＤドライバ出
力は、ＭＰ記録時に用いるＬＤドライバと同様に、(h)
に示すＮＲＺＩ回路の出力列Ｆ"が１である場合にオン
となるので、ヘッド／媒体部２００への入力信号に関す
るＭＥ記録とＭＰ記録の相違点は、ＮＲＺＩ回路７の有
無にあると言える。図８において再生信号Ｇ"は、次に
ＰＲ(１,２,１)等化器１５２へ入力され、ＰＲ等化器１
５２において前述した図１のＰＲ(１,２,１)等化器１４
３での場合と同様に再生信号のＰＲ(１,２,１)等化がな
された後、その出力信号Ｊ"がビタビ検出器１５３へ入
力され、ビタビ検出器出力端子１５４からビタビ検出器
出力信号Ｚ"が得られる。ＰＲ等化器１５２とビタビ検
出器１５３は再生信号処理部２０２を構成している。
力は、ＭＰ記録時に用いるＬＤドライバと同様に、(h)
に示すＮＲＺＩ回路の出力列Ｆ"が１である場合にオン
となるので、ヘッド／媒体部２００への入力信号に関す
るＭＥ記録とＭＰ記録の相違点は、ＮＲＺＩ回路７の有
無にあると言える。図８において再生信号Ｇ"は、次に
ＰＲ(１,２,１)等化器１５２へ入力され、ＰＲ等化器１
５２において前述した図１のＰＲ(１,２,１)等化器１４
３での場合と同様に再生信号のＰＲ(１,２,１)等化がな
された後、その出力信号Ｊ"がビタビ検出器１５３へ入
力され、ビタビ検出器出力端子１５４からビタビ検出器
出力信号Ｚ"が得られる。ＰＲ等化器１５２とビタビ検
出器１５３は再生信号処理部２０２を構成している。
【００２５】図１０は、ビタビ検出器１５３、すなわち
最小符号反転間隔δが２の変調符号をＭＥ記録しその再
生信号をＰＲ(１,２,１)等化した場合に用いられるビタ
ビ検出器の構成図である。このビタビ検出器は、図４に
示したビタビ検出器と同様に、ＰＲ等化器出力信号Ｊ"
が入力するビタビ検出器入力端子１８１と、枝メトリッ
ク計算回路１８４と、ＡＣＳ回路１８２と、パスメモリ
１８３と、ビタビ検出器出力端子１５４を備えている。
図１０に示すように、枝メトリック計算回路１８４は４
個の減算器４８と４個の二乗演算器４９を備え、ＰＲ等
化器出力信号Ｊ"と４個の基準振幅｛０,０.２５,０.７
５,１.０｝それぞれとの差の二乗を計算し、これらを枝
メトリックＢ１"〜Ｂ４"としてパスメモリ１８３へ出力
する。枝メトリックＢ１"〜Ｂ４"は、前述した図４のビ
タビ検出器における枝メトリックＢ１'〜Ｂ３'の計算と
同様に、
最小符号反転間隔δが２の変調符号をＭＥ記録しその再
生信号をＰＲ(１,２,１)等化した場合に用いられるビタ
ビ検出器の構成図である。このビタビ検出器は、図４に
示したビタビ検出器と同様に、ＰＲ等化器出力信号Ｊ"
が入力するビタビ検出器入力端子１８１と、枝メトリッ
ク計算回路１８４と、ＡＣＳ回路１８２と、パスメモリ
１８３と、ビタビ検出器出力端子１５４を備えている。
図１０に示すように、枝メトリック計算回路１８４は４
個の減算器４８と４個の二乗演算器４９を備え、ＰＲ等
化器出力信号Ｊ"と４個の基準振幅｛０,０.２５,０.７
５,１.０｝それぞれとの差の二乗を計算し、これらを枝
メトリックＢ１"〜Ｂ４"としてパスメモリ１８３へ出力
する。枝メトリックＢ１"〜Ｂ４"は、前述した図４のビ
タビ検出器における枝メトリックＢ１'〜Ｂ３'の計算と
同様に、
【００２６】
【数５】 Ｂ1"＝(０−Ｊ")2，Ｂ2"＝(０.２５−Ｊ")2， Ｂ3"＝(０.５−Ｊ")2，Ｂ4"＝(０.７５−Ｊ")2 …(5) によって計算される。また、図４のビタビ検出器のＡＣ
Ｓ回路１７２の式(3),(4)にしたがった動作と同様に、
ここでのＡＣＳ回路１８２は、初期設定として、
Ｓ回路１７２の式(3),(4)にしたがった動作と同様に、
ここでのＡＣＳ回路１８２は、初期設定として、
【００２７】
【数６】 Ｐ(１)＝Ｐ(２)＝Ｐ(３)＝Ｐ(４)＝０ …(6) を実行する。また、記録再生動作時には、ＡＣＳ回路１
８２は、Ｐ(１)＋Ｂ4"とＰ(３)＋Ｂ3"との比較、Ｐ(２)
＋Ｂ2"とＰ(４)＋Ｂ1"との比較を行い、
８２は、Ｐ(１)＋Ｂ4"とＰ(３)＋Ｂ3"との比較、Ｐ(２)
＋Ｂ2"とＰ(４)＋Ｂ1"との比較を行い、
【００２８】
【数７】 Ｐ(１)＋Ｂ4"＜Ｐ(３)＋Ｂ3" ならば ｈ1"＝０， Ｐ(１)＋Ｂ4"≧Ｐ(３)＋Ｂ3" ならば ｈ1"＝１， Ｐ(２)＋Ｂ2"＜Ｐ(４)＋Ｂ1" ならば ｈ2"＝０， Ｐ(２)＋Ｂ2"≧Ｐ(４)＋Ｂ1" ならば ｈ2"＝１ …(7) となるように制御信号ｈ1",ｈ2"の値を決定してパスメ
モリ１８３に出力し、さらに、
モリ１８３に出力し、さらに、
【００２９】
【数８】 Ｐ(１)＝ｍｉｎ｛Ｐ(１)＋Ｂ4"，Ｐ(３)＋Ｂ3"｝， Ｐ(２)＝Ｐ(１)＋Ｂ3"， Ｐ(３)＝Ｐ(４)＋Ｂ2"， Ｐ(４)＝ｍｉｎ｛Ｐ(２)＋Ｂ2"，Ｐ(４)＋Ｂ1"｝ …(8) にしたがって動作を行い、パスメトリックを更新する。
【００３０】図１１は、パスメモリ１８３の構成を示し
ている。このパスメモリは、ｎ個の検出系列切替器(１)
〜(ｎ)１９１と、各検出系列切替器１９１間に設けられ
た４個１組みの遅延素子１９２からなる。各遅延素子１
９２は、その入力を一単位時間だけ遅延させて出力する
ものである。各検出系列切替器１９１には、共通のパス
メモリ制御信号入力端子１９３を介してパスメモリ制御
信号ｈ1",ｈ2"が入力する。そしてこのパスメモリで
は、１個のビットを処理する時刻ごとに、パスメモリ制
御信号の値が(ｈ1",ｈ2")＝(０,０)，(１,０)，(０,
１),(１,１)それぞれの場合に対して、検出系列切替器
(１)〜同(ｎ)１９１の全ての入力端子と出力端子との間
の接続が図１２(a),(b),(c),(d)に示したいずれかの形
になる。図１１には(ｈ1",ｈ2")＝(０,０)の場合の接続
が示されている。次に、検出系列切替器(１)〜同(ｎ−
１)１９１の出力端子に接続されている遅延素子ＦＦ
(１)〜ＦＦ(ｎ−１)１９２の値の全てを右向きに次の遅
延素子へ検出系列切替器を経由してシフトし、同時に入
力端子Ｘ１〜Ｘ４それぞれからビタビ検出器出力系列デ
ィジットの候補であるＶ１＝０，Ｖ２＝１，Ｖ３＝１，
Ｖ４＝０を入力する。これにより一時刻分のビタビ検出
器出力Ｚ"がビタビ検出器出力端子１９４から出力さ
れ、かつ入力ビットＶ１〜Ｖ４は検出系列切替器(１)と
その出力端子Ｙ１,Ｙ２,Ｙ３,Ｙ４を経由して４個の遅
延素子ＦＦ１に入力される。以上の手順を各時刻におい
て行うことにより、ビタビ検出器出力端子１９４から、
二元シンボル｛０,１｝からなるビタビ検出器出力系列
Ｚ"が得られる。
ている。このパスメモリは、ｎ個の検出系列切替器(１)
〜(ｎ)１９１と、各検出系列切替器１９１間に設けられ
た４個１組みの遅延素子１９２からなる。各遅延素子１
９２は、その入力を一単位時間だけ遅延させて出力する
ものである。各検出系列切替器１９１には、共通のパス
メモリ制御信号入力端子１９３を介してパスメモリ制御
信号ｈ1",ｈ2"が入力する。そしてこのパスメモリで
は、１個のビットを処理する時刻ごとに、パスメモリ制
御信号の値が(ｈ1",ｈ2")＝(０,０)，(１,０)，(０,
１),(１,１)それぞれの場合に対して、検出系列切替器
(１)〜同(ｎ)１９１の全ての入力端子と出力端子との間
の接続が図１２(a),(b),(c),(d)に示したいずれかの形
になる。図１１には(ｈ1",ｈ2")＝(０,０)の場合の接続
が示されている。次に、検出系列切替器(１)〜同(ｎ−
１)１９１の出力端子に接続されている遅延素子ＦＦ
(１)〜ＦＦ(ｎ−１)１９２の値の全てを右向きに次の遅
延素子へ検出系列切替器を経由してシフトし、同時に入
力端子Ｘ１〜Ｘ４それぞれからビタビ検出器出力系列デ
ィジットの候補であるＶ１＝０，Ｖ２＝１，Ｖ３＝１，
Ｖ４＝０を入力する。これにより一時刻分のビタビ検出
器出力Ｚ"がビタビ検出器出力端子１９４から出力さ
れ、かつ入力ビットＶ１〜Ｖ４は検出系列切替器(１)と
その出力端子Ｙ１,Ｙ２,Ｙ３,Ｙ４を経由して４個の遅
延素子ＦＦ１に入力される。以上の手順を各時刻におい
て行うことにより、ビタビ検出器出力端子１９４から、
二元シンボル｛０,１｝からなるビタビ検出器出力系列
Ｚ"が得られる。
【００３１】式(7)に示したパスメモリ制御信号ｈ1",ｈ
2"の決定法、式(５)に示す枝メトリックの決定方法や式
(8)に示すパスメトリックの更新手順、及び図１２に示
した検出系列切替器の入出力端子間の接続方法は、いず
れも、図１３に示すＭＥ記録・ＰＲ(１,２,１)用トレリ
スに基づいて定められたものである。図１３のトレリス
は、最小符号反転間隔δが２の変調符号をＭＥ記録しそ
の再生信号をＰＲ(１,２,１)等化した信号のレベルの、
ノイズが加わっていないとした場合の遷移規則を枝８５
〜８９によって表したものである。
2"の決定法、式(５)に示す枝メトリックの決定方法や式
(8)に示すパスメトリックの更新手順、及び図１２に示
した検出系列切替器の入出力端子間の接続方法は、いず
れも、図１３に示すＭＥ記録・ＰＲ(１,２,１)用トレリ
スに基づいて定められたものである。図１３のトレリス
は、最小符号反転間隔δが２の変調符号をＭＥ記録しそ
の再生信号をＰＲ(１,２,１)等化した信号のレベルの、
ノイズが加わっていないとした場合の遷移規則を枝８５
〜８９によって表したものである。
【００３２】
【発明が解決しようとする課題】上述した従来の技術の
問題点として、ＭＰ記録したディスク媒体と、ＭＥ記録
したディスク媒体とがあり、これらにＰＲＭＬ信号処理
を施してこれらの記録データを再生しようとする時に
は、１個のＰＲＭＬ信号処理装置だけで処理できず、Ｍ
Ｐ用ＰＲＭＬ信号処理装置とＭＥ用ＰＲＭＬ信号処理装
置の２種類の装置を用意しなければならないことが挙げ
られる。
問題点として、ＭＰ記録したディスク媒体と、ＭＥ記録
したディスク媒体とがあり、これらにＰＲＭＬ信号処理
を施してこれらの記録データを再生しようとする時に
は、１個のＰＲＭＬ信号処理装置だけで処理できず、Ｍ
Ｐ用ＰＲＭＬ信号処理装置とＭＥ用ＰＲＭＬ信号処理装
置の２種類の装置を用意しなければならないことが挙げ
られる。
【００３３】この問題点が存在する理由は、図４に示す
ＭＰ記録・ＰＲ(１,２,１)等化用ビタビ検出器の構成と
図１０に示すＭＥ記録・ＰＲ(１,２,１)等化用ビタビ検
出器の構成が異なるからである（いずれのビタビ検出器
もδが最小符号反転間隔２の変調符号に適用される）。
図４と図１０の各枝メトリック計算回路１７４,１８４
に着目すると、それぞれの枝メトリック計算回路１７
４,１８４に含まれる減算器４８、二乗演算器４９の個
数が異なり、また減算器４８の(＋)側端子に入力されて
いるビタビ検出器の基準振幅も異なる値となっている。
また図５はＭＰ記録・ＰＲ(１,２,１)等化用のビタビ検
出器でパスメモリの構成、図１１はＭＥ記録・ＰＲ(１,
２,１)等化用のビタビ検出器でのパスメモリの構成を示
しているが、これら図に含まれる検出系列切替器６４及
び１９１の入出力端子間の結線の状況、検出系列切替器
制御信号（パスメモリ制御信号）、遅延素子６５及び１
９２の数が、図５と図１１との間で異なっている。さら
に図６、図１２はそれぞれ図５、図１１の検出系列切替
器６４,１９１の切替の規則を示したものであるが、こ
れらの規則に関しても異なっている。
ＭＰ記録・ＰＲ(１,２,１)等化用ビタビ検出器の構成と
図１０に示すＭＥ記録・ＰＲ(１,２,１)等化用ビタビ検
出器の構成が異なるからである（いずれのビタビ検出器
もδが最小符号反転間隔２の変調符号に適用される）。
図４と図１０の各枝メトリック計算回路１７４,１８４
に着目すると、それぞれの枝メトリック計算回路１７
４,１８４に含まれる減算器４８、二乗演算器４９の個
数が異なり、また減算器４８の(＋)側端子に入力されて
いるビタビ検出器の基準振幅も異なる値となっている。
また図５はＭＰ記録・ＰＲ(１,２,１)等化用のビタビ検
出器でパスメモリの構成、図１１はＭＥ記録・ＰＲ(１,
２,１)等化用のビタビ検出器でのパスメモリの構成を示
しているが、これら図に含まれる検出系列切替器６４及
び１９１の入出力端子間の結線の状況、検出系列切替器
制御信号（パスメモリ制御信号）、遅延素子６５及び１
９２の数が、図５と図１１との間で異なっている。さら
に図６、図１２はそれぞれ図５、図１１の検出系列切替
器６４,１９１の切替の規則を示したものであるが、こ
れらの規則に関しても異なっている。
【００３４】このようにＭＰ記録用のビタビ検出器とＭ
Ｅ記録用のビタビ検出器の間に差異が生じている原因
は、それらビタビ検出器の動作を定めるトレリスの構造
にある。図７、図１３は、最小符号反転間隔δが２の変
調符号を用いそれぞれＭＰ記録・ＰＲ(１,２,１)等化、
ＭＥ記録・ＰＲ(１,２,１)等化を行うときのトレリスで
あるが、それらの間で各々のトレリスの状態数や枝の接
続状況が異なっている。このトレリスの構造がＭＰ記録
の場合とＭＥ記録の場合と同一でなければ、ＭＰ記録の
ＰＲＭＬ信号処理とＭＥ記録のＰＲＭＬ信号処理とを一
個のＰＲＭＬ処理装置で実現することはできない。
Ｅ記録用のビタビ検出器の間に差異が生じている原因
は、それらビタビ検出器の動作を定めるトレリスの構造
にある。図７、図１３は、最小符号反転間隔δが２の変
調符号を用いそれぞれＭＰ記録・ＰＲ(１,２,１)等化、
ＭＥ記録・ＰＲ(１,２,１)等化を行うときのトレリスで
あるが、それらの間で各々のトレリスの状態数や枝の接
続状況が異なっている。このトレリスの構造がＭＰ記録
の場合とＭＥ記録の場合と同一でなければ、ＭＰ記録の
ＰＲＭＬ信号処理とＭＥ記録のＰＲＭＬ信号処理とを一
個のＰＲＭＬ処理装置で実現することはできない。
【００３５】本発明の目的は、ＭＰ記録用ディスク媒体
及びＭＥ記録用ディスク媒体に関して、これら両方のデ
ィスク媒体へ信号を記録することが可能な装置を提供す
るとともに、これら両方の種類のディスク媒体の再生信
号にＰＲＭＬ信号処理を施すことが可能な装置を、従来
よりも小さな装置規模によって提供することにある。ま
た、これら両方の種類のディスク媒体の再生信号へ、た
だ１種類の回路動作手順のみによってＰＲＭＬ信号処理
を施すことが可能な装置を提供することにもある。
及びＭＥ記録用ディスク媒体に関して、これら両方のデ
ィスク媒体へ信号を記録することが可能な装置を提供す
るとともに、これら両方の種類のディスク媒体の再生信
号にＰＲＭＬ信号処理を施すことが可能な装置を、従来
よりも小さな装置規模によって提供することにある。ま
た、これら両方の種類のディスク媒体の再生信号へ、た
だ１種類の回路動作手順のみによってＰＲＭＬ信号処理
を施すことが可能な装置を提供することにもある。
【００３６】
【課題を解決するための手段】本発明の信号処理装置
は、記録媒体からの再生信号に対してＰＲＭＬ信号処理
を行う信号処理装置において、再生信号が入力しかつ等
化器伝達特性を外部から設定できる等化器と、ＭＰ（マ
ークポジション）記録とＭＥ（マークエッジ）記録のそ
れぞれごとの等化器伝達特性を記憶する伝達特性記憶手
段と、記録媒体への記録形式がＭＰ記録かＭＥ記録かに
応じて伝達特性記憶手段から等化器伝達特性を選択して
等化器に設定する第１の選択手段と、所定のレベルを基
準として入力信号を折り返すことにより、所定のレベル
と入力信号との差の絶対値に応じた折り返し値計算回路
出力信号を出力する折り返し値計算回路と、パスメモリ
を有するとともに基準振幅を外部から設定できるビタビ
検出器と、ＭＰ記録とＭＥ記録のそれぞれごとの基準振
幅を記憶する基準振幅記憶手段と、記録媒体への記録形
式がＭＰ記録かＭＥ記録かに応じて基準振幅記憶手段か
ら基準振幅を選択してビタビ検出器に設定する第２の選
択手段と、記録媒体への記録形式がＭＰ記録の場合には
等化器の出力をビタビ検出器に入力し、記録媒体への記
録形式がＭＥ記録の場合には等化器の出力を折り返し値
計算回路を経由させてビタビ検出器に入力する第３の選
択手段とを有し、パスメモリがＭＰ記録信号用のトレリ
スの構造に基づいて構成され、ＭＰ記録信号及びＭＥ記
録信号のいずれの記録信号の再生時にもこのパスメモリ
を使用することを特徴とする。
は、記録媒体からの再生信号に対してＰＲＭＬ信号処理
を行う信号処理装置において、再生信号が入力しかつ等
化器伝達特性を外部から設定できる等化器と、ＭＰ（マ
ークポジション）記録とＭＥ（マークエッジ）記録のそ
れぞれごとの等化器伝達特性を記憶する伝達特性記憶手
段と、記録媒体への記録形式がＭＰ記録かＭＥ記録かに
応じて伝達特性記憶手段から等化器伝達特性を選択して
等化器に設定する第１の選択手段と、所定のレベルを基
準として入力信号を折り返すことにより、所定のレベル
と入力信号との差の絶対値に応じた折り返し値計算回路
出力信号を出力する折り返し値計算回路と、パスメモリ
を有するとともに基準振幅を外部から設定できるビタビ
検出器と、ＭＰ記録とＭＥ記録のそれぞれごとの基準振
幅を記憶する基準振幅記憶手段と、記録媒体への記録形
式がＭＰ記録かＭＥ記録かに応じて基準振幅記憶手段か
ら基準振幅を選択してビタビ検出器に設定する第２の選
択手段と、記録媒体への記録形式がＭＰ記録の場合には
等化器の出力をビタビ検出器に入力し、記録媒体への記
録形式がＭＥ記録の場合には等化器の出力を折り返し値
計算回路を経由させてビタビ検出器に入力する第３の選
択手段とを有し、パスメモリがＭＰ記録信号用のトレリ
スの構造に基づいて構成され、ＭＰ記録信号及びＭＥ記
録信号のいずれの記録信号の再生時にもこのパスメモリ
を使用することを特徴とする。
【００３７】本発明の信号処理装置は、記録媒体上に形
成すべき記録マーク列に対応する信号を変調符号列に応
じて生成する記録信号処理部をさらに設け、記録信号処
理部に、入力信号に対してＮＲＺＩ変換を行うＮＲＺＩ
回路と、記録媒体にＭＰ記録を行う場合には変調符号列
をそのまま記録マーク列に対応する信号とし、記録媒体
にＭＥ記録を行う場合には変調符号列をＮＲＺＩ回路に
入力して得た信号を記録マーク列に対応する信号とする
第４の選択手段とが設けられるようにしてもよい。この
ような記録信号処理部を設けることにより、光ディスク
媒体などの記録媒体に、ＭＰ記録、ＭＥ記録いずれの記
録形式によっても記録を行うことが可能となる。
成すべき記録マーク列に対応する信号を変調符号列に応
じて生成する記録信号処理部をさらに設け、記録信号処
理部に、入力信号に対してＮＲＺＩ変換を行うＮＲＺＩ
回路と、記録媒体にＭＰ記録を行う場合には変調符号列
をそのまま記録マーク列に対応する信号とし、記録媒体
にＭＥ記録を行う場合には変調符号列をＮＲＺＩ回路に
入力して得た信号を記録マーク列に対応する信号とする
第４の選択手段とが設けられるようにしてもよい。この
ような記録信号処理部を設けることにより、光ディスク
媒体などの記録媒体に、ＭＰ記録、ＭＥ記録いずれの記
録形式によっても記録を行うことが可能となる。
【００３８】本発明は、ＭＰ記録信号の再生時に用いら
れるトレリスの構造がＭＥ記録信号の再生時に用いられ
るトレリスを縮退したトレリスの構造と同一となる場合
に、ＭＰ記録信号再生時のトレリスに基づいてビタビ検
出器のパスメモリを構成し、このビタビ検出器をＭＰ記
録、ＭＥ記録の両方に対して使用しようとするものであ
る。ＭＥ記録に対しては縮退したトレリスに基づいてビ
タビ検出を行うため、ＭＥ記録の場合には等化器出力信
号を折り返し値計算回路を経由させてからビタビ検出器
に入力する。
れるトレリスの構造がＭＥ記録信号の再生時に用いられ
るトレリスを縮退したトレリスの構造と同一となる場合
に、ＭＰ記録信号再生時のトレリスに基づいてビタビ検
出器のパスメモリを構成し、このビタビ検出器をＭＰ記
録、ＭＥ記録の両方に対して使用しようとするものであ
る。ＭＥ記録に対しては縮退したトレリスに基づいてビ
タビ検出を行うため、ＭＥ記録の場合には等化器出力信
号を折り返し値計算回路を経由させてからビタビ検出器
に入力する。
【００３９】本発明では、等化器としては典型的にはＰ
Ｒ（パーシャルレスポンス）等化器が使用される。そし
て、ＰＲ等化器でのタップ係数のような等化器伝達関数
は、ＭＰ記録用、ＭＥ記録用ごとに、タップ係数メモリ
などの伝達関数記憶手段に予め格納され、ＭＰ記録、Ｍ
Ｅ記録の記録形式に応じて等化器に供給される。適応型
の等化器を用いる場合であっても、初期設定値として、
伝達関数記憶手段が参照される。
Ｒ（パーシャルレスポンス）等化器が使用される。そし
て、ＰＲ等化器でのタップ係数のような等化器伝達関数
は、ＭＰ記録用、ＭＥ記録用ごとに、タップ係数メモリ
などの伝達関数記憶手段に予め格納され、ＭＰ記録、Ｍ
Ｅ記録の記録形式に応じて等化器に供給される。適応型
の等化器を用いる場合であっても、初期設定値として、
伝達関数記憶手段が参照される。
【００４０】また、ビタビ検出器の基準振幅は、ＭＰ記
録用、ＭＥ記録用ごとに、基準振幅メモリなどの基準振
幅記憶手段に予め格納され、ＭＰ記録、ＭＥ記録の記録
形式に応じてビタビ検出器に供給される。ビタビ検出器
において、媒体からの再生信号を等化した信号をビタビ
検出するために必要な基準振幅の個数が、ＭＰ記録とＭ
Ｅ記録とで異なる場合には、記録形式ごとの基準振幅個
数のうちの大きい方の個数分だけ、基準振幅メモリの記
憶単位を用意するとよい。
録用、ＭＥ記録用ごとに、基準振幅メモリなどの基準振
幅記憶手段に予め格納され、ＭＰ記録、ＭＥ記録の記録
形式に応じてビタビ検出器に供給される。ビタビ検出器
において、媒体からの再生信号を等化した信号をビタビ
検出するために必要な基準振幅の個数が、ＭＰ記録とＭ
Ｅ記録とで異なる場合には、記録形式ごとの基準振幅個
数のうちの大きい方の個数分だけ、基準振幅メモリの記
憶単位を用意するとよい。
【００４１】以下、本発明の原理について説明する。
【００４２】図７、図１４は、それぞれ最小符号反転間
隔δが２の変調符号とともに用いられるＭＰ記録信号再
生時のＰＲ(１,２,１)等化用のビタビ検出器、及び同符
号とともに用いられるＭＥ記録信号再生時のＰＲ(１,
２,２,１)等化用の従来のビタビ検出器のトレリスであ
る。図１４において、一点破線Ｗ−Ｗ'を折り目として
トレリスを折り返し、各時刻における状態Ｓ１,Ｓ２,Ｓ
３それぞれをＳ６,Ｓ５,Ｓ４へ重ねることを試みる。こ
の操作によって枝１０１,１０２,１０３,１０４はそれ
ぞれ枝１０８,１０７,１０６,１０５に重なる。またこ
の操作によって出力ビットが等しい枝同志が重ねられ、
基準振幅に関してはレベル０.５を境として０.５−ｘが
０.５＋ｘへ重なることがわかる（ｘ＞０とする）。そ
こで前述のように、従来のトレリスのある枝の基準振幅
が０.５−ｘの時、このトレリスをＷ−Ｗ'で折り返した
後にその枝と重なる基準振幅には０.５＋ｘを指定す
る。この手順により構成された状態数３、枝の本数４、
基準振幅数４のトレリスを図１５に示す。図１４と図１
５との関係は、状態に関しては、図１４のＳ１とＳ６が
図１５のＳ３に、図１４のＳ２とＳ５が図１５のＳ２
に、図１４のＳ３とＳ４が図１５のＳ１に対応してい
る。枝に関しては、図１４の枝１０１と枝１０８が図１
５の枝９４に、図１４の枝１０２と枝１０７が図１５の
枝９３に、図１４の枝１０３と枝１０６が図１５の枝９
２に、図１４の枝１０４と枝１０５が図１５の枝９１
に、それぞれ対応している。前述の方法により図１４か
ら図１５へトレリスの構成を変更することをここでは縮
退と呼び、図１５のトレリスを図１４のトレリスの縮退
トレリスと定義する。
隔δが２の変調符号とともに用いられるＭＰ記録信号再
生時のＰＲ(１,２,１)等化用のビタビ検出器、及び同符
号とともに用いられるＭＥ記録信号再生時のＰＲ(１,
２,２,１)等化用の従来のビタビ検出器のトレリスであ
る。図１４において、一点破線Ｗ−Ｗ'を折り目として
トレリスを折り返し、各時刻における状態Ｓ１,Ｓ２,Ｓ
３それぞれをＳ６,Ｓ５,Ｓ４へ重ねることを試みる。こ
の操作によって枝１０１,１０２,１０３,１０４はそれ
ぞれ枝１０８,１０７,１０６,１０５に重なる。またこ
の操作によって出力ビットが等しい枝同志が重ねられ、
基準振幅に関してはレベル０.５を境として０.５−ｘが
０.５＋ｘへ重なることがわかる（ｘ＞０とする）。そ
こで前述のように、従来のトレリスのある枝の基準振幅
が０.５−ｘの時、このトレリスをＷ−Ｗ'で折り返した
後にその枝と重なる基準振幅には０.５＋ｘを指定す
る。この手順により構成された状態数３、枝の本数４、
基準振幅数４のトレリスを図１５に示す。図１４と図１
５との関係は、状態に関しては、図１４のＳ１とＳ６が
図１５のＳ３に、図１４のＳ２とＳ５が図１５のＳ２
に、図１４のＳ３とＳ４が図１５のＳ１に対応してい
る。枝に関しては、図１４の枝１０１と枝１０８が図１
５の枝９４に、図１４の枝１０２と枝１０７が図１５の
枝９３に、図１４の枝１０３と枝１０６が図１５の枝９
２に、図１４の枝１０４と枝１０５が図１５の枝９１
に、それぞれ対応している。前述の方法により図１４か
ら図１５へトレリスの構成を変更することをここでは縮
退と呼び、図１５のトレリスを図１４のトレリスの縮退
トレリスと定義する。
【００４３】最小符号反転間隔δが２の変調符号・ＰＲ
(１,２,２,１)等化のトレリスの縮退トレリス（図１
５）に基づいて構成したビタビ検出器の出力系列のデー
タ誤り率特性は、縮退前のトレリス（図１４）に基づい
て構成したビタビ検出器の出力系列のデータ誤り率とほ
とんど同一となる。この根拠を図１６〜図１８を参照し
て説明する。図１６は図１５に示す縮退トレリスにおい
て最小自由距離を与えるパスの組合せの説明図であり、
図１７は従来のＭＥ記録信号再生用ＰＲ(１,２,２,１)
等化用の６状態トレリスにおいて最小自由距離を与える
パスの組み合わせの説明図である。
(１,２,２,１)等化のトレリスの縮退トレリス（図１
５）に基づいて構成したビタビ検出器の出力系列のデー
タ誤り率特性は、縮退前のトレリス（図１４）に基づい
て構成したビタビ検出器の出力系列のデータ誤り率とほ
とんど同一となる。この根拠を図１６〜図１８を参照し
て説明する。図１６は図１５に示す縮退トレリスにおい
て最小自由距離を与えるパスの組合せの説明図であり、
図１７は従来のＭＥ記録信号再生用ＰＲ(１,２,２,１)
等化用の６状態トレリスにおいて最小自由距離を与える
パスの組み合わせの説明図である。
【００４４】図１７に示す従来のトレリスにおいて、仮
にノイズがない状況では、正パスと示した基準振幅０.
１６７,０.５,０.８３３,１.０をとるパス（状態Ｓ６,
Ｓ５,Ｓ４,Ｓ１,Ｓ１を経由するパス）が選択されるは
ずであったのが、記録再生過程でノイズが加わったため
他の誤った基準振幅をもつ枝の集合からなるパスが選択
されたとする。この時、正パスの次に確率高く選択され
るパスの一つが、図１７に誤パスと示した基準振幅０,
０.１６７,０.５,０.８３３をとるパス（状態Ｓ６,Ｓ
６,Ｓ５,Ｓ４,Ｓ１を経由するパス）である。この誤パ
スが選択されると、図１７の正パス、誤パスそれぞれの
出力ビットの欄を比較すればわかるように、これらパス
区間に対応したビタビ検出器出力ビット中には２ビット
の誤りが含まれてしまう。そして正パスから誤パスへの
誤りやすさは、最小自由距離すなわち各時刻における正
パスと誤パスを構成する枝の基準振幅の差の二乗によっ
て定まる。図１７の従来のトレリスでの最小自由距離は
(０.６７−０)2＋(０.５−０.１３３)2＋(０.８３３−
０.５)2＋(１.０−０.８３３)2＝０.２７８となる。ま
た同様の計算を図１６の縮退トレリスに関して行うと、
正パス、誤パス間の最小自由距離はやはり０.２７８と
なる。これは図１６に示した縮退トレリスに基づいてビ
タビ検出器を構成しても、図１７に示す従来のトレリス
に基づいてビタビ検出器を構成しても、それらビタビ検
出器の出力列のビット誤り率はほとんど同一なることを
示している。
にノイズがない状況では、正パスと示した基準振幅０.
１６７,０.５,０.８３３,１.０をとるパス（状態Ｓ６,
Ｓ５,Ｓ４,Ｓ１,Ｓ１を経由するパス）が選択されるは
ずであったのが、記録再生過程でノイズが加わったため
他の誤った基準振幅をもつ枝の集合からなるパスが選択
されたとする。この時、正パスの次に確率高く選択され
るパスの一つが、図１７に誤パスと示した基準振幅０,
０.１６７,０.５,０.８３３をとるパス（状態Ｓ６,Ｓ
６,Ｓ５,Ｓ４,Ｓ１を経由するパス）である。この誤パ
スが選択されると、図１７の正パス、誤パスそれぞれの
出力ビットの欄を比較すればわかるように、これらパス
区間に対応したビタビ検出器出力ビット中には２ビット
の誤りが含まれてしまう。そして正パスから誤パスへの
誤りやすさは、最小自由距離すなわち各時刻における正
パスと誤パスを構成する枝の基準振幅の差の二乗によっ
て定まる。図１７の従来のトレリスでの最小自由距離は
(０.６７−０)2＋(０.５−０.１３３)2＋(０.８３３−
０.５)2＋(１.０−０.８３３)2＝０.２７８となる。ま
た同様の計算を図１６の縮退トレリスに関して行うと、
正パス、誤パス間の最小自由距離はやはり０.２７８と
なる。これは図１６に示した縮退トレリスに基づいてビ
タビ検出器を構成しても、図１７に示す従来のトレリス
に基づいてビタビ検出器を構成しても、それらビタビ検
出器の出力列のビット誤り率はほとんど同一なることを
示している。
【００４５】図１８は、図１６及び図１７それぞれのト
レリスに基づいて構成したビタビ検出器を使用し、記録
再生過程のノイズ量（ＳＮ比）とビタビ検出器出力系列
のビット誤り率の関係を数値シミュレーションにより求
めたものである。図１８から分かるように、図１７のト
レリスを縮退させた図１６のトレリスを用いた場合であ
っても、ＰＲＭＬ信号処理を施した後のビット誤り率は
縮退前とほとんど同一となることがわかる。
レリスに基づいて構成したビタビ検出器を使用し、記録
再生過程のノイズ量（ＳＮ比）とビタビ検出器出力系列
のビット誤り率の関係を数値シミュレーションにより求
めたものである。図１８から分かるように、図１７のト
レリスを縮退させた図１６のトレリスを用いた場合であ
っても、ＰＲＭＬ信号処理を施した後のビット誤り率は
縮退前とほとんど同一となることがわかる。
【００４６】さて、図１５に示したＭＥ記録信号再生時
のＰＲ(１,２,２,１)用トレリスの縮退トレリスの構
造、すなわち状態数、状態間の枝の接続状況は、図７の
ＭＰ記録信号再生時のＰＲ(１,２,１)用トレリスの構造
と同一になっている。このようなトレリスの構造に関す
る性質を利用して、ＭＰ記録信号再生時にはＰＲ(１,
２,１)等化用ビタビ検出器を図７のトレリスに基づいて
構成し、ＭＥ記録信号再生時にはＰＲ(１,２,２,１)等
化用ビタビ検出器を図１５のトレリスに基づいて構成す
ることが可能となる。ただしそのためには、図１４の従
来のトレリスを折り返して図１５の縮退トレリスを作成
する過程で基準振幅を０.５を中心として折り返したの
で、ＭＥ記録信号再生時には、この基準振幅の折り返し
に相当する信号変換をＰＲ等化器出力信号に施してか
ら、ＰＲ等化器出力信号をビタビ検出器へ入力すること
が必要となる。また基準振幅は、図７のＭＰ記録用トレ
リスでは｛０,０.５,１.０｝であるのに対し、図１５の
ＭＥ記録用縮退トレリスでは｛０.５,０.８３３,１.
０｝となっている。そこでＭＰ記録、ＭＥ記録ごとにこ
れら記録形式に適した基準振幅の値を用意しておき、記
録信号を再生する際に、ＭＰ記録であるかＭＥ記録であ
るかに応じて基準振幅値を切り替えるようにすればよ
い。
のＰＲ(１,２,２,１)用トレリスの縮退トレリスの構
造、すなわち状態数、状態間の枝の接続状況は、図７の
ＭＰ記録信号再生時のＰＲ(１,２,１)用トレリスの構造
と同一になっている。このようなトレリスの構造に関す
る性質を利用して、ＭＰ記録信号再生時にはＰＲ(１,
２,１)等化用ビタビ検出器を図７のトレリスに基づいて
構成し、ＭＥ記録信号再生時にはＰＲ(１,２,２,１)等
化用ビタビ検出器を図１５のトレリスに基づいて構成す
ることが可能となる。ただしそのためには、図１４の従
来のトレリスを折り返して図１５の縮退トレリスを作成
する過程で基準振幅を０.５を中心として折り返したの
で、ＭＥ記録信号再生時には、この基準振幅の折り返し
に相当する信号変換をＰＲ等化器出力信号に施してか
ら、ＰＲ等化器出力信号をビタビ検出器へ入力すること
が必要となる。また基準振幅は、図７のＭＰ記録用トレ
リスでは｛０,０.５,１.０｝であるのに対し、図１５の
ＭＥ記録用縮退トレリスでは｛０.５,０.８３３,１.
０｝となっている。そこでＭＰ記録、ＭＥ記録ごとにこ
れら記録形式に適した基準振幅の値を用意しておき、記
録信号を再生する際に、ＭＰ記録であるかＭＥ記録であ
るかに応じて基準振幅値を切り替えるようにすればよ
い。
【００４７】以上のように、ＭＰ記録信号・ＰＲ(１,
２,１)等化器用トレリスと、ＭＥ記録信号・ＰＲ(１,
２,２,１)等化器用トレリスの縮退トレリスが同一の構
造となることを利用したビタビ検出器、ＭＥ記録信号・
ＰＲ(１,２,１)等化器出力信号用の信号レベル０.５を
境とした信号折り返し手段（折り返し値出力回路）、及
び基準振幅の切り換え手段（選択手段）を用いれば、１
個のビタビ検出器を用いるだけで、ＭＰ記録、ＭＥ記録
の両方の記録信号の再生時にＰＲＭＬ信号処理を施すこ
とが可能となる。
２,１)等化器用トレリスと、ＭＥ記録信号・ＰＲ(１,
２,２,１)等化器用トレリスの縮退トレリスが同一の構
造となることを利用したビタビ検出器、ＭＥ記録信号・
ＰＲ(１,２,１)等化器出力信号用の信号レベル０.５を
境とした信号折り返し手段（折り返し値出力回路）、及
び基準振幅の切り換え手段（選択手段）を用いれば、１
個のビタビ検出器を用いるだけで、ＭＰ記録、ＭＥ記録
の両方の記録信号の再生時にＰＲＭＬ信号処理を施すこ
とが可能となる。
【００４８】以上、最小符号反転間隔δが２の変調符号
に用いられるトレリスに関して議論したが、最小符号反
転間隔δが１の変調符号に用いられるトレリスに関し
て、ＭＥ記録向きのトレリスを縮退させてもビタビ検出
器系列のビット誤り率が縮退前と同一となる例を次に示
す。図１９は最小符号反転間隔δが１の変調符号を使用
しＭＥ記録信号再生時にＰＲ(１,２,２,１)等化器とと
もに用いるビタビ検出器のトレリスである。これを前述
した最小符号反転間隔δが２の変調符号の場合と同様
に、一点破線Ｗ−Ｗ'で折り返せば、図２０に示した縮
退トレリスを得る。また図２１は、最小符号反転間隔δ
が１の変調符号列をＭＰ記録しこれをＰＲ(１,２,１)等
化した信号に対するトレリスを説明する図である。図２
０のＭＥ記録での縮退トレリスと図２１のＭＰ記録での
トレリスは同じ構造であり、このため、ＭＥ記録には図
２０の縮退トレリスを用いることによって、同じビタビ
検出器を用いてＭＥ記録の媒体からの再生信号とＭＰ記
録の媒体からの再生信号をＰＲＭＬ信号処理できること
になる。また、図２０の縮退トレリスの最小自由距離
は、図１９に示した従来のトレリスの最小自由距離と等
しく０.２７８となる。このため図２０に示した縮退ト
レリスに基づいたビタビ検出器をＭＥ記録信号の再生時
に使用すると、図１９に示した従来のトレリスに基づい
たビタビ検出器を使用する場合とほとんど同一のビット
誤り率特性が得られる。
に用いられるトレリスに関して議論したが、最小符号反
転間隔δが１の変調符号に用いられるトレリスに関し
て、ＭＥ記録向きのトレリスを縮退させてもビタビ検出
器系列のビット誤り率が縮退前と同一となる例を次に示
す。図１９は最小符号反転間隔δが１の変調符号を使用
しＭＥ記録信号再生時にＰＲ(１,２,２,１)等化器とと
もに用いるビタビ検出器のトレリスである。これを前述
した最小符号反転間隔δが２の変調符号の場合と同様
に、一点破線Ｗ−Ｗ'で折り返せば、図２０に示した縮
退トレリスを得る。また図２１は、最小符号反転間隔δ
が１の変調符号列をＭＰ記録しこれをＰＲ(１,２,１)等
化した信号に対するトレリスを説明する図である。図２
０のＭＥ記録での縮退トレリスと図２１のＭＰ記録での
トレリスは同じ構造であり、このため、ＭＥ記録には図
２０の縮退トレリスを用いることによって、同じビタビ
検出器を用いてＭＥ記録の媒体からの再生信号とＭＰ記
録の媒体からの再生信号をＰＲＭＬ信号処理できること
になる。また、図２０の縮退トレリスの最小自由距離
は、図１９に示した従来のトレリスの最小自由距離と等
しく０.２７８となる。このため図２０に示した縮退ト
レリスに基づいたビタビ検出器をＭＥ記録信号の再生時
に使用すると、図１９に示した従来のトレリスに基づい
たビタビ検出器を使用する場合とほとんど同一のビット
誤り率特性が得られる。
【００４９】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図２２は本発明の実施の
一形態の信号処理装置の構成を示すブロック図である。
て、図面を参照して説明する。図２２は本発明の実施の
一形態の信号処理装置の構成を示すブロック図である。
【００５０】この信号処理装置は、記録／再生ヘッドと
記録媒体（光ディスク媒体）からなるヘッド／媒体部８
に対して、変調符号列Ｅに基づきＭＰ記録あるいはＭＥ
記録によって記録を行い、ヘッド／媒体部８からの再生
信号Ｇに対してＰＲＭＬ信号処理を行い、変調符号列Ｅ
に対応したビタビ検出器出力信号Ｚを得るものである。
この信号処理装置は、大別すると、変調符号入力端子１
に入力した変調符号列Ｅに基づきヘッド／媒体部８に記
録を行うための記録信号処理部２１と、再生信号ＧにＰ
ＲＭＬ信号処理を行ってビタビ検出器出力端子１５から
ビタビ検出器出力信号Ｚを出力する再生信号処理部２２
と、これら記録信号処理部２１及び再生信号処理部２２
を制御する制御回路２０と、から構成されている。
記録媒体（光ディスク媒体）からなるヘッド／媒体部８
に対して、変調符号列Ｅに基づきＭＰ記録あるいはＭＥ
記録によって記録を行い、ヘッド／媒体部８からの再生
信号Ｇに対してＰＲＭＬ信号処理を行い、変調符号列Ｅ
に対応したビタビ検出器出力信号Ｚを得るものである。
この信号処理装置は、大別すると、変調符号入力端子１
に入力した変調符号列Ｅに基づきヘッド／媒体部８に記
録を行うための記録信号処理部２１と、再生信号ＧにＰ
ＲＭＬ信号処理を行ってビタビ検出器出力端子１５から
ビタビ検出器出力信号Ｚを出力する再生信号処理部２２
と、これら記録信号処理部２１及び再生信号処理部２２
を制御する制御回路２０と、から構成されている。
【００５１】ここでは、ディスク媒体に記録すべきデー
タである変調符号列Ｅの最小符号反転間隔δが２である
として説明を行う。最小符号反転間隔δが２である符号
系列としては、ＥＦＭ符号、２−７符号などがある。
タである変調符号列Ｅの最小符号反転間隔δが２である
として説明を行う。最小符号反転間隔δが２である符号
系列としては、ＥＦＭ符号、２−７符号などがある。
【００５２】記録信号処理部２１には、ＭＰ記録かＭＥ
記録かの切替を行うための信号切替器２と、変調符号列
ＥからＭＥ記録用のＮＲＺＩ回路出力列Ｆを生成するＮ
ＲＺＩ回路７とが設けられている。変調符号入力端子１
から記録信号処理部２１に入力した変調符号列Ｅは、記
録信号処理部２１において、ディスク媒体へＭＰ記録を
行う場合には、信号切替器２でＭＰ用端子３への接続が
行われ、この変調符号列ＥはＮＲＺＩ変換回路７を経由
せずにそのままヘッド／媒体８へ出力される。また、デ
ィスク媒体へＭＥ記録を行う場合には、信号切替器２で
ＭＥ用端子４への接続が行われ、変調符号列ＥはＮＲＺ
Ｉ変換回路７を経由してＮＲＺＩ回路出力列Ｆとなりヘ
ッド／媒体８へ出力される。ＮＲＺＩ回路７には、一単
位時間の遅延を与える遅延素子６と、入力と遅延素子６
の出力との排他的論理和を計算して遅延素子６に出力す
る排他的論理和回路５とが設けられており、遅延素子６
の出力がＮＲＺＩ回路出力列Ｆである。
記録かの切替を行うための信号切替器２と、変調符号列
ＥからＭＥ記録用のＮＲＺＩ回路出力列Ｆを生成するＮ
ＲＺＩ回路７とが設けられている。変調符号入力端子１
から記録信号処理部２１に入力した変調符号列Ｅは、記
録信号処理部２１において、ディスク媒体へＭＰ記録を
行う場合には、信号切替器２でＭＰ用端子３への接続が
行われ、この変調符号列ＥはＮＲＺＩ変換回路７を経由
せずにそのままヘッド／媒体８へ出力される。また、デ
ィスク媒体へＭＥ記録を行う場合には、信号切替器２で
ＭＥ用端子４への接続が行われ、変調符号列ＥはＮＲＺ
Ｉ変換回路７を経由してＮＲＺＩ回路出力列Ｆとなりヘ
ッド／媒体８へ出力される。ＮＲＺＩ回路７には、一単
位時間の遅延を与える遅延素子６と、入力と遅延素子６
の出力との排他的論理和を計算して遅延素子６に出力す
る排他的論理和回路５とが設けられており、遅延素子６
の出力がＮＲＺＩ回路出力列Ｆである。
【００５３】図２３は、ＭＥ記録・ＰＲ(１,２,２,１)
等化を行ったときのこの信号処理装置での各部の信号を
示すタイミングチャートである（ＭＰ記録・ＰＲ(１,
２,１)等化の場合は、上述した図２に示されている）。
ＮＲＺＩ変換回路７で行われる変換は、図２３で(g)で
示される｛０,１｝からなる系列（変調符号列Ｅ）から
図２３の(h)に示す系列（ＮＲＺＩ回路出力列Ｆ）への
変換であり、変調符号列Ｅ中にディジット"１"が出現す
るごとに、ＮＲＺＩ回路出力列Ｆのディジットは"０"か
ら"１"へ、あるいは"１"から"０"へ反転する。信号切替
器２におけるＭＰ記録とＭＥ記録の切替は、制御回路２
０から延びる信号切替器制御線１６によって制御され、
信号切替器制御線１６を使って伝送される信号切替器制
御信号ｕ(１)が０であれば信号切替器２においてＭＰ用
端子２へ接続がなされ、ｕ(１)が１であればＭＥ用端子
３へ接続がなされる。
等化を行ったときのこの信号処理装置での各部の信号を
示すタイミングチャートである（ＭＰ記録・ＰＲ(１,
２,１)等化の場合は、上述した図２に示されている）。
ＮＲＺＩ変換回路７で行われる変換は、図２３で(g)で
示される｛０,１｝からなる系列（変調符号列Ｅ）から
図２３の(h)に示す系列（ＮＲＺＩ回路出力列Ｆ）への
変換であり、変調符号列Ｅ中にディジット"１"が出現す
るごとに、ＮＲＺＩ回路出力列Ｆのディジットは"０"か
ら"１"へ、あるいは"１"から"０"へ反転する。信号切替
器２におけるＭＰ記録とＭＥ記録の切替は、制御回路２
０から延びる信号切替器制御線１６によって制御され、
信号切替器制御線１６を使って伝送される信号切替器制
御信号ｕ(１)が０であれば信号切替器２においてＭＰ用
端子２へ接続がなされ、ｕ(１)が１であればＭＥ用端子
３へ接続がなされる。
【００５４】光ディスク媒体へ記録を行う場合、ヘッド
／媒体部８では記録信号処理部２１の出力信号（ＭＰ記
録時には変調符号列Ｅ、ＭＥ記録時にはＮＲＺＩ回路出
力列Ｆ）すなわち光ディスク媒体上に形成すべき記録マ
ーク（記録ピット）列に対応する信号が"１"の時刻にＬ
Ｄドライバ出力（図示(i)）がオンとなり、これにより
同時刻に記録媒体に記録ピット（図示(j)）が生成され
る。このように記録された記録データを再生する場合、
記録ピットをその記録方向に沿って再生ヘッドが掃引
し、再生ヘッドは媒体表面からのレーザ反射光量の大小
に対応させることによって記録ピットの有無を再生信号
レベルに変換し、再生信号Ｇを生成する。同一の変調符
号列Ｅに対してＭＰ記録、ＭＥ記録がそれぞれ選択され
た場合のヘッド／媒体部８における信号の変化の一例が
図２の(b)〜(d)（ＭＰ記録の場合）、図２３の(i)〜(k)
（ＭＥ記録の場合）に示されている。
／媒体部８では記録信号処理部２１の出力信号（ＭＰ記
録時には変調符号列Ｅ、ＭＥ記録時にはＮＲＺＩ回路出
力列Ｆ）すなわち光ディスク媒体上に形成すべき記録マ
ーク（記録ピット）列に対応する信号が"１"の時刻にＬ
Ｄドライバ出力（図示(i)）がオンとなり、これにより
同時刻に記録媒体に記録ピット（図示(j)）が生成され
る。このように記録された記録データを再生する場合、
記録ピットをその記録方向に沿って再生ヘッドが掃引
し、再生ヘッドは媒体表面からのレーザ反射光量の大小
に対応させることによって記録ピットの有無を再生信号
レベルに変換し、再生信号Ｇを生成する。同一の変調符
号列Ｅに対してＭＰ記録、ＭＥ記録がそれぞれ選択され
た場合のヘッド／媒体部８における信号の変化の一例が
図２の(b)〜(d)（ＭＰ記録の場合）、図２３の(i)〜(k)
（ＭＥ記録の場合）に示されている。
【００５５】図２２の信号処理装置において、再生ヘッ
ドからの再生信号Ｇは、再生信号処理部２２に入力す
る。再生信号処理部２２では、再生信号ＧはまずＰＲ等
化器９に入力し、ここで再生信号がＰＲ波形に等化され
る。ＰＲ等化器９へは、制御回路２０からタップ係数切
替器制御線１７が延びており、このタップ係数切替器制
御線１７によってＰＲ等化器制御信号（タップ係数切替
器制御信号）ｕ(２)がＰＲ等化器９へ伝送される。制御
信号ｕ(２)が０であれば、ＰＲ等化器９のタップ係数
は、最小符号反転間隔δが２の変調符号列のＭＰ記録後
の再生信号をＰＲ(１,２,１)等化するものに設定され、
制御信号ｕ(２)が１であれば、ＰＲ等化器９のタップ係
数は、最小符号反転間隔δが２の変調符号列のＭＥ記録
後の再生信号をＰＲ(１,２,２,１)等化するものに設定
される。ＭＰ記録時の再生信号ＧとＰＲ等化器出力信号
Ｊとの関係を図２の(d),(e)に示し、ＭＥ記録時の再生
信号ＧとＰＲ等化器出力信号Ｊとの関係を図２３の(k),
(m)に示す。
ドからの再生信号Ｇは、再生信号処理部２２に入力す
る。再生信号処理部２２では、再生信号ＧはまずＰＲ等
化器９に入力し、ここで再生信号がＰＲ波形に等化され
る。ＰＲ等化器９へは、制御回路２０からタップ係数切
替器制御線１７が延びており、このタップ係数切替器制
御線１７によってＰＲ等化器制御信号（タップ係数切替
器制御信号）ｕ(２)がＰＲ等化器９へ伝送される。制御
信号ｕ(２)が０であれば、ＰＲ等化器９のタップ係数
は、最小符号反転間隔δが２の変調符号列のＭＰ記録後
の再生信号をＰＲ(１,２,１)等化するものに設定され、
制御信号ｕ(２)が１であれば、ＰＲ等化器９のタップ係
数は、最小符号反転間隔δが２の変調符号列のＭＥ記録
後の再生信号をＰＲ(１,２,２,１)等化するものに設定
される。ＭＰ記録時の再生信号ＧとＰＲ等化器出力信号
Ｊとの関係を図２の(d),(e)に示し、ＭＥ記録時の再生
信号ＧとＰＲ等化器出力信号Ｊとの関係を図２３の(k),
(m)に示す。
【００５６】ＭＰ記録、ＭＥ記録を各再生した時のＰＲ
等化後の信号Ｊは、再生信号処理部２２において、次に
信号切替器１０に入力する。信号切替器１０は、記録信
号処理部２１の信号切替器２と同様に、ＭＰ記録の場合
には入力をＭＰ用端子１１に接続し、ＭＥ記録の場合に
は入力をＭＥ用端子１２に接続する。信号切替器１０の
制御は、制御回路２０から延びる信号切替器制御線１８
を介して伝送される信号切替器制御信号ｕ(３)に基づい
て行われ、制御信号ｕ(３)が０であれば信号切替器１０
ではＭＰ用端子１１への接続がなされ、ｕ(３)が１であ
ればＭＥ用端子１２への接続がなされる。ＭＰ用端子１
１はビタビ検出器１４の入力に直接接続され、ＭＥ用端
子１２は折り返し値計算回路１３を介してビタビ検出器
１４の入力に接続されているので、ＭＰ記録信号の再生
時には、ＰＲ等化器出力信号ＪはＭＰ用端子１１からビ
タビ検出器１４に直接入力し、ＭＥ記録信号の再生時に
は、ＰＲ等化器出力信号ＪはＭＥ用端子１２から折り返
し値計算回路１３を経由して折り返し値計算回路出力信
号Ｋとなりその後にビタビ検出器１４に入力する。
等化後の信号Ｊは、再生信号処理部２２において、次に
信号切替器１０に入力する。信号切替器１０は、記録信
号処理部２１の信号切替器２と同様に、ＭＰ記録の場合
には入力をＭＰ用端子１１に接続し、ＭＥ記録の場合に
は入力をＭＥ用端子１２に接続する。信号切替器１０の
制御は、制御回路２０から延びる信号切替器制御線１８
を介して伝送される信号切替器制御信号ｕ(３)に基づい
て行われ、制御信号ｕ(３)が０であれば信号切替器１０
ではＭＰ用端子１１への接続がなされ、ｕ(３)が１であ
ればＭＥ用端子１２への接続がなされる。ＭＰ用端子１
１はビタビ検出器１４の入力に直接接続され、ＭＥ用端
子１２は折り返し値計算回路１３を介してビタビ検出器
１４の入力に接続されているので、ＭＰ記録信号の再生
時には、ＰＲ等化器出力信号ＪはＭＰ用端子１１からビ
タビ検出器１４に直接入力し、ＭＥ記録信号の再生時に
は、ＰＲ等化器出力信号ＪはＭＥ用端子１２から折り返
し値計算回路１３を経由して折り返し値計算回路出力信
号Ｋとなりその後にビタビ検出器１４に入力する。
【００５７】ＭＥ記録の時だけに用いられる折り返し値
計算回路１３とは、その入力信号ｘが一定の信号レベル
ＶＬに対しｘ≧ＶＬならば出力信号ｙをｘとし、ｘ＜Ｖ
Ｌならばｙ＝２・ＶＬ−ｘとする回路である。折り返し
値計算回路１３への入力信号（ＰＲ等化器出力信号Ｊ）
と折り返し値計算回路出力信号Ｋとの関係が、図２３の
(m),(n)で示されている。図２３の例では値ＶＬは０.５
に設定されており、図２３の(m)においてレベル０.５よ
りも小さな入力信号は、図２３(n)に示される出力にお
いては、０.５より大きいレベルへとレベル０.５に関し
て対称に折り返されて出現している。
計算回路１３とは、その入力信号ｘが一定の信号レベル
ＶＬに対しｘ≧ＶＬならば出力信号ｙをｘとし、ｘ＜Ｖ
Ｌならばｙ＝２・ＶＬ−ｘとする回路である。折り返し
値計算回路１３への入力信号（ＰＲ等化器出力信号Ｊ）
と折り返し値計算回路出力信号Ｋとの関係が、図２３の
(m),(n)で示されている。図２３の例では値ＶＬは０.５
に設定されており、図２３の(m)においてレベル０.５よ
りも小さな入力信号は、図２３(n)に示される出力にお
いては、０.５より大きいレベルへとレベル０.５に関し
て対称に折り返されて出現している。
【００５８】再生信号処理部２２において、ＭＰ記録信
号の再生時のＰＲ等化器出力信号Ｊ、ＭＥ記録の再生時
の折り返し値計算回路出力信号Ｋは、ビタビ検出器１４
に入力する。ビタビ検出器１４には、基準振幅切替器制
御線１９も接続されており、この基準振幅切替器制御線
１９によって制御回路２０から基準振幅切替器制御信号
ｕ(４)が入力する。制御信号ｕ(４)が０であれば、ビタ
ビ検出器１４は、内部の基準振幅をＭＰ記録・ＰＲ(１,
２,１)等化された信号をビタビ検出するために適する値
に切替えてビタビ検出を行い、二元シンボル｛０,１｝
からなるビタビ検出器出力信号Ｚをビタビ検出器出力端
子１５へ出力する。制御信号ｕ(４)が１であれば、ビタ
ビ検出器１４は、内部の基準振幅をＭＥ記録・ＰＲ(１,
２,２,１)等化された信号をビタビ検出するために適す
る値に切替えてビタビ検出を行い、ビタビ検出器出力信
号Ｚを得てそれを出力端子１５へ出力する。
号の再生時のＰＲ等化器出力信号Ｊ、ＭＥ記録の再生時
の折り返し値計算回路出力信号Ｋは、ビタビ検出器１４
に入力する。ビタビ検出器１４には、基準振幅切替器制
御線１９も接続されており、この基準振幅切替器制御線
１９によって制御回路２０から基準振幅切替器制御信号
ｕ(４)が入力する。制御信号ｕ(４)が０であれば、ビタ
ビ検出器１４は、内部の基準振幅をＭＰ記録・ＰＲ(１,
２,１)等化された信号をビタビ検出するために適する値
に切替えてビタビ検出を行い、二元シンボル｛０,１｝
からなるビタビ検出器出力信号Ｚをビタビ検出器出力端
子１５へ出力する。制御信号ｕ(４)が１であれば、ビタ
ビ検出器１４は、内部の基準振幅をＭＥ記録・ＰＲ(１,
２,２,１)等化された信号をビタビ検出するために適す
る値に切替えてビタビ検出を行い、ビタビ検出器出力信
号Ｚを得てそれを出力端子１５へ出力する。
【００５９】以上述べた構成は、データをディスク媒体
へ記録し、かつ記録データを再生する機能をもつ装置で
あるが、再生信号処理部２２と制御回路のみを有する装
置を用いることによって、ＭＰ記録された再生専用ディ
スクとＭＥ記録された再生専用ディスクの両方を再生で
きることも明らかである。
へ記録し、かつ記録データを再生する機能をもつ装置で
あるが、再生信号処理部２２と制御回路のみを有する装
置を用いることによって、ＭＰ記録された再生専用ディ
スクとＭＥ記録された再生専用ディスクの両方を再生で
きることも明らかである。
【００６０】図２４は、ＰＲ等化器９の構成の一例を示
すブロック図である。このＰＲ等化器には、ＭＰ記録・
ＰＲ(１,２,１)等化用の等化器タップ係数Ｃ1,Ｃ2,…,
ＣNを格納したＭＰ用タップ係数メモリ２５と、ＭＥ記
録・ＰＲ(１,２,２…１)等化用の等化器タップ係数Ｄ1,
Ｄ2,…,ＤNを格納したＭＥ用タップ係数メモリ２６と、
タップ係数切替器制御線１７を介して入力するタップ係
数切替器制御信号ｕ(２)によって制御されるタップ係数
切替器２９と、Ｎ−１個の遅延素子３１と、Ｎ個の乗算
器３２と、各乗算器３２の出力の和を算出してＰＲ等化
器出力信号ＪとしてＰＲ等化器出力端子３５に出力する
加算器３３とが設けられている。タップ係数切替器２９
は、制御信号ｕ(２)が０ならば、ＭＰ用端子２７を介し
てＭＰ用タップ係数メモリとＮ並列のタップ係数伝送線
３０を接続し、制御信号ｕ(２)が１ならば、ＭＥ用端子
２８を介してＭＥ用タップ係数メモリ２６とタップ係数
伝送線３０を接続する。また、遅延素子３１は、それぞ
れ、入力に対して一単位時間の遅延を与えるものであ
り、ＰＲ等化器入力端子３４に対して直列に設けられて
いる。
すブロック図である。このＰＲ等化器には、ＭＰ記録・
ＰＲ(１,２,１)等化用の等化器タップ係数Ｃ1,Ｃ2,…,
ＣNを格納したＭＰ用タップ係数メモリ２５と、ＭＥ記
録・ＰＲ(１,２,２…１)等化用の等化器タップ係数Ｄ1,
Ｄ2,…,ＤNを格納したＭＥ用タップ係数メモリ２６と、
タップ係数切替器制御線１７を介して入力するタップ係
数切替器制御信号ｕ(２)によって制御されるタップ係数
切替器２９と、Ｎ−１個の遅延素子３１と、Ｎ個の乗算
器３２と、各乗算器３２の出力の和を算出してＰＲ等化
器出力信号ＪとしてＰＲ等化器出力端子３５に出力する
加算器３３とが設けられている。タップ係数切替器２９
は、制御信号ｕ(２)が０ならば、ＭＰ用端子２７を介し
てＭＰ用タップ係数メモリとＮ並列のタップ係数伝送線
３０を接続し、制御信号ｕ(２)が１ならば、ＭＥ用端子
２８を介してＭＥ用タップ係数メモリ２６とタップ係数
伝送線３０を接続する。また、遅延素子３１は、それぞ
れ、入力に対して一単位時間の遅延を与えるものであ
り、ＰＲ等化器入力端子３４に対して直列に設けられて
いる。
【００６１】制御信号ｕ(２)が０、すなわちＭＰ記録の
場合について、このＰＲ等化器の動作を説明する。ＭＰ
記録時には、ＭＰ用タップ係数メモリ２５からＭＰ記録
・ＰＲ(１,２,１)等化用のＮ個のタップ係数Ｃ1,Ｃ2,・・
・,ＣNがタップ係数伝送線３０を経由してＮ個の乗算器
３２に独立に入力する。一方、ＭＰ記録時の再生信号Ｇ
は、遅延素子３１の列を通過し、この過程で互いに遅延
時間差ＴをもつＮ個のタップ出力信号ｉ(Ｎ),ｉ(Ｎ−
１),・・・,ｉ(１)が作られ、これらタップ出力信号はそれ
ぞれＮ個の乗算器３２に独立に入力される。例えば、タ
ップ出力信号ｉ(Ｎ)が入力した乗算器３２のもう１個の
入力にはタップ係数のうちＣ1が入力し、この乗算器に
おいてｉ(Ｎ)Ｃ1が計算され、その計算結果が加算器３
３に出力される。同様にｉ(Ｎ−１),ｉ(Ｎ−２),・・・,ｉ
(１)が入力する各乗算器３２には、それぞれＣ2,Ｃ3,・・
・,ＣNが入力し、この結果、各乗算器３２と加算器３３
とによってｉ(Ｎ)Ｃ1＋ｉ(Ｎ−１)Ｃ2＋・・・＋ｉ(１)ＣN
が計算されて、ＰＲ等化器出力端子３５へ出力される。
場合について、このＰＲ等化器の動作を説明する。ＭＰ
記録時には、ＭＰ用タップ係数メモリ２５からＭＰ記録
・ＰＲ(１,２,１)等化用のＮ個のタップ係数Ｃ1,Ｃ2,・・
・,ＣNがタップ係数伝送線３０を経由してＮ個の乗算器
３２に独立に入力する。一方、ＭＰ記録時の再生信号Ｇ
は、遅延素子３１の列を通過し、この過程で互いに遅延
時間差ＴをもつＮ個のタップ出力信号ｉ(Ｎ),ｉ(Ｎ−
１),・・・,ｉ(１)が作られ、これらタップ出力信号はそれ
ぞれＮ個の乗算器３２に独立に入力される。例えば、タ
ップ出力信号ｉ(Ｎ)が入力した乗算器３２のもう１個の
入力にはタップ係数のうちＣ1が入力し、この乗算器に
おいてｉ(Ｎ)Ｃ1が計算され、その計算結果が加算器３
３に出力される。同様にｉ(Ｎ−１),ｉ(Ｎ−２),・・・,ｉ
(１)が入力する各乗算器３２には、それぞれＣ2,Ｃ3,・・
・,ＣNが入力し、この結果、各乗算器３２と加算器３３
とによってｉ(Ｎ)Ｃ1＋ｉ(Ｎ−１)Ｃ2＋・・・＋ｉ(１)ＣN
が計算されて、ＰＲ等化器出力端子３５へ出力される。
【００６２】また制御信号ｕ(２)が１、すなわちＭＥ記
録の場合には、タップ係数切替器２９ではＭＥ用端子２
８への接続がなされ、ＭＥ用タップ係数メモリ２６から
ＭＥ記録・ＰＲ(１,２,２,１)等化用のＮ個のタップ係
数Ｄ1,Ｄ2,・・・,ＤNがタップ係数伝送線３０を経由して
Ｎ個の乗算器３２に独立に入力する。この結果、各乗算
器３２と加算器３３とによって、ｉ(Ｎ)Ｄ1＋ｉ(Ｎ−
１)Ｄ2＋・・・＋ｉ(１)ＤNが計算されてＰＲ等化器出力端
子３５へ出力される。
録の場合には、タップ係数切替器２９ではＭＥ用端子２
８への接続がなされ、ＭＥ用タップ係数メモリ２６から
ＭＥ記録・ＰＲ(１,２,２,１)等化用のＮ個のタップ係
数Ｄ1,Ｄ2,・・・,ＤNがタップ係数伝送線３０を経由して
Ｎ個の乗算器３２に独立に入力する。この結果、各乗算
器３２と加算器３３とによって、ｉ(Ｎ)Ｄ1＋ｉ(Ｎ−
１)Ｄ2＋・・・＋ｉ(１)ＤNが計算されてＰＲ等化器出力端
子３５へ出力される。
【００６３】さらに、ディスクの再生中にディスク回転
速度が変化するなどして再生信号Ｇの電力密度の分布が
変動する場合には、タップ係数メモリ２５,２６から設
定したタップ係数値を使用し続けると、再生信号ＧをＰ
Ｒ波形へ等化できなくなることがある。このような場合
には、例えば平均自乗誤差（Mean Square Error; ＭＳ
Ｅ）法に基づいて動作する、タップ係数を適応制御させ
る回路をＰＲ等化器に付加することによって、再生信号
を常に所望のＰＲ波形へ等化することが可能となる。そ
の場合でも、タップ係数の適応動作を開始させる前に
は、タップ係数メモリ２５,２６及びタップ係数切替器
２９を用いてタップ係数の初期値をＰＲ等化器に設定し
ておけば、タップ係数の収束が迅速に行われることにな
り、タップ係数を収束させるための等化器のトレーニン
グ動作の時間が短くて済む。
速度が変化するなどして再生信号Ｇの電力密度の分布が
変動する場合には、タップ係数メモリ２５,２６から設
定したタップ係数値を使用し続けると、再生信号ＧをＰ
Ｒ波形へ等化できなくなることがある。このような場合
には、例えば平均自乗誤差（Mean Square Error; ＭＳ
Ｅ）法に基づいて動作する、タップ係数を適応制御させ
る回路をＰＲ等化器に付加することによって、再生信号
を常に所望のＰＲ波形へ等化することが可能となる。そ
の場合でも、タップ係数の適応動作を開始させる前に
は、タップ係数メモリ２５,２６及びタップ係数切替器
２９を用いてタップ係数の初期値をＰＲ等化器に設定し
ておけば、タップ係数の収束が迅速に行われることにな
り、タップ係数を収束させるための等化器のトレーニン
グ動作の時間が短くて済む。
【００６４】次に、再生信号処理部２２内の折り返し値
計算回路１３の構成を説明する。図２５(a)は折り返し
値計算回路１３の構成の一例を示す図である。この折り
返し値計算回路１３は、信号比較器３６、信号選択器３
７、乗算器３２及び減算器４８から構成されている。Ｍ
Ｅ記録時、ＰＲ等化器出力信号Ｊは折り返し値計算回路
入力端子３８より入力され、信号比較器３６の入力端子
Ａ１と信号選択器３７の入力端子Ｂ１に伝達される。信
号比較器３６のもう１つの入力端子Ａ２には、信号レベ
ルＶＬが入力される。信号レベルＶＬはＭＥ記録信号再
生時の折り返し動作の境となる値であり、ここでは、Ｖ
Ｌ＝０.５、すなわち、ＰＲ等化器出力信号Ｊの中央レ
ベルとした。
計算回路１３の構成を説明する。図２５(a)は折り返し
値計算回路１３の構成の一例を示す図である。この折り
返し値計算回路１３は、信号比較器３６、信号選択器３
７、乗算器３２及び減算器４８から構成されている。Ｍ
Ｅ記録時、ＰＲ等化器出力信号Ｊは折り返し値計算回路
入力端子３８より入力され、信号比較器３６の入力端子
Ａ１と信号選択器３７の入力端子Ｂ１に伝達される。信
号比較器３６のもう１つの入力端子Ａ２には、信号レベ
ルＶＬが入力される。信号レベルＶＬはＭＥ記録信号再
生時の折り返し動作の境となる値であり、ここでは、Ｖ
Ｌ＝０.５、すなわち、ＰＲ等化器出力信号Ｊの中央レ
ベルとした。
【００６５】信号比較器３６において、入力端子Ａ１,
Ａ２への入力信号レベルをそれぞれLevel(Ａ１),Level
(Ａ２)と表すと、Level(Ａ１)≧Level(Ａ２)ならば出力
端子Ａ３から信号選択器３７の入力端子Ｂ３へ０を出力
し、Level(Ａ１)＜Level(Ａ２)ならば出力端子Ａ３から
信号選択器３７の入力端子Ｂ３へ１が出力されるように
する。信号選択器３７は、入力端子Ｂ３の入力レベルが
０ならば、入力端子Ｂ１への入力値を、入力端子Ｂ３の
入力レベルが１ならば入力端子Ｂ２へ入力値を、折り返
し値計算回路出力信号Ｋとして、出力端子Ｂ４から折り
返し値計算回路出力端子３９へ出力する回路である。乗
算器３２、減算器４８によって、信号選択器３７の入力
端子Ｂ２に与える値２・ＶＬ−Ｊが計算される。以上の
動作によって、Ｊ≧ＶＬならばＫ＝Ｊが、Ｊ＜ＶＬなら
ばＫ＝２・ＶＬ−Ｊが折り返し値計算回路出力端子３９
から出力される。
Ａ２への入力信号レベルをそれぞれLevel(Ａ１),Level
(Ａ２)と表すと、Level(Ａ１)≧Level(Ａ２)ならば出力
端子Ａ３から信号選択器３７の入力端子Ｂ３へ０を出力
し、Level(Ａ１)＜Level(Ａ２)ならば出力端子Ａ３から
信号選択器３７の入力端子Ｂ３へ１が出力されるように
する。信号選択器３７は、入力端子Ｂ３の入力レベルが
０ならば、入力端子Ｂ１への入力値を、入力端子Ｂ３の
入力レベルが１ならば入力端子Ｂ２へ入力値を、折り返
し値計算回路出力信号Ｋとして、出力端子Ｂ４から折り
返し値計算回路出力端子３９へ出力する回路である。乗
算器３２、減算器４８によって、信号選択器３７の入力
端子Ｂ２に与える値２・ＶＬ−Ｊが計算される。以上の
動作によって、Ｊ≧ＶＬならばＫ＝Ｊが、Ｊ＜ＶＬなら
ばＫ＝２・ＶＬ−Ｊが折り返し値計算回路出力端子３９
から出力される。
【００６６】図２５(b)は、折り返し値計算回路１３の
別の構成例を示す回路図である。この回路は、差動増幅
器７７、整流器（ダイオード）７８、３本の抵抗Ｒ１〜
Ｒ３から構成されている。この回路では、抵抗Ｒ３を介
して電圧Ｖが差動増幅器７７の(＋)入力端子に供給さ
れ、この(＋)入力端子の電位がＶＬになるように設定さ
れている。また、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値
は等しくする。差動増幅器７７の出力は整流器７８と抵
抗Ｒ２を介して(−)入力端子に帰還しており、この(−)
入力端子には、抵抗Ｒ１を介して折り返し値計算回路入
力端子７６からＰＲ等化器出力信号Ｊが入力している。
記録再生動作時、Ｊ≧ＶＬであれば、整流器７８の作用
により、折り返し値計算回路入力端子７６から入力され
る電流はＲ１,Ｒ２を経由して出力端子７９に直接到達
し、その結果、折り返し値計算回路出力信号Ｋの電位は
ＰＲ等化器出力信号Ｊと等しくなる。一方、Ｊ＜ＶＬで
あれば、差動増幅器７７の出力電流は整流器７８と抵抗
Ｒ２を経由して差動増幅器７７の(−)入力端子に流れ込
み、この(−)入力端子の電位はＶＬとなる。このとき、
Ｒ１＝Ｒ２であるので、Ｋ＝２・ＶＬ−Ｊとなり、折り
返し値計算回路１３に必要な動作が行われる。
別の構成例を示す回路図である。この回路は、差動増幅
器７７、整流器（ダイオード）７８、３本の抵抗Ｒ１〜
Ｒ３から構成されている。この回路では、抵抗Ｒ３を介
して電圧Ｖが差動増幅器７７の(＋)入力端子に供給さ
れ、この(＋)入力端子の電位がＶＬになるように設定さ
れている。また、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値
は等しくする。差動増幅器７７の出力は整流器７８と抵
抗Ｒ２を介して(−)入力端子に帰還しており、この(−)
入力端子には、抵抗Ｒ１を介して折り返し値計算回路入
力端子７６からＰＲ等化器出力信号Ｊが入力している。
記録再生動作時、Ｊ≧ＶＬであれば、整流器７８の作用
により、折り返し値計算回路入力端子７６から入力され
る電流はＲ１,Ｒ２を経由して出力端子７９に直接到達
し、その結果、折り返し値計算回路出力信号Ｋの電位は
ＰＲ等化器出力信号Ｊと等しくなる。一方、Ｊ＜ＶＬで
あれば、差動増幅器７７の出力電流は整流器７８と抵抗
Ｒ２を経由して差動増幅器７７の(−)入力端子に流れ込
み、この(−)入力端子の電位はＶＬとなる。このとき、
Ｒ１＝Ｒ２であるので、Ｋ＝２・ＶＬ−Ｊとなり、折り
返し値計算回路１３に必要な動作が行われる。
【００６７】折り返し値計算回路１３の構成を図２５
(a)に示すものにしても、図２５(b)に示しものにして
も、折り返し値計算回路１３の入出力特性は図２５(c)
に示すようになる。
(a)に示すものにしても、図２５(b)に示しものにして
も、折り返し値計算回路１３の入出力特性は図２５(c)
に示すようになる。
【００６８】次に、ビダビ検出器１４の構成について詳
細に説明する。図２６は第１の構成例のビタビ検出器の
構成を示すブロック図であり、このビタビ検出器は、最
小符号反転間隔δが２である変調符号列Ｅに対応して使
用されるものであって、基準振幅選択部４７、枝メトリ
ック計算回路５１、ＡＣＳ回路５２及びパスメモリ５３
から構成されている。
細に説明する。図２６は第１の構成例のビタビ検出器の
構成を示すブロック図であり、このビタビ検出器は、最
小符号反転間隔δが２である変調符号列Ｅに対応して使
用されるものであって、基準振幅選択部４７、枝メトリ
ック計算回路５１、ＡＣＳ回路５２及びパスメモリ５３
から構成されている。
【００６９】基準振幅選択部４７には、ＭＰ記録用の基
準振幅Ｌ1,Ｌ2,Ｌ3を格納するＭＰ用基準振幅メモリ４
１と、ＭＥ記録用の基準振幅Ｍ1,Ｍ2,Ｍ3を格納するＭ
Ｅ用基準振幅メモリ４２と、これら基準振幅メモリ４
１,４２を選択して基準振幅を３並列の基準振幅伝送線
４６によって枝メトリック計算回路５１に出力するため
の基準振幅切替器４５とが、備えられていている。ま
た、枝メトリック計算回路５１には、ビタビ検出器入力
端子５０に接続した３個の減算器４８と、枝メトリック
Ｂ1,Ｂ2,Ｂ3をＡＣＳ回路５２にそれぞれ出力する３個
の二乗演算器４９とを備え、各二乗演算器４９はそれぞ
れ対応する減算器４８の出力を二乗して枝メトリックと
して出力する。ＡＣＳ回路５２は、枝メトリックＢ1,Ｂ
2,Ｂ3に基づいてパスメモリ５３に対してパスメモリ制
御信号ｈを出力するものである。
準振幅Ｌ1,Ｌ2,Ｌ3を格納するＭＰ用基準振幅メモリ４
１と、ＭＥ記録用の基準振幅Ｍ1,Ｍ2,Ｍ3を格納するＭ
Ｅ用基準振幅メモリ４２と、これら基準振幅メモリ４
１,４２を選択して基準振幅を３並列の基準振幅伝送線
４６によって枝メトリック計算回路５１に出力するため
の基準振幅切替器４５とが、備えられていている。ま
た、枝メトリック計算回路５１には、ビタビ検出器入力
端子５０に接続した３個の減算器４８と、枝メトリック
Ｂ1,Ｂ2,Ｂ3をＡＣＳ回路５２にそれぞれ出力する３個
の二乗演算器４９とを備え、各二乗演算器４９はそれぞ
れ対応する減算器４８の出力を二乗して枝メトリックと
して出力する。ＡＣＳ回路５２は、枝メトリックＢ1,Ｂ
2,Ｂ3に基づいてパスメモリ５３に対してパスメモリ制
御信号ｈを出力するものである。
【００７０】基準振幅選択部４７は、記録再生動作を行
う前に、以下の手順によって基準振幅Ｌ1,Ｌ2,Ｌ3また
はＭ1,Ｍ2,Ｍ3を枝メトリック計算回路５１に設定す
る。基準振幅選択部４７において、基準振幅切替器制御
線１９における基準振幅切替器制御信号ｕ(４)が０であ
れば、基準振幅切替器４５はＭＰ用端子４３に基準振幅
伝送線４６を接続し、これにより、ＭＰ用基準振幅メモ
リ４１に記憶されているＭＰ用基準振幅Ｌ1,Ｌ2,Ｌ3
が、基準振幅伝送線４６を経由して枝メトリック計算回
路５１内の３個の減算器４８の(＋)端子にそれぞれ入力
する。また、基準振幅切替器制御信号ｕ(４)が１であれ
ば、基準振幅切替器４５はＭＥ用端子４４に基準振幅伝
送線４６を接続し、これにより、ＭＥ用基準振幅メモリ
４２に記憶されているＭＥ用基準振幅Ｍ1,Ｍ2,Ｍ3が基
準振幅伝送線４６を経由して３個の減算器４８の(＋)端
子にそれぞれ入力する。各基準振幅の値は、等化器の等
化目標値に一致させるものとする。ここで述べている例
では、ＭＰ記録の場合にはＰＲ等化器でＰＲ(１,２,１)
等化を行っているので、Ｌ1＝０，Ｌ2＝０.５，Ｌ3＝
１.０とする。同様に、ＭＥ記録の場合にはＰＲ等化器
でＰＲ(１,２,２,１)等化を行い等化器出力信号Ｊの０.
５に関する折り返し値Ｋがビタビ検出器へ出力されるの
で、Ｍ1＝１.０，Ｍ2＝０.８３３，Ｍ3＝０.５とする。
う前に、以下の手順によって基準振幅Ｌ1,Ｌ2,Ｌ3また
はＭ1,Ｍ2,Ｍ3を枝メトリック計算回路５１に設定す
る。基準振幅選択部４７において、基準振幅切替器制御
線１９における基準振幅切替器制御信号ｕ(４)が０であ
れば、基準振幅切替器４５はＭＰ用端子４３に基準振幅
伝送線４６を接続し、これにより、ＭＰ用基準振幅メモ
リ４１に記憶されているＭＰ用基準振幅Ｌ1,Ｌ2,Ｌ3
が、基準振幅伝送線４６を経由して枝メトリック計算回
路５１内の３個の減算器４８の(＋)端子にそれぞれ入力
する。また、基準振幅切替器制御信号ｕ(４)が１であれ
ば、基準振幅切替器４５はＭＥ用端子４４に基準振幅伝
送線４６を接続し、これにより、ＭＥ用基準振幅メモリ
４２に記憶されているＭＥ用基準振幅Ｍ1,Ｍ2,Ｍ3が基
準振幅伝送線４６を経由して３個の減算器４８の(＋)端
子にそれぞれ入力する。各基準振幅の値は、等化器の等
化目標値に一致させるものとする。ここで述べている例
では、ＭＰ記録の場合にはＰＲ等化器でＰＲ(１,２,１)
等化を行っているので、Ｌ1＝０，Ｌ2＝０.５，Ｌ3＝
１.０とする。同様に、ＭＥ記録の場合にはＰＲ等化器
でＰＲ(１,２,２,１)等化を行い等化器出力信号Ｊの０.
５に関する折り返し値Ｋがビタビ検出器へ出力されるの
で、Ｍ1＝１.０，Ｍ2＝０.８３３，Ｍ3＝０.５とする。
【００７１】ここに、ＭＰ記録用の基準振幅が図２５に
おいて前述のＬ1＝０，Ｌ2＝０.５，Ｌ3＝１.０という
順序で設定されている場合には、ＭＥ記録の基準振幅は
前述の通りのＭ1＝１.０，Ｍ2＝０.８３３，Ｍ3＝０.５
と定める。このような基準振幅の基準振幅メモリ４１,
４２への設定方法を採用することによって、ＭＰ記録、
ＭＥ記録どちらの記録が行われていても、それらの再生
信号をＡＣＳ回路５２の動作によって処理することが可
能となる。
おいて前述のＬ1＝０，Ｌ2＝０.５，Ｌ3＝１.０という
順序で設定されている場合には、ＭＥ記録の基準振幅は
前述の通りのＭ1＝１.０，Ｍ2＝０.８３３，Ｍ3＝０.５
と定める。このような基準振幅の基準振幅メモリ４１,
４２への設定方法を採用することによって、ＭＰ記録、
ＭＥ記録どちらの記録が行われていても、それらの再生
信号をＡＣＳ回路５２の動作によって処理することが可
能となる。
【００７２】記録再生動作時、ＭＰ記録信号を再生する
場合には、ビタビ検出器入力端子５０にはＰＲ(１,２,
１)等化器の出力信号Ｊが入力する。この入力信号Ｊは
３個の減算器４８の(−)端子に入力し、これら減算器４
８は、この入力信号Ｊと前述したように設定されている
基準振幅｛０,０.５,１.０｝から０−Ｊ，０.５−Ｊ，
１.０−Ｊを計算しそれぞれを二乗演算器４９に独立に
出力する。二乗演算器４９は、その入力信号の二乗値で
ある枝メトリック：
場合には、ビタビ検出器入力端子５０にはＰＲ(１,２,
１)等化器の出力信号Ｊが入力する。この入力信号Ｊは
３個の減算器４８の(−)端子に入力し、これら減算器４
８は、この入力信号Ｊと前述したように設定されている
基準振幅｛０,０.５,１.０｝から０−Ｊ，０.５−Ｊ，
１.０−Ｊを計算しそれぞれを二乗演算器４９に独立に
出力する。二乗演算器４９は、その入力信号の二乗値で
ある枝メトリック：
【００７３】
【数９】 Ｂ1＝(０−Ｊ)2，Ｂ2＝(０.５−Ｊ)2，Ｂ3＝(１.０−Ｊ)2 …(9) を各時刻ごとに計算し、ＡＣＳ回路５２に出力する。
【００７４】一方、ＭＥ記録信号を再生する場合には、
ビタビ検出回路入力端子５０には折り返し値計算回路１
３の出力信号Ｋが入力する。折り返し値計算回路１３の
動作によって、折り返し値計算回路出力信号Ｋには、レ
ベルＶＬより大きなレベルだけが出現する。そして、こ
の信号Ｋは、ＭＰ記録信号を処理する場合と同様に、３
個の減算器４８の(−)端子へ入力され、これらの減算器
４８は、折り返し値計算回路出力信号Ｋと前述したビタ
ビ検出器の基準振幅｛０.５,０.８３３,１.０｝から、
１.０−Ｋ，０.８３３−Ｋ，０.５−Ｋを計算し、それ
ぞれを二乗演算器４９に独立に出力する。二乗演算器４
９は、３個の入力信号の二乗値である枝メトリック：
ビタビ検出回路入力端子５０には折り返し値計算回路１
３の出力信号Ｋが入力する。折り返し値計算回路１３の
動作によって、折り返し値計算回路出力信号Ｋには、レ
ベルＶＬより大きなレベルだけが出現する。そして、こ
の信号Ｋは、ＭＰ記録信号を処理する場合と同様に、３
個の減算器４８の(−)端子へ入力され、これらの減算器
４８は、折り返し値計算回路出力信号Ｋと前述したビタ
ビ検出器の基準振幅｛０.５,０.８３３,１.０｝から、
１.０−Ｋ，０.８３３−Ｋ，０.５−Ｋを計算し、それ
ぞれを二乗演算器４９に独立に出力する。二乗演算器４
９は、３個の入力信号の二乗値である枝メトリック：
【００７５】
【数１０】 Ｂ1＝(１.０−Ｋ)2，Ｂ2＝(０.８３３−Ｋ)2，Ｂ3＝(０.５−Ｋ)2 …(10) を各時刻ごとに計算しＡＣＳ回路５２へ送る。
【００７６】ＡＣＳ回路５２は、パスメトリックと呼ば
れる値Ｐ(１),Ｐ(２),Ｐ(３)を内部に保持し、このパス
メトリックＰ(１),Ｐ(２),Ｐ(３)は、記録再生動作が行
われる前に、
れる値Ｐ(１),Ｐ(２),Ｐ(３)を内部に保持し、このパス
メトリックＰ(１),Ｐ(２),Ｐ(３)は、記録再生動作が行
われる前に、
【００７７】
【数１１】Ｐ(１)＝Ｐ(２)＝Ｐ(３)＝０ …(11) となるように初期設定される。そして記録再生動作時に
は、ＡＣＳ回路５２は、式(9)あるいは式(10)に基づい
て計算され入力した枝メトリックＢ1,Ｂ2,Ｂ3に基づ
き、各時刻において前の時刻までに得られているＰ(１)
〜Ｐ(３)と現時刻に得られたＢ1,Ｂ2,Ｂ3から、Ｐ(１)
＋Ｂ2とＰ(３)＋Ｂ1との比較を行い、
は、ＡＣＳ回路５２は、式(9)あるいは式(10)に基づい
て計算され入力した枝メトリックＢ1,Ｂ2,Ｂ3に基づ
き、各時刻において前の時刻までに得られているＰ(１)
〜Ｐ(３)と現時刻に得られたＢ1,Ｂ2,Ｂ3から、Ｐ(１)
＋Ｂ2とＰ(３)＋Ｂ1との比較を行い、
【００７８】
【数１２】 Ｐ(１)＋Ｂ2≧Ｐ(３)＋Ｂ1 ならば ｈ＝０， Ｐ(１)＋Ｂ2＜Ｐ(３)＋Ｂ1 ならば ｈ＝１ …(12) となるようにパスメモリ制御信号（検出系列切替器制御
信号）ｈの値を決定してパスメモリ５３に出力し、さら
に、
信号）ｈの値を決定してパスメモリ５３に出力し、さら
に、
【００７９】
【数１３】 Ｐ(１)＝Ｐ(２)＋Ｂ3， Ｐ(２)＝Ｐ(３)＋Ｂ2， Ｐ(３)＝ｍｉｎ｛Ｐ(１)＋Ｂ2，Ｐ(３)＋Ｂ1｝ …(13) にしたがって、パスメトリックＰ(１),Ｐ(２),Ｐ(３)の
値を更新する。ここにｍｉｎ｛α,β｝はαとβのうち
小さい方の値を意味する演算子である。
値を更新する。ここにｍｉｎ｛α,β｝はαとβのうち
小さい方の値を意味する演算子である。
【００８０】上述の「従来の技術」で説明した図５は、
この実施の形態で使用されるパスメモリ５３の構成も示
している。このパスメモリ５３は、ＭＰ記録・ＰＲ(１,
２,１)等化後の再生信号をビタビ検出するときにも、Ｍ
Ｅ記録・ＰＲ(１,２,２,１)等化後の再生信号をビタビ
検出するときにもに用いられる。図６は、このパスメモ
リ５３内の検出系列切替器６４の入出力端子の接続法を
示している。
この実施の形態で使用されるパスメモリ５３の構成も示
している。このパスメモリ５３は、ＭＰ記録・ＰＲ(１,
２,１)等化後の再生信号をビタビ検出するときにも、Ｍ
Ｅ記録・ＰＲ(１,２,２,１)等化後の再生信号をビタビ
検出するときにもに用いられる。図６は、このパスメモ
リ５３内の検出系列切替器６４の入出力端子の接続法を
示している。
【００８１】図５に示すようにこのパスメモリ５３は、
ｎ個の検出系列切替器(１)〜(ｎ)６４と、各検出系列切
替器６４間に設けられた３個１組みの遅延素子６５から
なる。各遅延素子６５は、その入力を一単位時間だけ遅
延させて出力するものである。各検出系列切替器６４に
は、共通のパスメモリ制御信号入力端子６６を介してパ
スメモリ制御信号ｈが入力する。
ｎ個の検出系列切替器(１)〜(ｎ)６４と、各検出系列切
替器６４間に設けられた３個１組みの遅延素子６５から
なる。各遅延素子６５は、その入力を一単位時間だけ遅
延させて出力するものである。各検出系列切替器６４に
は、共通のパスメモリ制御信号入力端子６６を介してパ
スメモリ制御信号ｈが入力する。
【００８２】図５において、パスメモリ制御信号ｈがｈ
＝０,１それぞれの場合には、検出系列切替器(１)〜同
(ｎ)６４の全ての入出力端子の接続が、図６のｈ＝０，
ｈ＝１に示した形であるとする。次に、図５の検出系列
切替器(１)〜同(ｎ−１)６４の出力端子に接続されてい
る遅延素子ＦＦ(１)〜ＦＦ(ｎ−１)の値全てを右向きに
次の遅延素子へ検出系列切替器を経由させてシフトし、
同時に遅延素子(１)６５の入力端子Ｘ１,Ｘ２,Ｘ３にそ
れぞれビタビ検出器出力系列ディジットの候補であるＶ
１＝０，Ｖ２＝１，Ｖ３＝０を入力し、これら入力ディ
ジットを検出系列切替器(１)とその出力端子Ｙ１,Ｙ２,
Ｙ３を経由して３個の遅延素子６５（ＦＦ１）へ入力さ
せる。これにより一時刻分のビタビ検出器出力Ｚがビタ
ビ検出器出力端子１５から出力されることになる。ここ
で、例えば検出系列切替器の接続状況が図６に示すｈ＝
０の場合であるすると、出力端子Ｙ１,Ｙ２,Ｙ３へは、
それぞれ、入力端子Ｘ２,Ｘ３,Ｘ３から入力された値Ｖ
２＝１，Ｖ３＝０，Ｖ３＝０が届き、Ｖ１＝０は検出系
列切替器のいずれの出力端子にも届かないことになる
（図５、図６の点線は断線を示している）。以上の手順
を各時刻において行うことにより、ビタビ検出器出力端
子１５から二元シンボル｛０,１｝からなるビタビ検出
器出力系列Ｚが得られる。図５では最終段の検出系列切
替器(ｎ)の出力端子Ｙ１だけがビタビ検出器出力端子１
５へ接続されているが、検出系列切替器の数ｎが数十以
上と大きければ、検出系列切替器(ｎ)の出力端子Ｙ１,
Ｙ２,Ｙ３から出力される系列は互いに同一となる。
＝０,１それぞれの場合には、検出系列切替器(１)〜同
(ｎ)６４の全ての入出力端子の接続が、図６のｈ＝０，
ｈ＝１に示した形であるとする。次に、図５の検出系列
切替器(１)〜同(ｎ−１)６４の出力端子に接続されてい
る遅延素子ＦＦ(１)〜ＦＦ(ｎ−１)の値全てを右向きに
次の遅延素子へ検出系列切替器を経由させてシフトし、
同時に遅延素子(１)６５の入力端子Ｘ１,Ｘ２,Ｘ３にそ
れぞれビタビ検出器出力系列ディジットの候補であるＶ
１＝０，Ｖ２＝１，Ｖ３＝０を入力し、これら入力ディ
ジットを検出系列切替器(１)とその出力端子Ｙ１,Ｙ２,
Ｙ３を経由して３個の遅延素子６５（ＦＦ１）へ入力さ
せる。これにより一時刻分のビタビ検出器出力Ｚがビタ
ビ検出器出力端子１５から出力されることになる。ここ
で、例えば検出系列切替器の接続状況が図６に示すｈ＝
０の場合であるすると、出力端子Ｙ１,Ｙ２,Ｙ３へは、
それぞれ、入力端子Ｘ２,Ｘ３,Ｘ３から入力された値Ｖ
２＝１，Ｖ３＝０，Ｖ３＝０が届き、Ｖ１＝０は検出系
列切替器のいずれの出力端子にも届かないことになる
（図５、図６の点線は断線を示している）。以上の手順
を各時刻において行うことにより、ビタビ検出器出力端
子１５から二元シンボル｛０,１｝からなるビタビ検出
器出力系列Ｚが得られる。図５では最終段の検出系列切
替器(ｎ)の出力端子Ｙ１だけがビタビ検出器出力端子１
５へ接続されているが、検出系列切替器の数ｎが数十以
上と大きければ、検出系列切替器(ｎ)の出力端子Ｙ１,
Ｙ２,Ｙ３から出力される系列は互いに同一となる。
【００８３】このパスメモリ５３がＭＰ記録信号の再生
時とＭＥ記録信号の再生時のいずれにおいても使用でき
るのは、「課題を解決するための手段」の欄の後段で述
べたように、図７に示すＭＰ記録信号再生時・ＰＲ(１,
２,１)等化用トレリスと、図１５のＭＥ記録信号再生時
・ＰＲ(１,２,２,１)等化用の縮退トレリスとが同一の
構造であるからである。したがって、ＭＰ記録・ＰＲ
(１,２,１)等化後の再生信号とＭＥ記録・ＰＲ(１,２,
２,１)等化後の再生信号の両方に対してパスメモリ５３
が共通に使用でき、このため、本実施の形態での回路規
模は、ＭＥ記録かＭＰ記録かＰＲＭＬ信号処理装置を個
別に設ける従来の場合に比べて、約半分となる。
時とＭＥ記録信号の再生時のいずれにおいても使用でき
るのは、「課題を解決するための手段」の欄の後段で述
べたように、図７に示すＭＰ記録信号再生時・ＰＲ(１,
２,１)等化用トレリスと、図１５のＭＥ記録信号再生時
・ＰＲ(１,２,２,１)等化用の縮退トレリスとが同一の
構造であるからである。したがって、ＭＰ記録・ＰＲ
(１,２,１)等化後の再生信号とＭＥ記録・ＰＲ(１,２,
２,１)等化後の再生信号の両方に対してパスメモリ５３
が共通に使用でき、このため、本実施の形態での回路規
模は、ＭＥ記録かＭＰ記録かＰＲＭＬ信号処理装置を個
別に設ける従来の場合に比べて、約半分となる。
【００８４】次に、本実施の形態の信号処理装置におけ
るＭＰ記録やＭＥ記録かの選択動作について、図２７の
フローチャートを用いて説明する。
るＭＰ記録やＭＥ記録かの選択動作について、図２７の
フローチャートを用いて説明する。
【００８５】まず、記録対象のディスク媒体がＭＰ記録
とＭＥ記録のいずれの記録形式によるものであるかを、
装置の操作者が外部スイッチを切り替える、あるいはデ
ィスク媒体に記録形式を区別するためのマークを設けて
おきこれを読み取るなどの方法により判断する（ステッ
プ７１）。ＭＰ記録であればステップ７２へ、ＭＥ記録
であればステップ７３に制御を移す。ステップ７２（Ｍ
Ｐ記録／再生）では、制御回路２０は制御信号ｕ(１)＝
ｕ(２)＝ｕ(３)＝ｕ(４)＝０を出力することにより、信
号切替器２,１０（図２２）、ＰＲ等化器９内のタップ
係数切替器２９、ビタビ検出器１４内の基準振幅切替器
４５をＭＰ用端子３,１１,２７,４３に接続し、ステッ
プ７４に移行する。一方、ステップ７３（ＭＥ記録／再
生）では、制御回路２０は制御信号ｕ(１)＝ｕ(２)＝ｕ
(３)＝ｕ(４)＝１を出力することにより、信号切替器
２,１０、ＰＲ等化器９内のタップ係数切替器２９、ビ
タビ検出器１４内の基準振幅切替器４５をＭＥ用端子
４,１２,２８,４４に接続し、ステップ７４に移行す
る。ステップ７４では、記録媒体への変調符号列の記録
（ＭＥ記録またはＭＰ記録）を行い、記録されたピット
を再生してＰＲＭＬ信号処理を行う。
とＭＥ記録のいずれの記録形式によるものであるかを、
装置の操作者が外部スイッチを切り替える、あるいはデ
ィスク媒体に記録形式を区別するためのマークを設けて
おきこれを読み取るなどの方法により判断する（ステッ
プ７１）。ＭＰ記録であればステップ７２へ、ＭＥ記録
であればステップ７３に制御を移す。ステップ７２（Ｍ
Ｐ記録／再生）では、制御回路２０は制御信号ｕ(１)＝
ｕ(２)＝ｕ(３)＝ｕ(４)＝０を出力することにより、信
号切替器２,１０（図２２）、ＰＲ等化器９内のタップ
係数切替器２９、ビタビ検出器１４内の基準振幅切替器
４５をＭＰ用端子３,１１,２７,４３に接続し、ステッ
プ７４に移行する。一方、ステップ７３（ＭＥ記録／再
生）では、制御回路２０は制御信号ｕ(１)＝ｕ(２)＝ｕ
(３)＝ｕ(４)＝１を出力することにより、信号切替器
２,１０、ＰＲ等化器９内のタップ係数切替器２９、ビ
タビ検出器１４内の基準振幅切替器４５をＭＥ用端子
４,１２,２８,４４に接続し、ステップ７４に移行す
る。ステップ７４では、記録媒体への変調符号列の記録
（ＭＥ記録またはＭＰ記録）を行い、記録されたピット
を再生してＰＲＭＬ信号処理を行う。
【００８６】以上説明した信号処理装置は、最小符号反
転間隔δが２であって、図７に示したＭＰ記録・ＰＲ
(１,２,１)等化用トレリスと、図１４に示したＭＥ記録
・ＰＲ(１,２,２,１)等化用トレリスを縮退させた縮退
トレリス（図１５）とに基づいて構成されたものであっ
た。しかしながら、本発明は最小符号反転間隔δが２の
場合に限定されるものではない。以下、１−７変調など
の最小符号反転間隔δが１の変調符号に本発明を適用す
る場合について、図２８〜図３０を用いて詳細に説明す
る。ここでは、ＭＰ記録信号の再生の場合にはＰＲ等化
器でＰＲ(１,２,１)等化を行いビタビ検出を施し、ＭＥ
記録信号の再生の場合にはＰＲ(１,２,２,１)等化を行
いビタビ検出を施している。
転間隔δが２であって、図７に示したＭＰ記録・ＰＲ
(１,２,１)等化用トレリスと、図１４に示したＭＥ記録
・ＰＲ(１,２,２,１)等化用トレリスを縮退させた縮退
トレリス（図１５）とに基づいて構成されたものであっ
た。しかしながら、本発明は最小符号反転間隔δが２の
場合に限定されるものではない。以下、１−７変調など
の最小符号反転間隔δが１の変調符号に本発明を適用す
る場合について、図２８〜図３０を用いて詳細に説明す
る。ここでは、ＭＰ記録信号の再生の場合にはＰＲ等化
器でＰＲ(１,２,１)等化を行いビタビ検出を施し、ＭＥ
記録信号の再生の場合にはＰＲ(１,２,２,１)等化を行
いビタビ検出を施している。
【００８７】信号処理装置全体としての構成は図２２に
示すものと同じとし、また、再生信号処理部内のＰＲ等
化器の構成は図２４に示したものと同一とする。ただ
し、ＭＰ記録、ＭＥ記録の信号をそれぞれ再生する場合
のＰＲ等化器のタップ係数Ｃ1〜ＣN,Ｄ1〜ＤNには、最
小符号反転間隔δが１の変調符号に適した値を設定す
る。
示すものと同じとし、また、再生信号処理部内のＰＲ等
化器の構成は図２４に示したものと同一とする。ただ
し、ＭＰ記録、ＭＥ記録の信号をそれぞれ再生する場合
のＰＲ等化器のタップ係数Ｃ1〜ＣN,Ｄ1〜ＤNには、最
小符号反転間隔δが１の変調符号に適した値を設定す
る。
【００８８】図２８は第２の構成例のビタビ検出器、す
なわち最小符号反転間隔δが１の場合のビタビ検出器の
構成を示したものである。このビタビ検出器は、基準振
幅選択部５４、枝メトリック計算回路５５、ＡＣＳ回路
６２及びパスメモリ６３とから構成されている。
なわち最小符号反転間隔δが１の場合のビタビ検出器の
構成を示したものである。このビタビ検出器は、基準振
幅選択部５４、枝メトリック計算回路５５、ＡＣＳ回路
６２及びパスメモリ６３とから構成されている。
【００８９】基準振幅選択部５４には、ＭＰ記録用の基
準振幅Ｌ1,Ｌ2,Ｌ3,Ｌ4を格納するＭＰ用基準振幅メモ
リ５６と、ＭＥ記録用の基準振幅Ｍ1,Ｍ2,Ｍ3,Ｍ4を格
納するＭＥ用基準振幅メモリ５７と、これら基準振幅メ
モリ５６,５７を選択して基準振幅を４並列の基準振幅
伝送線６１によって枝メトリック計算回路５５に出力す
るための基準振幅切替器６０とが、備えられていてい
る。また、枝メトリック計算回路５５には、ビタビ検出
器入力端子５０に接続した４個の減算器４８と、枝メト
リックＢ1,Ｂ2,Ｂ3,Ｂ4をＡＣＳ回路６２にそれぞれ出
力する４個の二乗演算器４９とを備え、各二乗演算器４
９はそれぞれ対応する減算器４８の出力を二乗する。Ａ
ＣＳ回路６２は、枝メトリックＢ1,Ｂ2,Ｂ3,Ｂ4に基づ
いてパスメモリ６３に対してパスメモリ制御信号ｈ3,ｈ
4を出力するものである。
準振幅Ｌ1,Ｌ2,Ｌ3,Ｌ4を格納するＭＰ用基準振幅メモ
リ５６と、ＭＥ記録用の基準振幅Ｍ1,Ｍ2,Ｍ3,Ｍ4を格
納するＭＥ用基準振幅メモリ５７と、これら基準振幅メ
モリ５６,５７を選択して基準振幅を４並列の基準振幅
伝送線６１によって枝メトリック計算回路５５に出力す
るための基準振幅切替器６０とが、備えられていてい
る。また、枝メトリック計算回路５５には、ビタビ検出
器入力端子５０に接続した４個の減算器４８と、枝メト
リックＢ1,Ｂ2,Ｂ3,Ｂ4をＡＣＳ回路６２にそれぞれ出
力する４個の二乗演算器４９とを備え、各二乗演算器４
９はそれぞれ対応する減算器４８の出力を二乗する。Ａ
ＣＳ回路６２は、枝メトリックＢ1,Ｂ2,Ｂ3,Ｂ4に基づ
いてパスメモリ６３に対してパスメモリ制御信号ｈ3,ｈ
4を出力するものである。
【００９０】基準振幅選択部５４は、記録再生動作を行
う前に、以下の手順によって基準振幅Ｌ1,Ｌ2,Ｌ3,Ｌ4
またはＭ1,Ｍ2,Ｍ3,Ｍ4を枝メトリック計算回路５５に
設定する。基準振幅選択部５４において、基準振幅切替
器制御線１９における基準振幅切替器制御信号ｕ(４)が
０であれば、基準振幅切替器６０はＭＰ用端子５８に基
準振幅伝送線６１を接続し、これにより、ＭＰ用基準振
幅メモリ５６に記憶されているＭＰ用基準振幅Ｌ1,Ｌ2,
Ｌ3,Ｌ4が、基準振幅伝送線６１を経由して枝メトリッ
ク計算回路５５内の４個の減算器４８の(＋)端子にそれ
ぞれ入力する。また、基準振幅切替器制御信号ｕ(４)が
１であれば、基準振幅切替器６０はＭＥ用端子５９に基
準振幅伝送線６１を接続し、これにより、ＭＥ用基準振
幅メモリ５７に記憶されているＭＥ用基準振幅Ｍ1,Ｍ2,
Ｍ3,Ｍ4が基準振幅伝送線６１を経由して４個の減算器
４８の(＋)端子にそれぞれ入力する。ここでは、ＭＰ用
の基準振幅としてＬ1＝０，Ｌ2＝０.５，Ｌ3＝１.０，
Ｌ4＝１.０をＭＰ用基準振幅メモリ５６に予め記憶さ
せ、ＭＥ用の基準振幅としてＭ1＝１.０，Ｍ2＝０.８３
３，Ｍ3＝０.６６７，Ｍ4＝０.５をＭＥ用基準振幅メモ
リ５７に予め記憶させておくものとする。このように記
憶された各基準振幅値は、基準振幅切替器制御信号ｕ
(４)に応じて枝メトリック計算回路５５内の各減算器４
８へセットされる。
う前に、以下の手順によって基準振幅Ｌ1,Ｌ2,Ｌ3,Ｌ4
またはＭ1,Ｍ2,Ｍ3,Ｍ4を枝メトリック計算回路５５に
設定する。基準振幅選択部５４において、基準振幅切替
器制御線１９における基準振幅切替器制御信号ｕ(４)が
０であれば、基準振幅切替器６０はＭＰ用端子５８に基
準振幅伝送線６１を接続し、これにより、ＭＰ用基準振
幅メモリ５６に記憶されているＭＰ用基準振幅Ｌ1,Ｌ2,
Ｌ3,Ｌ4が、基準振幅伝送線６１を経由して枝メトリッ
ク計算回路５５内の４個の減算器４８の(＋)端子にそれ
ぞれ入力する。また、基準振幅切替器制御信号ｕ(４)が
１であれば、基準振幅切替器６０はＭＥ用端子５９に基
準振幅伝送線６１を接続し、これにより、ＭＥ用基準振
幅メモリ５７に記憶されているＭＥ用基準振幅Ｍ1,Ｍ2,
Ｍ3,Ｍ4が基準振幅伝送線６１を経由して４個の減算器
４８の(＋)端子にそれぞれ入力する。ここでは、ＭＰ用
の基準振幅としてＬ1＝０，Ｌ2＝０.５，Ｌ3＝１.０，
Ｌ4＝１.０をＭＰ用基準振幅メモリ５６に予め記憶さ
せ、ＭＥ用の基準振幅としてＭ1＝１.０，Ｍ2＝０.８３
３，Ｍ3＝０.６６７，Ｍ4＝０.５をＭＥ用基準振幅メモ
リ５７に予め記憶させておくものとする。このように記
憶された各基準振幅値は、基準振幅切替器制御信号ｕ
(４)に応じて枝メトリック計算回路５５内の各減算器４
８へセットされる。
【００９１】このように基準振幅が設定されることによ
り、ＭＰ記録の場合であれば、枝メトリック計算回路５
５は、各時刻ごとに、枝メトリックＢ1〜Ｂ4を
り、ＭＰ記録の場合であれば、枝メトリック計算回路５
５は、各時刻ごとに、枝メトリックＢ1〜Ｂ4を
【００９２】
【数１４】 Ｂ1＝(０−Ｊ)2，Ｂ2＝(０.５−Ｊ)2，Ｂ3＝Ｂ4＝(１.０−Ｊ)2 …(14) に基づいて計算する。また、ＭＥ記録の場合であれば、
【００９３】
【数１５】 Ｂ1＝(１.０−Ｊ)2，Ｂ2＝(０.８３３−Ｊ)2， Ｂ3＝(０.６６７−Ｊ)2，Ｂ4＝(０.５−Ｊ)2 …(15) に基づいて計算する。これらの枝メトリックＢ1〜Ｂ4
は、同時に独立にＡＣＳ回路６２へ出力される。
は、同時に独立にＡＣＳ回路６２へ出力される。
【００９４】ＡＣＳ回路６２は、パスメトリックと呼ば
れる値Ｐ(１)〜Ｐ(３)を内部に保持し、これらパスメト
リックＰ(１)〜Ｐ(３)は、記録再生動作が行われる前
に、
れる値Ｐ(１)〜Ｐ(３)を内部に保持し、これらパスメト
リックＰ(１)〜Ｐ(３)は、記録再生動作が行われる前
に、
【００９５】
【数１６】 Ｐ(１)＝Ｐ(２)＝Ｐ(３)＝０ …(16) となるように初期設定される。そして記録再生動作時に
は、ＡＣＳ回路６２は、式(14)あるいは式(15)に基づい
て計算され入力した枝メトリックＢ1,Ｂ2,Ｂ3,Ｂ4に基
づき、各時刻において前の時刻までに得られているＰ
(１)〜Ｐ(３)と現時刻に得られたＢ1,Ｂ2,Ｂ3,Ｂ4か
ら、Ｐ(１)＋Ｂ3とＰ(３)＋Ｂ2との比較、Ｐ(１)＋Ｂ2
とＰ(３)＋Ｂ1との比較を行い、
は、ＡＣＳ回路６２は、式(14)あるいは式(15)に基づい
て計算され入力した枝メトリックＢ1,Ｂ2,Ｂ3,Ｂ4に基
づき、各時刻において前の時刻までに得られているＰ
(１)〜Ｐ(３)と現時刻に得られたＢ1,Ｂ2,Ｂ3,Ｂ4か
ら、Ｐ(１)＋Ｂ3とＰ(３)＋Ｂ2との比較、Ｐ(１)＋Ｂ2
とＰ(３)＋Ｂ1との比較を行い、
【００９６】
【数１７】 Ｐ(１)＋Ｂ3＜Ｐ(３)＋Ｂ2 ならば ｈ3＝０， Ｐ(１)＋Ｂ3≧Ｐ(３)＋Ｂ2 ならば ｈ3＝１， Ｐ(１)＋Ｂ2＜Ｐ(３)＋Ｂ1 ならば ｈ4＝０， Ｐ(１)＋Ｂ2≧Ｐ(３)＋Ｂ1 ならば ｈ4＝１ …(17) となるように制御信号ｈ3,ｈ4の値を決定してパスメモ
リ６３に出力し、さらに、
リ６３に出力し、さらに、
【００９７】
【数１８】 Ｐ(１)＝Ｐ(２)＋Ｂ4， Ｐ(２)＝ｍｉｎ｛Ｐ(１)＋Ｂ3，Ｐ(３)＋Ｂ2｝， Ｐ(３)＝ｍｉｎ｛Ｐ(１)＋Ｂ2，Ｐ(３)＋Ｂ1｝ …(18) にしたがって動作を行い、パスメトリックＰ(１)〜Ｐ
(３)を更新する。
(３)を更新する。
【００９８】前述の加算・比較の計算式(17),(18)にお
いて、ＭＰ記録の場合にはＬ3＝Ｌ4＝１.０なのでＢ3＝
Ｂ4となり、これら２個の枝メトリックＢ3,Ｂ4のいずれ
かは冗長だが、ＭＰ記録の場合にもあえて両方の枝メト
リックＢ3,Ｂ4を計算に用いている。またＭＰ記録用の
基準振幅が前述のＬ1＝０，Ｌ2＝０.５，Ｌ3＝１.０，
Ｌ4＝１.０の順序で設定されている場合には、ＭＥ記録
の基準振幅は前述の通りのＭ1＝１.０，Ｍ2＝０.８３
３，Ｍ3＝０.６６７，Ｍ4＝０.５と定める。これらの基
準振幅の基準振幅メモリ５６,５７への設定方法を採用
することによって、ＭＰ記録、ＭＥ記録どちらの記録が
行われていても、それらの再生信号を式(17),(18)に基
づいたＡＣＳ回路６２の動作で処理することが可能とな
る。従来はＭＰ記録、ＭＥ記録それぞれの記録方式に対
し別々の動作手順を設けていたので、本実施の形態の装
置を採用すれば、回路規模ばかりでなく動作手順に関し
ても、従来に比べ簡略化される。
いて、ＭＰ記録の場合にはＬ3＝Ｌ4＝１.０なのでＢ3＝
Ｂ4となり、これら２個の枝メトリックＢ3,Ｂ4のいずれ
かは冗長だが、ＭＰ記録の場合にもあえて両方の枝メト
リックＢ3,Ｂ4を計算に用いている。またＭＰ記録用の
基準振幅が前述のＬ1＝０，Ｌ2＝０.５，Ｌ3＝１.０，
Ｌ4＝１.０の順序で設定されている場合には、ＭＥ記録
の基準振幅は前述の通りのＭ1＝１.０，Ｍ2＝０.８３
３，Ｍ3＝０.６６７，Ｍ4＝０.５と定める。これらの基
準振幅の基準振幅メモリ５６,５７への設定方法を採用
することによって、ＭＰ記録、ＭＥ記録どちらの記録が
行われていても、それらの再生信号を式(17),(18)に基
づいたＡＣＳ回路６２の動作で処理することが可能とな
る。従来はＭＰ記録、ＭＥ記録それぞれの記録方式に対
し別々の動作手順を設けていたので、本実施の形態の装
置を採用すれば、回路規模ばかりでなく動作手順に関し
ても、従来に比べ簡略化される。
【００９９】図２９は、パスメモリ６３の構成の一例を
示す図である。このパスメモリ２９には、上述したよう
に、各時刻ごとに、パスメモリ制御信号入力端子６９を
介してＡＣＳ回路６２からパスメモリ制御信号ｈ３,ｈ
４が入力する。またこのパスメモリには、ｎ個の検出系
列切替器(１)〜(ｎ)６７と、各検出系列切替器６７間に
設けられた３個１組みの遅延素子６８からなる。各遅延
素子６８は、その入力を一単位時間だけ遅延させて出力
するものである。各検出系列切替器６７には、パスメモ
リ制御信号（検出系列切替器制御信号）ｈ3,ｈ4が供給
されている。そしてこのパスメモリでは、１個のビット
を処理する時刻ごとに、パスメモリ制御信号の値が(ｈ
3,ｈ4)＝(０,０)，(１,０)，(０,１),(１,１)それぞれ
の場合に対して、検出系列切替器(１)〜同(ｎ)６７の全
ての入力端子と出力端子との間の接続が図３０(A),(B),
(C),(D)に示したいずれかの形になる。次に、検出系列
切替器(１)〜同(ｎ−１)６７の出力端子に接続されてい
る遅延素子ＦＦ(１)〜ＦＦ(ｎ−１)６８の値の全てを右
向きに次の遅延素子へ検出系列切替器を経由してシフト
し、同時に入力端子Ｘ１〜Ｘ３それぞれからビタビ検出
器出力系列ディジットの候補であるＶ１＝０，Ｖ２＝
１，Ｖ３＝０を入力する。これにより一時刻分のビタビ
検出器出力Ｚがビタビ検出器出力端子１５から出力さ
れ、かつ入力ビットＶ１〜Ｖ３は検出系列切替器(１)と
その出力端子Ｙ１,Ｙ２,Ｙ３を経由して３個の遅延素子
ＦＦ１に入力される。以上の手順を各時刻において行う
ことにより、ビタビ検出器出力端子１５から、二元シン
ボル｛０,１｝からなるビタビ検出器出力系列Ｚが得ら
れる。検出系列切替器の数ｎは数十以上とすれば十分で
ある。
示す図である。このパスメモリ２９には、上述したよう
に、各時刻ごとに、パスメモリ制御信号入力端子６９を
介してＡＣＳ回路６２からパスメモリ制御信号ｈ３,ｈ
４が入力する。またこのパスメモリには、ｎ個の検出系
列切替器(１)〜(ｎ)６７と、各検出系列切替器６７間に
設けられた３個１組みの遅延素子６８からなる。各遅延
素子６８は、その入力を一単位時間だけ遅延させて出力
するものである。各検出系列切替器６７には、パスメモ
リ制御信号（検出系列切替器制御信号）ｈ3,ｈ4が供給
されている。そしてこのパスメモリでは、１個のビット
を処理する時刻ごとに、パスメモリ制御信号の値が(ｈ
3,ｈ4)＝(０,０)，(１,０)，(０,１),(１,１)それぞれ
の場合に対して、検出系列切替器(１)〜同(ｎ)６７の全
ての入力端子と出力端子との間の接続が図３０(A),(B),
(C),(D)に示したいずれかの形になる。次に、検出系列
切替器(１)〜同(ｎ−１)６７の出力端子に接続されてい
る遅延素子ＦＦ(１)〜ＦＦ(ｎ−１)６８の値の全てを右
向きに次の遅延素子へ検出系列切替器を経由してシフト
し、同時に入力端子Ｘ１〜Ｘ３それぞれからビタビ検出
器出力系列ディジットの候補であるＶ１＝０，Ｖ２＝
１，Ｖ３＝０を入力する。これにより一時刻分のビタビ
検出器出力Ｚがビタビ検出器出力端子１５から出力さ
れ、かつ入力ビットＶ１〜Ｖ３は検出系列切替器(１)と
その出力端子Ｙ１,Ｙ２,Ｙ３を経由して３個の遅延素子
ＦＦ１に入力される。以上の手順を各時刻において行う
ことにより、ビタビ検出器出力端子１５から、二元シン
ボル｛０,１｝からなるビタビ検出器出力系列Ｚが得ら
れる。検出系列切替器の数ｎは数十以上とすれば十分で
ある。
【０１００】
【発明の効果】以上説明したように本発明は、ＰＲ等化
器においてＭＰ記録、ＭＥ記録それぞれの記録信号用に
適するタップ係数を用意しそれらを切り替えてＰＲ等化
器に設定できるようにし、ビタビ検出器においてＭＰ記
録とＭＥ記録にそれぞれ異なる基準振幅を用意してそれ
らを切り替えて基準振幅として用いるようにし、さら
に、ＭＥ記録信号用に用いられる従来のトレリスの縮退
トレリスの構造がＭＰ記録信号用のトレリスの構造に一
致することを利用することにより、ＭＰ記録、ＭＥ記録
どちらの記録信号の再生時にも１個のパスメモリだけを
使用してビタビ検出を行えるようになって、ＭＰ記録に
よる記録媒体及びＭＥ記録による記録媒体の両方に関し
て、１個のＰＲ等化器及び１個のビタビ検出器からなる
再生信号処理回路だけによってＰＲＭＬ信号処理を施す
ことが可能になるという効果がある。すなわちＭＰ記録
用とＭＥ記録用の異なる２つの再生信号処理回路を用意
する必要がなくなる。また、ＭＰ記録の記録媒体及びＭ
Ｅ記録の記録媒体に関して、両方の記録媒体からの再生
信号に対してただ１種類の回路動作手順のみによって、
ＰＲＭＬ信号処理を施すことが可能となる。これは、Ｍ
Ｐ記録、ビタビ検出器内のＡＣＳ（加算・比較・選択）
回路における動作がＭＰ記録とＭＥ記録の基準振幅の相
違を考慮することなく行えるように、基準振幅メモリへ
の基準振幅の格納順序を決めたためである。
器においてＭＰ記録、ＭＥ記録それぞれの記録信号用に
適するタップ係数を用意しそれらを切り替えてＰＲ等化
器に設定できるようにし、ビタビ検出器においてＭＰ記
録とＭＥ記録にそれぞれ異なる基準振幅を用意してそれ
らを切り替えて基準振幅として用いるようにし、さら
に、ＭＥ記録信号用に用いられる従来のトレリスの縮退
トレリスの構造がＭＰ記録信号用のトレリスの構造に一
致することを利用することにより、ＭＰ記録、ＭＥ記録
どちらの記録信号の再生時にも１個のパスメモリだけを
使用してビタビ検出を行えるようになって、ＭＰ記録に
よる記録媒体及びＭＥ記録による記録媒体の両方に関し
て、１個のＰＲ等化器及び１個のビタビ検出器からなる
再生信号処理回路だけによってＰＲＭＬ信号処理を施す
ことが可能になるという効果がある。すなわちＭＰ記録
用とＭＥ記録用の異なる２つの再生信号処理回路を用意
する必要がなくなる。また、ＭＰ記録の記録媒体及びＭ
Ｅ記録の記録媒体に関して、両方の記録媒体からの再生
信号に対してただ１種類の回路動作手順のみによって、
ＰＲＭＬ信号処理を施すことが可能となる。これは、Ｍ
Ｐ記録、ビタビ検出器内のＡＣＳ（加算・比較・選択）
回路における動作がＭＰ記録とＭＥ記録の基準振幅の相
違を考慮することなく行えるように、基準振幅メモリへ
の基準振幅の格納順序を決めたためである。
【０１０１】また本発明では、記録信号処理回路内にＮ
ＲＺＩ回路と信号切替器とを設けることにより、ＭＰ記
録とＭＥ記録とを１個の記録信号処理回路によって行え
るようになるという効果がある。
ＲＺＩ回路と信号切替器とを設けることにより、ＭＰ記
録とＭＥ記録とを１個の記録信号処理回路によって行え
るようになるという効果がある。
【図１】最小符号反転間隔δが２の変調符号列をＭＰ
（マークポジション）記録しこれをＰＲ(１,２,１)等化
した信号に用いる従来のＰＲＭＬ信号処理装置の構成を
示すブロック図である。
（マークポジション）記録しこれをＰＲ(１,２,１)等化
した信号に用いる従来のＰＲＭＬ信号処理装置の構成を
示すブロック図である。
【図２】最小符号反転間隔δが２の変調符号を用いＭＰ
記録信号の再生時にＰＲ(１,２,１)等化を行った場合の
変調符号列、ＬＤドライバ出力、記録ピット、再生信
号、ＰＲ等化器出力信号、ビタビ検出器出力系列の時間
的関係を表すタイミングチャートである。
記録信号の再生時にＰＲ(１,２,１)等化を行った場合の
変調符号列、ＬＤドライバ出力、記録ピット、再生信
号、ＰＲ等化器出力信号、ビタビ検出器出力系列の時間
的関係を表すタイミングチャートである。
【図３】従来のＰＲ等化器の構成を示すブロック図であ
る。
る。
【図４】最小符号反転間隔δが２の変調符号列をＭＰ記
録しこれをＰＲ(１,２,１)等化した信号に用いる従来の
ビタビ検出器の構成を示すブロック図である。
録しこれをＰＲ(１,２,１)等化した信号に用いる従来の
ビタビ検出器の構成を示すブロック図である。
【図５】第１の構成例のビタビ検出器及び従来のＭＰ記
録・ＰＲ(１,２,１)等化用ビタビ検出器で使用されるパ
スメモリの構成を示すブロック図である。
録・ＰＲ(１,２,１)等化用ビタビ検出器で使用されるパ
スメモリの構成を示すブロック図である。
【図６】図５に示すパスメモリでのパスメモリ制御信号
の値と検出系列切替器での内部接続状況との関係を説明
する図である。
の値と検出系列切替器での内部接続状況との関係を説明
する図である。
【図７】最小符号反転間隔δが２の変調符号列をＭＰ記
録しこれをＰＲ(１,２,１)等化した信号に対して用いら
れるビタビ検出器のトレリスを説明する図である。
録しこれをＰＲ(１,２,１)等化した信号に対して用いら
れるビタビ検出器のトレリスを説明する図である。
【図８】最小符号反転間隔δが２の変調符号列をＭＥ
（マークエッジ）記録しこれをＰＲ(１,２,１)等化した
信号に用いる従来のＰＲＭＬ信号処理装置の構成を示す
ブロック図である。
（マークエッジ）記録しこれをＰＲ(１,２,１)等化した
信号に用いる従来のＰＲＭＬ信号処理装置の構成を示す
ブロック図である。
【図９】従来の装置において最小符号反転間隔δが２の
変調符号を用いＭＥ記録信号の再生時にＰＲ(１,２,１)
等化を行った場合の変調符号列、ＮＲＺＩ回路出力列、
ＬＤドライバ出力、記録ピット、再生信号、ＰＲ等化器
出力信号、ビタビ検出器出力系列の時間的関係を表すタ
イミングチャートである。
変調符号を用いＭＥ記録信号の再生時にＰＲ(１,２,１)
等化を行った場合の変調符号列、ＮＲＺＩ回路出力列、
ＬＤドライバ出力、記録ピット、再生信号、ＰＲ等化器
出力信号、ビタビ検出器出力系列の時間的関係を表すタ
イミングチャートである。
【図１０】最小符号反転間隔δが２の変調符号列をＭＥ
記録しこれをＰＲ(１,２,１)等化した信号に用いる従来
のビタビ検出器の構成を示すブロック図である。
記録しこれをＰＲ(１,２,１)等化した信号に用いる従来
のビタビ検出器の構成を示すブロック図である。
【図１１】図１０のビタビ検出器で使用されるパスメモ
リの構成を示すブロック図である。
リの構成を示すブロック図である。
【図１２】図１１に示すパスメモリでのパスメモリ制御
信号の値と検出系列切替器での内部接続状況との関係を
説明する図である。
信号の値と検出系列切替器での内部接続状況との関係を
説明する図である。
【図１３】最小符号反転間隔δが２の変調符号列をＭＥ
記録しこれをＰＲ(１,２,１)等化した信号に対して用い
られるビタビ検出器のトレリスを説明する図である。
記録しこれをＰＲ(１,２,１)等化した信号に対して用い
られるビタビ検出器のトレリスを説明する図である。
【図１４】最小符号反転間隔δが２の変調符号列をＭＥ
記録しこれをＰＲ(１,２,２,１)等化した信号に対して
用いられる従来のビタビ検出器でのトレリスを説明する
図である。
記録しこれをＰＲ(１,２,２,１)等化した信号に対して
用いられる従来のビタビ検出器でのトレリスを説明する
図である。
【図１５】最小符号反転間隔δが２の変調符号列をＭＥ
記録しこれをＰＲ(１,２,２,１)等化した信号に対して
用いられるビタビ検出器において採用される縮退トレリ
スを説明する図である。
記録しこれをＰＲ(１,２,２,１)等化した信号に対して
用いられるビタビ検出器において採用される縮退トレリ
スを説明する図である。
【図１６】図１５に示した縮退トレリスでの最小自由距
離を説明する図である。
離を説明する図である。
【図１７】図１４に示した従来のトレリスでの最小自由
距離の説明する図である。
距離の説明する図である。
【図１８】図１５に示した縮退トレリスを用いた場合
と、図１４の従来のトレリスを用いた場合のビット誤り
率特性を示すグラフである。
と、図１４の従来のトレリスを用いた場合のビット誤り
率特性を示すグラフである。
【図１９】最小符号反転間隔δが１の変調符号列をＭＥ
記録しこれをＰＲ(１,２,２,１)等化した信号に用いる
従来のビタビ検出器のトレリスを説明する図である。
記録しこれをＰＲ(１,２,２,１)等化した信号に用いる
従来のビタビ検出器のトレリスを説明する図である。
【図２０】最小符号反転間隔δが１の変調符号列をＭＥ
記録しこれをＰＲ(１,２,２,１）等化した信号に対して
用いられるビタビ検出器で採用される縮退トレリスを説
明する図である。
記録しこれをＰＲ(１,２,２,１）等化した信号に対して
用いられるビタビ検出器で採用される縮退トレリスを説
明する図である。
【図２１】最小符号反転間隔δが１の変調符号列をＭＰ
記録しこれをＰＲ(１,２,１)等化した信号に対して用い
られるビタビ検出器でのトレリスを説明する図である。
記録しこれをＰＲ(１,２,１)等化した信号に対して用い
られるビタビ検出器でのトレリスを説明する図である。
【図２２】本発明の実施の一形態の信号処理装置の構成
を示すブロック図である。
を示すブロック図である。
【図２３】図２２に示した信号処理装置において、最小
符号反転間隔δが２の変調符号を用いＭＥ記録信号の再
生時にＰＲ(１,２,２,１)等化を行った場合の変調符号
列、ＮＲＺＩ回路出力列、ＬＤドライバ出力、記録ピッ
ト、再生信号、ＰＲ等化器出力信号、折り返し値計算回
路出力信号、ビタビ検出器出力系列の時間的関係を表す
タイミングチャートである。
符号反転間隔δが２の変調符号を用いＭＥ記録信号の再
生時にＰＲ(１,２,２,１)等化を行った場合の変調符号
列、ＮＲＺＩ回路出力列、ＬＤドライバ出力、記録ピッ
ト、再生信号、ＰＲ等化器出力信号、折り返し値計算回
路出力信号、ビタビ検出器出力系列の時間的関係を表す
タイミングチャートである。
【図２４】図２２の信号処理装置に用いられるパーシャ
ルレスポンス（ＰＲ）等化器の構成を示すブロック図で
ある。
ルレスポンス（ＰＲ）等化器の構成を示すブロック図で
ある。
【図２５】(a)は図２２の信号処理装置の折り返し値計
算回路の構成の一例を示すブロック図、(b)は折り返し
値計算回路の別の構成例を示す回路図、(c)は折り返し
値計算回路の入力信号と出力信号との関係を示すグラフ
である。
算回路の構成の一例を示すブロック図、(b)は折り返し
値計算回路の別の構成例を示す回路図、(c)は折り返し
値計算回路の入力信号と出力信号との関係を示すグラフ
である。
【図２６】図２２の信号処理装置で使用されるビタビ検
出器の第１の構成例を示すブロック図である。
出器の第１の構成例を示すブロック図である。
【図２７】ＭＰ記録時、ＭＥ記録時のそれぞれにおける
各信号切替器の切替動作を示すフローチャートである。
各信号切替器の切替動作を示すフローチャートである。
【図２８】図２２の信号処理装置で使用されるビタビ検
出器の第２の構成例を示すブロック図である。
出器の第２の構成例を示すブロック図である。
【図２９】第２の構成例のビタビ検出器で使用されるパ
スメモリの構成を示すブロック図である。
スメモリの構成を示すブロック図である。
【図３０】図２９に示すパスメモリでのパスメモリ制御
信号の値と検出系列切替器での内部接続状況との関係を
説明する図である。
信号の値と検出系列切替器での内部接続状況との関係を
説明する図である。
1,141,151 変調符号入力端子 2,10,60 信号切替器 3,11,27,43,58 ＭＰ（マークポジション）用端子 4,12,28,44,59 ＭＥ（マークエッジ）用端子 5 排他的論理和計算回路 6,31,65,68,192 遅延素子 7 ＮＲＺＩ回路 8,200 ヘッド／媒体部 9,142,152 ＰＲ（パーシャルレスポンス）等化器 13 折り返し値計算回路 14,143,153 ビタビ検出器 15,144,154,194 ビタビ検出器出力端子 16,18 信号切替器制御線 17 タップ係数切替器制御線 19 基準振幅切替器制御線 20 制御回路 21 記録信号処理部 22,201,202 再生信号処理部 25 ＭＰ用タップ係数メモリ 26 ＭＥ用タップ係数メモリ 29 タップ係数切替器 30 タップ係数伝送線 32 乗算器 33,40 加算器 34,161 ＰＲ等化器入力端子 35,162 ＰＲ等化器出力端子 36 信号比較器 37 信号選択器 38,76 折り返し値計算回路入力端子 39,79 折り返し値計算回路出力端子 41,56 ＭＰ用基準振幅メモリ 42,57 ＭＥ用基準振幅メモリ 45 基準振幅切替器 46,61 基準振幅伝送線 48 減算器 49 二乗演算器 50,171,181 ビタビ検出器入力端子 51,55,174,184 枝メトリック計算回路 52,62,172,182 ＡＣＳ回路 53,63,173,183 パスメモリ 54 基準振幅選択部 64,191 検出系列切替器 66,69,193 パスメモリ制御信号入力端子 67 検出系列切替器 71〜74 ステップ 77 差動増幅器 78 整流器 81〜90,101〜108,121〜125,131〜140 （トレリス
の）枝 91〜94,126〜130 （縮退トレリスの）枝 145,155 再生信号処理部出力端子
の）枝 91〜94,126〜130 （縮退トレリスの）枝 145,155 再生信号処理部出力端子
Claims (3)
- 【請求項１】 記録媒体からの再生信号に対してＰＲＭ
Ｌ信号処理を行う信号処理装置において、 前記再生信号が入力しかつ等化器伝達特性を外部から設
定できる等化器と、 ＭＰ（マークポジション）記録とＭＥ（マークエッジ）
記録のそれぞれごとの前記等化器伝達特性を記憶する伝
達特性記憶手段と、 前記記録媒体への記録形式がＭＰ記録かＭＥ記録かに応
じて前記伝達特性記憶手段から前記等化器伝達特性を選
択して前記等化器に設定する第１の選択手段と、 所定のレベルを基準として入力信号を折り返すことによ
り、前記所定のレベルと前記入力信号との差の絶対値に
応じた折り返し値計算回路出力信号を出力する折り返し
値計算回路と、 パスメモリを有するとともに基準振幅を外部から設定で
きるビタビ検出器と、 ＭＰ記録とＭＥ記録のそれぞれごとの前記基準振幅を記
憶する基準振幅記憶手段と、 前記記録媒体への記録形式がＭＰ記録かＭＥ記録かに応
じて前記基準振幅記憶手段から前記基準振幅を選択して
前記ビタビ検出器に設定する第２の選択手段と、 前記記録媒体への記録形式がＭＰ記録の場合には前記等
化器の出力を前記ビタビ検出器に入力し、前記記録媒体
への記録形式がＭＥ記録の場合には前記等化器の出力を
前記折り返し値計算回路を経由させて前記ビタビ検出器
に入力する第３の選択手段とを有し、 前記パスメモリがＭＰ記録信号用のトレリスの構造に基
づいて構成され、ＭＰ記録信号及びＭＥ記録信号のいず
れの記録信号の再生時にも前記パスメモリを使用するこ
とを特徴とする信号処理装置。 - 【請求項２】 前記記録媒体上に形成すべき記録マーク
列に対応する信号を変調符号列に応じて生成する記録信
号処理部をさらに有し、 前記記録信号処理部に、入力信号に対してＮＲＺＩ変換
を行うＮＲＺＩ回路と、前記記録媒体にＭＰ記録を行う
場合には変調符号列をそのまま前記記録マーク列に対応
する信号とし、前記記録媒体にＭＥ記録を行う場合には
変調符号列を前記ＮＲＺＩ回路に入力して得た信号を前
記記録マーク列に対応する信号とする第４の選択手段と
が設けられている、請求項１に記載の信号処理装置。 - 【請求項３】 ＭＰ記録の再生信号に対する前記等化器
伝達特性がＰＲ(１,２,１)で表わされ、ＭＥ記録の再生
信号に対する前記等化器伝達特性がＰＲ(１,２,２,１)
で表わされる、請求項１または２に記載の信号処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8098344A JP2853650B2 (ja) | 1996-04-19 | 1996-04-19 | 信号処理装置 |
| US08/844,660 US5781590A (en) | 1996-04-19 | 1997-04-21 | Partial response maximum likelihood (PRML) signal processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8098344A JP2853650B2 (ja) | 1996-04-19 | 1996-04-19 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09288865A true JPH09288865A (ja) | 1997-11-04 |
| JP2853650B2 JP2853650B2 (ja) | 1999-02-03 |
Family
ID=14217295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8098344A Expired - Lifetime JP2853650B2 (ja) | 1996-04-19 | 1996-04-19 | 信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5781590A (ja) |
| JP (1) | JP2853650B2 (ja) |
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| JPH10173536A (ja) * | 1996-12-10 | 1998-06-26 | Sony Corp | 符号化方法および符号化装置、復号化方法および復号化装置、並びに記録媒体 |
| JPH10289539A (ja) * | 1997-04-11 | 1998-10-27 | Sony Corp | 情報再生装置および再生方法 |
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| US6438180B1 (en) | 1997-05-09 | 2002-08-20 | Carnegie Mellon University | Soft and hard sequence detection in ISI memory channels |
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| US6157604A (en) * | 1998-05-18 | 2000-12-05 | Cirrus Logic, Inc. | Sampled amplitude read channel employing a baud rate estimator for digital timing recovery in an optical disk storage device |
| JP2999759B1 (ja) * | 1998-10-13 | 2000-01-17 | 松下電器産業株式会社 | デジタル再生信号処理装置 |
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| RU2008149100A (ru) * | 2006-05-15 | 2010-06-20 | Конинклейке Филипс Электроникс Н.В. (Nl) | Устройство чтения оптического диска и соответствующий способ |
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- 1996-04-19 JP JP8098344A patent/JP2853650B2/ja not_active Expired - Lifetime
-
1997
- 1997-04-21 US US08/844,660 patent/US5781590A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| US5781590A (en) | 1998-07-14 |
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