JPH09288870A - データ復号装置及びその方法並びにデータ再生装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、データ復号装置及びその方法並びに
データ再生装置において、復号用のメモリ容量を削減す
るとともに、読み出し目的とするデータへ迅速にアクセ
スする。 【解決手段】記録媒体（２）に記録された符号化データ
（Ｓ２）を復号するデータ復号装置（５０）及びその方
法において、記録媒体（２）より読み出された符号化デ
ータ（Ｓ２）を復号用メモリ（５１）に記憶して、符号
化データ（Ｓ２）を復号する途中において生成される復
号データより、読み出し対象となるデータのデータ情報
を検出し、該データ情報をデータ情報格納手段に格納す
るとともに、データ情報に基づいて復号データ（Ｓ１
０）の出力を制御するようにしたことにより、符号化デ
ータ（Ｓ２）の復号とは独立して該データ情報に基づい
て復号データ（Ｓ１０）の出力を制御する。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術（図５３〜図５７） 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態（図１〜図５２） （１）第１実施例（図１〜図２０） （１−１）データ再生装置の全体構成（図１） （１−２）ＥＣＣ回路及びＥＣＣ復号（図２〜図９） （１−３）セクタ検出（図１０〜図２０） （２）第２実施例 （２−１）記録データフオーマツト（図２１〜図２４） （２−２）データ再生装置及びＥＣＣ復号（図１、図２
５〜図５２） （２−３）第２実施例の動作及び効果（図４３〜図４
５） （３）他の実施例 発明の効果

【０００２】

【発明の属する技術分野】本発明はデータ復号装置及び
その方法並びにデータ再生装置に関し、例えば、デイジ
タル化されてデイスクに記録されている動画像を再生す
るものに用いて好適なものである。

【０００３】

【従来の技術】従来、例えばMPEG（Moving Pictures Ex
pert Group）規格による動画像がデイジタル化されて可
変レートで記録されたデイスクがある。ここで用いられ
ているMPEGは、画像データに対してフレーム内符号画像
であるＩピクチヤ（Intra-Picture)、フレーム間順方向
予測符号化画像であるＰピクチヤ（Predictive-Pictur
e) 、双方向予測符号化画像であるＢピクチヤ(Bidirect
ionally predictive-Picture)の３つのタイプを規定
し、これら３つの画像により画面群構造 GOP(Group Of
Pictures）を形成するものである。また音声データに対
しても同様にMPEG規格を適用しているが、音声データに
ついてはMPEG以外でも例えば、ATRAC(Aditive TRansfor
m Acoustic Coding)によりデイジタル化及び圧縮符号化
している。因みにATRAC は商標である。

【０００４】図５３にデイスクに可変レートで記録され
ているデータを再生するデータ復号装置１を示す。デー
タ復号装置１は、光デイスク２に記録されたデータをピ
ツクアツプ３によつてレーザ光を照射し、その反射光か
ら再生する。ピツクアツプ３が出力する再生信号Ｓ１
は、システムコントローラ４によつて制御される復号回
路系５の復調回路６に入力され、復調される。復調回路
６により復調されたデータは、セクタ検出回路７を介し
てＥＣＣ(Error Correction Code) 回路８に入力され、
エラー検出及び誤り訂正が実行される。

【０００５】ここでセクタ検出回路７において、光デイ
スク２のセクタに割り当てられたアドレスであるセクタ
番号が正常に検出されなかつた場合、トラツクジヤンプ
判定回路９にセクタ番号異常信号が出力される。ＥＣＣ
回路８は、訂正不能のデータが生じた場合、トラツクジ
ヤンプ判定回路９にエラー発生信号を出力する。エラー
訂正されたデータは、ＥＣＣ回路８からリングバツフア
メモリ１０に送出されて記録される。

【０００６】このときリングバツフア制御回路１１は、
セクタ検出回路７の出力から各セクタ毎のアドレスを読
み取り、そのアドレスに対応するリングバツフアメモリ
１０上の書き込みアドレス（以下、ライトポインタＷＰ
という）を指定する。また、システムコントローラ４に
よつて制御されるリングバツフア制御回路１１は、後段
の多重化データ分離回路１３からのコードリクエスト信
号Ｒ１０に基づき、リングバツフアメモリ１０に書き込
まれたデータの読み出しアドレス（以下、リードポイン
タＲＰという）を指定し、その読み出しポインタＲＰか
らデータを読み出して多重化データ分離回路１３に供給
する。

【０００７】ここで多重化データ分離回路１３のヘツダ
分離回路１４は、リングバツフアメモリ１０から供給さ
れたデータからパツクヘツダ及びパケツトヘツダを分離
して分離回路制御回路１５に供給する。分離回路制御回
路１５は、ヘツダー分離回路１１から供給されたパケツ
トヘツダのストリームID（Stream IDentifier)情報に従
い、スイツチング回路１６の入力端子Ｇと出力端子（被
切換端子）Ｈ１、Ｈ２を順次サイクリツクに切り換え接
続することによつて、時分割多重されたデータを正しく
分離して対応するコードバツフアに供給する。

【０００８】ここでビデオコードバツフア１７は内部の
コードバツフアの残量により、多重化データ分離回路１
３に対してコードリクエストＲ１を発生する。そして受
け取つたデータを記憶する。また、ビデオデコーダ１８
からのコードリクエストＲ１を受付け、内部のデータを
出力する。ビデオデコーダ１８は供給されたデータから
ビデオ信号を再生し、出力端子ＯＵＴ１から出力する。

【０００９】オーデイオコードバツフア１９は内部のコ
ードバツフアの残量により、多重化データ分離回路１３
に対してコードリクエストＲ２を発生する。そして受け
取つたデータを記憶する。また、オーデイオデコーダ２
０からのコードリクエストＲ２を受付け、内部のデータ
を出力する。オーデイオデコーダ２０は供給されたデー
タからオーデイオ信号を再生し、出力端子ＯＵＴ２から
出力する。

【００１０】このように、ビデオデコーダ１８はビデオ
コードバツフア１７にデータを要求し、ビデオコードバ
ツフア１７は多重化データ分離回路１３に要求を出し、
多重化データ分離回路１３はリングバツフア制御回路１
１に対して要求を出す。この時にはデータがリングバツ
フアメモリ１０から、今度は要求とは逆向きに流れてい
く。

【００１１】ここで復調回路系５におけるデータ復号に
ついて説明する。先ず、デイスク２から読み出された再
生信号Ｓ１は、復調回路６にてＲＦ処理によつて２値化
信号に変換され、この信号Ｓ１のマーク長の計測結果に
基づいてラフサーボがかけられる。ここでセクタ検出回
路７は、システムコントローラ４のインターフエイスと
してEFM+でシンクヘツダを検出すると、PLL(Phase Lock
ed Loop)サーボがかけられる。その後、シンクヘツダが
数回連続して検出されると、EFM+復調後のデータＳ２が
インタリーブを解かれる（以下、デインターリーブとい
う）。

【００１２】図５４に示すように、ＥＣＣ回路８に送出
されたEFM+復調データＳ２は先ず、ＲＡＭ２４に一旦格
納された後、ＥＣＣデコーダ２５、２７、２９におい
て、Ｃ１／Ｃ２畳み込み・リードソロモン符号(CIRC Pl
us) による３系列Ｃ１１（Ｃ１系列１回目）、Ｃ２及び
Ｃ１２（Ｃ１系列２回目）についてECC の復号を実行す
る。

【００１３】ＥＣＣ回路８におけるECC 復号は、例えば
図５５に示すように、00、01、〜A8、A9の順にEFM+復調
後のデータＳ２をＲＡＭ２４へ書き込み、(EFM Write)
、ＲＡＭ２４へのEFM+復調後のデータが２フレーム格
納されたところで、フレーム１の00′、02′、〜A8′、
01、03、〜A9の順にＥＣＣデコーダ２５へデータを転送
することでデインタリーブされたＣ１系列データのECC
復号を実行する。ここでエラー訂正は、ＥＣＣデコーダ
２５からエラーの位置と訂正パターンを読み出すととも
に、ＲＡＭ２４からエラーのあるデータを読み出し（Ｃ
１ read）、訂正パターンとの排他的論理和をとつて、
図５６に示すように、再びＲＡＭ２６に書き戻すことで
実行する（Ｃ１ Write）。ここでＥＣＣデコーダ２５に
よつてＣ１系列のECC 復号がＣ２符号系列長だけ実行さ
れる。

【００１４】Ｃ１系列のECC 復号がＣ２符号系列長だけ
実行されると、Ｃ２系列のECC 復号の実行が可能とな
る。次にＲＡＭ２６上のデータが00′、01′、02′、0
3′、〜A9′の順に読み出され（Ｃ２ read ）、ＥＣＣ
デコーダ２７でＣ２系列のECC 復号が実行される。ここ
で各フレームに対する訂正不能フラグはデータに同期さ
せて後段のＥＣＣデコーダへ転送することでイレージヤ
訂正を行なうことができる。Ｃ２系列のイレージヤ訂正
については、Ｃ１の訂正不能フラグを使用する。エラー
訂正動作は、Ｃ１の場合と同様である。図５７に示すよ
うに、Ｃ２系列のECC 復号結果がＲＡＭ２８に書き込ま
れ（Ｃ２ Write）、Ｃ２系列のECC 復号がＣ１符号系列
長だけ実行されるとＣ１２系列のECC 復号が実行可能と
なり、ＥＣＣデコーダ２９によつて00′、01、02、03、
〜A9の順に読み出される（Ｃ１２ read ）Ｃ１２系列の
ECC 復号が実行される。

【００１５】ここでＣ１２系列のイレージヤ訂正につい
ては、Ｃ２の訂正不能フラグを使用する。そして、Ｃ１
２のエラー訂正が終了すると、図５８に示すようにＲＡ
Ｍ３０に00、01、02、03、〜A9の順にＣ１２系列のECC
復号結果が書き込まれる。こうしてＲＡＭ３０には、EC
C の各系列Ｃ１１、Ｃ２及びＣ１２の復号データが格納
されていて、00、01、02、03、〜A9の順に読み出され(O
UT read)、デスクランブル処理されて、リングバツフア
メモリ１０にデータ送出され、これにより必要なセクタ
データが書き込まれる。

【００１６】ここで読み出しを求める出力データが属す
る目的セクタは、ECC 復号に用いるメモリとは別のメモ
リに格納した再生データからセクタアドレスを抜き出す
ことによつて検出される。すなわちセクタアドレスを検
出するために前段のインターリーブを解くためのメモリ
（ＲＡＭ２４）と、ECC 復号用のメモリ（ＲＡＭ２６、
２８及び３０）をセクタアドレス単位にセクタアドレス
が先頭に来るように割り当てている。このようにしてメ
モリ上に読み出された再生データよりセクタアドレスが
検出され、システムコントローラ４による光デイスク２
へのアクセスの際の位置情報として用いられる。

【００１７】実際、ＥＣＣ回路８においてECC 復号され
たECC 復号データＳ１０は、検出されたセクタアドレス
とシステムコントローラ４によつて設定した目的セクタ
アドレスとをリングバツフア制御回路１１で比較判定し
て、そのアドレスが一致していればECC 復号データをリ
ングバツフアメモリ１０に書き込む。

【００１８】このECC 復号方法では、デイスクアクセス
で目的セクタに対してＥＣＣのインタリーブ分を見込ん
で、数セクタ前のセクタを検出した後、EFM+復調された
再生データをセクタの先頭にECC 復号用メモリの開始フ
レームを対応させて書き込み、ECC 復号を実行してリン
グバツフアメモリ１０に復号データを書き込んでいる。

【００１９】

【発明が解決しようとする課題】ここでインターリーブ
された符号化データを復号する場合、システムコントロ
ーラ４によるデイスクアクセスのためのセクタアドレス
認識と、そのセクタのデータが、ECC 復号後に出力され
るセクタアドレスとの間にECC 復号に要する時間分のず
れが生じる。このずれのために、デイスクアクセスのと
きにセクタアドレスを認識した時点では該セクタのECC
復号は未だ実行されていないので、ECC 復号データＳ１
０が必ずリングバツフアメモリ１０に書き込まれるもの
かどうかを判別することができないという問題があつ
た。

【００２０】またインタリーブがかかつている符号化デ
ータを復号する場合、目的セクタを検出するためのメモ
リと、ECC 復号に必要なメモリ等の記憶媒体とがそれぞ
れ別々に必要となるためメモリ容量が比較的大きくなる
という問題があつた。またセクタを認識するために、デ
インターリーブされたデータを任意のセクタ単位でまず
復号用メモリのＲＡＭ２４に書き込むが、この際光デイ
スク２より読み出された再生データをメモリの先頭から
セクタの先頭を対応させて記憶させるため、メモリの容
量はセクタのＮ倍分用意する必要がある。

【００２１】さらにリングバツフアメモリ１０へ書き込
む段階では、復号データの先頭が必ずしもセクタの先頭
とは限らないのでECC 復号用のメモリ（ＲＡＭ３０）に
記憶したECC 復号データＳ１０の中から再び、目的セク
タを検出する必要がある。このためにデイスクアクセス
の際のセクタアドレスを認識する回路とは別に目的のセ
クタアドレスのデータであるかを認識するための別の回
路を設けなければならず回路構成が複雑になるという問
題があつた。本発明は以上の点を考慮してなされたもの
で、ECC 復号用のメモリ容量を削減するとともに、目的
セクタへのアクセスを迅速になし得るデータ復号装置及
びその方法並びにデータ再生装置を提案しようとするも
のである。

【００２２】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、記録媒体に記録された符号化デー
タを復号するデータ復号装置において、符号化データ及
び該符号化データより復号された復号データを記憶する
復号用メモリと、符号化データを復号する途中において
生成される復号データより、読み出し対象となるデータ
のデータ情報を検出するデータ情報検出回路と、データ
情報を格納するデータ情報格納手段と、データ情報に基
づいて復号データの出力を制御するデータ出力制御回路
とを備える。

【００２３】さらに本発明においては、記録媒体に記録
された符号化データを復号するデータ復号方法におい
て、記録媒体より読み出された上記符号化データを復号
用メモリに記憶して、上記符号化データを復号する途中
において生成される復号データより、読み出し対象とな
るデータのデータ情報を検出し、データ情報を格納する
とともに、該データ情報に基づいて復号データの出力を
制御するようにした。

【００２４】これにより記録媒体に記録された符号化デ
ータを復号する途中において、読み出し対象となるデー
タのデータ情報を検出して、データ情報格納手段に格納
しておくことにより、符号化データの復号とは独立して
該データ情報に基づいて復号データの出力を制御するこ
とができる。

【００２５】さらに本発明においては、記録媒体に記録
された符号化データでなる画像信号及び又は音声信号を
読み出して再生するデータ再生装置において、符号化デ
ータ及び該符号化データより復号された復号データを記
憶する復号用メモリと、符号化データを復号する途中に
おいて生成される復号データより、読み出し対象となる
データのデータ情報を検出するデータ情報検出回路と、
データ情報を格納するデータ情報格納手段と、データ情
報に基づいて復号データの出力を制御するデータ出力制
御回路とを有するデータ復号装置を設ける。

【００２６】これにより記録媒体に記録された符号化デ
ータを復号する途中において、読み出し対象となるデー
タのデータ情報を検出して、データ情報格納手段に格納
しておくことにより、符号化データの復号とは独立して
該データ情報に基づいて復号データの出力を制御するこ
とができ、復号データの再生が迅速になし得る。

【００２７】

【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。

【００２８】（１）第１実施例 （１−１）データ再生装置の全体構成 図５２との対応部分に同一符号を付した図１において４
０は、本発明によるデータ復号装置を用いたデータ再生
装置の全体構成を示す。データ再生装置４０は、光デイ
スク２に可変レートで記録されている画像データ及び音
声データを光デイスク２に対してレーザ光を照射し、そ
の反射光から記録されているデータを読み出して再生す
る。ピツクアツプ３で再生された再生信号Ｓ１は、シス
テムコントローラ４によつて制御される復調／復号回路
系３５の復調回路６に送られる。復調回路６は、再生信
号Ｓ１を復調してセクタ検出回路７に出力する。

【００２９】セクタ検出回路７は、供給されたデータか
ら各セクタ毎に記録されているアドレスを検出し、リン
グバツフア制御回路１１に出力すると共に、後段のＥＣ
Ｃ回路５０にセクタ同期をとつた状態でデータを出力す
る。システムコントローラ４によつて制御されるリング
バツフア制御回路１１は、リングバツフアメモリ１０に
対する書き込みと読み出しを制御すると共に、多重化デ
ータ分離回路１３より出力されるデータを要求するコー
ドリクエスト信号Ｒ１０を監視する。ここでセクタ検出
回路７は、アドレスを検出することができなかつたり、
検出したアドレスが連続していなかつた場合、リングバ
ツフア制御回路１１を介してセクタ番号異常信号をトラ
ツクジヤンプ判定回路９に出力する。

【００３０】ＥＣＣ回路５０は、セクタ検出回路７より
供給されるデータの誤りを検出し、データに付加されて
いる冗長ビツトを用いて誤り訂正を実行して、FIFO(Fir
st In First Out)機能をもつトラツクジヤンプ用のリン
グバツフアメモリ１０に出力する。リングバツフアメモ
リ１０のデータは、多重化データ分離回路１３に供給さ
れる。このときＥＣＣ回路５０はセクタヘツダデータを
検出してセクタ検出回路７を通じてシステムコントロー
ラ４に送出される。ここでＥＣＣ回路５０は、データの
誤りを訂正することができなかつた場合、エラー発生信
号をシステムコントローラ４に出力する。

【００３１】トラツクジヤンプ判定回路９は、リングバ
ツフア制御回路１１の出力をモニタし、トラツクジヤン
プが必要なときトラツクジヤンプ信号ＪＰ１をトラツキ
ングサーボ回路２２に出力し、ピツクアツプ３の光デイ
スク２に対する再生位置をトラツクジヤンプさせるよう
になつている。ここでシステムコントローラ４は、セク
タ検出回路７からのセクタ番号異常信号、またはＥＣＣ
回路５０からのエラー発生信号を検出すると、トラツク
ジヤンプ判定回路９よりトラツクジヤンプ信号をトラツ
キングサーボ回路２２に出力してピツクアツプ３の再生
位置をトラツクジヤンプさせるようになされている。

【００３２】多重化データ分離回路１３へのヘツダ分離
回路１４は、リングバツフアメモリ１０から供給された
データからパツクヘツダ及びパケツトヘツダを分離して
分離回路制御回路１５に供給するとともに、時分割多重
されたデータをスイツチング回路１６の入力端子Ｇに供
給する。スイツチング回路１６の出力端子（被切換端
子）Ｈ１、Ｈ２はそれぞれビデオコードバツフア１７、
オーデイオコードバツフア１９の入力端子に接続されて
いる。ここでスイツチング回路１６によつて出力端子が
Ｈ１に切り換えられると、ビデオコード出力はビデオコ
ードバツフア１７を通じてビデオデコーダ１８に送出さ
れ、出力端子ＯＵＴ１より出力される。またスイツチン
グ回路１６によつて出力端子がＨ２に切り換えられる
と、オーデイオコード出力はオーデイオコードバツフア
１９を通じてオーデイオデコーダ２０に送出され、出力
端子ＯＵＴ２より出力される。

【００３３】また、ビデオデコーダ１８が発生するコー
ドリクエスト信号Ｒ１はビデオコードバツフア１７に入
力された後、多重化データ分離回路１３に入力されてい
る。同様にオーデイオデコーダ２０が発生するコードリ
クエスト信号Ｒ２はオーデイオコードバツフア１９に入
力された後、多重化データ分離回路１３に入力されてい
る。

【００３４】ところで、例えば単純な画面に関するデー
タ処理が続き、ビデオデコーダ１８の単位時間当たりの
データ消費量が少なくなると、リングバツフアメモリ１
０からの読み出しも少なくなる。この場合、リングバツ
フアメモリ１０の記憶データ量が多くなり、オーバーフ
ローするおそれがある。このため、トラツクジヤンプ判
定回路９は、ライトポインタＷＰおよびリードポインタ
ＲＰによりリングバツフアメモリ１０が現在記憶してい
るデータ量を算出し、そのデータがあらかじめ設定され
た所定の基準値を越えた場合、リングバツフアメモリ１
０がオーバーフローするおそれがあると判断して、トラ
ツキングサーボ回路２２にトラツクジヤンプ指令を出力
する。

【００３５】また、トラツクジヤンプ判定回路９は、セ
クタ検出回路７からのセクタ番号異常信号またはＥＣＣ
回路５０からのエラー発生信号を検出した場合、ライト
ポインタＷＰとリードポインタＲＰからリングバツフア
メモリ１０内に残存しているデータ量を求めると共に、
現在のトラツク位置から、光デイスク２が１回転する間
に（光デイスク２の１回転待ちの間に）、リングバツフ
アメモリ１０から多重化データ分離回路１３の読み出し
を保証するのに必要なデータ量を求める。ここでリング
バツフアメモリ１０の残存データ量が大きい場合、リン
グバツフアメモリ１０から最高の転送レートでデータが
読み出されてもリングバツフアメモリ１０にはアンダー
フローが生じない。このため、トラツクジヤンプ判定回
路９はエラー発生位置をピツクアツプ３で再度再生する
ことによりエラー回復が可能であると判断して、トラツ
キングサーボ回路２２にトラツクジヤンプ指令を出力す
る。

【００３６】（１−２）ＥＣＣ回路及びＥＣＣ復号 図２に示すＥＣＣ回路５０は、Ｃ１／Ｃ２畳み込み・リ
ードソロモン符号(CIRC Plus) によるECC を復号する。
ＥＣＣ回路５０は、リングバツフアメモリでなるＲＡＭ
(Random access Memory)５１と、EFM+復調されたデータ
に対して誤り訂正を実行してECC 復号するＥＣＣデコー
ダ５２と、エラー訂正不能フラグ、エラー訂正パターン
及びエラー位置を格納するためのエラーレジスタ５３と
によつて形成される。

【００３７】図２及び図３に示すようにＥＣＣ復号は、
デイスク２から読み出された再生信号Ｓ１をＲＦ処理回
路４２にてＲＦ処理及び２値化処理した後、復調回路４
４でEFM+の同期パターンを検出する。ここでEFM+の同期
パターンが検出されると、ＣＬＶ制御回路４６によつて
先ずラフサーボがかけられる。続いて復調回路４４でEF
M+のシンクパターンが検出されると、PLL(Phase Locked
Loop)サーボがかけられる。その後、シンクパターンが
数回連続して検出されると、EFM+復調後のデータＳ２が
ＲＭＩＦ(Random Access Memory InterFace)４８を通じ
てＥＣＣ回路５０のＲＡＭ５１にフレーム単位で書き込
まれる。そしてＯＣＴＬ（出力制御回路）５６を通じて
リングバツフアメモリ１０に出力される。

【００３８】ＥＣＣ回路５０では、ＲＭＩＦ４８を通じ
てＲＡＭ５１への書き込みアドレスを生成する。ここで
ＲＡＭ５１から読み出されるデータはＲＭＩＦ４８を通
じてＥＣＣ制御部５４及びＥＣＣ復号部５５に転送され
る。ここでエラーが検出され、そのエラーが訂正可能で
あつた場合、エラー位置とエラーの訂正パターンがＥＣ
Ｃ復号部５５からＥＣＣ制御部５４に出力される。この
場合、エラー位置とエラーの訂正パターンは、ＲＡＭ５
１の各フレーム毎に出力され、エラーレジスタ５３（図
２）に格納される。エラー訂正は、エラーレジスタ５３
からエラー位置と訂正パターンとを読み出し、ＲＡＭ５
１からエラー位置に対応するエラーデータを読み出して
訂正パターンとの排他的論理和(EXclusive OR,EXOR) を
とつて再びＲＡＭ５１に書き戻すことで実行する。また
エラーの訂正不能が検出されたら、そのフレームの訂正
不能フラグを後段のECC のイレージヤ訂正に使用するた
めにエラーレジスタ５３に格納する。

【００３９】この結果、エラーレジスタ５３にはECC の
各系列Ｃ１１、Ｃ２及びＣ１２のそれぞれについてECC
を解くために必要なデータとしてエラー位置及び訂正パ
ターンが蓄積される。ここでECC を解くために必要かつ
十分なエラー位置及び訂正パターンが揃えられると、Ｅ
ＣＣ制御部５４によつてＲＡＭ５１に格納されているデ
ータとのエラー訂正が実行される。

【００４０】ここでデータの格納アドレスRAは、図４に
示すようなＲＡＭ５１に書き込まれたデータよりＣ１系
列のデータ順Dn、Ｃ１符号単位のフレームカウントFnを
用いて次式

【数１】

【数２】

【数３】

【数４】 により求められる。

【００４１】ここでＲＭＩＦ４８はＲＡＭ５１上におい
て、ECC 復号の３系列Ｃ１１、Ｃ２及びＣ１２の結果
を、その系列の先頭のデータが含まれるフレームのＡ
Ａ、ＡＢ、ＡＣ、ＡＤ、ＡＥ、ＡＦ番目のアドレスのい
ずれかに書き込む。ここで例えば、ECC 結果をＡＡ、Ａ
Ｂ、ＡＣに書き込むとすると、フレームカウントFnとデ
ータ順ＡＡ、ＡＢ、ＡＣによりECC 復号の３系列Ｃ１
１、Ｃ２及びＣ１２の結果に対するＲＡＭ５１のメモリ
アドレスを容易に生成できる。

【００４２】ここでデイスク再生装置４０では、リング
バツフアメモリ１０から、多重化データ分離回路１３へ
の読み出しを保証するだけのデータ量を確保する必要が
あるためRFCKは、デイスクの記録（カツテイング）時の
リフアレンス・チヤネル・ビツトレート26.6(Mbit/s)に
対して、再生時のチヤネルビツトレートのほうが大きい
値となるように設定しておく。

【００４３】図５に示すように、例えばＲＡＭ５１のフ
レーム182 に対してEFM+の書き込み(EFM+ Wrire ）が実
行されると、同時にＣ１１系列のデータを00、02〜A9の
順にＥＣＣデコーダ５２へデータ転送（Ｃ１１read）す
る。続いてＥＣＣデコーダ５２へは、Ｃ２系列のデータ
がデータ転送（Ｃ２read）された後、Ｃ１２系列のデー
タ転送（Ｃ１２read）が実行される。そして、各系列Ｃ
１１、Ｃ２、Ｃ１２のECC が実行されたフレーム０はＯ
ＣＴＬ５６にデータ転送(OUT) される。ここでは各系列
Ｃ１１、Ｃ２及びＣ１２のECC データ転送を固定間隔で
途切れがないように実行する。つまり1168サイクルのRF
CK１周期中、コード長が170 〔byte〕のECC は一旦、EC
C データが転送されればRFCKの周期内で必ず３回のECC
データが転送されるように設定されている。

【００４４】このようにしてＲＡＭ５１に蓄えられたEC
C の３系列Ｃ１１、Ｃ２及びＣ１２の各データＳ２は、
RFCKの１周期内でＥＣＣデコーダ５２へデータが転送さ
れる。この際、ＲＡＭ５１内のECC データは、そのまま
残される。ここでＥＣＣデコーダ５２においてECC エラ
ーが検出され、そのECC エラーが訂正可能であつた場
合、エラー位置とエラーの訂正パターンとがエラー結果
ＥＲとしてエラーレジスタ５３に送出される。ＥＣＣ回
路５０は、エラーレジスタ５３から読み出される訂正パ
ターンと、エラー位置に基づいてＲＡＭ５１より読み出
されるエラーのあるデータとの排他的論理和(EXOR)をと
つて、再びＲＡＭ５１に書き戻すことでエラー訂正を実
行する。ＥＣＣ回路５０からは、復号されたデータＳ１
０及びセクタヘツダデータＳＨとが分離されてそれぞ
れ、リングバツフアメモリ１０及びセクタ検出回路７へ
送出される。

【００４５】図６にＲＡＭ５１上のECC データの各系列
Ｃ１１、Ｃ２及びＣ１２の実際のデータ転送、エラー結
果出力及びエラー訂正の実行制御タイミングを示す。Ｅ
ＣＣ制御部５４は、先ずＥＣＣ復号部５５へECC のＣ１
２系列のデータ転送を終了したときのタイミングでＣ１
１系列のエラー訂正（Ｃ１１Ｗ）を実行する。次にＲＡ
Ｍ５１から次フレームのＣ１１系列のデータをＥＣＣデ
コーダ５２へ転送した後のタイミングで現フレームのＣ
２系列のエラー訂正（Ｃ２Ｗ）を実行する。さらに現フ
レームのＣ１２系列のエラー訂正（Ｃ１２Ｗ）を次フレ
ームのＣ２系列のデータ転送後のタイミングで実行す
る。

【００４６】このようにECC の各３系列のデータをＲＡ
Ｍ５１からＥＣＣ復号部５５へ連続して転送（Ｃ１１
Ｒ、Ｃ２Ｒ及びＣ１２Ｒ）し、引き続いて各３系列のデ
ータのECC エラー訂正（Ｃ１１Ｗ、Ｃ２Ｗ及びＣ１２
Ｗ）を実行することにより、ECCデータの読み出し及び
エラー訂正をそれぞれRFCKの１周期内でなし得る。この
結果、ECC の各系列Ｃ１１、Ｃ２及びＣ１２について、
RFCKに対して固定間隔で、かつ途切れないようにＲＡＭ
５１よりデータ出力することができる。

【００４７】ここでECC の転送コード長NCYCが170 サイ
クル、パリテイの転送コード長PCYCがmax 14サイクルの
とき、エラー結果がECC レジスタに出力されるタイミン
グは、次式

【数５】 によつてECC 動作クロツク(ECCK)395 サイクルのタイミ
ングに設定される。ここでＥＣＣ回路５０のＲＭＩＦ４
８からは、Ｃ１及びＣ２系列分のシンボル数のECCKがカ
ウントされ、１RFCK周期内に、Ｃ１１Ｒ、Ｃ２Ｒ及びＣ
１２Ｒのデータ転送に同期して３回分を必ず出力するよ
うになされている。従つて、Ｃ１１の結果は、Ｃ１２の
データ転送中に必ず出力される。また、Ｃ２、Ｃ１２系
列の結果についても、Ｃ１１、Ｃ２のデータ転送中に必
ず出力することができる。

【００４８】図７にＥＣＣ回路５０のエラー出力のタイ
ミングの様子を示す。ここで（５）式によつて得られる
(ECCK)395 サイクル後にECC 結果の出力タイミングとな
るOSTT信号が出力されると、OSTT信号より３クロツク後
に、OCORRECT＝１となり、ODATA[7:0]、OORIG[7:0]にエ
ラーパターンEDX 、エラーポジシヨンEAX が出力され
る。この例では３つのエラーED0 〜ED2 を出力する場合
について記す。因みにECC スタートパルス信号ESTTは、
ＥＣＣデコード部５５がＣ１及びＣ２のデータの先頭を
認識する信号、OCORRECT信号は、ECC 結果ODATA[7:0]、
OORIG[7:0]を取り込むためのストローブ信号である。エ
ラーパターンEDX 、エラーポジシヨンEAX は、エラーレ
ジスタ５３に一旦保持され、その時点のＥＣＣデコーダ
５２へのデータ転送が終わつたところでエラー訂正が実
行される。

【００４９】ここで図８に各EFM+、Ｃ１１、Ｃ２、Ｃ１
２、OUT の１フレーム(RFCK)周期、すなわち1168サイク
ル中のＲＡＭ５１のアクセスに要するECC 動作クロツク
(ECCK)のクロツク数を示す。EFM+は、セクタシンクパタ
ーン書き込み１サイクル及び、EFM+復調出力に170 ±α
サイクルを要する。ECC Ｃ１１系列は、Ｃ１１の読み出
しに170 サイクル、Ｃ１１のエラー訂正に8+8 サイクル
及び、Ｃ１１の書き込みに１サイクルを要し、SUB にお
いてセクタシンクパターン読み出し１サイクル、ヘツダ
データ読み出し20サイクル及びセクタ情報書き込みとし
て1+(14)サイクルを要する。

【００５０】さらにECC のＣ２系列は、Ｃ２の読み出し
に170 サイクル、Ｃ２のエラー訂正に14+14 サイクル及
び、Ｃ２の書き込みに１サイクルを要する。またECC Ｃ
１２系列は、Ｃ１２の読み出しに170 サイクル、Ｃ１２
のエラー訂正に8+8 サイクル及び、Ｃ１２の書き込みに
１サイクルを要する。さらにECC 復号の終了を示すOUT
をセクタ情報の読み出しに１サイクル、Ｃ１１の訂正結
果読み出しに１サイクル、Ｃ２のエラー訂正結果読み出
しに１サイクル、Ｃ１２の訂正結果読み出しに１サイク
ル及び、OUT に170 サイクルを要する。これによりＣ１
１、Ｃ２、Ｃ１２、OUT のＲＡＭ５１に対するアクセス
は合計948 サイクルになる。

【００５１】ヘツダデータの読み出し等を実行するSUB
は、セクタ検出回路７へのシンクコード（４バイト）＋
ヘツダデータ（16バイト）の転送で、セクタを検出する
ためのセクタ検出回路７では、ヘツダデータの中からセ
クタアドレスを抜き出し、CRC チエツク後、フライホイ
ール(FW)を掛けて、システムコントローラに転送する。
セクタヘツダデータＳＨは、図６に示すＣ１１Ｗ後のタ
イミング(SUB) にて、Ｃ１１系列のみＥＣＣデコードさ
れたデータから抜き出すことにより、セクタ検出回路８
を通してシステムコントローラ４はセクタアドレスを取
り出すことでデイスクの位置情報をＣ２、Ｃ１２系列の
ECC 復号にかかる時間だけ早く取り出す。フライホイー
ルは、数回シンクが未検出となつてもロツク状態を保持
するような保護及び内挿動作のことである。システムコ
ントローラ４では、目的セクタであるか否かを比較判定
する。フライホイールは、ＲＦ信号から取り出した２値
化信号のシンクパターンを数回連続して検出し、そのと
きメインシンクパターン及びサブシンクパターンを数回
連続して検出すると、FWロツクする。

【００５２】また、メモリアドレスとＲＡＭ５１に対す
るライト及びリードについてのフレーム単位動作（JOB
）の実行条件を次式

【数６】

【数７】

【数８】

【数９】 のように設定する。ここでJOBXXXに対するフレームカウ
ントをFn（XXX ）としたとき、カウントは、フレーム単
位のXXX に対するJOB が全て終了すると＋１インクリメ
ントされる。なお、SUB はＣ１１に含める。

【００５３】EFM+において、シンクを数回連続して検出
するとシンクパターンFWロツクとなる。このときメモリ
ライトイネーブル信号MWENS は、MWENS ＝１となり、EF
M+復調データの書き込みが始まる。また、シンクを数回
連続して検出できない時には、シンクパターンFWアンロ
ツクとなり、メモリライトイネーブル信号はMWENS ＝０
となつてEFM+の書き込みが禁止され、各フレームカウン
タは０にリセツトされる。ここでMWENS は、シンクパタ
ーンFWがロツクしているときに１となる信号で、MWENS=
１のときにメモリへの書き込みを実行するメモリライト
イネーブル信号である。

【００５４】ここで図９に、例えば、復号データの出力
OUT はＣ１１Ｍの４周期に１度リクエストOUTREQを出す
とするとき、それぞれのリクエストに対して、OUTREQ、
EFMREQ、ECCREQの順に、アクセス獲得を優先させた時の
ＲＡＭ５１に対するアクセスの獲得タイミングを示す。
ここではXXX ACK(ACKnowledge)=1で所定のJOB が実行さ
れる。 ECCデータの出力は、RFCKの立ち上がりで起動さ
れ、JOB 実行条件に基づいて実行される。ECC の各系列
Ｃ１１、Ｃ２及びＣ１２は、SUB を含めてＣ１１Ｒ−Ｃ
２Ｗ−Ｃ２Ｒ−Ｃ１２Ｗ−Ｃ１２Ｒ−Ｃ１１Ｗ−SUB の
順に実行される。

【００５５】従つて、ECC の各系列Ｃ１１、Ｃ２及びＣ
１２並びにOUT は、一度シンクFWがロツクし、MWENS ＝
１の状態が続き、各JOB の実行条件が成立し続ければFn
（Ｃ１１）〜Fn（OUT)のカウント値の差分値は、RFCK周
期で固定値となる。ところで、本発明が適用されるデー
タ復号装置４０では、リングバツフアメモリ１０から、
多重化データ分離回路１３への読み出しを保証するだけ
のデータ量を確保する必要がある。従つてRFCKは、デイ
スクの記録（カツテイング）時のリフアレンス・チヤネ
ル・ビツトレート26.6(Mbit/s)に対して、再生時のチヤ
ネルビツトレートのほうが大きい値となるように設定す
る。

【００５６】（１−３）セクタ検出 図１０〜図１２を用いて光デイスク２の目的セクタの検
出及びセクタ情報の生成について説明する。まず図１０
（Ａ）及び（Ｂ）には光デイスク２より読み出される再
生データのフレーム構成及びシンクワードの具体的な内
容を示す。図１０（Ｂ）に示すようにシンクワードは、
アデイシヨナルシンク(Additional Sync）Ｓ１、Ｃ１シ
ンク(C1 Sync）Ｓ２及びセクタシンク(Sector Sync）Ｓ
３からなつている。図１１は、デインタリーブ後のセク
タフオーマツトを示す。セクタ検出回路7 によつてシン
クパターン（Ｓ１〜Ｓ３）を検出すると、シンクパター
ンＦＷロツクし、続いてセクタヘツダＳＨ（HEADER）に
おいてセクタＦＷした後、さらにセクタアドレスＳＡ
（ADRESS）を検出してセクタアドレスＦＷロツクする。

【００５７】次に図１２に示すセクタ情報の各ビツトＢ
ＩＴデータについて説明する。先ず、ビツト７はセクタ
シンクパターンＳ３の有無の検出結果を示すもので、セ
クタシンクパターンＳ３が検出されたフレームで１がセ
ツトされる。ビツト６はシンクコードの有無の検出結果
を示し、セクタ検出回路７でセクタの頭のシンクコード
の位置に”HDCD”という特定コードが検出できたフレー
ムで"1" をセツトする。ビツト５はセクタシンクの認識
を示すもので、セクタシンクパターンＳ３とセクタシン
クコードＳＣの情報を用いて最終的にセクタシンクであ
るとセクタ検出回路７で見なしたフレームを１とするも
ので補間されたセクタシンクになる。

【００５８】次にビツト４はCRC チエツク結果を示すも
ので、毎セクタCRC の演算を実行した結果、エラーが検
出されなかつた場合、"0" を書き込む。ビツト３はＣ１
系列のECC 復号結果を示すもので、エラーが検出されな
ければ"0" に設定される。これはＲＭＩＦ４８からのＣ
１１系列のECC 復号の結果、データが訂正不能であるか
否かを示すフラグをセクタ検出回路７で取り込み、この
ビツトに書き込んでいるものである。

【００５９】ビツト２はセクタアドレスＳＡの連続性を
示すもので、現在、読み出されているセクタアドレス(R
aw Sector Adrress,RSA)とセクタ検出回路７に保管され
ているセクタアドレス(Current Sector Adrress,CSA)と
が等しいときに（実際にはＲＳＡと前のセクタのＣＳＡ
＋１とを比較している。）、セクタに連続性があると判
断し、BIT2＝1 とする。ビツト１は開始のセクタアドレ
スＢＳＡの検出結果を示すもので、アドレスＢＳＡを検
出すると"1" に設定される。そしてビツト０は終了のセ
クタアドレスＥＳＡの検出結果を示すもので、アドレス
ＥＳＡを検出すると"1" に設定される。

【００６０】実際のセクタ検出は図１３（Ａ）に示すよ
うに、システムコントローラ４によつてセクタ検出回路
７内のレジスタ（図示せず）へＢＳＡ設定モードSACT＝
１（後述する図１９に示す）を設定すると共に、目的と
するセクタの先頭のアドレスＢＳＡ及びセクタの最後の
アドレスＥＳＡとを設定し、セクタ検出回路７内のレジ
スタ（図示せず）において、再生データから抜き出し、
セクタアドレスＦＷロツクしているセクタアドレスとを
比較する。この比較結果により検出したセクタアドレス
が目的セクタのものであることが確認されると、この比
較結果はセクタ情報（ビツト０、１）としてＲＡＭ５１
に書き戻される。

【００６１】ここで、SACT=1の場合、フレームＭから出
力可能になる（図１８）。ただし、セクタアドレスによ
りデスクランブルの初期化が行なわれる場合は、それ以
前にデスクランブルのための出力のセクタアドレスが抜
き出せているのが条件となる。出力セクタアドレスは、
セクタ情報のアドレス連続性により、保護された出力セ
クタアドレスを使用する。

【００６２】さらにこのセクタ情報は、ＥＣＣ回路５０
によるECC 復号の終了したECC 復号データＳ１０ととも
にＯＣＴＬ５６に送出され、ECC 復号データのデータ出
力OUT の制御に用いられる。このときシステムコントロ
ーラ４は、ECC のインターリーブを見込んで、デイスク
アクセス位置を目的とする光デイスク２上のセクタより
も前方の位置にトラツクジヤンプさせる。また、このと
きシステムコントローラ４によつて目的とするセクタを
特定しなければ予め、SACT＝０に設定しておくことで、
ECC 復号データを読み出せる時点からデータ出力するこ
とができる。

【００６３】セクタ情報のビツト７のセクタシンクパタ
ーンＳ３の有無の検出結果は、ＥＦＭ＋復調回路４４に
おけるEFM+復調の際、再生データより検出されるEFM+復
調データとともにフレームごとにＲＡＭ５１に書き込ま
れ、ヘツダデータＳＨとともにセクタ検出回路７に転送
される。セクタ検出回路７では、各フレームでセクタシ
ンクパターンＳ３の有無の検出結果により光デイスク２
よりセクタを認識する。ここでセクタ検出回路７におい
て光デイスク２のセクタが認識されると、該セクタのヘ
ツダデータＳＨの中からセクタアドレスＳＡが抜き出さ
れる。

【００６４】セクタ検出回路７では、ヘツダデータＳＨ
内のCRC チエツクの結果、アドレスの連続性、セクタフ
レームのＣ１系列のECC 復号結果等を適応的に用いてセ
クタアドレスＳＡに対してフライホイールＦＷがかけら
れる。システムコントローラ４では、フライホイールＦ
Ｗがかけられ保護されたセクタアドレスＦＷロツク状態
であるセクタアドレスＳＡを取り出し、光デイスク２の
位置情報ADD として用いる。

【００６５】セクタ情報の内、ビツト０及び１はＯＣＴ
Ｌ５６で参照され、セクタ情報のビツト１が"1" でビツ
ト０が"0" のとき、すなわちセクタアドレスＢＳＡから
ＥＳＡまでのセクタが検出されている場合はシステムコ
ントローラ４の目的とするセクタのデータを出力できる
ように設定している。ここで、セクタアドレスＥＳＡを
指定しない場合、ビツト０は、"0" を保持する。この
間、ECC 復号データはリングバツフアメモリ１０に出力
され続けることになる。ここで例えば、ＯＣＴＬ５６内
に設けられたデータ出力コントロールレジスタ（図示せ
ず）を用いてビツト０及び１の状態に関係なくデータ出
力を制御するようにしてもよい。

【００６６】ここで、図１３（Ｂ）に示すように、開始
のセクタアドレスＢＳＡ及び終了のセクタアドレスＥＳ
Ａの設定はトラツクジヤンプするとき以外にも、トラツ
クジヤンプ後にシステムコントローラ４から再設定する
ことも可能である。例えば、早送り操作時に要らないデ
ータを読み飛ばすとき等、デイスク上のアクセス位置が
近接している場合は、現在のセクタアドレスＳＡを認識
してからセクタアドレスＢＳＡ及び又はＥＳＡを再設定
する。これによりトラツクジヤンプをせずともセクタア
ドレスＢＳＡからのデータ出力ができる。

【００６７】ここで図１４にシンクパターン（Ｓ１〜Ｓ
３）がロツクしてからセクタアドレスＳＡが読めるよう
になり、データが出力されるまでの時間関係を示す。シ
ステムコントローラ４によりデイスクアクセス位置をト
ラツクジヤンプ後、EFM+復調が開始されてからシンクパ
ターン（Ｓ１〜Ｓ３）がロツクすると、シンクパターン
ロツクＳＹＬＫがSYLK＝１となる。続いて目的セクタの
セクタアドレスＳＡが（SALK＝１において）フライホイ
ールＦＷロツクする。続いてECC 復号のＣ１１実行フレ
ームが170 以上となるとSTOK＝１になり、それ以降のデ
ータはECC 復号後にデータの出力OUT が可能となる。実
際にはSTOK= １のタイミングよりさらにジツタ分も含め
たＣ２系列のECC 復号分、約173 フレームを実行した
後、開始セクタアドレスＢＳＡが検出されたタイミング
でECC 復号データの有効データを次段のリングバツフア
メモリ１０に出力させるデータストローブ信号DSTBが、
DSTB= １となり、ECC 復号データＳ１０の有効データの
出力が開始される。

【００６８】以上の構成において、実際のセクタ検出及
びデータ出力は、EFM+復号データを書き込み可能にする
イネーブル信号＋LATCHED MWENが"1" となつた状態でま
ず図１５に矢印で示すＣ１１実行後のタイミングでフレ
ームのセクタ情報のビツト７のセクタシンクパターンの
有無とシンクコードＳＣ、ヘツダデータＳＨのデータを
セクタ検出回路７で解析してセクタアドレスＳＡの読み
取り動作を開始する。ここでリードフレームクロツクRF
CKの周期は次式、

【数１０】 によつて求められる。

【００６９】続いて図１６に示すように、セクタの先頭
となるフレームが検出され（３フレーム）、例えばセク
タ情報のビツト６及び７が"1" となるセクタ確定条件が
満たされるとセクタＦＷがロツクする。さらに、セクタ
アドレスの連続性が正しいと判断されると、セクタアド
レスＳＡ確定条件が満たされ、セクタアドレスＦＷがロ
ツクする（３フレーム）。この結果、（さらにジツタ等
のマージン約１フレーム分を考慮した）図中矢印で示す
タイミングでSALK＝１となる。システムコントローラ４
では、SALK＝１であればＦＷがロツクしたセクタアドレ
スＳＡを読み出すことができる。このときのECC 復号の
Ｃ１１系列のフレームカウントFn(C11)、Ｎは次式、

【数１１】 によつて表される。

【００７０】続いて図１７に示すように、Ｃ１１系列の
ECC 復号の170 フレーム以降は、ECC 復号の各Ｃ１１、
Ｃ２及びＣ１２系列全てが実行され、かつ出力されるフ
レームであるとＲＭＩＦ４８で判断されると、STOK= １
となり、出力可能であることを、ＳＵＢのタイミングで
セクタ検出回路７に知らせる。

【００７１】続いて図１８に示すように、セクタの頭の
フレームＭで開始セクタアドレスＢＳＡが検出されたと
きにSTOK＝１の場合、フレームＭは将来、ECC 復号が実
行されて出力可能なのでセクタ情報のビツト１を"1" す
なわちセクタの先頭アドレスであるセクタアドレスＢＳ
Ａが検出されると"1" となる信号ISTTをISTT= １にセツ
トし、セクタ情報のビツト７〜０がＳＵＢの終わりのタ
イミングでＲＭＩＦ４８よりＲＡＭ５１へ書き戻され
る。このときもし、開始セクタアドレスＢＳＡの検出時
に、STOK＝０のときは、エラーとして、システムコント
ローラ４は、例えば前回よりも前方の位置から光デイス
ク２に対して再アクセスを実行する。

【００７２】ここで図１９に示すように、セクタアドレ
スＢＳＡが設定され、SACT＝１になつたとき、データス
トローブ信号DSTB＝１となりフレームＭから順次、ECC
復号データFn(OUT) が出力可能になる（図中、矢印で示
す）。ただし、セクタアドレスＳＡによりデスクランブ
ルの初期化が実行される場合は、それ以前に、デスクラ
ンブルのための出力セクタアドレスＳＡが抜き出せてい
ることが条件となる。出力セクタアドレスＳＡは、セク
タ情報のアドレス連続性により保護された出力セクタア
ドレスＳＡを用いる。

【００７３】また図２０に示すように、セクタアドレス
ＢＳＡ及びＥＳＡを設定しないSACT＝０の場合、170 番
目のフレーム以降のセクタの頭から出力可能になる（図
中、矢印で示す）。しかし、ここで170 番目のフレーム
から出力できないのは、デスクランブルのための出力セ
クタアドレスＳＡが必要となるためである。このため最
大１セクタ分、出力セクタアドレスＳＡが読み出される
のを待機する。そして出力セクタアドレスＳＡによりデ
スクランブルの初期化が実行されると、DSTB＝１となり
リングバツフアメモリ１０への出力が開始される。この
ようにセクタ情報によりセクタ検出し、目的セクタのデ
ータの出力を制御することができる。かくしてＲＡＭ５
１内に僅かなセクタ情報用のメモリ領域を設定すること
でECC 復号に必要なメモリを増やすことなく、セクタ情
報を用いて目的セクタデータに対して確実にアクセスし
てデータ出力を制御することができる。

【００７４】以上の構成によれば、セクタ検出に用いる
セクタ情報を格納する僅かな領域をＥＣＣ回路５０内の
復号用のＲＡＭ５１内に設けることにより、ＥＣＣ回路
５０において復号する符号化データにインタリーブがか
かつている場合でもセクタ検出用のメモリを別に設ける
ことなく、ほぼECC 復号に用いるだけのメモリ容量でEC
C 復号が実行できる。

【００７５】さらに上述の実施例によれば、セクタ検出
回路７において生成するセクタ情報及びＲＭＩＦ４８に
より生成するSTOK信号により、ECC 復号のＣ１１系列を
終了したタイミングで次段のリングバツフアメモリ１０
への出力の可否を判定することができる。これによりシ
ステムコントローラ４によるデイスクアクセスのための
セクタアドレスＳＡを認識するタイミングで直ちにセク
タデータを次段のリングバツフアメモリ１０へ書き込む
ことが可能か否かを判断することができ、セクタデータ
に対するアクセスが高速かつ確実になし得る。

【００７６】さらに上述の実施例によれば、システムコ
ントローラ４によつてデイスクアクセスするためのセク
タアドレスＳＡを認識するタイミングOCCRRECT＝１（図
７）で次段のリングバツフアメモリ１０へデータ出力す
ることが可能か否かを判定することができるので、ＲＡ
Ｍ５１に格納されるECC 復号後のデータからセクタアド
レスＳＡを検出するための回路を新たに設ける必要がな
くなり、全体の回路構成を簡略化し得る。

【００７７】（２）第２実施例 （２−１）記録データフオーマツト 図２１〜図２４は第２実施例における記録データフオー
マツトを示し、この実施例においては、１クラスタ（３
２ｋバイト）を１単位として、データが記録されてい
る。このクラスタの構成を以下に詳述する。

【００７８】すなわち、２ｋバイト（２０６０バイト）
のデータが、１セクタ分のデータとして抽出され、これ
に図２１に示すように、４バイトのオーバヘツドが付加
される。このオーバヘツドには、エラー検出のためのエ
ラー検出符号（ＥＤＣ(ErrorDetection Code)）などが
含まれている。

【００７９】この合計２０６４（＝２０６０＋４）バイ
トの１セクタ分のデータが、図２２に示すように、１２
×１７２（＝２０６４）バイトのデータとされる。そし
て、この１セクタ分のデータが１６個集められ、１９２
（＝１２×１６）×１７２バイトのデータとされる。こ
の１９２×１７２バイトのデータに対して、１６バイト
の外符号（ＰＯ）が、縦（列）方向に各バイト毎にパリ
テイとして付加される。また、２０８（＝１９２＋１
６）×１７２バイトのデータとＰＯパリテイに対して、
１０バイトの内符号（ＰＩ）が、横（行）方向に各バイ
ト毎にパリテイとして付加される。

【００８０】さらに、このようにして２０８（＝１９２
＋１６）×１８２（＝１７２＋１０）バイトにブロツク
化されたデータのうち、１６×１８２バイトの外符号
（ＰＯ）の行は、１６個の１×１８２バイトの行に区分
され、図２３に示すように、１２×１８２バイトの番号
０〜番号１５の１６個のセクタデータの下に１行ずつ挿
入されて、インターリーブされる。そして、１３（＝１
２＋１）×１８２バイトのデータが１セクタのデータと
される。

【００８１】さらに、図２３に示す２０８×１８２バイ
トのデータは、図２４に示すように、縦方向に２分割さ
れ、１フレームを９１バイトのデータで構成して、２０
８×２フレームのデータとされる。９１バイトのフレー
ムデータの先頭には、さらに２バイトのフレーム同期信
号（ＦＳ）が付加される。その結果、図２４に示すよう
に、１フレームのデータは合計９３バイトのデータとな
り、合計２０８×（９３×２）バイトのブロツクのデー
タとなる。これが、１クラスタ（１ＥＣＣブロツク）分
のデータとなる。そのオーバヘツド部分を除いた実デー
タ部の大きさは２ｋバイト（＝２０４８×１６／１０２
４ｋバイト）となる。

【００８２】すなわち、この例の場合、１クラスタ（１
ＥＣＣブロツク）が１６セクタより構成され、１セクタ
が２４フレームにより構成される。このようなデータが
光デイスク２にクラスタ単位で記録されていることにな
る。

【００８３】（２−２）データ再生装置及びＥＣＣ復号 ここで図２５は、第１実施例について上述したデータ再
生装置４０に第２実施例の記録データフオーマツトを適
用する場合の、復調回路系３５を示し、復調回路６（Ｒ
Ｆ処理回路１３０、ＥＦＭ＋復調回路１３１）、セクタ
検出回路７（ＳＢＣＤ回路１３４、ＲＡＭコントローラ
１３５、ＲＡＭ１３７）、およびＥＣＣ回路５０（ＲＡ
Ｍコントローラ１３５、ＥＣＣ制御回路１３６、ＲＡＭ
１３７、ＥＣＣコア回路１３８、ＯＣＴＬ回路１３
９）、並びにその周辺の回路の詳細な構成である。

【００８４】この図において、ＲＦ処理回路１３０は、
図１に示すピツクアツプ３からのＲＦ信号の入力を受
け、この信号を２値化した後、ＥＦＭ＋復調回路１３１
に出力する。ＥＦＭ＋復調回路１３１は、入力された信
号に対してＥＦＭ＋復調を施すと共に、同期パターンの
検出を行う。ＣＬＶ制御回路１３２は、ＥＦＭ＋復調回
路１３１が出力する同期パターンに基づき、ドライブイ
ンタフエース（以下、ドライブＩＦと略記する）１３３
を制御する。ＳＢＣＤ（サブコード）回路１３４はＥＦ
Ｍ＋復調回路１３１の出力からセクタの検出を行う。Ｒ
ＡＭコントローラ１３５は図３のＲＭＩＦ４８に対応
し、ＲＡＭ１３７の読み書きを制御する。

【００８５】ＲＡＭ１３７は、ＥＣＣ制御回路１３６が
エラー訂正処理などを実行する際に、データ等を一時的
に格納するようになされている。ＥＣＣコア回路１３８
は図３のＥＣＣ復号部５５に対応し、リードソロモン符
号（ＰＩとＰＯ）を用いて、後述するＥＣＡ、ＥＣＤ、
ＳＧＬＧなどを生成し、ＥＣＣ制御回路１３６に出力す
る。ＥＣＣ制御回路１３６は、ＥＣＣコア回路１３８か
ら供給されるＥＣＡ、ＥＣＤ、ＳＦＬＧなどを用いて、
実際にエラー訂正を行う。ＯＣＴＬ回路１３９は、デス
クランブル処理、ＥＤＣチエツク、または、出力データ
の制御等を行う。また、ホストＣＰＵ１４０は図１のシ
ステムコントローラ４に対応し、装置の各部の制御を行
うようになれている。

【００８６】光デイスク２（図１）からの再生信号は、
ＲＦ処理回路１３０において２値化信号に変換される。
そして、２値化された信号から、ＥＦＭ＋復調回路１３
１により同期パターンが検出される。そして、ＣＬＶ制
御回路１３２において、この同期パターンに基づき、ラ
フサーボがかけられ、その結果、データ中のシンクコー
ド（Sync Code ）（図２６におけるＳＹ０〜ＳＹ７）が
さらに検出され、ドライブインタフエース１３３を介し
て光デイスク２の回転に対して、ＰＬＬ（Phase Locked
Loop ）による位相サーボがかけられる。

【００８７】図２６に、光デイスク２の物理セクタの構
成例を示す。この図に示すように、物理セクタは、横方
向に２つのシンクフレーム（Sync frame）、縦方向に１
３個のシンクフレーム、合計で２６個のシンクフレーム
により構成されている。各シンクフレームは３２チヤン
ネルビツト（変調される前のデータビツトで表現すると
１６ビツト（＝２バイト））のシンクコード（ＳＹ０〜
ＳＹ７）と、１４５６チヤンネルビツト（変調される前
のデータビツトで表現すると７２８ビツト（＝９１バイ
ト））のデータ部から構成される。先頭のシンクフレー
ムのデータ部には、ＩＤ情報（セクタ番号）とＩＥＤ
（ＩＤに対するエラー検出符号）情報の他、メインデー
タ（main data ）が格納されている。

【００８８】３２チヤンネルビツトのシンクパターン
は、データ中には表れないユニークなパターンとして、
その下位２２ビツトが、「０００１０００００００００
００００１０００１」のように設定されている。

【００８９】図２６の左側の各シンクフレームのデータ
部には、メインデータが記録され、左側の最後のシンク
フレームのデータ部には、ＰＯ情報（パリテイ）が記録
されている。図２６の右側のシンクフレームには、メイ
ンデータとＰＩ情報が記録され、右側のシンクフレーム
の最後から２番目のシンクフレームには、ＥＤＣ情報と
ＰＩ情報（パリテイ）が記録され、最後のシンクフレー
ムには、ＰＯ情報とＰＩ情報が記録されている。

【００９０】図２７は各セクタのＰＩ情報とＰＯ情報を
除くデータの詳細を示し、ＩＤ（セクタ番号）（４バイ
ト）、ＩＥＤ（ＩＤに対するエラー検出符号（２バイ
ト））、ＲＳＶ（保留領域）（６バイト）、メインデー
タおよび、ＥＤＣ（４バイト）により１セクタのデータ
が構成されている。なお、メインデータにはスクランブ
ル処理が施されている。

【００９１】そして、このようなデータセクタが１６セ
クタ分集められ、図２２に示すように、１６バイトのＰ
Ｏ符号と１０バイトのＰＩ符号とが付加される。さら
に、ＰＯ符号を含む１６行が１データセクタ毎に配置さ
れるようにインターリーブされる。そして、得られたデ
ータは、図２４に示すように、シンクコードＳＹｘ（ｘ
＝０、１、２、……、７）によつて表わされるＦＳ（フ
レーム同期）コードが付加され、ＥＦＭ＋変調される。
これによりＥＣＣブロツク内の物理セクタは、図２６に
示すように、１３×２シンクフレームにより構成され
る。１ＥＣＣブロツクは１６セクタにより構成されるの
で、物理セクタアドレスの下位４ビツトは００００〜１
１１１のいずれかとなる。その結果、ＥＣＣブロツクの
先頭のセクタの物理アドレスは下位４ビツトが００００
となる。

【００９２】なお、メインデータに対するスクランブル
処理は、物理セクタアドレスの下位４ビツト〜７ビツト
により指定される値を初期値として生成されたスクラン
ブルデータと、メインデータとの間で排他的論理和を演
算することにより実行される。

【００９３】なお、この明細書においては、各種の信号
に各種の記号が用いられているので、ここで、それらを
まとめて説明する。

【００９４】ｂｌｏｃｋ−ｔｏｐ（Block Top ） ＳＹＬＫ信号がＨの状態で、セクタの先頭からＨとなる
信号である。 Ｃ１１Ｍ（Clock 11.2896 ＭHz） システムの動作クロツクであり、その周波数は１１．２
８９６〔ＭHz〕である。 ＤＳＴＢ（Data strobe ） ストリームデータＳＤとしてメインデータが出力されて
いるとき、Ｈとなるデータストローブ信号である。 ＥＣＡ（ＥＲＲ Correction Address） エラーのある位置（アドレス）を示すエラー訂正アドレ
ス信号である。 ＥＣＣＫ（ＥＣＣ Clock ） ＥＣＣコア回路１３８の動作クロツクである。 ＥＣＤ（Error Correction Data ） 誤つたデータと排他的論理和を演算したとき、正しいデ
ータとなるエラー訂正データである。 ＥＣＤＥ（ＥＣＣ Code Data End） 入力データの最後を示すコントローラ信号である。 ＥＣＯＤ（ＥＣＣ Code ＥＲＲ） エラー訂正不能のとき、Ｈとなる信号である。 ＥＣＯＲ（ＥＣＣ Correction） エラー訂正可能なデータ（ＥＣＡ、ＥＣＤ）の出力を示
すストローブ信号である。 ＥＣＹＥ（ＥＣＣ Cycle End ） 入力符号データのサイクルの最後を示すコントローラ信
号である。 ＥＤＴ（ＥＣＣ Data ） エラー訂正のためＲＡＭ１３７から読み出され、ＥＣＣ
制御回路３６に転送されるデータである。 ＥＳＴＢ（Error Strobe） エラー訂正結果ＥＲの転送時にＨとなるエラー訂正結果
ストローブ信号である。 ＥＳＴＴ（ＥＣＣ Start） 入力データの先頭を示すコントローラ信号である。 ＥＦＭ＋Ｗ Ｆｒａｍｅ（ＥＦＭ＋Write Frame Counte
r ） ＲＡＭ１３７へ書き込むメインフレームを表す信号であ
る。 ＨＤＥＮ（Header Data Enable） セクタヘツダデータのストローブ信号である。 ｍａｉｎ−ＦＭＳＹ（main Frame Sync ） 各ＰＩ行のメインシンク（先頭のシンク）でＨとなる信
号である。 ＭＷＥＮ（Memory Write Enable ） ＥＦＭ＋復調データのＲＡＭ１３７への書き込みイネー
ブル信号である。 ＭＷＲＱ（ＥＦＭ Write Request） ＥＦＭ＋復調データのＲＡＭ１３７への書き込みリクエ
スト信号である。 ＯＵＴＥ（Output Flag ） 補間フラグ（出力フラグ）である。 ＯＳＴＴ（ＥＣＣ Output Start ） 所定の符号系列におけるＥＳＴＴから４７７（ＥＣＣ
Ｋ）後に遅延して出力される信号である。 ＲＤＴ（Read Data ） ＲＡＭ１３７のリードデータバス上のデータである。 ＳＡＬＫ（Sector Address Lock ） セクタアドレス（ＩＤ）が正常に検出されていることを
表す信号である。 ＳＡＵＬ（Sector Address Unlock ） ＳＡＬＫ信号の逆極性の信号である。 ＳＣＳＹ（Sector Sync ） ＳＹ０のＦｒａｍｅでＨとなる、セクタの先頭を判別す
るための信号である。 ＳＤ（Stream Data ） ストリームデータ（デコード出力データ）である。 ＳＤＣＫ（Stream Data Clock ） ストリームデータのクロツクである。 ＳＦＬＧ（Sector Flag ） ＰＩ１訂正のＥＣＣ訂正不能フラグである。 ＳＩＮＦ（Sector Infomation ） セクタの先頭でＨとなるセクタ情報ストローブ信号であ
る。 ＳＵＢ（ＳＵＢ Data ） ＳＢＣＤ回路１３４に対して転送するＩＤとＩＥＤを含
むデータである。 ＳＹＬＫ（Sync Lock ） シンクコードが連続して３回検出されたとき、Ｈとなる
信号である。 ＳＹＵＬ（Sync Unlock ） ＳＹＬＫ信号の逆極性の信号である。 ＷＤＴ（Write Data） ＲＡＭ１３７のライトデータバス上のデータである。 ＸＨＷＥ（Sector Header Write Enable） ＳＢＣＤ回路１３４からＲＡＭ１３７へ書き込むセクタ
情報の出力イネーブル信号である。

【００９５】ＥＦＭ＋復調回路１３１（図２５）により
復調処理が施されたデータは、ＲＡＭコントローラ１３
５の制御の下、図２８に示すように、ＲＡＭ１３７に格
納される。この図２８は、１ＥＣＣブロツクについて示
している。ＲＡＭ１３７に格納されているデータを読み
出す場合、ＲＡＭコントローラ３５は、図２８に示す行
および列の値を指定することにより、所望のデータを取
得することができる。すなわち、図２８において、第Ｍ
行目の第Ｎバイト目にあるデータｘは、２値（Ｍ，Ｎ）
を指定することによりＲＡＭ１３７から読み出すことが
できる。

【００９６】ここで光デイスク２に記録されているデー
タセクタの先頭が、ＳＢＣＤ回路１３４において、シン
クコードの種類と連続性に基づき認識されると、ＥＦＭ
＋復調回路１３１により復調されたデータは、先頭デー
タから順にＲＡＭ１３７に格納される。図２９は、この
とき関係する回路の主要部分の信号のタイミングを示し
ている。

【００９７】すなわち、ＥＦＭ＋復調回路１３１は、図
３０に示すように、シンクのロツク状態を検出してい
る。最初にステツプＳＰ１において、図２６に示すシン
クコード（ＳＹ０〜ＳＹ７）を各シンクフレームにおい
て検出することができたか否かを判定する。シンクコー
ドを検出することができた場合においては、ステツプＳ
Ｐ２に進み、変数ＳＣｌｏｃｋを１だけインクリメント
するとともに、変数ＳＣ_unlockを０にセツトする。この
変数ＳＣｌｏｃｋは、シンクコードが連続して検出され
たときの回数を表し、変数ＳＣ_unlockは、シンクが連続
して検出されなかつたときの回数を表す。

【００９８】次に、ステツプＳＰ３において、変数ＳＣ
ｌｏｃｋが３に等しいか否かを判定する。すなわち、シ
ンクが連続して３回検出されたか否かを判定する。変数
ＳＣｌｏｃｋが３より小さい場合においては、ステツプ
ＳＰ１に戻り、それ以降の処理を繰り返し実行する。ス
テツプＳＰ３において、変数ＳＣｌｏｃｋが３に等しい
と判定された場合、ロツク状態になつたものとして、ス
テツプＳＰ４において、ＳＹＬＫ信号をＨに設定する。
そして、ステツプＳＰ５において、さらに連続して３回
シンクが検出されたか否かを判定するために、変数ＳＣ
ｌｏｃｋを２に設定し、ステツプＳＰ１に戻り、それ以
降の処理を繰り返し実行する。

【００９９】これに対して、ステツプＳＰ１において、
シンクコードが検出されなかつたと判定された場合、ス
テツプＳＰ６に進み、変数ＳＣ_unlockを１だけインクリ
メントするとともに、変数ＳＣ_lockを０に設定する。ス
テツプＳＰ７においては、変数ＳＣ_unlockが３に等しい
か否かを判定する。すなわち、シンクコードが３回連続
して検出されなかつたか否かを判定する。連続して検出
されなかつた回数が２以下である場合には、ステツプＳ
Ｐ１に戻り、それ以降の処理を繰り返し実行する。連続
して３回シンクが検出されなかつた場合においては、ス
テツプＳＰ８に進み、ＳＹＬＫ信号をＬに設定する。そ
して、ステツプＳＰ９に進み、変数ＳＣ_unlockを２に設
定して、次のシンクコードの発生タイミングにおいて
も、シンクコードが検出されなかつたとき、ＳＹＬＫ信
号をＬに設定したままとすることができるように、変数
ＳＣ_unlockを２に設定し、ステツプＳＰ１に戻る。

【０１００】以上のようにして、ＥＦＭ＋復調回路１３
１は、シンクコードを検出し、ロツク状態になつている
か否かを常に監視している。

【０１０１】なお、上述の実施例においては、検出回数
をそれぞれ３回としたが、基準となる連続検出回数Ｎ
_LOCKと、不連続の検出回数Ｎ_UNLOCKは、それぞれ任意の
値とすることが可能である。

【０１０２】このようにＥＦＭ＋復調回路１３１は、Ｓ
ＹＬＫ信号がＨになつたとき、すなわち、ロツク状態に
なつたとき、図３１のフローチヤートに示す処理を実行
する。すなわち、ステツプＳＰ２１において、各セクタ
の先頭に配置されているシンクコードＳＹ０が検出され
たか否かを判定する。シンクコードＳＹ０が検出された
場合においては、ステツプＳＰ２２に進み、セクタの先
頭であることを表すＳＣＳＹ信号を所定時間Ｈに設定す
る。次にステツプＳＰ２３に進み、ＳＹＬＫ信号がＬに
変化したか否かを判定し、Ｌでなければ（Ｈのままであ
れば）ステツプＳＰ２１に戻り、同様の処理を繰り返し
実行する。ステツプＳＰ２１において、シンクコードＳ
Ｙ０が検出されていないと判定された場合においては、
ステツプＳＰ２２の処理はスキツプされる。

【０１０３】以上のようにして、ＥＦＭ＋復調回路１３
１は、各セクタの先頭において、図２９（Ａ）に示すＳ
ＣＳＹ信号を発生する。

【０１０４】さらに、ＥＦＭ＋復調回路１３１は、ＳＹ
ＬＫ信号がＨになつたとき、図３２のフローチヤートに
示す処理を実行する。最初に、ステツプＳＰ３１におい
て、メインフレーム（以下、図２６の横方向の２個のシ
ンクフレームを、まとめて１個のメインフレームと称す
る）のシンクコード（以下、図２６のシンクコードのう
ち、左側に示すシンクコードをメインフレームシンクと
称する）を検出したか否かを判定する。メインフレーム
シンクを検出した場合においては、ステツプＳＰ３２に
進み、ＥＦＭ＋復調回路１３１は図２９（Ｂ）に示すｍ
ａｉｎ−ＦＭＳＹ信号を発生する。ステツプＳＰ３１に
おいて、メインフレームシンクが検出されていないと判
定された場合においては、ステツプＳＰ３２の処理はス
キツプされる。

【０１０５】次にステツプＳＰ３３に進み、ＳＹＬＫ信
号がＬに変化したか否かが判定され、変化していない場
合（Ｈのままである場合）、ステツプＳＰ３１に戻り、
それ以降の処理を繰り返し実行する。ＳＹＬＫ信号がＬ
に変化した場合においては、ｍａｉｎ−ＦＭＳＹ信号の
生成処理は中止される。

【０１０６】このようにして、ＥＦＭ＋復調回路１３１
は、メインフレームシンクの周期（図２６における水平
方向の２つのシンクフレームの周期）毎に、ｍａｉｎ−
ＦＭＳＹ信号を発生する。

【０１０７】ＲＡＭコントローラ１３５は、ＥＦＭ＋復
調回路１３１よりＳＣＳＹ信号が入力されたとき、図２
９（Ｄ）に示すように、ＭＷＥＮ信号をＨに設定し、Ｒ
ＡＭ１３７に対する、いま検出されているセクタのデー
タの書き込み処理を開始させる。すなわち、このときＲ
ＡＭコントローラ１３５は、図２９（Ｅ）に示すよう
に、内蔵するＥＦＭ＋Ｗ Ｆｒａｍｅカウンタ（図示せ
ず）で図２６に示すメインフレームをカウントする。こ
のカウント値は、図２６に示すメインフレームの上から
順番の番号を表すことになる。

【０１０８】また、ＲＡＭコントローラ１３５は、図２
９（Ｆ）に示すように、内蔵するＰＩ１ Ｆｒａｍｅカ
ウンタ（図示せず）により、ＲＡＭ１３７に伝送するメ
インフレームの番号を管理する。

【０１０９】すなわち、図２６に示す最初のメインフレ
ーム（番号０のメインフレーム（図２６における最上行
のメインフレーム））のデータがＲＡＭ１３７に書き込
まれたとき、ＥＣＣ制御回路１３６は、ＲＡＭコントロ
ーラ１３５の制御の下に、そのメインフレームのデータ
の供給を受ける。そして、このデータを、ＥＣＣコア回
路１３８に転送し、誤り訂正処理を実行させる。すなわ
ち、ＰＩ１処理を実行させる。ＰＩ１訂正後のデータ
は、再びＲＡＭ１３７に書き戻される。

【０１１０】ＲＡＭコントローラ１３５は、このＰＩ１
訂正（ＰＩ訂正の１回目）の実行の後、ＲＡＭ１３７に
記憶されている番号０のメインフレームのデータの中か
ら、ＩＤとＩＥＤデータ（ＳＵＢ）を読み出し、図２９
（Ｃ）の番号０で示すＳＵＢ信号のタイミングにおい
て、この番号０のメインフレームのＩＤとＩＥＤデータ
をデータバスを介してＳＢＣＤ回路１３４に転送させ
る。図２６に示すように、ＩＤとＩＥＤデータは、各セ
クタの先頭にのみ配置されているため、この転送処理
は、番号０のメインフレームにおいてのみ実行される。
ＳＢＣＤ回路１３４においては、このようにして、物理
セクタのアドレス（ＩＤ）が検出される。

【０１１１】そして、検出された物理セクタのアドレス
の下位４ビツトにより、ＥＣＣブロツクの先頭セクタが
検出される。

【０１１２】図３３は、以上のＩＤの転送に続いてｂｌ
ｏｃｋ−ｔｏｐを検出する場合のタイミング図を示して
おり、また、図３４はｂｌｏｃｋ−ｔｏｐ検出以降の処
理を示しており、これらの図の動作については後述す
る。

【０１１３】図３５は、上述したＩＤの転送のより詳細
なタイミングを示すタイミング図である。図３５（Ａ）
に示すように、ＲＡＭコントローラ１３５は、ＳＢＣＤ
回路１３４に対して、ＲＡＭ１３７からＩＤとＩＥＤデ
ータが読み出されるタイミングを表すＨＤＥＮ信号を出
力する。このとき、ＲＡＭ１３７から、ＳＢＣＤ回路１
３４に対して、第７ビツトから第０ビツトまでの合計８
ビツトのリードデータＲＤＴ（図３５（Ｃ））として、
ＩＤデータ（４バイト）とＩＥＤデータ（２バイト）
が、１１．２８９６〔ＭHz〕の周波数のクロツクＣ１１
Ｍ（図３５（Ｆ））に同期して転送される。このＩＤデ
ータとＩＥＤデータは、ＰＩ１訂正の結果、訂正不能の
状態（この場合、ＳＦＬＧ信号はＨとなる）にはなつて
いないことが、ＥＣＣコア回路１３８からＥＣＣ制御回
路１３６に供給されているＳＦＬＧ信号（＝１）により
表されている。ＳＢＣＤ回路１３４は、ＩＤ（セククア
ドレス）の供給を受けると、そのＩＤ（セクタ）に対応
するセクタ情報ＳＩを、ホストＣＰＵ１４０からの指令
（補間フラグの生成モード、スタートセクタ、エンドセ
クタなどの指令）に対応して生成する。例えば、ホスト
ＣＰＵ１４０から出力が指定されたＩＤのセクタには、
セクタ情報のビツト５に１を設定し、ビツト４に０を設
定する。

【０１１４】図３６は、セクタ情報（ＳＩ）の構成を示
している。同図に示すように、セクタ情報の各ビツト
は、以下に示す情報を有している。

【０１１５】ビツト７：補間フラグ（ＯＵＴＦ）生成モ
ードの設定（１：補間フラグ生成モード） ビツト６：ＥＣＣブロツクの先頭セクタ（物理セクタア
ドレスの下位４ビツトが０である場合に１とされる）
（１：先頭セクタ） ビツト５：スタートセクタ（物理セクタアドレスがホス
トＣＰＵ１４０で指定されたスタートセクタアドレスと
一致した場合は１とされる）（１：スタートセクタ） ビツト４：エンドセクタ（物理セクタアドレスがホスト
ＣＰＵ１４０で指定されたエンドセクタアドレスと一致
した場合に１とされる）（１：エンドセクタ） ビツト３：デスクランブル初期化アドレスのビツト３
（物理セクタアドレスの第７ビツト） ビツト２：デスクランブル初期化アドレスのビツト２
（物理セクタアドレスの第６ビツト） ビツト１：デスクランブル初期化アドレスのビツト１
（物理セクタアドレスの第５ビツト） ビツト０：デスクランブル初期化アドレスのビツト０
（物理セクタアドレスの第４ビツト）

【０１１６】この４バイトのＩＤと２バイトのＩＥＤを
用いて、図３８〜図４０を参照して後述するようにチエ
ツク処理が行われた後、図３５（Ｄ）に示すＸＨＷＥ信
号が、ＥＣＣ制御回路１３６でＬにされる。このとき、
ＳＢＣＤ回路１３４からＲＡＭ１３７に、８ビツトのラ
イトデータＷＤＴとしてセクタ情報ＳＩが転送され、書
き込まれる。１６セクタ分のセクタ情報は、図２８に示
すように、上方の１６個のＰＩ行に対応するように格納
される。従つて、所定のＰＩ行の行数を指定することに
より、対応するセクタ情報を得ることができる。

【０１１７】実際のセクタ検出は図３７（Ａ）に示すよ
うに、ホストＣＰＵ１４０によつてＳＢＣＤ回路１３４
内のレジスタ（図示せず）へＢＳＡ設定モードを設定す
ると共に、目的とするセクタの先頭のアドレスＢＳＡ及
びセクタの最後のアドレスＥＳＡとを設定し、ＳＢＣＤ
回路１３４内のレジスタ（図示せず）において、再生デ
ータから抜き出し、セクタアドレスＦＷロツクしている
セクタアドレスとを比較する。この比較結果により検出
したセクタアドレスが目的セクタのものであることが確
認されると、この比較結果はセクタ情報（ビツト４及び
５）としてＲＡＭ１３７に書き戻される。

【０１１８】さらにこのセクタ情報は、ＥＣＣ回路５０
によるECC 復号の終了したECC デコードデータとともに
ＯＣＴＬ１３９に送出され、ECC デコードデータ出力時
の制御に用いられる。このときホストＣＰＵ１４０は、
ECC のインターリーブを見込んで、デイスクアクセス位
置を目的とする光デイスク２上のセクタよりも前方の位
置にトラツクジヤンプさせる。また、このときホストＣ
ＰＵ１４０によつて目的とするセクタを特定しなけれ
ば、予め、ＢＳＡ設定モードを解除しておくことで、EC
C 復号データを読み出せる時点からデータ出力すること
ができる。

【０１１９】セクタ情報の内、ビツト４及び５はＯＣＴ
Ｌ１３９で参照され、セクタ情報のビツト５が"1" でビ
ツト４が"0" のとき、すなわちセクタアドレスＢＳＡか
らＥＳＡまでのセクタが検出されている場合はホストＣ
ＰＵ１４０の目的とするセクタのデータを出力できるよ
うに設定している。ここで、セクタアドレスＥＳＡを指
定しない場合、ビツト０は、"0" を保持する。この間、
ECC 復号データはリングバツフアメモリ１０に出力され
続けることになる。ここで例えば、ＯＣＴＬ１３９内に
設けられたデータ出力コントロールレジスタ（図示せ
ず）を用いてビツト０及び１の状態に関係なくデータ出
力を制御するようにしてもよい。

【０１２０】ここで、図３７（Ｂ）に示すように、開始
のセクタアドレスＢＳＡ及び終了のセクタアドレスＥＳ
Ａの設定はトラツクジヤンプするとき以外にも、トラツ
クジヤンプ後にホストＣＰＵ１４０から再設定すること
も可能である。例えば、早送り操作時に要らないデータ
を読み飛ばすとき等、デイスク上のアクセス位置が近接
している場合は、現在のセクタアドレスＳＡを認識して
からセクタアドレスＢＳＡ及び又はＥＳＡを再設定す
る。これによりトラツクジヤンプをせずともセクタアド
レスＢＳＡからのデータ出力ができる。

【０１２１】次に、図３８〜図４０のフローチヤートを
参照して、ＳＢＣＤ回路１３４におけるＩＤとＩＥＤの
チエツク処理について説明する。

【０１２２】ＳＢＣＤ回路１３４は、図３８のフローチ
ヤートに示す処理により、ＩＥＤのチエツク結果が正常
である（ＩＤにエラーがない）セクタがＮ個（この実施
例の場合、３個）以上連続しているか否かを判定する。

【０１２３】このため、最初のステツプＳＰ４１におい
て、いま、取り込んだＩＥＤチエツクが正常であるか否
かを判定する。ＩＥＤチエツクが正常である場合におい
ては、ステツプＳＰ４２に進み、正常であるＩＤのセク
タの数を表す変数ＳＡ_lockを１だけインクリメントす
る。そして、正常でないＩＤを有する（ＩＤにエラーが
ある）セクタの連続回数を表す変数ＳＡ_unlockを０に設
定する。

【０１２４】次に、ステツプＳＰ４３に進み、変数ＳＡ
_lockが３に等しいか否かを判定する。ステツプＳＰ４２
でインクリメントした変数ＳＡ_lockが３に等しくないと
判定された場合、ステツプＳＰ４１に戻り、それ以降の
処理を繰り返し実行する。ステツプＳＰ４３において、
変数ＳＡ_lockが３に等しいと判定された場合、すなわ
ち、正常なＩＤを有するセクタが３回連続して再生され
たとき、ステツプＳＰ４４に進み、フラグＩＥＣＯＫを
Ｈに設定する。ステツプＳＰ４５においては、さらに次
のＩＥＤチエツクが連続して正常である回数を検出する
ために、変数ＳＡ_lockを２に設定し、ステツプＳＰ４１
に戻り、それ以降の処理を繰り返し実行する。

【０１２５】ステツプＳＰ４１において、ＩＥＤが正常
でないと判定された場合、ステツプＳＰ４６に進み、変
数ＳＡ_unlockを１だけインクリメントするとともに、変
数ＳＡ_lockを０に設定する。そして、ステツプＳＰ４７
において、変数ＳＡ_unlockが３に等しいか否かを判定
し、等しくない場合においては、ステツプＳＰ４１に戻
り、それ以降の処理を繰り返し実行する。

【０１２６】ステツプＳＰ４７において、変数ＳＡ
_unlockが３に等しいと判定された場合、すなわち、ＩＥ
Ｄチエツクが正常でないセクタが３回連続して検出され
たとき、ステツプＳＰ４８に進み、フラグＩＥＣＯＫを
Ｌに設定する。次に、ステツプＳＰ４９において、次の
ＩＥＤチエツクが正常でない場合に、その連続の回数が
３回であることを連続して検出することができるように
するために、変数ＳＡ_unlockを２に設定し、ステツプＳ
Ｐ４１に戻り、それ以降の処理を繰り返し実行する。

【０１２７】以上のようにして、ＳＢＣＤ回路１３４
は、ＩＥＤチエツクが連続して３回以上正常である場合
においては、フラグＩＥＣＯＫをＨに設定し、３回以上
連続して正常でない場合においては、フラグＩＥＣＯＫ
をＬに設定する。

【０１２８】ＳＢＣＤ回路１３４は、さらに図３９に示
す処理により、ＩＤ（アドレス）の連続性を判定する。
すなわち、１つのＥＣＣブロツク内の各セクタのＩＤ
は、順次１ずつインクリメントするように規定されてい
る。そこで、この連続性を次のようにして判定する。

【０１２９】最初に、ステツプＳＰ６１において、ＩＤ
（セクタアドレス）が検出されたか否かを判定する。Ｉ
Ｄが検出された場合、ステツプＳＰ６２に進み、そのＩ
Ｄを次のＩＤと比較することができるように記憶する。
そして、ステツプＳＰ６３においては、今回検出したＩ
Ｄが、前回検出し、ステツプＳＰ６２において記憶した
ＩＤより１だけ大きいか否かを判定する。今回のＩＤが
前回のＩＤより１だけ大きい場合には、ステツプＳＰ６
４に進み、正しいＩＤが連続して検出されたことを示す
変数Ｎ_S を１だけインクリメントする。また、ＩＤが検
出されなかつたり、連続していない回数を表す変数Ｎ_NS
を０に設定する。

【０１３０】そして、ステツプＳＰ６５において、変数
Ｎ_S が３と等しいか否かを判定し、等しくなければ（３
回連続して１ずつインクリメントしたＩＤが検出されて
いなければ）、ステツプＳＰ６１に戻り、それ以降の処
理を繰り返し実行する。変数Ｎ_S が３に等しいと判定さ
れた場合、ステツプＳＰ６６に進み、ＩＤが連続して正
しい状態であることを表すフラグＡＳをＨに設定する。
そして、ステツプＳＰ６７において、次のＩＤを検出し
たとき、再び連続して３回正しいＩＤが検出されたこと
を検出することができるように、変数Ｎ_S を２に設定
し、ステツプＳＰ６１に戻り、それ以降の処理を繰り返
し実行する。

【０１３１】ステツプＳＰ６１において、ＩＤが検出さ
れなかつたり、ステツプＳＰ６３において、今回検出し
たＩＤが前回検出したＩＤより１だけ大きい値になつて
いないと判定された場合（不連続であると判定された場
合）、ステツプＳＰ６８に進み、フラグＳＡＬＫがＨで
あるか否かを判定する。このフラグＳＡＬＫは、図２６
を参照して後述するが、ＩＥＤチエツクが３回以上連続
して正常であり、かつ、ＩＤの連続性が３回以上保持さ
れているとき、Ｈに設定されている。

【０１３２】ステツプＳＰ６８において、フラグＳＡＬ
ＫがＨに設定されていると判定された場合、ステツプＳ
Ｐ６９に進み、ＩＤを補間する処理を実行する。すなわ
ち、いま、ＩＤが検出されなかつたか、あるいは、ＩＤ
が連続していなかつた場合であるので、前回のＩＤに１
を加算したＩＤを生成し、これを検出されたＩＤに代え
て使用するようにする。フラグＳＡＬＫがＬに設定され
ている場合においては、このような補間処理は行われ
ず、ステツプＳＰ６９の処理はスキツプされる。

【０１３３】次に、ステツプＳＰ７０において、変数Ｎ
_NSを１だけインクリメントするとともに、変数Ｎ_S を０
に設定する。そして、ステツプＳＰ７１において、変数
Ｎ_NSが３と等しいか否かが判定され、等しくないと判定
された場合においては、ステツプＳＰ６１に戻り、それ
以降の処理を繰り返し実行する。これに対して、Ｎ_NSが
３に等しいと判定された場合、ステツプＳＰ７２に進
み、フラグＡＳをＬに設定する。そして、ステツプＳＰ
７３において、次のＩＤが検出されなかつた場合、連続
して３回検出されなかつたことを続けて検出することが
できるようにするために、変数Ｎ_NSを２に設定し、ステ
ツプＳＰ６１に戻り、それ以降の処理を繰り返し実行す
る。

【０１３４】以上のようにして、ＳＢＣＤ回路１３４
は、ＩＤの連続性が確保されているとき、フラグＡＳを
Ｈに設定し、確保されていないとき、Ｌに設定する。

【０１３５】ＳＢＣＤ回路１３４は、以上のようにして
生成した２つのフラグＩＥＣＯＫとＡＳを用いて、フラ
グＳＡＬＫを生成する。

【０１３６】すなわち、図４０のステツプＳＰ８１にお
いては、フラグＩＥＣＯＫがＨであるか否かが判定さ
れ、Ｈであると判定された場合、ステツプＳＰ８２に進
み、フラグＡＳがＨであるか否かが判定される。ステツ
プＳＰ８２において、フラグＡＳがＨであると判定され
た場合、ステツプＳＰ８３に進み、フラグＡＳＬＫをＨ
に設定する。

【０１３７】これに対して、ステツプＳＰ８１におい
て、フラグＩＥＣＯＫがＬであると判定された場合、あ
るいは、ステツプＳＰ８２において、フラグＡＳがＬで
あると判定された場合、ステツプＳＰ８４に進み、フラ
グＳＡＬＫをＬに設定する。

【０１３８】以上のようにして、ＳＢＣＤ回路３４にお
いては、ＩＥＣが３回以上連続して正常であり、かつ、
ＩＤが連続して３回以上１ずつインクリメントしている
場合には、フラグＳＡＬＫがＨに設定され、ＩＥＣが連
続して３回以上正常でなかつたり、あるいはＩＤが連続
して３回以上不連続である場合には、フラグＳＡＬＫが
Ｌに設定される。

【０１３９】ホストＣＰＵ１４０は、ＳＡＬＫの状態と
共に、先に述べたＩＤデータを参照して、レーザビーム
が現在照射されている位置（光デイスク２上のアクセス
位置）を検出する。

【０１４０】なお、ＰＩ１訂正の結果を図３８のＳＡ
_lockまたはＳＡ_unlockの条件に加えることも可能であ
る。さらに、ＳＡ_lockまたはＳＡ_unlockの回数は、前述
のように３回と設定されているが、ホストＣＰＵ１４０
により異なる値に設定することも可能である。

【０１４１】ＳＡＬＫの状態が、ＳＡＬＫ＝Ｌの状態
（このとき、ＳＡＬＫ＝Ｈとなる）で、ＳＹＬＫ＝Ｌ
（このときＳＹＵＬ＝Ｈとなる）となると、ＲＡＭ３７
に対するＥＦＭ＋復調回路３１からのＥＦＭ＋復調デー
タの書き込みとＥＣＣの制御が、いずれもリセツトされ
る。その後、ｕｎｌｏｃｋ状態が解除され（ＳＡＵＬ＝
Ｌとされ）、ＳＹＬＫ＝Ｈとなると、ＲＡＭ１３７に対
してＥＦＭ＋復調データの書き込みが再開される。

【０１４２】なお、ｕｎｌｏｃｋは、ホストＣＰＵ１４
０により強制的に実行することも可能である。例えば、
トラツク間のジヤンプ実行後にホストＣＰＵ１４０によ
りｕｎｌｏｃｋ状態にすることで、ＥＣＣ制御をリセツ
トすることもできる。

【０１４３】また、ｕｎｌｏｃｋ状態の解除は、ホスト
ＣＰＵ１４０により実行するか、ホストＣＰＵ１４０の
介入なしに自動的に実行するかの何れかを選択すること
ができる。

【０１４４】ＳＹＬＫがＨの状態（ロツク状態）であ
り、さらに、セクタ情報のビツト６が１の状態（セクタ
の先頭）である場合、ＳＢＣＤ回路１３４はＳＹＬＫ＝
Ｌとなるまで（ロツクがはずれるまで）、図３３に示す
ように、ｂｌｏｃｋ−ｔｏｐをＨの状態とする。ｂｌｏ
ｃｋ−ｔｏｐ＝Ｌである場合は、ＳＣＳＹとｍａｉｎ−
ＦＭＳＹが共にＨの状態の場合（セクタの先頭）になつ
たとき、ＥＦＭ＋Ｗ ｆｒａｍｅの値は、１２の次には
０に設定される。すなわち、この場合、ＥＦＭ＋Ｗ ｆ
ｒａｍｅの値は各メインフレーム毎に、０〜１２の値を
繰り返す。

【０１４５】これに対して、ｂｌｏｃｋ−ｔｏｐ＝Ｈで
あれば、図３４に示すように、ＥＦＭ＋Ｗ Ｆｒａｍｅ
の値は、その値が１３以上となつた場合でも引き続きイ
ンクリメントされる。その結果、図２８に示すように各
ＥＣＣブロツクの各メインフレームのデータがＲＡＭ１
３７の異なるアドレスに順次格納されることになる。

【０１４６】以下同様にして、ＥＦＭ＋復調データのＲ
ＡＭ１３７への書き込みが行われると共に、ＰＩ１訂正
が実行される。そして、１ＥＣＣブロツクのデータ（２
０８行のデータ）に対するＰＩ１訂正が終了すると、次
に、ＰＯ列方向のＥＣＣ処理（ＰＯ訂正）が実行され
る。

【０１４７】なお、ＰＯ列方向にデータを読み出す場合
は、ＰＯ行のインターリーブ（図２３）を解除する必要
がある。従つて、例えば、図２８に示す第Ｎバイト目の
列を読み出す場合、先ず、インターリーブされたＰＯ行
をスキツプしながら、図の上から下方向に第Ｎバイト目
の列のデータを読み出した後、再度、同じ第Ｎバイト目
の列のＰＯ行の符号だけを読み出し、ＥＣＣコア回路１
３８に供給する。

【０１４８】そして、ＥＣＣコア回路１３８が、ＰＯ訂
正を終了すると（図２８の右端のＰＩ列（１０列）を除
く１７２列全ての処理が終了すると）、次に、ＰＩ２訂
正（ＰＩ訂正の２回目）を実行する。なお、ＰＩ行方向
のＥＣＣ処理を２回実行するのは、エラーの訂正能力を
向上させるためである。

【０１４９】また、ＰＯ訂正では、ＰＩ１訂正の結果に
基づいて生成されたエラーフラグ（ＰＩ１フラグ）に応
じてイレージヤ訂正が実行される。さらに、ＰＩ２訂正
においても、ＰＯ訂正の結果に応じて生成されたエラー
フラグ（ＰＯフラグ）を利用してイレージヤ訂正が実行
される。このようなイレージヤ訂正を行うのは、前述の
場合と同様に、エラーの訂正能力を向上させるためであ
る。

【０１５０】ＰＩ２訂正の処理が終了したＰＩ系列のデ
ータは、ＲＡＭ１３７からＯＣＴＬ回路１３９に転送さ
れ、メインデータに対するデスクランブル処理が、図３
６に示したセクタ情報のビツト３〜ビツト０を用いて、
各セクタ単位で実行される。また、このとき、ＯＣＴＬ
回路１３９でＥＤＣに関する演算が行われる。そして、
その演算結果や、メインデータに付加されているエラー
フラグの有無により、対象となるセクタにエラーが存在
するか否かが判定される。ホストＣＰＵ１４０は、その
判定結果に基づいて、光デイスク２から再度データを読
み出すか否かを判定する。その結果、光デイスク２から
再度データを読み出すと判定した場合は、光デイスク２
に対するアクセスが再度実行される。また、データの読
み出しを再度行わないと判定した場合は、エラーを含む
セクタのデータが多重化データ分離回路１３（図１）に
出力される。

【０１５１】ＥＣＣコア回路１３８は、汎用のリードソ
ロモン符号エラー訂正用ＬＳＩにより構成され、符号
長、パリテイ数、および訂正モード（通常訂正のみ、ま
たは、通常訂正およびイレージヤ訂正の２つのモード）
などをプログラムすることが可能とされている。また、
ＥＣＣコア回路１３８は、多符号連続符号化されたデー
タ（符号長が異なる複数の符号系列）もリアルタイムで
デコードすることが可能である。なお、リードソロモン
符号エラー訂正用ＬＳＩとしては、例えば、ＳＯＮＹ
（商標）のＣＸＤ３０７−１１１Ｇがあり、このＬＳＩ
を使用して形成されたＡＳＩＣ（Application Speciali
zed Integrated Circuit）をＥＣＣコアと呼ぶ。なお、
図２５に示すＥＣＣコア回路１３８には、このＥＣＣコ
アが使用されている。

【０１５２】図４１は、エラー訂正動作の実行時におけ
る信号のタイミングを示している。この図において、Ｅ
ＳＴＴ（図４１（Ａ））は、符号（ＰＩ行またはＰＯ
行）の先頭を示すコントロール信号であり、また、ＥＣ
ＤＥ（図４１（Ｂ））は、符号（ＰＩ行またはＰＯ行）
の最後を示すコントロール信号である。ＥＣＹＥ（図４
１（Ｃ））は、符号（ＰＩ行またはＰＯ行）サイクルの
最後を示すコントロール信号である。これらはいずれ
も、ＲＡＭコントローラ１３５からＥＣＣ制御回路１３
６を介してＥＣＣコア回路１３８に供給される。ＥＣＣ
コア回路１３８は、ＲＡＭ１３７から供給されるデータ
を、これらのコントロール信号が識別する。

【０１５３】図４１に示すように、ＰＩ符号は、ＥＳＴ
ＴからＥＤＣＥまでの間に、１８２個のＥＣＣＫで転送
される。ＰＯ符号も、ＥＳＴＴからＥＣＤＥまでの間
に、２０８個のＥＣＣＫで転送される。

【０１５４】なお、ＰＩ行の符号とＰＯ列の符号の符号
長が異なる場合、符号サイクル長をＰＩ行の符号または
ＰＯ列の符号のうち、符号長の長い方（この実施例の場
合、ＰＯ列の符号の２０８）に合わせることにより、訂
正すべきデータ（ＥＤＴ）およびイレージヤ訂正のため
のエラーフラグ（ＰＩ１フラグ、ＰＩ２フラグ、ＰＯフ
ラグ）を、図４１に示すように、いずれの符号系列であ
つたとしても、同様のタイミングで入力することができ
る。また、符号長およびパリテイ数等のパラメータとし
ては任意の値を設定可能である。すなわち、設定を変更
する際は、ＥＳＴＴ＝Ｈとなるタイミングで、ＥＣＣコ
ア回路１３８に新たな設定データを供給すると、ＥＣＣ
コア回路１３８は供給されたデータに基づき、内部設定
を自動的に変更する。

【０１５５】データの訂正結果は、次式で示されるよう
に、４７７ＥＣＣＫのサイクルで出力される。 throughput＝２×ＮＣＹＣ＋３×ＰＣＹＣ＋１３ ＝２×２０８＋３×１６＋１３＝４７７（ＥＣＣＫ）

【０１５６】ここで、ＮＣＹＣはＰＩ行の符号またはＰ
Ｏ列の符号のうちで長い方の符号長を示し、また、ＰＣ
ＹＣは長い方のパリテイ数を示している。図４１に示す
ように、ＯＳＴＴ（図４１（Ｄ））は、ＥＳＴＴ（図４
１（Ａ））のタイミングから、データ出力サイクルの時
間だけ遅延して（訂正結果出力のタイミングで）ＥＣＣ
コア回路１３８からＥＣＣ制御回路１３６に出力される
ものであり、この実施例では、ＯＳＴＴはＥＳＴＴに対
して４７７ＥＣＣＫだけ遅延されている。

【０１５７】エラー検出処理が実行され、検出されたエ
ラーが訂正可能であれば、ＥＣＣコア回路１３８はＥＣ
Ｃ制御回路１３６に対して、ＯＳＴＴ（図４２（Ｅ））
＝ＨのタイミングでＯ．ＣＯＤＥＥＲＲ（図４２
（Ｇ））＝Ｌを出力し、その後、ＥＣＯＲ（図４２
（Ｆ））＝Ｈの位置に、エラーパターンを表す８ビツト
のデータ（誤つたデータと排他的論理和をとつたとき正
しいデータが得られるデータ）ＥＣＤ〔７：０〕（図４
２（Ｈ））と、エラーポジシヨン（エラーのある位置
（アドレス）を示す８ビツトのデータ）ＥＣＡ〔７：
０〕（図４２（Ｉ））が出力される。

【０１５８】なお、イレージヤ訂正モードにおいては、
エラーフラグＥＦＬＧ（図４２（Ｃ））を入力したポジ
シヨンに対応するデータのエラーポジシヨンＥＣＡ
〔７：０〕（図４２（Ｉ））データは必ず出力される
が、その位置のデータが正しい場合には、エラーパター
ンはＥＣＤ〔７：０〕＝００（Ｈ）となる。

【０１５９】また、エラー訂正が不可能な場合には、そ
のタイミングチヤートは図示していないが、ＯＳＴＴ
（図４２（Ｅ））がＨの状態になると同時に、Ｏ．ＣＯ
ＤＥＥＲＲ（図４２（Ｇ））＝Ｈとなり、その後、ＥＣ
ＯＲ（図４２（Ｆ））はＨの状態にはならない。また、
Ｏ．ＣＯＤＥＥＲＲ（図４２（Ｇ））の出力は、ＯＳＴ
Ｔ（図４２（Ｅ））が再度Ｈの状態になるまでラツチさ
れ、ＥＣＯＲ（図４２（Ｆ））、ＥＣＤ〔７：０〕（図
４２（Ｈ））およびＥＣＡ〔７：０〕（図４２（Ｉ））
は、ＯＳＴＴ（図４２（Ｅ））が次にＨの状態になるま
で出力され続ける。

【０１６０】図４３〜図４５は、ＥＣＣ処理実行時にお
ける制御のタイミング図を示している。ここで、図４３
（Ｂ）、図４４（Ｂ）及び図４５（Ｂ）に示すＰＩ１−
Ｒ、ＰＯ−Ｒ、または、ＰＩ２−Ｒは、それぞれ、ＰＩ
１（ＰＩ訂正の１回目）、ＰＯ（ＰＯ訂正）、またはＰ
Ｉ２（ＰＩ訂正の２回目）の各系列の、エラーが訂正さ
れるデータＥＤＴ〔７：０〕とＥＦＬＧ（図４２
（Ｃ））がＲＡＭ１３７からＥＣＣ制御回路１３６を介
してＥＣＣコア回路１３８に転送されるタイミングを示
している。

【０１６１】図４３（Ａ）、図４４（Ａ）及び図４５
（Ａ）に示すように、ＥＦＭ＋復調回路１３１からＲＡ
Ｍ１３７に対して１ＰＩ行のデータＥＦＭ＋Ｗ（１８２
バイトのデータ）を書き込むために、ＭＷＲＱ信号が１
８２回供給され、これによりＲＡＭ１３７に１ＰＩ行分
のＥＦＭ＋復調データが書き込まれる。そして、この１
ＰＩ行分のデータの書き込みが行われる間に、既にＲＡ
Ｍ１３７に書き込みが完了しているＥＣＣブロツクのデ
ータが読み出され、ＥＣＣ制御回路１３６を介してＥＣ
Ｃコア回路１３８に転送される。すなわち、１ＰＩ行分
のデータをＲＡＭ１３７にゆつくり書き込む間に、既に
書き込みが完了している他のＰＩ行またはＰＯ列のデー
タの読み出しが、３回迅速に行われる。さらに、セクタ
の先頭のＰＩ行のデータを転送する場合においては、サ
ブコードデータ（ＩＤとＩＥＤ）の読み出しも行われ
る。これらの書き込みと読み出しは、一方が行われてい
るとき、他方は中止されている。

【０１６２】例えば、ＥＣＣブロツクのＰＩ１訂正を行
う場合においては、１ＰＩ行分のデータの書き込みが行
われる期間に、１ＰＩ行分のデータの読み出しが行われ
る。すなわち、ＲＡＭ１３７から１ＰＩ行分のデータが
読み出され、ＥＣＣ制御回路１３６を介してＥＣＣコア
回路１３８に転送される。なお、図４３（Ｂ）、図４４
（Ｂ）及び図４５（Ｂ）においては、このＰＩ１訂正の
ための読み出しデータＰＩ１−Ｒの読み出しに、２０８
個のＥＣＣＫを用いるようにしているが、このＥＣＣＫ
の数は、最長のデータ長であるＰＯ列の長さに合わせて
あるためであり、ＰＩ行のデータを転送する場合には、
実質的には、このうちの１８２個のＥＣＣＫのみが実際
のデータ転送に利用され、残りのＥＣＣＫは、データ転
送には実際には用いられない。

【０１６３】図４６はＥＣＣ訂正処理の際のＲＡＭコン
トローラ１３５によるＲＡＭ１３７に対するデータの書
き込み及び読み出し処理手順を示し、ＲＡＭコントロー
ラ１３５はステツプＳＰ１０１においてＲＡＭ１３７か
ら１ＰＩ行分のデータをＥＣＣコア回路１３８に転送す
る。この実施例の場合、ＥＣＣブロツクごとにＰＩ符号
（パリテイ）及びＰＯ符号（パリテイ）が付加されてい
ることにより、第１のＥＣＣブロツク分の第１回目のＰ
Ｉ系列の訂正及び書き戻しが終了するまでは同一ＥＣＣ
ブロツクのＰＯ系列のデータＰＯ−ＲまたはＰＩ２系列
の読み出しデータＰＩ２−Ｒを転送することはできな
い。そこで、この場合においては、次の２×２０８ＥＣ
ＣＫのタイミングにおいては、特にデータは転送されな
い。そして、その次にサブコードデータ（ＳＵＢ）が存
在する場合においては、これが転送される。

【０１６４】従つてＲＡＭコントローラ１３５は、図４
６のステツプＳＰ１０１及びＳＰ１０２において第１の
ＥＣＣブロツクの１ＰＩ行分のデータ及び必要に応じて
ＳＵＢコードデータの転送を順次行いながら、ステツプ
ＳＰ１０３において第１のＥＣＣブロツクの２０８行分
のＰＩ１−Ｒデータが転送されたか否かを判断し、肯定
結果が得られるまで当該ステツプＳＰ１０１、ＳＰ１０
２及びＳＰ１０３の処理を繰り返す。ステツプＳＰ１０
３において肯定結果が得られると、このことは第１のＥ
ＣＣブロツクの２０８ＰＩ行分のデータ転送がすべて完
了したことを表しており、このときＲＡＭコントローラ
１３５はステツプＳＰ１０４に移つて第１のＥＣＣブロ
ツクに続く第２のＥＣＣブロツクのＰＩ１−Ｒの転送及
び第１のＥＣＣブロツクのＰＯ−Ｒの転送を次の１８２
ＭＷＲＱの期間において開始する。

【０１６５】すなわち次の１８２ＭＷＲＱ期間において
は、最初に第１のＥＣＣブロツクに続く第２のＥＣＣブ
ロツクのＰＩ１−Ｒが転送され、次に第１のＥＣＣブロ
ツクのＰＯ−Ｒが２回転送される（２列分のＰＯデータ
が転送される）。

【０１６６】このような動作が各１８２ＭＷＲＱの期間
において行われ、第１のＥＣＣブロツクの合計１７２列
のＰＯデータが転送されたとき、ＲＡＭコントローラ１
３５は、図４６のステツプＳＰ１０５において肯定結果
を得、続くステツプＳＰ１０６において図４５に示すよ
うに第１のＥＣＣブロツクのＰＩ２系列のデータＰＩ２
−Ｒを転送する。このデータＰＩ２−Ｒは、図４４
（Ｂ）に示す第１のＥＣＣブロツクのデータＰＯ−Ｒの
転送タイミングと同一のタイミングで転送される。この
タイミングにおけるデータＰＩ１−Ｒは、次のＥＣＣブ
ロツク（第２のＥＣＣブロツク）のデータのものとな
る。このようにして第１のＥＣＣブロツクのＰＩ２−Ｒ
が２０８ＰＩ行分転送され、第１のＥＣＣブロツクのＰ
Ｉ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒの処理が終了する
と、図４６のステツプＳＰ１０７において肯定結果が得
られ、このときＲＡＭコントローラ１３５は上述のステ
ツプＳＰ１０１に戻つて続くＥＣＣブロツクに対する処
理を続ける。

【０１６７】なお、ＥＣＣＫ（図４２（Ａ））は、デー
タ転送期間においてのみ、ＲＡＭコントローラ１３５か
らＥＣＣコア回路１３８に出力される。また、上述した
ように、転送したデータの訂正結果は、その入力から、
４７７クロツク（ＥＣＣＫ）後に出力されることにな
る。従つて、ある系列のデータにエラーが含まれている
か否かの判定の結果（図４３（Ｃ）、図４４（Ｃ）、図
４５（Ｃ））は、その系列から２つ後の系列のデータが
転送される際に出力されることになる（図４３（Ｂ）、
図４４（Ｂ）、図４５（Ｂ））。この出力は、後述する
ＥＲＲ ＦＩＦＯ回路１３６Ｂ（図４７）に格納され
る。

【０１６８】以上のようにして、ＲＡＭ１３７からＥＣ
Ｃ制御回路１３６にエラー訂正すべきデータが入力され
ると、ＥＣＣ制御回路１３６は、その例えば１ＰＩ行分
のデータのＰＩ１訂正を行い、４７７ＥＣＣＫ後に訂正
結果を出力する（図４３（Ｃ）、図４４（Ｃ）、図４５
（Ｃ））。この訂正結果は、後述するＥＣＣ制御回路１
３６のバツフアとしてのＥＲＲ ＦＩＦＯ１３６Ｂに転
送され、一時的に格納される。そして、このデータは、
さらにＥＲＲ ＦＩＦＯ１３６Ｂから読み出され、エラ
ー訂正が完了したデータとして、再びＲＡＭ１３７に転
送され、図４４（Ｄ）、図４５（Ｄ）に示すように、デ
ータＰＩ１−Ｗとして書き込まれる。同様に、ＰＯ訂正
あるいはＰＩ２訂正が完了したデータは、それぞれデー
タＰＯ−ＷまたはＰＩ２−Ｗとして、ＲＡＭ１３７に書
き込まれる。

【０１６９】このように、ＲＡＭ１３７に書き込まれた
エラー訂正の完了したデータは、さらに図４３（Ｅ）、
図４４（Ｅ）及び図４５（Ｅ）に示すように、１８２Ｓ
ＤＣＫの周期で各ＰＩ行毎に読み出され、ＯＣＴＬ回路
１３９から出力される。

【０１７０】図２５との対応部分に同一符号を付して示
す図４７は、エラー訂正処理が実行される際の信号の流
れを示すブロツク図であり、ＥＣＣ制御回路１３６は、
ＥＲＲ ＣＯＵＮＴ１３６Ａ、ＥＲＲ ＦＩＦＯ１３６
Ｂ、ＦＬＡＧ ＲＡＭ１３６Ｃ、およびＥＸ−ＯＲ（排
他的論理和）回路１３６Ｄにより構成されている。

【０１７１】ＥＦＭ＋復調回路１３１から出力された復
調データは、ＲＡＭコントローラ１３５の制御の下、Ｒ
ＡＭ１３７に書き込まれる。各セクタの先頭に記憶され
ているＳＵＢデータ（ＩＤとＩＥＤ）は、ＲＡＭ１３７
から読み出され、ＳＢＣＤ回路１３４に転送される。Ｓ
ＢＣＤ回路１３４は、図３６に示すようなセクタ情報Ｓ
Ｉを生成する。このセクタ情報ＳＩは、ＳＢＣＤ回路１
３４から転送され、ＲＡＭ１３７に書き込まれる。

【０１７２】ＲＡＭコントローラ１３５は、ＲＡＭ１３
７（記憶手段）に書き込まれている１ＰＩ行分のデータ
を８ビツト毎のエラー訂正データＥＤＴとして、ＥＣＣ
制御回路１３６（エラー訂正手段）を介してＥＣＣコア
回路１３８に供給する（図４７においては、便宜上、Ｅ
ＤＴデータがＥＣＣコア回路１３８に直接供給されるよ
うに示されている）。ＥＣＣコア回路１３８は、１ＰＩ
行分のデータが供給されたとき、ＰＩ符号を用いて、８
ビツトのエラー訂正データＥＣＤ（図４２（Ｈ））と、
８ビツトのエラー訂正アドレスＥＣＡ（図４２（Ｉ））
を生成する。このエラー訂正データＥＣＤとエラー訂正
アドレスＥＣＡは、ＥＣＣコア回路１３８からＥＣＣ制
御回路１３６のＥＲＲ ＦＩＦＯ（First In First Ou
t) １３６Ｂに転送され書き込まれる。

【０１７３】次に、実際にエラー訂正を行うためにＲＡ
Ｍコントローラ１３５は、ＲＡＭ１３７から、そのＰＩ
行のデータＥＤＴを読み出し、ＥＸ−ＯＲ回路１３６Ｄ
に供給する。このＥＸ−ＯＲ回路１３６Ｄには、ＥＲＲ
ＦＩＦＯ１３６Ｂからエラー訂正データＥＣＤとエラ
ー訂正アドレスＥＣＡが供給される。ＥＸ−ＯＲ回路１
３６Ｄは、エラー訂正アドレスＥＣＡで指定されるビツ
トにおいて、エラー訂正データＥＣＤとＲＡＭコントロ
ーラ１３５より読み出されたデータＥＤＴとの排他的論
理和を演算することによりエラー訂正を行う。このエラ
ー訂正の行われたデータは、ＥＸ−ＯＲ回路１３６Ｄか
ら、ＲＡＭコントローラ１３５を介してＲＡＭ１３７
に、再び書き戻される。

【０１７４】また、ＥＣＣコア回路１３８は、ＥＣＤと
ＥＣＡから、図４８に示すような８ビツトデータにより
構成されるエラー訂正結果ＥＲを生成し、ＥＣＣ制御回
路１３６のＥＲＲ ＣＯＵＮＴ１３６Ａに供給し記憶さ
せる。そして、この１バイトのエラー訂正結果ＥＲは、
ＲＡＭコントローラ１３５を介して、ＲＡＭ１３７に、
そのＰＩ行に対応して図２８に示すように書き込まれ
る。

【０１７５】なお、図４８に示すエラー訂正結果ＥＲの
８ビツトデータの各ビツトには、以下のような情報が格
納されている。 ビツト７：訂正不能（０：訂正可能／１：訂正不能）
（その系列のエラー訂正が不可能である場合に１とされ
る） ビツト６：ＰＯ（０：ＰＩ／１：ＰＯ）（その系列がＰ
ＩまたはＰＯのいずれであるかを判別するための情報ビ
ツト） ビツト５：ＰＩ２（０：ＰＩ１／１：ＰＩ２）（その系
列がＰＩ１、またはＰＩ２のいずれであるかを判別する
ための情報ビツト） ビツト４：訂正数（エラー訂正数の第５ビツト（ＭＳ
Ｂ）の値） ビツト３：訂正数（４ビツトのエラー訂正数の第４ビツ
トの値） ビツト２：訂正数（４ビツトのエラー訂正数の第３ビツ
トの値） ビツト１：訂正数（４ビツトのエラー訂正数の第２ビツ
トの値） ビツト０：訂正数（４ビツトのエラー訂正数の第１ビツ
トの値）

【０１７６】データがＰＩ１訂正により訂正不能であつ
たか否かの判定結果を示すエラーフラグ（ＰＩ１フラ
グ）（エラー訂正結果ＥＲのビツト７）は、エラー訂正
結果ＥＲの一部としてＥＲＲ ＣＯＵＮＴ１３６Ａに格
納される他、ＦＬＡＧ ＲＡＭ１３６Ｃ（フラグ記憶手
段）にも格納される。以上のようなＰＩ１訂正が、図２
８に示す２０８個のＰＩ行について行われる。

【０１７７】次に、ＲＡＭコントローラ１３５は、ＲＡ
Ｍ１３７から最初のＰＯ列の２０８バイトのデータを読
み出し、ＥＣＣ制御回路１３６を介して、ＥＤＴとし
て、ＥＣＣコア回路１３８に供給する。このＥＣＣコア
回路１３８にはまた、ＦＬＡＧＲＡＭ１３６Ｃに書き込
まれているＰＩ１フラグが読み出され、供給される。Ｅ
ＣＣコア回路１３８は、パターンＰＯとＰＩ１フラグを
利用して、通常の訂正またはイレージヤ訂正のためのＥ
ＣＤとＥＣＡを生成する。このＥＣＤとＥＣＡは、ＥＣ
Ｃコア回路１３８からＥＣＣ制御回路１３６のＥＲＲ
ＦＩＦＯ１３６Ｂに供給され、記憶される。また、ＥＣ
Ｃコア回路１３８が、ＥＣＤとＥＣＡに基づき生成し
た、そのＰＯ列のエラー訂正結果ＥＲが、ＥＲＲ ＣＯ
ＵＮＴ１３６Ａに転送され、記憶される。そして、その
うちのエラー訂正結果ＥＲのビツト７に対応するＰＯフ
ラグは、ＦＬＡＧ ＲＡＭ１３６Ｃにも書き込まれる。

【０１７８】ＲＡＭ１３７から読み出された、そのＰＯ
列のデータＥＤＴは、ＥＸ−ＯＲ回路１３６Ｄに供給さ
れる。ＥＸ−ＯＲ回路１３６Ｄにはまた、ＥＲＲ ＦＩ
ＦＯ１３６ＢからＥＣＤとＥＣＡが供給される。ＥＸ−
ＯＲ回路１３６Ｄは、ＥＣＡにより指定されるアドレス
のビツトに対応して、ＥＣＤとＥＤＴとの排他的論理和
を演算し、エラー訂正を行う。エラー訂正されたデータ
は、ＲＡＭ１３７に書き戻される。

【０１７９】また、そのＰＯ列のエラー訂正結果ＥＲ
は、ＥＲＲ ＣＯＵＮＴ１３６Ａから読み出され、ＲＡ
Ｍ１３７に書き込まれる。ＰＯ列のエラー訂正結果ＥＲ
は、図２８に示すように、上から順番に、１７２行のＰ
Ｉ行に対応する位置に順番に書き込まれる。以上のＰＯ
訂正が、１７２列のＰＯ列について行われる。

【０１８０】次に、ＰＩ２訂正を行う場合においては、
ＰＩ１訂正とＰＯ訂正が行われた後、最初の１ＰＩ行分
のデータが、ＲＡＭ１３７からＥＤＴとして読み出さ
れ、ＥＣＣコア回路１３８に供給される。ＥＣＣコア回
路１３８にはまた、ＦＬＡＧＲＡＭ１３６Ｃに書き込ま
れたＰＯフラグが読み出され供給される。ＥＣＣコア回
路１３８は、このＰＯフラグとパリテイＰＩを用いて、
ＥＣＤとＥＣＡとを生成し、これをＥＣＣ制御回路１３
６をＥＲＲ ＦＩＦＯ１３６Ｂに供給する。

【０１８１】このＥＲＲ ＦＩＦＯ１３６Ｂに書き込ま
れたＥＣＤとＥＣＡＨは、ＥＸ−ＯＲ回路１３６Ｄに供
給され、ＲＡＭ１３７から読み出されたＰＩ行のデータ
と排他的論理和演算が行われ、エラー訂正が実行され
る。エラー訂正が完了したデータは、ＥＸ−ＯＲ回路１
３６Ｄから、ＲＡＭコントローラ１３５を介してＲＡＭ
１３７に書き戻される。

【０１８２】ＥＣＣコア回路１３８はまた、ＥＣＤとＥ
ＣＡから、エラー訂正結果ＥＲを生成し、ＥＣＣ制御回
路１３６のＥＲＲ ＣＯＵＮＴ１３６Ａに供給し記憶さ
せる。このうちのビツト７に対応するＰＩ２フラグは、
ＦＬＡＧ ＲＡＭ１３６Ｃにも書き込まれる。

【０１８３】ＥＲＲ ＣＯＵＮＴ１３６Ａに書き込まれ
たＰＩ２行のエラー訂正結果ＥＲは、ＥＲＲ ＣＯＵＮ
Ｔ１３６Ａから読み出され、ＲＡＭ１３７に書き込まれ
る。このＰＩ２行のエラー訂正結果ＥＲは、図２８に示
すように、ＥＣＣブロツクの２０８行の各ＰＩ行に対応
する位置に書き込まれる。以上のようなＰＩ２訂正が、
２０８行のＰＩ行すべてについて行われる。

【０１８４】図４９は、ＲＡＭ１３７にアクセスする際
のバスアービトレーシヨン（調停）の様子を示すタイミ
ング図である。この図４９において、ＥＦＭＲＥＱ（図
４９（Ａ））は、ＥＦＭ＋復調回路１３１がＥＦＭ＋復
調データのＲＡＭ１３７への書き込みを要求する際に、
ＲＡＭコントローラ１３５に対して出力する信号であ
る。ＯＵＴＲＥＱ（図４９（Ｂ））は、ＯＣＴＬ回路１
３９が、ＥＣＣ処理が施されたデータのＲＡＭ１３７か
らの読み出しを要求する際に、ＲＡＭコントローラ１３
５に出力する信号である。また、ＥＣＣＲＥＱ（図４９
（Ｃ））は、ＥＣＣ制御回路１３６がＥＣＣコア回路１
３８に対してデータを転送し、エラー訂正をさせるため
にＲＡＭ１３７にアクセスしたり、エラー訂正が施され
たデータを得るためにＲＡＭ１３７にアクセスしたり、
または、ＳＢＣＤ回路１３４に対してＳＵＢ転送（ＩＤ
とＩＥＤのＲＡＭコントローラ１３５に出力される信号
である。

【０１８５】ＲＡＭコントローラ１３５は、これら３つ
の信号に対して優先順位（PriorityLevel）を予め設定
しており、これらの要求が同時になされた場合には、そ
の優先順位に従つて、ＲＡＭ１３７のアクセス権を認め
るＡＣＫ（認可）信号を順次出力する。ＥＦＭＡＣＫ
（図４９（Ｄ））、ＯＵＴＡＣＫ（図４９（Ｅ））、Ｅ
ＣＣＡＣＫ（図４９（Ｆ））は、それぞれ、ＥＦＭＲＥ
Ｑ、ＯＵＴＲＥＱ、または、ＥＣＣＲＥＱに対する認可
信号である。この実施例において、前述の優先順位は、
ＯＵＴＲＥＱ、ＥＦＭＲＥＱ、ＥＣＣＲＥＱの順とされ
ている。従つて、図４９に示すように、ＲＡＭコントロ
ーラ１３５は、この順位に従つて、ＲＥＱ信号に対する
ＡＣＫ信号を出力している。これらの信号は、システム
クロツクとしてのＣ１１Ｍ（図４９（Ｇ））に同期して
授受される。

【０１８６】このように、本実施例において、ＲＡＭ１
３７のアクセス権は、所定のサイクル毎にＥＦＭＲＥ
Ｑ、ＥＣＣＲＥＱ、ＯＵＴＲＥＱの何れか１つに対応し
て与えられる。しかし、このサイクルは、ＲＡＭ１３７
の構成、種類、または、アクセスのスピードに対応して
変更することも可能である。

【０１８７】図５０は、１ＥＣＣブロツクのデータに対
してＰＩ１訂正、ＰＩ２訂正、およびＰＯ訂正を実行す
る場合に、ＲＡＭ１３７がアクセスされる回数を示して
いる。この図５０に示すように、ＰＩ１訂正、ＰＯ訂正
およびＰＩ２訂正を実行した場合に必要となるＲＡＭ１
３７のアクセスの回数は、１ＥＣＣブロツクあたり２１
４７１６回であり、１メインフレームの平均は１０３３
回となる。例えば、ＥＦＭ＋復調データの書き込み動作
時におけるＲＡＭ３７のアクセス回数は、１メインフレ
ームあたり１８２回であり、ＥＣＣの実行サイクル長は
２０８バイト（２０８メインフレーム）とされているの
で、３７８５６（＝１８２×２０８）回が１ブロツクあ
たりに必要なアクセス回数となる。このようにして各動
作について必要なアクセス回数を算出し、これらの合計
をとつたものが前述の値となる。

【０１８８】図５１は、ＲＡＭ１３７からＯＣＴＬ回路
１３９を介してエラー訂正結果ＥＲのデータを出力する
タイミングを示すタイミング図である。この図は、図４
３（Ｅ）、図４４（Ｅ）、図４５（Ｅ）の１８２ＳＤＣ
Ｋの期間に先行する部分を、時間軸を拡大して示してい
る。この図において、ＳＤＣＫ（図５１（Ａ））はＥＲ
のデータをストリームデータとして出力する場合のクロ
ツク信号を示す。ＳＩＮＦ（図５１（Ｂ））はセクタ情
報ストローブ信号であり、セクタの先頭においてＳＩＮ
Ｆ＝Ｈとなると共に、転送されるデータがセクタ情報
（ＳＩ）であることを示す。ＥＳＴＢ（図５１（Ｃ））
は、エラー訂正結果ストローブ信号であり、ＥＳＴＢ＝
Ｈとなることによりエラー訂正結果ＥＲが転送されるこ
とを示す。なお、各ＰＩ行においてエラー訂正結果ＥＲ
は、ＰＩ１訂正、ＰＯ訂正、およびＰＩ２訂正のそれぞ
れに対して１バイトずつ割り当てられているので、合計
で３バイトとられる。これらのデータは図２８に格納さ
れている順序で出力されるので、エラー訂正結果ＥＲの
ビツト５及び６（図４８）を調べることにより、どの系
列の結果（データ）であるのかを判定することができ
る。また、ＰＯ訂正の結果が出力されないＰＩ行では、
ＰＯ訂正の結果を出力するタイミングでＥＳＴＢ＝Ｌと
される。

【０１８９】ＤＳＴＢ（図５１（Ｄ））は、信号ＳＤ
〔７：０〕（図５１（Ｅ））がメインデータであるとき
にＤＳＴＢ＝Ｈとされるデータストローブ信号である。
ＳＩＮＦ、ＥＳＴＢ、またはＤＳＴＢの３つの信号は、
ＯＣＴＬ回路１３９により生成される。なお、図５１
（Ｅ）に示すように、セクタ情報ＳＩとエラー訂正結果
ＥＲは、１８２ＳＤＣＫによりＰＩ行方向のデータを送
出する直前に出力される。

【０１９０】ＯＵＴＦ（補間フラグ）（図５１（Ｆ））
は、メインデータに対するエラーフラグであり、図４７
のＦＬＡＧ ＲＡＭ１３６Ｃに格納されているＰＩとＰ
Ｏの訂正不能フラグに基づき、エラーのあるメインデー
タに対して補間フラグで付加されて、出力されることに
なる。

【０１９１】ＯＣＴＬ回路１３９は、デコードが終了し
たセクタのデータが、出力されるべきデータであるか否
かを、ＳＢＣＤ回路１３４が生成したセクタ情報のビツ
ト４、５（図３６）より判定する。セクタ情報のビツト
４、５は、図３６に示すように、エンドセクタとスター
トセクタとをそれぞれ示している。従つて、ＯＣＴＬ回
路１３９は、ビツト４＝０かつビツト５＝１であるセク
タのデータを、出力が指定された（出力されるべき）セ
クタのデータとして、出力する。

【０１９２】また、ＯＣＴＬ回路１３９は、例えば、メ
インデータのエラーフラグの有無やＥＤＣの結果など
が、ホストＣＰＵ１４０により予め設定された条件を満
足するか否かも判定し、満足する場合、デコードデータ
を出力する。もし、設定された出力条件が満たされない
場合には、デコードデータの出力を停止し、ホストＣＰ
Ｕ１４０に異常を知らせる。

【０１９３】データの出力条件は、例えば次のように設
定される。 （１）出力を指定されたセクタのデータである。 （２）ＥＣＣ結果からエラーが検出されない。 （３）メインデータにエラーフラグが全く付加されてい
ない。 出力条件がこのように設定された場合、これらの条件を
全て満足するデータが最終的に出力される。また、以上
の条件に拘らず、ホストＣＰＵ１４０により強制的に出
力を禁止することができる。

【０１９４】ＯＣＴＬ回路１３９は、図５２に示すよう
なセクタ・データの出力手順に従つてメインデータとセ
クタ情報ＳＩ及びエラー訂正結果ＥＲを順次出力する。
まずＯＣＴＬ回路１３９は、ステツプＳＰ１１１におい
てＯＣＴＬ回路１３９にてセクタ情報ＳＩ（図３６）の
ビツト４に格納されたエンドセクタ検出の結果及びビツ
ト５に格納されているスタートセクタ検出の結果を解析
して、ビツト４が０で、かつビツト５が１であるセクタ
・データを出力されるべきセクタ・データであると判断
する。これにより次のステツプＳＰ１１２において、デ
コードデータが出力されるべきデータではないと判断さ
れた場合はステツプＳＰ１１４に移つてデータの出力を
停止する。またデコードデータが出力条件を満たした出
力されるべきデータであると判断された場合はステツプ
ＳＰ１１３に進む。

【０１９５】ＯＣＴＬ回路１３９はステツプＳＰ１１３
において、出力データの各ストローブ信号を生成してセ
クタ情報ＳＩのストローブ信号ＳＩＮＦ（図５１
（Ｂ））、エラー訂正結果ＥＲのストローブ信号ＥＳＴ
Ｂ（図５１（Ｃ））、メインデータのストローブ信号Ｄ
ＳＴＢ（図５１（Ｄ））を順で出力する。この結果、Ｏ
ＣＴＬ回路１３９は次のステツプＳＰ１１５でセクタ情
報ＳＩ、エラー訂正結果ＥＲ及びメインデータ（Ｄ０、
Ｄ１、Ｄ２……）の順でデータ出力し、全てのセクタ・
データを出力し終えるとセクタ・データの出力手順を終
了する。

【０１９６】（２−３）第２実施例の動作及び効果 以上の構成において、１８２ＭＷＲＱ期間内にＲＡＭ１
３７からＥＣＣコア回路１３８に転送されるデータ（Ｐ
Ｉ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ（図４３、図４４、
図４５））は、転送用クロツク（ＥＣＣＫ）に応じてＲ
ＡＭ１３７から読み出される。このとき各データ（ＰＩ
１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）の転送区間相互の間
にそれぞれ所定期間だけ転送用クロツク（ＥＣＣＫ）を
停止させることにより、当該停止期間においてはデータ
（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）の転送が停止
される。すなわち、各データ（ＰＩ１−Ｒ、ＰＯ−Ｒ及
びＰＩ２−Ｒ）の間には所定期間だけデータの転送が行
われない期間が形成される。

【０１９７】この期間において、ＲＡＭコントローラ１
３５は、ＰＩ１訂正（ＰＩ１−Ｗ）の実行後、ＲＡＭ１
３７内の番号０のメインフレームに格納されているセク
タアドレス情報（ＩＤ）及びＩＤに対するエラー検出符
号（ＩＥＤ）をＳＵＢ（図４３（Ｂ）、図４５（Ｂ））
のタイミングで読み出してＳＢＣＤ回路１３４に転送さ
せる。ＳＢＣＤ回路１３４は、セクタアドレス情報ＩＤ
を検出すると、そのセクタの開始セクタアドレスＢＳＡ
及び終了セクタアドレスＥＳＡと、ホストＣＰＵ１４０
によつて予め指定されている出力すべき目的セクタのセ
クタアドレスとを比較する。すなわちそのセクタが目的
セクタであつたときは、その目的セクタの開始セクタア
ドレスＢＳＡであることを示すためにセクタ情報ＳＩの
ビツト５を”１”に設定し、さらに終了セクタアドレス
ＥＳＡの検出ビツト４を”０”に設定する。そしてＳＢ
ＣＤ回路１３４は、セクタアドレス情報ＩＤを検出した
セクタデータが目的セクタか否かをセクタ情報ＳＩのビ
ツト４及び５に設定した後、そのセクタ情報ＳＩを所定
のＰＩ行に対応するようにＲＡＭ１３７内に設けられた
僅かな領域内に格納する。

【０１９８】ここでＲＡＭコントローラ１３５は、ＥＦ
Ｍ＋復調データのＲＡＭ１３７への書き込みの際にＥＣ
Ｃ回路５０においてデコード処理されたセクタデータを
ＯＣＴＬ回路１３９に転送する。ＯＣＴＬ回路１３９
は、転送されてくるセクタデータの中にセクタ情報ＳＩ
を検出すると、セクタ情報ＳＩのビツト４及び５の情報
に応じてそのセクタデータが目的セクタであるか否かを
判別して次段のリングバツフアメモリ１０に対する出力
を制御する。

【０１９９】このようにＳＢＣＤ回路１３４において、
開始のセクタアドレスＢＳＡ及び終了のセクタアドレス
ＥＳＡを検出して予めホストＣＰＵ１４０によつて設定
されている目的セクタであるか否かに関するセクタ情報
ＳＩを生成してＲＡＭ１３７内に設けられた僅かな領域
内に格納しておくことにより、デコードデータの出力
時、ＯＣＴＬ回路１３９においてセクタ情報ＳＩに基づ
いてデコードデータの出力を制御し得る。これにより例
えば、検出したセクタアドレス情報ＩＤをもとにしてホ
ストＣＰＵ１４０によつて予め設定しておいた目的セク
タのセクタアドレスとの比較処理ステツプを省略し得
る。

【０２００】以上の構成によれば、ＥＣＣ復号したＥＣ
Ｃブロツクデータのメインデータを次段のリングバツフ
アメモリ１０に出力する場合、前もつてＳＢＣＤ回路１
３４において、ＥＣＣ復号時にセクタデータが目的セク
タであるか否かの情報をセクタ情報ＳＩのビツト４及び
５に記録しておくようにしたことにより、データ出力時
に、再びセクタアドレス情報ＩＤと目的セクタのセクタ
アドレスとを比較してデータ出力の可否を判定するステ
ツプを省くことができる。かくしてセクタ単位のＥＣＣ
デコードを出力する場合、ＥＣＣデコードデータからセ
クタアドレス情報ＩＤを検出してセクタアドレスとの比
較処理をするための回路を新たに設ける必要がなくな
り、全体の回路構成を簡略化し得ると共に、セクタデー
タに対するアクセスを高速かつ確実になし得る。

【０２０１】さらに上述の実施例によれば、ＲＡＭ１３
７内に設けられた僅かな領域内にセクタ情報ＳＩを格納
しておくようにしたことにより、特別にセクタ検出用の
メモリ領域を設けずとも良く、これによりメモリ容量を
節約し得る。

【０２０２】さらに上述の実施例によれば、ＰＩ系列及
びＰＯ系列によつてブロツク化してＥＣＣ処理するよう
にしたことにより、Ｃ１系列及びＣ２系列によるＥＣＣ
符号化のときのように次のＥＣＣブロツクに跨がつた斜
め方向のＣ２系列の復号終了を待たずに１ＥＣＣブロツ
クのデコード終了時に、直ちにリングバツフアメモリ１
０へのデータ出力の可否を判断することができる。

【０２０３】（３）他の実施例 なお上述の実施例においては、Ｃ１／Ｃ２畳み込み・リ
ードソロモン符号化、又は行方向に誤り訂正内符号を付
加すると共に列方向に誤り訂正外符号を付加して符号化
したデータを復号した場合について述べたが、本発明は
これに限らず、広く一般にインタリーブ又はクロス・イ
ンタリーブにより誤り訂正符号が付加された符号化デー
タの復号に適用し得る。また上述の実施例においては、
符号化データを誤り訂正符号とした場合について述べた
が、本発明はこれに限らず、広く一般に符号化データを
復号するのに用いることができる。

【０２０４】さらに上述の実施例においては、データ再
生装置４０によつて光デイスク２に記録された符号化デ
ータを復号して再生する場合について述べたが、本発明
はこれに限らず、一般に符号化データを記録した記録媒
体から符号化データを読み出し、復号して再生する場合
に適用し得る。

【０２０５】

【発明の効果】上述のように本発明によれば、記録媒体
に記録された符号化データを復号する途中において、読
み出し対象となるデータのデータ情報を検出して、デー
タ情報格納手段に格納しておくことにより、符号化デー
タの復号とは独立して該データ情報に基づいて復号デー
タの出力を制御することができるデータ復号装置及びそ
の方法を実現し得る。

【０２０６】さらに本発明によれば、これにより記録媒
体に記録された符号化データを復号する途中において、
読み出し対象となるデータのデータ情報を検出して、デ
ータ情報格納手段に格納しておくことにより、符号化デ
ータの復号とは独立して該データ情報に基づいて復号デ
ータの出力を制御することができ、復号データの再生が
迅速にできるデータ再生装置を実現し得る。

【図面の簡単な説明】

【図１】データ再生装置の全体構成を示すブロツク図で
ある。

【図２】図１のＥＣＣ回路の構成を示すブロツク図であ
る。

【図３】図１の復調回路、セクタ検出回路及びＥＣＣ回
路の接続の説明に供するブロツク図である。

【図４】図２のＲＡＭに格納するデータの説明に供する
略線図である。

【図５】図２のＥＣＣ回路によるECC 結果の説明に供す
る略線図である。

【図６】図２のＥＣＣ回路によるECC 復号の実行制御の
説明に供するタイミングチヤートである。

【図７】図２のＥＣＣ回路によるエラー出力の説明に供
するタイミングチヤートである。

【図８】図２のＥＣＣ回路のＲＡＭに対するアクセスの
説明に供する表である。

【図９】図２のＥＣＣ回路のＲＡＭに対するアクセスの
優先順位の説明に供するタイミングチヤートである。

【図１０】再生データのフレーム構成を示す略線図であ
る。

【図１１】復調データのセクタフオーマツトの説明に供
する略線図である。

【図１２】セクタ情報の説明に供する図表である。

【図１３】セクタアドレスの設定の説明に供するタイミ
ングチヤートである。

【図１４】セクタ検出及びデータ出力の説明に供するタ
イミングチヤートである。

【図１５】セクタ検出及びデータ出力の説明に供するタ
イミングチヤートである。

【図１６】セクタ検出及びデータ出力の説明に供するタ
イミングチヤートである。

【図１７】セクタ検出及びデータ出力の説明に供するタ
イミングチヤートである。

【図１８】セクタ検出及びデータ出力の説明に供するタ
イミングチヤートである。

【図１９】セクタ検出及びデータ出力の説明に供するタ
イミングチヤートである。

【図２０】セクタ検出及びデータ出力の説明に供するタ
イミングチヤートである。

【図２１】第２実施例のセクタデータの構成を示す略線
図である。

【図２２】第２実施例のＥＣＣブロツクの構成を示す略
線図である。

【図２３】第２実施例のＰＯパリテイ（外符号）のイン
ターリーブを示す略線図である。

【図２４】第２実施例のＥＦＭ変調前の32Ｋバイトブロ
ツクのデータ構成を示す略線図である。

【図２５】第２実施例の復調回路系の構成を示すブロツ
ク図である。

【図２６】第２実施例のＥＦＭ変調号の物理セクタの構
成を示す略線図である。

【図２７】第２実施例の各セクタのデータ構成を示す略
線図である。

【図２８】第２実施例のＲＡＭへの格納状態の説明に供
する略線図である。

【図２９】第２実施例のＥＦＭ復調出力のＲＡＭへの書
込み動作を示す信号波形図である。

【図３０】第２実施例のロツク検出処理手順を示すフロ
ーチヤートである。

【図３１】第２実施例のＳＣＳＹ信号の生成処理手順を
示すフローチヤートである。

【図３２】第２実施例のmain-FMSY 信号の発生処理手順
を示すフローチヤートである。

【図３３】第２実施例のblock-top の検出動作の説明に
供する信号波形図である。

【図３４】第２実施例のblock-top の検出後の処理動作
の説明に供する信号波形図である。

【図３５】第２実施例のＳＵＢの転送動作の説明に供す
る信号波形図である。

【図３６】第２実施例のセクタ情報の構成を示す略線図
である。

【図３７】第２実施例のセクタアドレスの設定の説明に
供するタイミングチヤートである。

【図３８】第２実施例のＩＥＤの連続正常検出判定処理
手順を示すフローチヤートである。

【図３９】第２実施例のＩＤ（アドレス）の連続判定処
理手順を示すフローチヤートである。

【図４０】第２実施例のＳＡＬＫ生成処理手順を示すフ
ローチヤートである。

【図４１】第２実施例のエラー訂正動作の説明に供する
信号波形図である。

【図４２】第２実施例のエラー訂正動作の説明に供する
信号波形図である。

【図４３】第２実施例のＥＣＣ処理の制御動作の説明に
供するタイミングチヤートである。

【図４４】第２実施例のＥＣＣ処理の制御動作の説明に
供するタイミングチヤートである。

【図４５】第２実施例のＥＣＣ処理の制御動作の説明に
供するタイミングチヤートである。

【図４６】第２実施例のＥＣＣ処理のＲＡＭコントロー
ラの処理手順を示すフローチヤートである。

【図４７】第２実施例のエラー訂正回路系の構成を示す
ブロツク図である。

【図４８】第２実施例のエラー訂正結果を示す略線図で
ある。

【図４９】第２実施例のバスアービトレーシヨンの説明
に供する信号波形図である。

【図５０】第２実施例の１ＥＣＣブロツク訂正における
ＲＡＭのアクセス回数を示す略線図である。

【図５１】第２実施例のエラー訂正結果の出力の説明に
供する信号波形図である。

【図５２】第２実施例のセクタデータの出力の説明に供
するフローチヤートである。

【図５３】従来のデータ再生装置を示すブロツク図であ
る。

【図５４】図５３のＥＣＣ回路を示すブロツク図であ
る。

【図５５】図５４のＥＣＣ回路によるECC 復号の説明に
供する略線図である。

【図５６】図５４のＥＣＣ回路によるECC 復号の説明に
供する略線図である。

【図５７】図５４のＥＣＣ回路によるECC 復号の説明に
供する略線図である。

【図５８】図５４のＥＣＣ回路によるECC 復号の説明に
供する略線図である。

【符号の説明】

１、４０……データ再生装置、２……光デイスク、３…
…ピツクアツプ、４……システムコントローラ、５、３
５……復調回路系、６……復調回路、７……セクタ検出
回路、８、５０……ＥＣＣ回路、９……トラツクジヤン
プ判定回路、１０……リングバツフアメモリ、１１……
リングバツフア制御回路、１３……多重化データ分離回
路、１４……ヘツダ分離回路、１５……分離回路制御回
路、１６……スイツチング回路、１７……ビデオコード
バツフア、１８……ビデオデコーダ、１９……オーデイ
オコードバツフア、２０……オーデイオデコーダ、２２
……トラツキングサーボ回路、２４、２６、２８、３
０、５１……ＲＡＭ、２５、２７、２９、５２……ＥＣ
Ｃデコーダ、４２……ＲＦ処理回路、４４、１３１……
ＥＦＭ＋復調回路、４６……ＣＬＶ制御回路、４８……
ＲＭＩＦ、５３……エラーレジスタ、５４……ＥＣＣ制
御部、５５……ＥＣＣ復号部、５６、１３９……ＯＣＴ
Ｌ回路、１３４……ＳＢＣＤ回路、１３５……ＲＡＭコ
ントローラ、１３６……ＥＣＣ制御回路、１３７……Ｒ
ＡＭ、１３８……ＥＣＣコア回路、１４０……ホストＣ
ＰＵ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 悟 東京都品川区北品川６丁目７番35号ソニー 株式会社内

Claims (29)

【特許請求の範囲】
1. 【請求項１】記録媒体に記録された符号化データを復号
   するデータ復号装置において、 上記符号化データ及び当該符号化データより復号された
   復号データを記憶する復号用メモリと、 上記符号化データを復号する途中において生成される上
   記復号データより、読み出し対象となるデータのデータ
   情報を検出するデータ情報検出回路と、 上記データ情報を格納するデータ情報格納手段と、 上記データ情報に基づいて上記復号データの出力を制御
   するデータ出力制御回路とを具えることを特徴とするデ
   ータ復号装置。
2. 【請求項２】上記記録媒体は、デイスク記録媒体でなる
   ことを特徴とする請求項１に記載のデータ復号装置。
3. 【請求項３】上記データ情報は、上記デイスク記録媒体
   についてのセクタ情報でなることを特徴とする請求項２
   に記載のデータ復号装置。
4. 【請求項４】上記データ情報検出回路は、上記データ情
   報に基づいて上記デイスク記録媒体上の読み出し対象と
   なるデータのセクタを検出することを特徴とする請求項
   ２に記載のデータ復号装置。
5. 【請求項５】上記セクタ情報は、上記デイスク記録媒体
   のセクタアドレス情報及び誤り訂正結果及び又は読み出
   しセクタアドレス情報でなることを特徴とする請求項３
   に記載のデータ復号装置。
6. 【請求項６】上記メモリは、フアーストインフアースト
   アウト（ＦＩＦＯ）機能を有することを特徴とする請求
   項１に記載のデータ復号装置。
7. 【請求項７】上記符号化データは、インターリーブ符号
   化されていることを特徴とする請求項１に記載のデータ
   復号装置。
8. 【請求項８】上記符号化データは、誤り訂正符号データ
   であることを特徴とする請求項１に記載のデータ復号装
   置。
9. 【請求項９】上記誤り訂正符号は、Ｃ１／Ｃ２畳み込み
   ・リードソロモン符号であることを特徴とする請求項８
   に記載のデータ復号装置。
10. 【請求項１０】上記誤り訂正符号は、符号化データの行
    方向に誤り訂正内符号を付加するとともに列方向に誤り
    訂正外符号を付加してなることを特徴とする請求項１に
    記載のデータ復号装置。
11. 【請求項１１】上記データ復号装置は、 上記誤り訂正内符号が付加された行方向のデータを行単
    位で第１のブロツク分だけエラー訂正し、 上記誤り訂正外符号が付加された列方向のデータを列単
    位で上記第１のブロツク分だけエラー訂正し、 上記行単位で第１のブロツク分だけエラー訂正された上
    記誤り訂正内符号が付加された上記行方向のデータに対
    して行単位で再びエラー訂正することを特徴とする請求
    項１０に記載のデータ復号装置。
12. 【請求項１２】上記データ復号装置は、 上記メモリから上記行方向データを１行分又は上記列方
    向データを１列分だけ転送完了したとき、当該タイミン
    グにおいて上記レジスタ内に格納されている上記エラー
    位置及びエラーパターンに基づくエラー訂正を実行する
    ことを特徴とする請求項１０に記載のデータ復号装置。
13. 【請求項１３】記録媒体に記録された符号化データを復
    号するデータ復号方法において、 上記記録媒体より読み出された上記符号化データを復号
    用メモリに記憶して、上記符号化データを復号する途中
    において生成される上記復号データより、読み出し対象
    となるデータのデータ情報を検出し、 上記データ情報を格納するとともに、当該データ情報に
    基づいて上記復号データの出力を制御することを特徴と
    するデータ復号方法。
14. 【請求項１４】上記記録媒体は、デイスク記録媒体でな
    ることを特徴とする請求項１３に記載のデータ復号方
    法。
15. 【請求項１５】上記データ情報は、上記デイスク記録媒
    体についてのセクタ情報でなることを特徴とする請求項
    １４に記載のデータ復号方法。
16. 【請求項１６】上記データ情報検出回路は、上記データ
    情報に基づいて読み出し対象となるデータのセクタを検
    出することを特徴とする請求項１３に記載のデータ復号
    方法。
17. 【請求項１７】上記セクタ情報は、上記デイスク記録媒
    体のセクタアドレス情報及び誤り訂正結果及び又は読み
    出しセクタアドレス情報でなることを特徴とする請求項
    １５に記載のデータ復号方法。
18. 【請求項１８】上記メモリは、フアーストインフアース
    トアウト（ＦＩＦＯ）機能を有することを特徴とする請
    求項１３に記載のデータ復号方法。
19. 【請求項１９】上記符号化データは、インターリーブ符
    号化されていることを特徴とする請求項１３に記載のデ
    ータ復号方法。
20. 【請求項２０】上記符号化データは、誤り訂正符号デー
    タであることを特徴とする請求項１３に記載のデータ復
    号方法。
21. 【請求項２１】上記誤り訂正符号は、Ｃ１／Ｃ２畳み込
    み・リードソロモン符号であることを特徴とする請求項
    ２０に記載のデータ復号方法。
22. 【請求項２２】上記誤り訂正符号は、符号化データの行
    方向に誤り訂正内符号を付加するとともに列方向に誤り
    訂正外符号を付加してなることを特徴とする請求項１３
    に記載のデータ復号方法。
23. 【請求項２３】上記データ復号方法は、 上記誤り訂正内符号が付加された行方向のデータを行単
    位で第１のブロツク分だけエラー訂正し、 上記誤り訂正外符号が付加された列方向のデータを列単
    位で上記第１のブロツク分だけエラー訂正し、 上記行単位で第１のブロツク分だけエラー訂正された上
    記誤り訂正内符号が付加された上記行方向のデータに対
    して行単位で再びエラー訂正することを特徴とする請求
    項２２に記載のデータ復号方法。
24. 【請求項２４】上記データ復号方法は、圧縮符号化され
    てなる動画像データを復号することを特徴とする請求項
    １３に記載のデータ復号方法。
25. 【請求項２５】記録媒体に記録された符号化データでな
    る画像信号及び又は音声信号を読み出して再生するデー
    タ再生装置において、 上記符号化データ及び当該符号化データより復号された
    復号データを記憶する復号用メモリと、上記符号化デー
    タを復号する途中において生成される上記復号データよ
    り、読み出し対象となるデータのデータ情報を検出する
    データ情報検出回路と、上記データ情報を格納するデー
    タ情報格納手段と、上記データ情報に基づいて上記復号
    データの出力を制御するデータ出力制御回路とを有する
    データ復号装置を設けることを特徴とするデータ再生装
    置。
26. 【請求項２６】上記誤り訂正符号は、Ｃ１／Ｃ２畳み込
    み・リードソロモン符号であることを特徴とする請求項
    ２５に記載のデータ再生装置。
27. 【請求項２７】上記誤り訂正符号は、符号化データの行
    方向に誤り訂正内符号を付加するとともに列方向に誤り
    訂正外符号を付加してなることを特徴とする請求項２５
    に記載のデータ再生装置。
28. 【請求項２８】上記データ再生装置は、 上記誤り訂正内符号が付加された行方向のデータを行単
    位で第１のブロツク分だけエラー訂正し、 上記誤り訂正外符号が付加された列方向のデータを列単
    位で上記第１のブロツク分だけエラー訂正し、 上記行単位で第１のブロツク分だけエラー訂正された上
    記誤り訂正内符号が付加された上記行方向のデータに対
    して行単位で再びエラー訂正することを特徴とする請求
    項２５に記載のデータ再生装置。
29. 【請求項２９】上記データ再生装置は、 上記メモリから上記行方向データを１行分又は上記列方
    向データを１列分だけ転送完了したとき、当該タイミン
    グにおいて上記レジスタ内に格納されている上記エラー
    位置及びエラーの訂正パターンに基づくエラー訂正を実
    行することを特徴とする請求項２５に記載のデータ再生
    装置。