JPH09289465A - Ｒｄｓ信号識別装置 - Google Patents
Ｒｄｓ信号識別装置Info
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- JPH09289465A JPH09289465A JP8100366A JP10036696A JPH09289465A JP H09289465 A JPH09289465 A JP H09289465A JP 8100366 A JP8100366 A JP 8100366A JP 10036696 A JP10036696 A JP 10036696A JP H09289465 A JPH09289465 A JP H09289465A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2332—Demodulator circuits; Receiver circuits using non-coherent demodulation using a non-coherent carrier
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H60/00—Arrangements for broadcast applications with a direct linking to broadcast information or broadcast space-time; Broadcast-related systems
- H04H60/35—Arrangements for identifying or recognising characteristics with a direct linkage to broadcast information or to broadcast space-time, e.g. for identifying broadcast stations or for identifying users
- H04H60/38—Arrangements for identifying or recognising characteristics with a direct linkage to broadcast information or to broadcast space-time, e.g. for identifying broadcast stations or for identifying users for identifying broadcast time or space
- H04H60/41—Arrangements for identifying or recognising characteristics with a direct linkage to broadcast information or to broadcast space-time, e.g. for identifying broadcast stations or for identifying users for identifying broadcast time or space for identifying broadcast space, i.e. broadcast channels, broadcast stations or broadcast areas
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- H04H20/20—Arrangements for broadcast or distribution of identical information via plural systems
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- H04H2201/10—Aspects of broadcast communication characterised by the type of broadcast system
- H04H2201/13—Aspects of broadcast communication characterised by the type of broadcast system radio data system/radio broadcast data system [RDS/RBDS]
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0024—Carrier regulation at the receiver end
- H04L2027/0026—Correction of carrier offset
- H04L2027/0028—Correction of carrier offset at passband only
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0046—Open loops
- H04L2027/0048—Frequency multiplication
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Circuits Of Receivers In General (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 ＲＤＳデータの同期確立を検出する前に、バ
イフェーズ信号の特徴を利用してＲＤＳ信号を識別する
ようにし、識別に要する時間を短くする。 【解決手段】 受信信号をコンパレータ２により２値化
し、これをキャリアに同期した再生クロックでサンプリ
ングし、サンプリングデータからバイフェーズシンボル
データを復調する。バイフェーズデコード回路９におい
て、互いにペアをなすバイフェーズシンボルデータの差
分をとり、データ判定回路でこの差分結果を閾値と比較
してペアをなすバイフェーズ信号が反転していることを
判定し、更に、ＲＤＳ−ＩＤ検出回路１４において、信
号の反転が一定期間連続して検出される、または一定期
間の中である割合以上検出されることをもってＲＤＳ信
号を識別する。あるいは、バイフェーズシンボルの組み
合わせを検出するペア判定回路１００の出力の安定性を
同様の方法で検出することでＲＤＳ信号を識別する。
イフェーズ信号の特徴を利用してＲＤＳ信号を識別する
ようにし、識別に要する時間を短くする。 【解決手段】 受信信号をコンパレータ２により２値化
し、これをキャリアに同期した再生クロックでサンプリ
ングし、サンプリングデータからバイフェーズシンボル
データを復調する。バイフェーズデコード回路９におい
て、互いにペアをなすバイフェーズシンボルデータの差
分をとり、データ判定回路でこの差分結果を閾値と比較
してペアをなすバイフェーズ信号が反転していることを
判定し、更に、ＲＤＳ−ＩＤ検出回路１４において、信
号の反転が一定期間連続して検出される、または一定期
間の中である割合以上検出されることをもってＲＤＳ信
号を識別する。あるいは、バイフェーズシンボルの組み
合わせを検出するペア判定回路１００の出力の安定性を
同様の方法で検出することでＲＤＳ信号を識別する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＤＳ放送信号を
受信し復調する装置において、受信された信号がＲＤＳ
信号であるかどうかを識別するＲＤＳ信号識別装置に関
する。
受信し復調する装置において、受信された信号がＲＤＳ
信号であるかどうかを識別するＲＤＳ信号識別装置に関
する。
【０００２】
【従来の技術】主にヨーロッパで放送されているＲＤＳ
放送において、送信されるデータ中のＡＦコードを用い
て同一の放送内容を放送する放送局を自動的に受信制御
することが行われている。この場合、ＡＦコードリスト
にある同一放送内容の放送局のうち受信状態が良好な局
を少しでも早くサーチし、その局に切り替え制御するこ
とが必要である。そこで、従来は、聴取者に気にならな
い程度の短い時間の間、音声出力にミュートをかけ、こ
の間に受信局をＡＦ局に切り替えて、該受信局の受信電
界強度を検出して最も良好な放送局を選局していた。
放送において、送信されるデータ中のＡＦコードを用い
て同一の放送内容を放送する放送局を自動的に受信制御
することが行われている。この場合、ＡＦコードリスト
にある同一放送内容の放送局のうち受信状態が良好な局
を少しでも早くサーチし、その局に切り替え制御するこ
とが必要である。そこで、従来は、聴取者に気にならな
い程度の短い時間の間、音声出力にミュートをかけ、こ
の間に受信局をＡＦ局に切り替えて、該受信局の受信電
界強度を検出して最も良好な放送局を選局していた。
【０００３】このような受信制御において、ＡＦコード
に従って選択された受信局が実際にはＲＤＳ局でない
か、または受信感度が十分でないためにＲＤＳデータが
受信できない場合があり、こうした場合には選択制御さ
れた放送局が同一の放送内容を放送する局かどうかを識
別するＰＩコードを認識することができず、正しく放送
局を選択することができなくなる。このため、ＡＦリス
トにある次の受信電界強度を示す局を改めて選局し直す
こととなるが、いち早い正確な選局動作には、切り替え
た放送局がＲＤＳ局であるかどうかを早く識別する必要
がある。また、同様にＲＤＳ局だけをシーク操作して選
局またはメモリする場合も、選局した局がＲＤＳ局であ
るかどうか早く識別することが必要である。
に従って選択された受信局が実際にはＲＤＳ局でない
か、または受信感度が十分でないためにＲＤＳデータが
受信できない場合があり、こうした場合には選択制御さ
れた放送局が同一の放送内容を放送する局かどうかを識
別するＰＩコードを認識することができず、正しく放送
局を選択することができなくなる。このため、ＡＦリス
トにある次の受信電界強度を示す局を改めて選局し直す
こととなるが、いち早い正確な選局動作には、切り替え
た放送局がＲＤＳ局であるかどうかを早く識別する必要
がある。また、同様にＲＤＳ局だけをシーク操作して選
局またはメモリする場合も、選局した局がＲＤＳ局であ
るかどうか早く識別することが必要である。
【０００４】従来、このようなＲＤＳ局の識別動作は、
一旦ＡＦ局に選局して放送を受信し始めてから、ＲＤＳ
データのブロック同期またはグループ同期を検出するこ
とにより行っていた。尚、ＲＤＳデータは、２６ビット
のデータを１ブロックとして構成されており、各ブロッ
クには特定の同期パターン（オフセットワード）が付加
されており、この周期性を検出することでブロック同期
が確立され、また４つのブロックでひとつのグループが
構成されており、このグループ同期は、オフセットワー
ドの順番を判定することで確立される。
一旦ＡＦ局に選局して放送を受信し始めてから、ＲＤＳ
データのブロック同期またはグループ同期を検出するこ
とにより行っていた。尚、ＲＤＳデータは、２６ビット
のデータを１ブロックとして構成されており、各ブロッ
クには特定の同期パターン（オフセットワード）が付加
されており、この周期性を検出することでブロック同期
が確立され、また４つのブロックでひとつのグループが
構成されており、このグループ同期は、オフセットワー
ドの順番を判定することで確立される。
【０００５】
【発明が解決しようとする課題】従来は、ＲＤＳ局を識
別するためにＲＤＳデータの同期確立を利用していたの
で、最低でも２ブロック期間に相当する４４msec以上の
時間が必要となり、受信状態によってはロック時間が１
００msec以上かかることがあるため２００msec弱の時間
が必要となる。従って、受信局の切り替え動作が遅くな
ったり、長い期間音声出力にミュートをかける必要が生
じ、聴取者に違和感を与えるという問題があった。
別するためにＲＤＳデータの同期確立を利用していたの
で、最低でも２ブロック期間に相当する４４msec以上の
時間が必要となり、受信状態によってはロック時間が１
００msec以上かかることがあるため２００msec弱の時間
が必要となる。従って、受信局の切り替え動作が遅くな
ったり、長い期間音声出力にミュートをかける必要が生
じ、聴取者に違和感を与えるという問題があった。
【０００６】
【課題を解決するための手段】ＲＤＳ信号は、差動符号
化されたのちにキャリア周波数近傍の信号電力を押さえ
るためバイフェーズ符号化されている。このバイフェー
ズ符号とは、例えば、データ１の信号を（１,０）で、
データ０の信号を（０,１）で表すようにしたものであ
り、従って、ひとつのシンボルが２つのシンボルに変換
されて符号化されることになる。その後、バイフェーズ
符号化された信号はキャリア周波数にてＰＳＫ変調さ
れ、ＦＭベースバンド信号に多重されて実際の放送波と
なる。
化されたのちにキャリア周波数近傍の信号電力を押さえ
るためバイフェーズ符号化されている。このバイフェー
ズ符号とは、例えば、データ１の信号を（１,０）で、
データ０の信号を（０,１）で表すようにしたものであ
り、従って、ひとつのシンボルが２つのシンボルに変換
されて符号化されることになる。その後、バイフェーズ
符号化された信号はキャリア周波数にてＰＳＫ変調さ
れ、ＦＭベースバンド信号に多重されて実際の放送波と
なる。
【０００７】そこで、本発明は、このＲＤＳ信号がバイ
フェーズ符号化されていることを利用し、受信信号が２
つのシンボルをペアとして符号化されていることを検出
して受信信号がＲＤＳ信号であることを識別するもので
ある。即ち、各バイフェーズシンボルペア毎に互いの信
号が反転していることを検出し、一定期間連続して検出
される、または一定期間の中である割合以上検出される
ことをもってＲＤＳ信号を識別する。あるいは、バイフ
ェーズシンボルの組み合わせを検出するペア判定回路の
出力の安定性を同様の方法で検出することで、ＲＤＳ信
号を検出するものである。
フェーズ符号化されていることを利用し、受信信号が２
つのシンボルをペアとして符号化されていることを検出
して受信信号がＲＤＳ信号であることを識別するもので
ある。即ち、各バイフェーズシンボルペア毎に互いの信
号が反転していることを検出し、一定期間連続して検出
される、または一定期間の中である割合以上検出される
ことをもってＲＤＳ信号を識別する。あるいは、バイフ
ェーズシンボルの組み合わせを検出するペア判定回路の
出力の安定性を同様の方法で検出することで、ＲＤＳ信
号を検出するものである。
【０００８】
【発明の実施の形態】図１に、本発明によるＲＤＳ復調
装置のブロック図を示す。ＲＤＳ信号が多重されたＦＭ
コンポジット信号は５７ＫＨｚ−ＢＰＦ回路１に入力さ
れ、ＲＤＳ信号が分離されてコンパレータ２に入力さ
れ、０，１のデジタル信号に２値化される。コンパレー
タ出力は、キャリア再生回路３及び位相検波回路として
のＤフリップフロップ（以下、Ｄ−ＦＦという）４に入
力され、キャリア再生回路３で５７ＫＨｚのキャリアに
同期したクロック信号が再生され、この再生クロック信
号に基づきＤ−ＦＦ４により、コンパレータ出力がサン
プリングされる。
装置のブロック図を示す。ＲＤＳ信号が多重されたＦＭ
コンポジット信号は５７ＫＨｚ−ＢＰＦ回路１に入力さ
れ、ＲＤＳ信号が分離されてコンパレータ２に入力さ
れ、０，１のデジタル信号に２値化される。コンパレー
タ出力は、キャリア再生回路３及び位相検波回路として
のＤフリップフロップ（以下、Ｄ−ＦＦという）４に入
力され、キャリア再生回路３で５７ＫＨｚのキャリアに
同期したクロック信号が再生され、この再生クロック信
号に基づきＤ−ＦＦ４により、コンパレータ出力がサン
プリングされる。
【０００９】図６に信号波形を示して説明すると、ＢＰ
Ｆ出力には図６(a)に示すようなＲＤＳ信号が出力さ
れ、コンパレータ出力には(b)に示すデジタル信号が得
られる。キャリア再生回路３により再生される５７ＫＨ
ｚの再生クロックは(c)に示すタイミング(キャリア信号
に対して９０度の位相）で、Ｄ−ＦＦ４にクロック信号
として入力される。この結果、Ｄ−ＦＦ４のサンプリン
グ出力として(d)に示す信号が得られ、この信号がバイ
フェーズクロック再生回路５とデータ識別回路１３に入
力される。バイフェーズクロック再生回路５では、バイ
フェーズシンボルレートのクロックパルス(e)を再生
し、データ識別回路１３においては、加算器６が自己の
出力を入力するＤ−ＦＦ７の出力とＤ−ＦＦ４の出力と
を加算する。そして、Ｄ−ＦＦ７は、バイフェーズシン
ボルレートのクロックパルス(e)によりリセットされる
ので、このＤ−ＦＦ７と加算器６により累算器が構成さ
れ、Ｄ-ＦＦ４からのサンプリング出力データは、１シ
ンボル期間にわたり累算される。より具体的には、サン
プリング出力データの「１」の数が累算される。
Ｆ出力には図６(a)に示すようなＲＤＳ信号が出力さ
れ、コンパレータ出力には(b)に示すデジタル信号が得
られる。キャリア再生回路３により再生される５７ＫＨ
ｚの再生クロックは(c)に示すタイミング(キャリア信号
に対して９０度の位相）で、Ｄ−ＦＦ４にクロック信号
として入力される。この結果、Ｄ−ＦＦ４のサンプリン
グ出力として(d)に示す信号が得られ、この信号がバイ
フェーズクロック再生回路５とデータ識別回路１３に入
力される。バイフェーズクロック再生回路５では、バイ
フェーズシンボルレートのクロックパルス(e)を再生
し、データ識別回路１３においては、加算器６が自己の
出力を入力するＤ−ＦＦ７の出力とＤ−ＦＦ４の出力と
を加算する。そして、Ｄ−ＦＦ７は、バイフェーズシン
ボルレートのクロックパルス(e)によりリセットされる
ので、このＤ−ＦＦ７と加算器６により累算器が構成さ
れ、Ｄ-ＦＦ４からのサンプリング出力データは、１シ
ンボル期間にわたり累算される。より具体的には、サン
プリング出力データの「１」の数が累算される。
【００１０】ここで、サンプリングデータが理想的なデ
ータであれば、ＲＤＳ信号の場合、１シンボル期間に２
４キャリアの信号が入力されるので、この加算器におけ
る積算値は２４または０となるはずである(図６では６
または０）。そして、Ｄ−ＦＦ８にはバイフェーズシン
ボルレートのクロックパルス(e)により累算結果がラッ
チされ、バイフェーズデコード回路９とデータクロック
再生回路１０に入力される。
ータであれば、ＲＤＳ信号の場合、１シンボル期間に２
４キャリアの信号が入力されるので、この加算器におけ
る積算値は２４または０となるはずである(図６では６
または０）。そして、Ｄ−ＦＦ８にはバイフェーズシン
ボルレートのクロックパルス(e)により累算結果がラッ
チされ、バイフェーズデコード回路９とデータクロック
再生回路１０に入力される。
【００１１】バイフェーズデコード回路９は、Ｄ−ＦＦ
８の出力をバイフェーズシンボルレートのクロックパル
ス(e)により１バイフェーズ周期分遅延するＤ−ＦＦ９
０と、このＤ−ＦＦ９０の出力データからＤ−ＦＦ８の
出力データを減算する減算回路９１を備え、これらによ
って、隣り合うバイフェーズシンボルデータ間で差分処
理が行われ、差分結果の符号ビットが差動符号化された
ＲＤＳデータとして次段のＤ−ＦＦ９４に送出される。
つまり、バイフェーズシンボルデータは、ソースデータ
１を「１，０」で表し、ソースデータ０を「０，１」で
表すため、差分結果が正となれば差動符号化されたＲＤ
Ｓデータを１とし、負となれば０とする。
８の出力をバイフェーズシンボルレートのクロックパル
ス(e)により１バイフェーズ周期分遅延するＤ−ＦＦ９
０と、このＤ−ＦＦ９０の出力データからＤ−ＦＦ８の
出力データを減算する減算回路９１を備え、これらによ
って、隣り合うバイフェーズシンボルデータ間で差分処
理が行われ、差分結果の符号ビットが差動符号化された
ＲＤＳデータとして次段のＤ−ＦＦ９４に送出される。
つまり、バイフェーズシンボルデータは、ソースデータ
１を「１，０」で表し、ソースデータ０を「０，１」で
表すため、差分結果が正となれば差動符号化されたＲＤ
Ｓデータを１とし、負となれば０とする。
【００１２】また、減算回路９１の差分結果はデータ判
定回路１５に入力され、ここで、差分結果の絶対値が外
部から供給される制御データＰと比較される。即ち、理
想的なノイズのないＲＤＳ信号が入力されていれば、減
算回路９１での隣り合うバイフェーズシンボルデータ間
の差分結果は、２４−０＝＋２４または０−２４＝−２
４となり、ノイズなどの影響があったとしてもその値は
大きな値を示すはずであるが、入力信号がＲＤＳ信号で
ない場合は、バイフェーズ符号化されていないため差分
結果は小さな値を示すこととなる。そこで、データ判定
回路１５では、例えば＋−５を制御データＰとして、こ
の差分結果が＋−５以下となればバイフェーズ符号化信
号ではない、即ちＲＤＳ信号ではないと判断して判定デ
ータ０を出力し、＋−５を越えるようであればバイフェ
ーズ符号化されたＲＤＳ信号であると判断して、判定デ
ータ１を出力する。
定回路１５に入力され、ここで、差分結果の絶対値が外
部から供給される制御データＰと比較される。即ち、理
想的なノイズのないＲＤＳ信号が入力されていれば、減
算回路９１での隣り合うバイフェーズシンボルデータ間
の差分結果は、２４−０＝＋２４または０−２４＝−２
４となり、ノイズなどの影響があったとしてもその値は
大きな値を示すはずであるが、入力信号がＲＤＳ信号で
ない場合は、バイフェーズ符号化されていないため差分
結果は小さな値を示すこととなる。そこで、データ判定
回路１５では、例えば＋−５を制御データＰとして、こ
の差分結果が＋−５以下となればバイフェーズ符号化信
号ではない、即ちＲＤＳ信号ではないと判断して判定デ
ータ０を出力し、＋−５を越えるようであればバイフェ
ーズ符号化されたＲＤＳ信号であると判断して、判定デ
ータ１を出力する。
【００１３】ところで、データクロック再生回路１０
は、Ｄ−ＦＦ８の出力に基づいてバイフェーズシンボル
データのペアを判定し、シンボル毎のバイフェーズクロ
ック(e)からペアとなる１シンボル置きのタイミングで
のクロックを分離し、これをデータクロック(g)として
Ｄ−ＦＦ９４，１６及び差動デコード回路１１に出力す
る。よって、Ｄ−ＦＦ９４，１６には、ペアを構成する
２つのバイフェーズシンボル毎に、得られた差動符号化
ＲＤＳデータ及びデータ判定回路１５の判定データが各
々ラッチされる。
は、Ｄ−ＦＦ８の出力に基づいてバイフェーズシンボル
データのペアを判定し、シンボル毎のバイフェーズクロ
ック(e)からペアとなる１シンボル置きのタイミングで
のクロックを分離し、これをデータクロック(g)として
Ｄ−ＦＦ９４，１６及び差動デコード回路１１に出力す
る。よって、Ｄ−ＦＦ９４，１６には、ペアを構成する
２つのバイフェーズシンボル毎に、得られた差動符号化
ＲＤＳデータ及びデータ判定回路１５の判定データが各
々ラッチされる。
【００１４】そして、Ｄ−ＦＦ９４の差動符号化ＲＤＳ
データは、差動デコード回路１１に入力され、Ｄ−ＦＦ
１１０及びＥＸＯＲ回路１１２により、連続する差動符
号化ＲＤＳデータ同士でＲＤＳソースデータに復号さ
れ、後段の同期再生回路に送出されて、ここでＲＤＳソ
ースデータに基づいて同期が確立される。また、Ｄ−Ｆ
Ｆ１６でラッチされた判定データは、ＲＤＳ−ＩＤ検出
回路１４に入力され、判定データに基づき入力信号がＲ
ＤＳ信号であるか検出される。
データは、差動デコード回路１１に入力され、Ｄ−ＦＦ
１１０及びＥＸＯＲ回路１１２により、連続する差動符
号化ＲＤＳデータ同士でＲＤＳソースデータに復号さ
れ、後段の同期再生回路に送出されて、ここでＲＤＳソ
ースデータに基づいて同期が確立される。また、Ｄ−Ｆ
Ｆ１６でラッチされた判定データは、ＲＤＳ−ＩＤ検出
回路１４に入力され、判定データに基づき入力信号がＲ
ＤＳ信号であるか検出される。
【００１５】以上説明した実施形態においては、データ
識別回路１３において、サンプリング出力の積算結果を
得るのに、サンプリングデータを１シンボル期間にわた
り単純に累算する累算器（加算器６及びＤ−ＦＦ７）を
用いたが、その代わりにローパスフィルタを用いること
もできる。即ち、図２に示すように、加算器６およびＤ
−ＦＦ７の代わりにＲＤＳバイフェーズシンボルレート
である２.３７５ＫＨｚを通過帯域とするデジタルロー
パスフィルタ１２を設け、このフィルタ１２にＤ−ＦＦ
４からのサンプリング出力を入力する。また、バイフェ
ーズクロック再生回路５においては、図６(k)に示すよ
うに１シンボル期間のほぼ中点でバイフェーズシンボル
レートのクロックを発生するよう構成し、このバイフェ
ーズクロック(k)をＤ−ＦＦ８のクロック端子に印加し
てデジタルローパスフィルタ１２の出力をラッチする。
このラッチ出力にはフィルタ演算による小数点以下のレ
ベルも出力すれば複数ビットの結果が得られる。即ち、
入力信号がノイズのない理想的な信号であれば、このラ
ッチ出力には１.００または０.００の出力が得られる
が、ノイズ等により波形が歪んでいれば０.５０近傍の
出力が得られることになる。このラッチ出力は、前述の
実施形態と同様にバイフェーズデコード回路９とデータ
クロック再生回路１０に入力され、バイフェーズデコー
ド回路９においてペアを構成しているバイフェーズシン
ボルデータ間で差分演算が行われ、差分結果が正となれ
ば差動符号化されたＲＤＳデータは１となり、負となれ
ば０となる。この時、理想的なノイズのないＲＤＳ信号
が入力されておれば、差分結果は１．００−０．００＝
＋１または０．００−１．００＝−１となり、ノイズな
どの影響があったとしてもその値は大きな値を示すはず
であるが、入力信号がＲＤＳ信号でない場合は、バイフ
ェーズ符号化されていないため差分結果は小さな値を示
すこととなる。そこで、データ判定回路１５では、＋−
０．３を閾値として、この差分結果が＋−０．３以下と
なればＲＤＳ信号ではないと判断して判定データ０を出
力し、＋−０．３を越えるようであればＲＤＳ信号であ
ると判断して、判定データ１を出力する。
識別回路１３において、サンプリング出力の積算結果を
得るのに、サンプリングデータを１シンボル期間にわた
り単純に累算する累算器（加算器６及びＤ−ＦＦ７）を
用いたが、その代わりにローパスフィルタを用いること
もできる。即ち、図２に示すように、加算器６およびＤ
−ＦＦ７の代わりにＲＤＳバイフェーズシンボルレート
である２.３７５ＫＨｚを通過帯域とするデジタルロー
パスフィルタ１２を設け、このフィルタ１２にＤ−ＦＦ
４からのサンプリング出力を入力する。また、バイフェ
ーズクロック再生回路５においては、図６(k)に示すよ
うに１シンボル期間のほぼ中点でバイフェーズシンボル
レートのクロックを発生するよう構成し、このバイフェ
ーズクロック(k)をＤ−ＦＦ８のクロック端子に印加し
てデジタルローパスフィルタ１２の出力をラッチする。
このラッチ出力にはフィルタ演算による小数点以下のレ
ベルも出力すれば複数ビットの結果が得られる。即ち、
入力信号がノイズのない理想的な信号であれば、このラ
ッチ出力には１.００または０.００の出力が得られる
が、ノイズ等により波形が歪んでいれば０.５０近傍の
出力が得られることになる。このラッチ出力は、前述の
実施形態と同様にバイフェーズデコード回路９とデータ
クロック再生回路１０に入力され、バイフェーズデコー
ド回路９においてペアを構成しているバイフェーズシン
ボルデータ間で差分演算が行われ、差分結果が正となれ
ば差動符号化されたＲＤＳデータは１となり、負となれ
ば０となる。この時、理想的なノイズのないＲＤＳ信号
が入力されておれば、差分結果は１．００−０．００＝
＋１または０．００−１．００＝−１となり、ノイズな
どの影響があったとしてもその値は大きな値を示すはず
であるが、入力信号がＲＤＳ信号でない場合は、バイフ
ェーズ符号化されていないため差分結果は小さな値を示
すこととなる。そこで、データ判定回路１５では、＋−
０．３を閾値として、この差分結果が＋−０．３以下と
なればＲＤＳ信号ではないと判断して判定データ０を出
力し、＋−０．３を越えるようであればＲＤＳ信号であ
ると判断して、判定データ１を出力する。
【００１６】そして、このようにして得られた差動符号
化ＲＤＳデータ及び判定データは、同様にして差動デコ
ード回路１１及びＲＤＳ−ＩＤ検出回路１４に入力さ
れ、ＲＤＳソースデータとＲＤＳ−ＩＤ信号が出力され
る。尚、デジタルローパスフィルタ１２としては、例え
ば、図３に示す回路を用いればよく、フィルタ出力のラ
ッチタイミングを１シンボル期間のほぼ中点としたの
は、この近辺でフィルタ出力が最大値となるためであ
り、厳密に言えば、フィルタでの遅延分だけラッチタイ
ミングを遅らせた方が好ましい。
化ＲＤＳデータ及び判定データは、同様にして差動デコ
ード回路１１及びＲＤＳ−ＩＤ検出回路１４に入力さ
れ、ＲＤＳソースデータとＲＤＳ−ＩＤ信号が出力され
る。尚、デジタルローパスフィルタ１２としては、例え
ば、図３に示す回路を用いればよく、フィルタ出力のラ
ッチタイミングを１シンボル期間のほぼ中点としたの
は、この近辺でフィルタ出力が最大値となるためであ
り、厳密に言えば、フィルタでの遅延分だけラッチタイ
ミングを遅らせた方が好ましい。
【００１７】ここで、データクロック再生回路１０の具
体構成について説明する。データクロック再生回路１０
では、図４に示すように、Ｄ−ＦＦ８の出力がペア判定
回路１００に入力され、ペア判定回路１００は、たとえ
ば連続する３つのバイフェーズシンボルデータからペア
となるタイミングを判定し、判定結果をＥＸＯＲ回路１
０２に入力する。ＥＸＯＲ回路１０２の他の入力には、
バイフェーズクロックパルス(e)を分周器１０１で２分
周した信号が入力され、このＥＸＯＲ出力をＡＮＤ回路
１０３に入力することによって、シンボル毎のバイフェ
ーズクロック(e)からペアとなる１シンボル置きのタイ
ミングをＡＮＤ回路１０３により分離し、このクロック
をデータクロック(g)として出力している。
体構成について説明する。データクロック再生回路１０
では、図４に示すように、Ｄ−ＦＦ８の出力がペア判定
回路１００に入力され、ペア判定回路１００は、たとえ
ば連続する３つのバイフェーズシンボルデータからペア
となるタイミングを判定し、判定結果をＥＸＯＲ回路１
０２に入力する。ＥＸＯＲ回路１０２の他の入力には、
バイフェーズクロックパルス(e)を分周器１０１で２分
周した信号が入力され、このＥＸＯＲ出力をＡＮＤ回路
１０３に入力することによって、シンボル毎のバイフェ
ーズクロック(e)からペアとなる１シンボル置きのタイ
ミングをＡＮＤ回路１０３により分離し、このクロック
をデータクロック(g)として出力している。
【００１８】即ち、図６のタイミングチャートにおい
て、バイフェーズクロック(e)の２分周出力は(i)とな
り、ペア判定回路１００の出力から(h)なる出力、即ち
１が出力されると、ＥＸＯＲ回路１０２では２分周出力
(i)が反転処理されて(j)なる信号が出力され、ＡＮＤ回
路１０３の出力には、ペアとなる１シンボル置きのタイ
ミングで出力されるクロック(g)が得られる。ペア判定
回路１００は、Ｄ−ＦＦ８の出力(f)に基づいて、バイ
フェーズシンボルデータのペアを判定し、その出力(h)
は、バイフェーズシンボルデータが（Ｄ１、Ｄ２），
（Ｄ３、Ｄ４)，……をペアとするとき１レベルとな
り、（Ｄ０、Ｄ１），（Ｄ２、Ｄ３)，……をペアとす
るとき０レベルとなり、この例では、（Ｄ１、Ｄ２），
（Ｄ３、Ｄ４)，……をペアとする場合を示している。
て、バイフェーズクロック(e)の２分周出力は(i)とな
り、ペア判定回路１００の出力から(h)なる出力、即ち
１が出力されると、ＥＸＯＲ回路１０２では２分周出力
(i)が反転処理されて(j)なる信号が出力され、ＡＮＤ回
路１０３の出力には、ペアとなる１シンボル置きのタイ
ミングで出力されるクロック(g)が得られる。ペア判定
回路１００は、Ｄ−ＦＦ８の出力(f)に基づいて、バイ
フェーズシンボルデータのペアを判定し、その出力(h)
は、バイフェーズシンボルデータが（Ｄ１、Ｄ２），
（Ｄ３、Ｄ４)，……をペアとするとき１レベルとな
り、（Ｄ０、Ｄ１），（Ｄ２、Ｄ３)，……をペアとす
るとき０レベルとなり、この例では、（Ｄ１、Ｄ２），
（Ｄ３、Ｄ４)，……をペアとする場合を示している。
【００１９】より具体的には、ペア判定回路１００は例
えば図５に示すように構成されている。即ち、シフトレ
ジスタ２０１に、順次入力されるバイフェーズシンボル
データの最上位ビットＭＳＢを入力し、連続する３つの
バイフェーズシンボルデータＤ０，Ｄ１，Ｄ２の最上位
ビットＭＳＢａ０，ａ１，ａ２を２ビットづつ比較し
て、シフトレジスタ２０１のビットａ０，ａ１，ａ２の
うち、ａ０とａ１が同一ならばＥＸＮＯＲ回路２０２の
出力が１となり、且つ、ａ１とａ２が異なっていいれば
ＥＸＯＲ回路２０３の出力が１となり、これによって、
ＡＮＤ回路２０４の出力が１となってＲＳフリップフロ
ップ２０６がセットされるので、このフリップフロップ
の出力が１となり、Ｄ１とＤ２がペアであると判定され
る。一方、ａ０とａ１が異なっていいればＥＸＮＯＲ回
路２０２の出力が０となり、且つ、ａ１とａ２が同一な
らばＥＸＯＲ回路２０３の出力が０となり、ＮＯＲ回路
２０５の出力が１となってＲＳフリップフロップ２０６
がリセットされるので、このフリップフロップの出力が
０となり、Ｄ０とＤ１がペアであると判定される。但
し、ペア判定回路１００としては、本願出願人が先に出
願した特願平６−１７２６８２号に示した回路構成等、
他の構成を用いても良い。
えば図５に示すように構成されている。即ち、シフトレ
ジスタ２０１に、順次入力されるバイフェーズシンボル
データの最上位ビットＭＳＢを入力し、連続する３つの
バイフェーズシンボルデータＤ０，Ｄ１，Ｄ２の最上位
ビットＭＳＢａ０，ａ１，ａ２を２ビットづつ比較し
て、シフトレジスタ２０１のビットａ０，ａ１，ａ２の
うち、ａ０とａ１が同一ならばＥＸＮＯＲ回路２０２の
出力が１となり、且つ、ａ１とａ２が異なっていいれば
ＥＸＯＲ回路２０３の出力が１となり、これによって、
ＡＮＤ回路２０４の出力が１となってＲＳフリップフロ
ップ２０６がセットされるので、このフリップフロップ
の出力が１となり、Ｄ１とＤ２がペアであると判定され
る。一方、ａ０とａ１が異なっていいればＥＸＮＯＲ回
路２０２の出力が０となり、且つ、ａ１とａ２が同一な
らばＥＸＯＲ回路２０３の出力が０となり、ＮＯＲ回路
２０５の出力が１となってＲＳフリップフロップ２０６
がリセットされるので、このフリップフロップの出力が
０となり、Ｄ０とＤ１がペアであると判定される。但
し、ペア判定回路１００としては、本願出願人が先に出
願した特願平６−１７２６８２号に示した回路構成等、
他の構成を用いても良い。
【００２０】次に、ＲＤＳ−ＩＤ検出回路１４の具体構
成について詳細に説明する。このＲＤＳ−ＩＤ検出回路
１４は、例えば図７に示すような構成となり、Ｄ−ＦＦ
１６からの判定データはｎ段のシフトレジスタ１４０に
入力される。このシフトレジスタはデータクロック再生
回路１０の出力であるデータクロック(g)により１デー
タ毎にシフト処理され、各レジスタ出力はＡＮＤ回路１
４１及びＮＯＲ回路１４２に供給される。また、ＡＮＤ
回路１４１の出力はＲＳ−ＦＦ１４３のセット端子に入
力され、一方、ＮＯＲ出力はリセット端子に入力され
て、その出力としてＲＤＳ−ＩＤ信号を得る。即ち、ｎ
ビットのデータ中全てのビットで差分結果が制御データ
レベルを超えた場合、即ちバイフェーズペアを満足する
場合においてのみＲＤＳ信号であることを示すＲＤＳ−
ＩＤ信号を出力し、また、逆にｎビットのデータ中全て
のビットで差分結果が制御データレベルを超えない場
合、即ちバイフェーズペアを満足しない場合において、
前記ＲＤＳ−ＩＤ出力をリセットすることとなる。この
ようにすることでＲＤＳ−ＩＤ検出条件が厳しく設定さ
れ、一旦検出されたのちは確実にＲＤＳ信号ではないと
判断できた場合にのみＲＤＳ−ＩＤ信号が解除される。
成について詳細に説明する。このＲＤＳ−ＩＤ検出回路
１４は、例えば図７に示すような構成となり、Ｄ−ＦＦ
１６からの判定データはｎ段のシフトレジスタ１４０に
入力される。このシフトレジスタはデータクロック再生
回路１０の出力であるデータクロック(g)により１デー
タ毎にシフト処理され、各レジスタ出力はＡＮＤ回路１
４１及びＮＯＲ回路１４２に供給される。また、ＡＮＤ
回路１４１の出力はＲＳ−ＦＦ１４３のセット端子に入
力され、一方、ＮＯＲ出力はリセット端子に入力され
て、その出力としてＲＤＳ−ＩＤ信号を得る。即ち、ｎ
ビットのデータ中全てのビットで差分結果が制御データ
レベルを超えた場合、即ちバイフェーズペアを満足する
場合においてのみＲＤＳ信号であることを示すＲＤＳ−
ＩＤ信号を出力し、また、逆にｎビットのデータ中全て
のビットで差分結果が制御データレベルを超えない場
合、即ちバイフェーズペアを満足しない場合において、
前記ＲＤＳ−ＩＤ出力をリセットすることとなる。この
ようにすることでＲＤＳ−ＩＤ検出条件が厳しく設定さ
れ、一旦検出されたのちは確実にＲＤＳ信号ではないと
判断できた場合にのみＲＤＳ−ＩＤ信号が解除される。
【００２１】また、他の例として図８に示すように、ｎ
段のシフトレジスタ１４０の出力を加算器１４４にて加
算し、その加算結果を比較器１４５に入力する。この比
較器１４５においては外部から設定される所定値Ａ，Ｂ
（Ａ＞Ｂ）に基づき、加算結果が所定値Ａを超えればセ
ット信号を出力し、所定値Ｂより小さくなればリセット
信号をＲＳ−ＦＦ１４３に出力する。このようにするこ
とで、ｎビット中所定ビット以上がバイフェーズペアを
満足する時にＲＤＳ−ＩＤ信号を出力し、所定ビット以
下になればＲＤＳ−ＩＤ信号出力をリセットする。つま
り、ＲＤＳ−ＩＤ信号の検出にヒステリシス特性をもた
せることができる。
段のシフトレジスタ１４０の出力を加算器１４４にて加
算し、その加算結果を比較器１４５に入力する。この比
較器１４５においては外部から設定される所定値Ａ，Ｂ
（Ａ＞Ｂ）に基づき、加算結果が所定値Ａを超えればセ
ット信号を出力し、所定値Ｂより小さくなればリセット
信号をＲＳ−ＦＦ１４３に出力する。このようにするこ
とで、ｎビット中所定ビット以上がバイフェーズペアを
満足する時にＲＤＳ−ＩＤ信号を出力し、所定ビット以
下になればＲＤＳ−ＩＤ信号出力をリセットする。つま
り、ＲＤＳ−ＩＤ信号の検出にヒステリシス特性をもた
せることができる。
【００２２】以上の２つの例では、データ判定回路１５
からの判定データに基づいてＲＤＳ信号の識別を行った
が、上述したデータクロック再生回路１０中のペア判定
回路１００の出力の安定度を尺度に、ＲＤＳ信号の識別
を行うことも可能である。即ち、図９に示すように、デ
ータクロック再生回路１０中のペア判定回路１００の出
力(h)を、図１のＤ−ＦＦ１６の出力の代わりにＲＤＳ
−ＩＤ検出回路１４に入力し、ＲＤＳ−ＩＤ検出回路１
４としては、図８とほぼ同様の構成とする。
からの判定データに基づいてＲＤＳ信号の識別を行った
が、上述したデータクロック再生回路１０中のペア判定
回路１００の出力の安定度を尺度に、ＲＤＳ信号の識別
を行うことも可能である。即ち、図９に示すように、デ
ータクロック再生回路１０中のペア判定回路１００の出
力(h)を、図１のＤ−ＦＦ１６の出力の代わりにＲＤＳ
−ＩＤ検出回路１４に入力し、ＲＤＳ−ＩＤ検出回路１
４としては、図８とほぼ同様の構成とする。
【００２３】具体的には、データクロック再生回路１０
中のペア判定回路１００の出力(h)を、データクロック
(g)によりシフト動作を行うｎ段のシフトレジスタ１４
６に入力し、各レジスタの出力を加算器１４７で加算す
る。そして、加算器１４７の出力を比較器１４８で外部
から設定される所定値Ｃ，Ｄ（Ｃ＜Ｄ）と比較し、加算
結果が所定値Ｃ以下または（ｎ−Ｃ）以上のときセット
信号を出力し、所定値Ｄ以上または（ｎ−Ｄ）以下のと
きリセット信号をＲＳ−ＦＦ１４９に出力する。
中のペア判定回路１００の出力(h)を、データクロック
(g)によりシフト動作を行うｎ段のシフトレジスタ１４
６に入力し、各レジスタの出力を加算器１４７で加算す
る。そして、加算器１４７の出力を比較器１４８で外部
から設定される所定値Ｃ，Ｄ（Ｃ＜Ｄ）と比較し、加算
結果が所定値Ｃ以下または（ｎ−Ｃ）以上のときセット
信号を出力し、所定値Ｄ以上または（ｎ−Ｄ）以下のと
きリセット信号をＲＳ−ＦＦ１４９に出力する。
【００２４】ペア検出回路１０は、上述したように、順
次入力されるバイフェーズシンボルデータのペアを判定
し、バイフェーズシンボルデータが（Ｄ１、Ｄ２），
（Ｄ３、Ｄ４)，……をペアとするとき１レベルとな
り、（Ｄ０、Ｄ１），（Ｄ２、Ｄ３)，……をペアとす
るとき０レベルとなるよう構成されているため、ＲＤＳ
信号が入力されていれば、ペア検出回路１０の出力は０
または１を常時出力し続けるはずである。よって、ＲＤ
Ｓ信号が入力されていれば、加算器１４７のｎビットの
加算出力は０もしくはｎに近い値となり、入力信号がＲ
ＤＳでないときは加算器１４７のｎビットの加算出力は
０とｎの中間の値になりやすい。
次入力されるバイフェーズシンボルデータのペアを判定
し、バイフェーズシンボルデータが（Ｄ１、Ｄ２），
（Ｄ３、Ｄ４)，……をペアとするとき１レベルとな
り、（Ｄ０、Ｄ１），（Ｄ２、Ｄ３)，……をペアとす
るとき０レベルとなるよう構成されているため、ＲＤＳ
信号が入力されていれば、ペア検出回路１０の出力は０
または１を常時出力し続けるはずである。よって、ＲＤ
Ｓ信号が入力されていれば、加算器１４７のｎビットの
加算出力は０もしくはｎに近い値となり、入力信号がＲ
ＤＳでないときは加算器１４７のｎビットの加算出力は
０とｎの中間の値になりやすい。
【００２５】従って、加算結果を上述したように比較器
１４８において所定値と比較すれば、ｎビット中所定ビ
ット数以上がバイフェーズペアを満足する時にＲＤＳ−
ＩＤ信号を出力し、所定ビット数以下になればＲＤＳ−
ＩＤ信号出力をリセットするようにでき、これによって
ＲＤＳ信号の識別を行うことができる。ところで、制御
データＰ、各所定値Ａ，Ｂ，Ｃ，Ｄおよびシフトレジス
タ１４０，１４６のビット長ｎは、その値を制御するこ
とで、ＲＤＳ−ＩＤの検出条件を厳しくしたり緩くする
ことが可能である。つまり、制御データＰ、各所定値
Ａ，Ｂおよびレジスタ長ｎはより大きく、所定値Ｃ，Ｄ
はより小さく設定することで検出条件が厳しくなる。特
に、選局後最初にＲＤＳ−ＩＤ信号を検出する際には、
誤ってＲＤＳ局を検出することは避けるべきであるの
で、検出条件を制御して厳しく設定する方がよい。ま
た、ＲＤＳ−ＩＤ信号は一旦セットされるとリセットさ
れにくく制御されるため、選局時に選局前の状態が持続
してしまわないように、選局時または強制的に同期リセ
ットをかける時には一旦ＲＤＳ−ＩＤをリセット制御す
るのが良い。
１４８において所定値と比較すれば、ｎビット中所定ビ
ット数以上がバイフェーズペアを満足する時にＲＤＳ−
ＩＤ信号を出力し、所定ビット数以下になればＲＤＳ−
ＩＤ信号出力をリセットするようにでき、これによって
ＲＤＳ信号の識別を行うことができる。ところで、制御
データＰ、各所定値Ａ，Ｂ，Ｃ，Ｄおよびシフトレジス
タ１４０，１４６のビット長ｎは、その値を制御するこ
とで、ＲＤＳ−ＩＤの検出条件を厳しくしたり緩くする
ことが可能である。つまり、制御データＰ、各所定値
Ａ，Ｂおよびレジスタ長ｎはより大きく、所定値Ｃ，Ｄ
はより小さく設定することで検出条件が厳しくなる。特
に、選局後最初にＲＤＳ−ＩＤ信号を検出する際には、
誤ってＲＤＳ局を検出することは避けるべきであるの
で、検出条件を制御して厳しく設定する方がよい。ま
た、ＲＤＳ−ＩＤ信号は一旦セットされるとリセットさ
れにくく制御されるため、選局時に選局前の状態が持続
してしまわないように、選局時または強制的に同期リセ
ットをかける時には一旦ＲＤＳ−ＩＤをリセット制御す
るのが良い。
【００２６】
【発明の効果】本発明によれば、ＲＤＳデータの同期を
検出する前に、復調装置においてバイフェーズ信号の特
徴を利用してＲＤＳ信号を検出するようにしたので、従
来よりもはるかに短い時間（例えば２０msec程度）でＲ
ＤＳ局を識別することが可能となる。
検出する前に、復調装置においてバイフェーズ信号の特
徴を利用してＲＤＳ信号を検出するようにしたので、従
来よりもはるかに短い時間（例えば２０msec程度）でＲ
ＤＳ局を識別することが可能となる。
【図１】本発明の実施形態を示すブロック図である。
【図２】データ識別回路の他の構成を示すブロック図で
ある。
ある。
【図３】ローパスフィルタの構成を示す回路図である。
【図４】データクロック再生回路の構成を示す回路図で
ある。
ある。
【図５】ペア判定回路の構成を示す回路図である。
【図６】本発明の実施形態の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図７】ＲＤＳ−ＩＤ検出回路の具体構成を示す回路図
である。
である。
【図８】ＲＤＳ−ＩＤ検出回路の他の構成を示す回路図
である。
である。
【図９】本発明の他の実施形態を示すブロック図であ
る。
る。
１ バンドパスフィルタ ２ コンパレータ ３ キャリア再生回路 ４、７、８、１６、９０、９４、１１０ Ｄフリップフ
ロップ ５ バイフェーズクロック再生回路 ６ 加算器 ９ バイフェーズデコード回路 １０ データクロック再生回路 １１ 差動デコード回路 １２ ローパスフィルタ １３ データ識別回路 １４ ＲＤＳ−ＩＤ検出回路 １５ データ判定回路 ９１ 減算器 １００ ペア判定回路 １１２ ＥＸＯＲ回路 １４０、１４６ シフトレジスタ １４４、１４７ 加算器 １４５、１４８ 比較器 １４３、１４９ ＲＳフリップフロップ
ロップ ５ バイフェーズクロック再生回路 ６ 加算器 ９ バイフェーズデコード回路 １０ データクロック再生回路 １１ 差動デコード回路 １２ ローパスフィルタ １３ データ識別回路 １４ ＲＤＳ−ＩＤ検出回路 １５ データ判定回路 ９１ 減算器 １００ ペア判定回路 １１２ ＥＸＯＲ回路 １４０、１４６ シフトレジスタ １４４、１４７ 加算器 １４５、１４８ 比較器 １４３、１４９ ＲＳフリップフロップ
Claims (6)
- 【請求項１】 受信信号からバイフェーズ信号を復調す
る復調回路と、該復調されたバイフェーズ信号を入力
し、互いにペアをなすバイフェーズ信号がペア毎に互い
に反転していることを判定する判定回路とを備え、該判
定回路の出力に応じて前記受信信号がＲＤＳ信号である
ことを識別することを特徴とするＲＤＳ信号識別装置。 - 【請求項２】 請求項１記載のＲＤＳ信号識別装置は、
更に、前記判定回路の出力を入力し、一定期間連続して
前記信号の反転を検出したとき識別信号を出力し、一定
期間連続して前記信号の反転を検出しないとき前記識別
信号の出力をリセットする検出回路を備えたことを特徴
とするＲＤＳ信号識別装置。 - 【請求項３】 請求項１記載のＲＤＳ信号識別装置は、
更に、前記判定回路の出力を入力し、一定期間の内、第
１の割合以上で前記信号の反転を検出したとき識別信号
を出力し、前記第１の割合より低く設定された第２の割
合以下で前記信号の反転を検出したとき前記識別信号の
出力をリセットする検出回路を備えたことを特徴とする
ＲＤＳ信号識別装置。 - 【請求項４】 請求項１記載のＲＤＳ信号識別装置にお
いて、前記判定回路は、互いにペアをなすバイフェーズ
信号について信号レベルの差分をとる減算回路と、該差
分結果の絶対値が所定値より大きいときにペアをなす互
いのバイフェーズ信号が反転していると判定するデータ
判定回路とより成ることを特徴とするＲＤＳ信号識別装
置。 - 【請求項５】 受信信号からバイフェーズ信号を復調す
る復調回路と、該復調されたバイフェーズ信号を入力
し、互いにペアをなすバイフェーズ信号を判定してペア
の組み合わせに応じて第１もしくは第２のレベルの出力
を発生するペア判定回路と、該ペア判定回路の出力が一
定期間にわたって安定しているかどうかを検出する検出
回路とを備え、該検出回路の出力により前記受信信号が
ＲＤＳ信号であることを識別することを特徴とするＲＤ
Ｓ信号識別装置。 - 【請求項６】 請求項５記載のＲＤＳ信号識別装置にお
いて、前記検出回路は、前記ペア判定回路の出力を一定
期間にわたり加算する加算器と、該加算結果を第１の所
定値Ｃ及び第２の所定値Ｄ（Ｃ＜Ｄ）と比較し、前記一
定期間における前記加算器の出力の最大値をｎとすると
き、前記加算結果がＣ以下または（ｎ−Ｃ）以上のとき
識別信号を出力し、Ｄ以上または（ｎ−Ｄ）以下となる
とき前記識別信号をリセットする比較器を有することを
特徴とするＲＤＳ信号識別装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8100366A JPH09289465A (ja) | 1996-04-22 | 1996-04-22 | Ｒｄｓ信号識別装置 |
| US08/840,988 US6256359B1 (en) | 1996-04-22 | 1997-04-21 | RDS signal detection device |
| EP97302747A EP0804000B1 (en) | 1996-04-22 | 1997-04-22 | RDS signal detection device |
| DE69737781T DE69737781T2 (de) | 1996-04-22 | 1997-04-22 | Radiodatensignalerfassungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8100366A JPH09289465A (ja) | 1996-04-22 | 1996-04-22 | Ｒｄｓ信号識別装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289465A true JPH09289465A (ja) | 1997-11-04 |
Family
ID=14272070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8100366A Pending JPH09289465A (ja) | 1996-04-22 | 1996-04-22 | Ｒｄｓ信号識別装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6256359B1 (ja) |
| EP (1) | EP0804000B1 (ja) |
| JP (1) | JPH09289465A (ja) |
| DE (1) | DE69737781T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2381678A (en) * | 2001-11-02 | 2003-05-07 | Zarlink Semiconductor Ltd | Digital clock detector using delay gates |
| US8099067B2 (en) * | 2005-08-03 | 2012-01-17 | Freescale Semiconductor, Inc. | Data signal system |
| US7864893B2 (en) * | 2007-07-25 | 2011-01-04 | Silicon Laboratories, Inc. | Decoder with soft decision combining |
| US8213546B2 (en) * | 2007-11-13 | 2012-07-03 | Silicon Laboratories Inc. | System and method for decoding RDS/RBDS data |
| US8126091B2 (en) | 2008-09-30 | 2012-02-28 | Silicon Laboratories Inc. | RDS/RBDS decoder with reliable values |
| KR101293040B1 (ko) * | 2012-05-22 | 2013-08-05 | 광주과학기술원 | 1대의 진동 측정기를 이용한 3차원 진동 측정 방법 및 시스템 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4361895A (en) * | 1980-07-28 | 1982-11-30 | Ontel Corporation | Manchester decoder |
| DE3709523A1 (de) * | 1987-03-23 | 1988-10-13 | Bosch Gmbh Robert | Rundfunkempfaenger mit mindestens einem verkehrsfunkdecoder |
| DE3728655A1 (de) | 1987-08-27 | 1989-03-09 | Thomson Brandt Gmbh | Verfahren und/oder einrichtung zum demodulieren eines biphasesignales |
| DE4024593A1 (de) * | 1990-08-02 | 1992-03-05 | Sgs Thomson Microelectronics | Verfahren und vorrichtung zur demodulation eines biphasenmodulierten signals |
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