JPH09293860A - 半導体集積装置および製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 微小化された半導体集積装置へのコンタクト
形成が容易になされ、拡散層を浅く、かつ低抵抗とする
とともに、チャネルへの注入制御が容易になされる、積
み上げ拡散層を具備する半導体集積装置およびその製造
方法を提供する。 【解決手段】 基板１内に素子領域Ｒ３を形成させる複
数個の素子分離絶縁膜（素子分離絶縁部）２Ａ、２Ｂを
備え、かつ素子領域Ｒ３内にキャリアのソース拡散層
（ソース領域）５Ａおよびドレイン拡散層（ドレイン領
域）５Ｂを備え、ソース拡散層５Ａあるいはドレイン拡
散層５Ｂの一方に接して上方に積み上げられ、素子分離
絶縁膜２Ａ、２Ｂ上にいたる位置まで展開される、導電
性の積み上げ拡散層（展開層）１８Ａ、１８Ｂを備えて
構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積装置お
よびその製造方法に関し、とりわけ積み上げ拡散層を具
備するＭＯＳＦＥＴ装置や化合物半導体ＦＥＴ装置に関
するものである。

【０００２】

【従来の技術】ＮＭＯＳＦＥＴや、ＰＭＯＳＦＥＴ、あ
るいは相補型のＣＭＯＳＦＥＴといったＭＯＳ型電界効
果トランジスタ（以下、ＭＯＳＦＥＴと総称する）をは
じめ、ＧａＡｓＦＥＴに代表される化合物半導体ＦＥＴ
は、高集積度となるにつれてスケーリング法則にしたが
う構成部分の微細化が進行している。ＭＯＳＦＥＴのソ
ース、ドレイン拡散層の領域を小さく形成する場合、コ
ンタクトホールを拡散層上の好ましい位置に形成させる
べく、フォトレジストの合わせマージンを同時に小さく
することが求められている。

【０００３】また、例えばＭＯＳＦＥＴにおいて素子を
微細化するにつれて、短チャネル効果が顕著になるが、
こうした短チャネル効果を抑制するため、ソース、ドレ
イン拡散層を浅くする構成が効果的とされている。例え
ばソース、ドレイン拡散層の接合深さを浅く形成するた
め、イオン注入工程ののち、エキシマレーザ光を照射し
て加熱するエキシマレーザアニール処理を行う方法が提
案されている。これによれば、エキシマレーザ光をウエ
ハーに照射すると、ウエハーはその極表層だけが短時間
に加熱されることで、浅い接合が形成される。

【０００４】また、ソース、ドレイン拡散層を浅く形成
させるとともに、ソース、ドレイン拡散層を低抵抗化す
ることが好ましい。その方法として従来、ソース、ドレ
イン拡散層の表層に例えばチタンのような高融点金属に
よる金属シリサイド層（ＴｉＳｉ₂ 層）を形成するサリ
サイドプロセスが開示されている（ＩＥＥＥ ＴＲＡＮ
ＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＯＲＯＮ ＤＥＶ
ＩＣＥ Ｖｏｌ．３８、ＮＯ．２、ＦＥＢ １９９
１）。この方法は、ソース、ドレイン拡散層の表層にチ
タンとシリコンとの化合物を生成させて、ソース、ドレ
イン拡散層の低抵抗化を図るものである。

【０００５】さらに、半導体素子の微小化にともなう短
チャネル効果で生じるパンチスルーを防止するために、
レトログレードウエルを採用し、チャネルよりも若干深
い部分の不純物濃度を濃くする加工が知られている。

【０００６】

【発明が解決しようとする課題】しかしながら、前記の
ように微小化が進むＭＯＳＦＥＴの微小ソース、ドレイ
ン拡散層上にコンタクトホールを形成する際に、フォト
レジストの合わせマージンを小さく構成するには技術的
およびコスト的に難があった。このためソース、ドレイ
ン拡散層が小さく、一方、フォトレジストの合わせマー
ジンが大であると、コンタクトホールが拡散層以外の領
域に形成されるおそれがあり、拡散層とコンタクト間の
良好な導通が得られないばかりか、層間絶縁膜のエッチ
ングが素子分離絶縁膜上の位置で開始されると、コンタ
クトホール形成にともない素子分離絶縁膜までがエッチ
ングされてしまい、電流リークが発生するという不都合
が生じる。

【０００７】また、ＭＯＳＦＥＴの素子の微細化につれ
て顕著になる短チャネル効果の抑制には、前記のように
ソース、ドレイン拡散層を浅く構成することが効果的で
あるが、ＭＯＳＦＥＴのソース、ドレイン拡散層を浅い
拡散層で形成すると、ソース、ドレイン拡散層の抵抗値
が高くなり、このためＭＯＳトランジスタの電流駆動機
能が低下するという問題が発生する。すなわち、ソー
ス、ドレイン拡散層を浅く構成する（接合深さを浅くす
る）ことと、ソース、ドレイン拡散層の抵抗値を下げる
ことはトレードオフにあり、両立させるには困難が伴
う。

【０００８】例えば前記のエキシマレーザアニール処理
は高温アニール処理であるから、高速熱アニーリング
（ＲＴＡ）処理に比して良好な結晶がソース、ドレイン
拡散層に形成され、これによってソース、ドレイン拡散
層は若干、低抵抗となるものの、実用的な低抵抗値を実
現するには限界があった。

【０００９】また、ソース、ドレイン拡散層を低抵抗化
する方法として開示された、高融点金属による金属シリ
サイド層（ＴｉＳｉ₂ 層）を形成するサリサイドプロセ
スによれば、ソース、ドレイン拡散層を低抵抗化できる
ものの、チタンシリサイド層が突き抜ける状態となりや
すく、これによる電流リークが発生する難点があった。
このためソース、ドレイン拡散層の深さを、チタンシリ
サイド層が突き抜けない程度に深くしなければならず、
よってソース、ドレイン拡散層を浅く構成するのに限界
があった。このように、従来の方法および構成は、ソー
ス、ドレイン拡散層を薄く、しかも低抵抗に形成するの
にいずれも難があった。

【００１０】また、従来の製造方法では、ＭＯＳＦＥＴ
のチャネル中へ不純物を注入する際には、チャネル以外
の部分へも同時に不純物が注入される。したがって、短
チャネル効果で生じるパンチスルーを防止するために、
チャネルよりも若干深い部分の不純物濃度を濃くする場
合、従来の製造方法ではソース、ドレイン拡散層中にも
この加工が同時に施されることになる。これにより、ソ
ース、ドレイン底部の接合付近の不純物濃度が変化する
結果、ソース、ドレインが必要以上に浅く変化してしま
い、前記のようなリーク電流発生の原因となるという不
都合があった。このように、従来の製造方法ではチャネ
ル中の不純物プロファイルと、ソース、ドレインにおけ
る不純物プロファイルとをそれぞれ個別に制御すること
が困難であった。

【００１１】また、不純物注入時に発生する結晶欠陥に
よって増速拡散が顕著となる場合には、高濃度の注入不
純物が増速拡散してチャネルまで至り、チャネルの不純
物濃度を変化させて、トランジスタ特性を劣化させると
いう欠点もあった。

【００１２】さらにまた、従来の製造方法ではゲート電
極の加工はリソグラフィー技術によりなされているが、
こうした技術によるとレジスト成形時の最小加工線幅は
露光装置の光の波長により決定される。したがって、リ
ソグラフィー技術により成形されたレジストをマスクと
してゲート電極を製造すると、その最小線幅が制限され
るという問題があった。

【００１３】本発明は従来技術の前記のような課題や欠
点を解決するためなされたもので、その目的は微小化さ
れた半導体集積装置へのコンタクト形成が容易になさ
れ、拡散層を浅く、かつ低抵抗とするとともに、チャネ
ルへの注入制御が容易になされる、積み上げ拡散層を具
備する半導体集積装置およびその製造方法を提供するこ
とにある。

【００１４】

【課題を解決するための手段】前記課題を解決するため
本発明に係る半導体集積装置は、基板内に素子領域を形
成させる複数個の素子分離絶縁部を備え、かつ前記素子
領域内にキャリアのソース領域およびドレイン領域を備
える半導体集積装置であって、前記ソース領域あるいは
ドレイン領域の一方に接して上方に積み上げられ、前記
素子分離絶縁部上にいたる位置まで展開される、導電性
の展開層を備えて構成したことを特徴とする。

【００１５】本発明に係る半導体集積装置が電界効果半
導体集積装置であり、前記素子分離絶縁部として素子分
離絶縁膜が適用され、前記ソース領域およびドレイン領
域としてソース拡散層およびドレイン拡散層が適用さ
れ、前記展開層として積み上げ拡散層が適用されている
場合、あるいは特に電界効果半導体集積装置がシリコン
系基板によるＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ、あるい
は相補形ＭＯＳＦＥＴのいずれかである場合、微細化に
伴い小面積になったソース拡散層およびドレイン拡散層
へのコンタクトが積み上げ拡散層を介してなされ、フォ
トレジストの大きな合わせマージンが確保されて、ソー
ス、ドレイン領域にコンタクトが確実に形成される。

【００１６】本発明にかかる電界効果半導体集積装置が
化合物半導体を基板とする場合は、超高周波領域に適用
可能な微小半導体集積装置が実現されるとりわけ前記展
開層あるいは前記積み上げ拡散層上に、金属系の高融点
層が形成された構成であれば、寄生抵抗の増大が防止さ
れる。

【００１７】また、本発明に係る半導体集積装置は、シ
リコン系基板内に素子領域を形成させる複数個の素子分
離絶縁膜を備え、かつ前記素子領域内にキャリアのソー
ス拡散層およびドレイン拡散層と、前記ソース拡散層お
よびドレイン拡散層に連接されるチャネルを備えるＭＯ
ＳＦＥＴ集積装置であって、前記チャネル内のみに、ト
ランジスタ特性を調整する不純物が注入されて構成され
る。この構成により、チャネルの不純物プロファイルが
ソース拡散層およびドレイン拡散層の不純物プロファイ
ルとは独立に制御形成され、ソース拡散層およびドレイ
ン拡散層に影響を及ぼすことなく、デバイス特性の調整
がなされる。

【００１８】さらに本発明に係る半導体集積装置の製造
方法は、ゲート電極を備える半導体集積装置の製造方法
であって、ゲート領域を覆う構成層の、ゲート電極が形
成される部分を開口して溝を設ける工程と、前記溝の側
壁へサイドウオールを設ける工程と、前記サイドウオー
ルが形成する空隙部にゲート電極を埋設する工程を、前
記の順序で含むことを特徴とする。この構成により、サ
イドウオール幅を変化させることで任意の微小ゲート長
が形成される。

【００１９】また、本発明に係る半導体集積装置の製造
方法は、複数の素子分離絶縁膜の形成工程および前記素
子分離絶縁膜間の領域に不純物注入によりウエルを形成
させる工程を含む半導体集積装置の製造方法であって、
前記ウエル形成後に、素子分離絶縁膜上まで広がる積み
上げ拡散層の形成領域を除いた他の領域に絶縁膜を形成
する工程と、前記絶縁膜が形成されない領域内の基板へ
の不純物注入による拡散層の形成工程と、前記拡散層上
への堆積層の形成工程と、前記積み上げ拡散層形成領域
以外の領域の絶縁膜をストッパーとして前記堆積層を研
磨し、積み上げ拡散前層を形成する工程と、前記積み上
げ拡散前層に隣接し、ゲート領域にある絶縁膜を除去す
る工程と、前記積み上げ拡散前層の側壁にサイドウオー
ル絶縁膜を形成する工程と、前記サイドウオール絶縁膜
が形成する空隙部下端の基板内のチャネル部分への不純
物注入工程と、前記サイドウオール絶縁膜が形成する空
隙部下端の基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上へのゲート堆積層の形成工程と、前
記積み上げ拡散層形成領域以外の領域の絶縁膜をストッ
パーとして前記ゲート堆積層を研磨し、極材を形成する
工程と、前記積み上げ拡散前層および前記極材に不純物
を注入して積み上げ拡散層およびゲート電極を形成する
工程から構成される。

【００２０】したがって、前記の半導体集積装置の製造
方法によれば、積み上げ拡散層の形成領域外に形成され
た絶縁膜がマスクとなり、基板へ不純物注入されて拡散
層が形成され、この拡散層上に形成された堆積層が研磨
されて積み上げ拡散前層になり、ついでこの積み上げ拡
散前層の側壁に形成されたサイドウオール絶縁膜がマス
クとなり、チャネル部分へ不純物注入され、このチャネ
ル上にゲート絶縁膜が設けられ、このゲート絶縁膜上に
形成されたゲート堆積層が研磨されて極材になり、つい
で積み上げ拡散前層および極材に不純物が注入されて積
み上げ拡散層およびゲート電極が形成される。

【００２１】このように、積み上げ拡散層およびゲート
電極の形成が研磨によりなされることで、ゲート段差が
同時に除去される。また、サイドウオール壁寸法の調整
により、形成されるゲート長の制御がなされ、よってリ
ソグラフィー技術によるレジスト線幅の限界最小値以下
にゲート電極が整形される。

【００２２】前記工程に続いてさらに、積み上げ拡散層
上およびゲート電極上に高融点金属シリサイド層が形成
される場合は、寄生抵抗値が低く抑えられ、リーク電流
発生が抑えられる。

【００２３】また本発明の半導体集積装置の製造方法
が、積み上げ拡散層やゲート電極を結晶、または多結晶
または非晶質からなるシリコン膜で形成させるものであ
る場合は、安定した導電性が低コストで実現される。

【００２４】さらに本発明の半導体集積装置の製造方法
が、積み上げ拡散層やゲート電極を高融点金属、あるい
は高融点金属シリサイド、あるいはシリコンと高融点金
属の積層膜、あるいはシリコンと高融点金属シリサイド
の積層膜で形成させるものである場合は、シリサイド化
反応工程を伴うことなしに、積み上げ拡散層やゲート電
極の低抵抗化がなされる。

【００２５】

【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。図１は、本発明に係る半導
体集積装置の一実施形態で、配線工程が施される以前の
段階にある半導体集積装置Ｓを説明する断面模式図であ
る。図１に示されるように、本発明に係る半導体集積装
置Ｓは、積み上げ拡散層を具備することを特徴とするも
のであり、シリコン基板による半導体基板１表面にＬＯ
ＣＯＳ法を用いて形成された複数個の素子分離絶縁膜
（素子分離絶縁部）の、隣接する２個の素子分離絶縁膜
２Ａ、２Ｂ間に素子領域Ｒ３が形成されている。

【００２６】半導体基板１内の、２個の素子分離絶縁膜
２Ａ、２Ｂ間の下方の素子領域Ｒ３内にウエル３が形成
され、半導体基板１表面の、２個の素子分離絶縁膜２
Ａ、２Ｂ間には、素子分離絶縁膜２から間隔をおいてゲ
ート絶縁膜１０が形成され、このゲート絶縁膜１０に接
して上方にゲート電極１２が配設されている。ゲート電
極１２の外周に接してサイドウオール絶縁膜９Ａ、９Ｂ
が形成されている。

【００２７】ウエル３内の、素子分離絶縁膜２Ａからゲ
ート絶縁膜１０の若干手前に至る領域には、ソース拡散
層（ソース領域）５Ａが形成され、またウエル３内の、
素子分離絶縁膜２Ｂからゲート絶縁膜１０の若干手前に
至る領域には、ドレイン拡散層（ドレイン領域）５Ｂが
形成されている。さらにソース拡散層５Ａ、ドレイン拡
散層５Ｂからゲート絶縁膜１０にいたり突出した低濃度
不純物注入領域６Ａ、６Ｂが形成され、低濃度不純物注
入領域６Ａ、６Ｂ間にはチャネル２０が形成されてい
る。

【００２８】チャネル２０内の不純物の濃度は、しきい
電圧等のデバイス特性を所望の値にするよう調整されて
いる。この不純物濃度は、ソース拡散層５Ａの不純物濃
度あるいはドレイン拡散層５Ｂの不純物濃度と別個に、
独立した値に調整されている。

【００２９】素子分離絶縁膜２Ａ上には絶縁膜４Ａが堆
積され、この絶縁膜４Ａから、素子分離絶縁膜２Ａなら
びにソース拡散層５Ａに沿ってサイドウオール絶縁膜９
Ａにいたる空間を埋めて、積み上げ拡散層（展開層）１
８Ａが形成されている。積み上げ拡散層１８Ａは、ソー
ス拡散層５ＡとＲ１で示される領域で接続される。した
がってＲ１よりも、絶縁膜４Ａからサイドウオール絶縁
膜９Ａにいたる、Ｒ２で示される領域が大きく構成され
ている。

【００３０】同様に、素子分離絶縁膜２Ｂ上には絶縁膜
４Ｂが堆積され、この絶縁膜４Ｂから、素子分離絶縁膜
２Ｂならびにドレイン拡散層５Ｂに沿ってサイドウオー
ル絶縁膜９Ｂにいたる空間を埋めて、積み上げ拡散層
（展開層）１８Ｂが形成されている。

【００３１】したがって、ソース拡散層５Ａと接続され
るコンタクトホールは、より面積の広い領域Ｒ２に接続
されればよく、よってフォトレジストの位置合わせマー
ジンが大となって、素子の微小化によりソース拡散層５
Ａ面積の微小化が為されても、コンタクトホール形成が
容易になされる。ドレイン拡散層５Ｂと接続されるコン
タクトホールについても同様である。

【００３２】さらに、ゲート電極１２は、サイドウオー
ル絶縁膜９Ａ、９Ｂの寸法の調節により任意の寸法に形
成することができるから、リソグラフィー技術によるレ
ジスト線幅の限界最小値以下にゲート電極１２を整形す
ることができる。

【００３３】つぎに本発明に係る半導体集積装置の製造
方法を、図２〜図１３に基づいて説明する。本発明に係
る半導体集積装置の製造方法は、第１工程として、図２
に示されるように、半導体基板であるウエハー１、例え
ばシリコンウエハー上に、素子分離絶縁膜２をＬＯＣＯ
Ｓ法を用いて形成する。ＬＯＣＯＳ膜厚は例えば３００
ｎｍに調整して素子分離する。

【００３４】つぎに第２工程としてウエルインプランテ
ーションを施し、図３のようにウエル３を形成する。

【００３５】第３工程として、ウエハー１全面に例えば
シリコン酸化膜を例えば１５０ｎｍ程度、ＣＶＤ法等に
より堆積し、この堆積したシリコン酸化膜の、後述する
積み上げ拡散層を形成する部分のみを、リソグラフィー
技術およびドライエッチング技術等を用いて図４に示さ
れるように除去して、絶縁膜４Ａ、４Ｂ、４Ｃとする。
絶縁膜４Ｃが、ゲート領域を覆う構成層となる。

【００３６】第４工程として、図５に示されるように、
前記第３工程で形成した絶縁膜４Ａ、４Ｂ、４Ｃをイン
プランテーションマスクとして、あるいはこれら絶縁膜
４Ａ〜４Ｃに前記第３工程で重畳させたドライエッチン
グ用レジストを加えてインプランテーションマスクと
し、ソース、ドレイン拡散層形成のための不純物注入を
イオン注入法により行う。例えばＮＭＯＳの場合、Ａｓ
を５０ＫｅＶ程度のエネルギーでインプランテーション
し、ＰＭＯＳの場合はＢＦ₂ を２０ＫｅＶ程度のエネル
ギーでインプランテーションし、ソース、ドレイン拡散
層５Ａ、５Ｂをそれぞれ形成する。

【００３７】このとき、ホットキャリアによるトランジ
スタ特性の劣化を回避するために、ドレイン端での電界
を緩和するための低濃度の不純物注入領域を設けること
も可能である。この場合は、斜め方向から低濃度のイン
プランテーションを行い、ソース、ドレイン端に低濃度
不純物注入領域６（図６に示される）が形成されるよう
にする。

【００３８】つぎに第５工程として、図７に示されるよ
うに、ウエハー１上の全面に、積み上げ拡散層形成のた
め例えばポリシリコン（堆積層）７をＣＶＤ法等により
堆積させる。堆積させるポリシリコン７の膜厚は、前記
第３工程で形成された絶縁膜４Ａ〜４Ｃの段差を埋め込
む程度であり、例えば２００ｎｍ程度を堆積させる。

【００３９】第６工程として、図８に示されるように、
前記第３工程で形成した絶縁膜４Ａ〜４Ｃをストッパー
として、前記第５工程で堆積させたポリシリコン７を研
磨し、積み上げ拡散前層８Ａ、８Ｂを形成する。

【００４０】第７工程として、図９に示されるように、
前記第３工程にて形成した、ゲート電極形成部分にある
絶縁膜４Ｃのみを、リソグラフィー技術およびドライあ
るいはウエットエッチング技術により除去する。

【００４１】第８工程として、図１０に示されるよう
に、積み上げ拡散前層８Ａ、８Ｂの側壁に、例えばシリ
コン酸化膜からなるサイドウオール絶縁膜９Ａ、９Ｂを
エッチバック法により形成する。この場合、形成される
サイドウオール絶縁膜９Ａ、９Ｂの幅によってゲート長
Ｌｔが決定されるが、このゲート長Ｌｔが実効ゲート長
Ｌｅよりも小さくならないようにする。例えばサイドウ
オール幅を０．１５μ程度形成する。

【００４２】第９工程として、前記第６工程で形成した
積み上げ拡散前層８Ａ、８Ｂをインプランテーションマ
スクとして、チャネル部分にのみ不純物注入し、パンチ
スルーの抑制およびしきい電圧の調節を行う。

【００４３】つぎに第１０工程として、図１１に示され
るように、ゲート電極の形成部分に熱酸化等によりゲー
ト絶縁膜１０を例えば６ｎｍ程度形成する。

【００４４】つぎに第１１工程として、図１２に示され
るように、ウエハー１上全面にゲート電極形成のための
例えばポリシリコン（ゲート堆積層）１１をＣＶＤ法等
により堆積する。堆積するポリシリコン１１の膜厚は、
前記第６工程で形成した積み上げ拡散前層８Ａ、８Ｂの
段差を埋め込めればよく、例えば２００ｎｍ程度堆積す
る。

【００４５】つぎに第１２工程として、図１３に示され
るように、絶縁膜４Ａ、４Ｂおよび前記第８工程にて形
成したサイドウオール絶縁膜９Ａ、９Ｂをストッパーと
して、前記第１１工程にて堆積したポリシリコン１１を
研磨し、極材２２を形成する。このとき、研磨特性であ
るＤｉｓｈｉｎｇ効果で、サイドウオール絶縁膜９Ａ、
９Ｂも若干研磨され、後に形成される積み上げ拡散層と
ゲート電極間の絶縁分離が効果的になされる。

【００４６】つぎに第１３工程として、積み上げ拡散前
層８Ａ、８Ｂおよび極材２２への不純物注入を行う。例
えばＮＭＯＳの場合は砒素Ａｓを５０ＫｅＶ程度、ＰＭ
ＯＳの場合は硼素Ｂを５ＫｅＶ程度のエネルギーでイオ
ン注入する。

【００４７】第１４工程で、前記第１３工程までに注入
した不純物の活性化アニーリングを行う。活性化アニー
リングは例えば高速熱アニーリング（ＲＴＡ）により摂
氏１０００度で１０秒程度行う。これにより、積み上げ
拡散前層８Ａ、８Ｂが積み上げ拡散層１８Ａ、１８Ｂと
なり、また極材２２がゲート電極１２となって、前記図
１に示されるような半導体集積装置Ｓが製造される。こ
れ以降の工程は、従来と同様に層間絶縁膜、コンタク
ト、配線等を形成し、ＭＯＳトランジスタを製造する。

【００４８】図１４〜図１６は、別の実施形態を示す。
前記実施形態の第１３工程までは同様であり、説明を省
略する。第１工程として、図１４に示されるように、ウ
エハー１上全面にチタン膜１３を例えば３０ｎｍ程度、
スパッタ法により堆積する。

【００４９】第２工程として、図１５に示されるよう
に、これに摂氏６００度程度の第１の熱処理を行い、積
み上げ拡散層１８Ａ、１８Ｂおよびゲート電極１２上で
のみシリサイド化反応させ、Ｃ４９チタンシリサイド１
４を形成させる。

【００５０】第３工程として、図１６に示されるよう
に、積み上げ拡散層１８Ａ、１８Ｂ上およびゲート電極
１２上以外での未反応チタンを例えばアンモニア過水を
用いたウエットエッチング法により除去し、続いてＣ４
９チタンシリサイド１４をＣ５４チタンシリサイド１５
に相転移させるための摂氏８００度程度の第２の熱処理
を行う。

【００５１】これ以降の工程は、従来と同様に層間絶縁
膜、コンタクト、配線等を形成し、ＭＯＳトランジスタ
を製造する。

【００５２】前記の製造方法によれば、ゲート領域が絶
縁膜でマスクされた状態で不純物注入がなされ、ソー
ス、ドレイン拡散層が形成される。よって拡散層形成時
の不純物注入が、チャネルになされることがない。ソー
ス、ドレイン拡散層が形成された後、堆積層が形成さ
れ、これが研磨されて積み上げ拡散前層となるが、この
段階でソース、ドレイン拡散層は内部に封じこまれ、以
降のイオン注入等に影響されなくなる。ついでこの積み
上げ拡散前層の側壁にサイドウオール絶縁膜が形成され
た後に、チャネル部分へ不純物が注入され、しきい電圧
等のデバイス特性が作り込まれるが、ソース、ドレイン
拡散層は外部から閉ざされているゆえ、この不純物注入
操作でソース、ドレイン拡散層が影響を受けることがな
い。

【００５３】この結果、コンタクトホール形成のための
十分な位置合わせマージンを確保でき、積み上げ拡散層
へコンタクトホールを容易に形成できることによって、
ソース、ドレイン拡散層への良好なコンタクトが可能に
なる。また、ソース、ドレイン拡散層を必要以上に浅く
せず、かつ不純物の増速拡散が防止され、トランジスタ
特性が劣化せず、パンチスルーが抑制される。

【００５４】前記は本発明の一実施形態であるが、本発
明はこれに限定されるものではなく、その他の構成が可
能である。例えば、前記実施形態では、積み上げ拡散層
をポリシリコンにより構成したが、研磨における絶縁膜
との選択比が確保可能な材料であれば高融点金属を用い
ることもできる。

【００５５】さらに、ＣＭＯＳトランジスタ製造におい
ても本発明を適用できる。ＣＭＯＳトランジスタについ
ては、リソグラフィー技術を用いて不純物注入をＮＭＯ
ＳとＰＭＯＳのそれぞれに対して形成すればよい。

【００５６】また、前記第３工程および第８工程で用い
た絶縁膜も、シリコン酸化膜に限定されるものではな
く、シリコン窒化膜等の絶縁膜を用いることができる。

【００５７】さらに、素子分離に用いた絶縁膜も、前記
実施形態ではＬＯＣＯＳ法で形成しているが、トレンチ
法等の他の素子分離技術を適用してもよい。

【００５８】シリサイド形成に用いた高融点金属もチタ
ンに限定されるものではなく、例えばコバルト、ニッケ
ル、白金系等の高融点金属を適用してもよい。

【００５９】

【発明の効果】本発明の請求項１に係る半導体集積装置
は、ソース領域あるいはドレイン領域に接触する導電性
の展開層を上方に積み上げ、素子分離絶縁部上にいたる
位置まで展開して形成することで、微細化に伴い面積が
減少した拡散層へのコンタクトホール形成のための合わ
せマージン減少が防止できる。すなわち、拡散層に接触
する面積Ｒ１よりも大きい面積Ｒ２の展開層を形成する
ことにより、十分な位置合わせマージンを確保でき、展
開層上へコンタクトホールを容易に形成できることによ
って、ソース、ドレイン領域への良好なコンタクトを実
現することが可能になる。

【００６０】本発明の請求項２に係る電界効果半導体集
積装置は、積み上げ拡散層を素子分離絶縁膜上まで広げ
て形成することで、微小な拡散層へのコンタクトホール
形成のためのリソグラフィー工程における、十分な位置
合わせマージンを確保できる。

【００６１】本発明の請求項３に係る電界効果半導体集
積装置は、シリコン系基板によるＮＭＯＳＦＥＴ、ＰＭ
ＯＳＦＥＴ、あるいは相補形ＭＯＳＦＥＴであるから、
ＭＯＳＦＥＴ全般に対して前記本発明の効果を実現でき
る。

【００６２】本発明の請求項４に係る電界効果半導体集
積装置は、化合物半導体を基板とするものであるから、
化合物半導体ＦＥＴ全般に対して前記本発明の効果を実
現できる。

【００６３】本発明の請求項５に係る半導体集積装置
は、積み上げ拡散層上に高融点シリサイドが形成される
構成であるから、寄生抵抗の増大を防止できるという効
果がある。

【００６４】本発明の請求項６に係る半導体集積装置
は、ソース拡散層およびドレイン拡散層に連接されるチ
ャネルを備えるＭＯＳＦＥＴのチャネル内のみに、自己
整合的にトランジスタ特性を調整する不純物が注入され
ているので、パンチスルーストッパーやしきい電圧の作
り込みが高精度でなし得、しかも不純物注入がソース拡
散層およびドレイン拡散層に及ぶことがないから、よっ
てこれら拡散層深さの過度の減少や、それに伴うリーク
電流の増加を排除できる。さらにチャネル中への不純物
の増速拡散に伴うデバイス特性の劣化を防止できる。

【００６５】本発明の請求項７に係る半導体集積装置の
製造方法は、ゲート領域を覆う構成層の、ゲート電極が
形成される部分を開口して溝を設ける工程と、溝の側壁
へサイドウオールを設ける工程と、サイドウオールが形
成する空隙部にゲート電極を埋設する工程を、この順序
で実施するものであるから、ゲート電極形成におけるそ
の最小線幅（ゲート長）がリソグラフィーの解像限界に
依存するのを防止し、解像限界以下のゲート長の半導体
の製造を可能にしている。これによりＬＳＩの高速化、
低消費電力化が可能となる。

【００６６】本発明の請求項８に係る半導体集積装置の
製造方法は、積み上げ拡散層の形成領域外に絶縁膜を形
成ののち、この絶縁膜をマスクに基板へ不純物注入して
拡散層を形成させ、この拡散層上へ堆積層を形成のの
ち、研磨して積み上げ拡散前層とし、ついで積み上げ拡
散前層の側壁にサイドウオール絶縁膜を形成させて、チ
ャネル部分へ不純物を注入し、チャネル上にゲート絶縁
膜を設け、さらにゲート堆積層を形成ののち、これを研
磨して極材を形成し、ついで積み上げ拡散前層および極
材に不純物を注入して積み上げ拡散層およびゲート電極
を形成するものであるから、この製造方法により請求項
１、２、３、４、または６に記載の半導体集積装置が製
造可能になる。

【００６７】さらに、積み上げ拡散層およびゲート電極
を研磨により形成するものであるから、同時にゲート段
差を除去することが可能になる。このため、コンタクト
ホール、アルミ配線等の層間プロセスにおけるリソグラ
フィー工程での焦点深度の条件が緩和され、よってより
微細な加工を可能にする。

【００６８】また、サイドウオール壁によりゲート長を
制御できるので、ソース、ドレイン拡散層形成時の、不
純物の横方向拡散により決定される実効ゲート長に対し
ゲート長を単独に制御でき、従来技術で同じゲート長の
半導体を製造する場合に比して、ゲート容量を小さくで
きる。これによってゲート遅延を減少でき、高速かつ低
消費電力の半導体装置の製造が可能になるという利点が
ある。

【００６９】本発明の請求項９に係る半導体集積装置の
製造方法は、請求項８の工程に続いて積み上げ拡散層上
およびゲート電極上に高融点金属シリサイド層を形成す
るものであるから、この製造方法により請求項５に記載
の半導体集積装置が製造可能になる。

【００７０】本発明の請求項１０に係る半導体集積装置
の製造方法は、結晶、または多結晶または非晶質からな
るシリコン膜で積み上げ拡散層やゲート電極を形成させ
るものであるから、低コストで安定した導電性を実現で
きる。

【００７１】本発明の請求項１１に係る半導体集積装置
の製造方法は、高融点金属、あるいは高融点金属シリサ
イド、あるいはシリコンと高融点金属の積層膜、あるい
はシリコンと高融点金属シリサイドの積層膜で積み上げ
拡散層やゲート電極を形成させるものであるから、シリ
サイド化反応工程を伴うことなしに、積み上げ拡散層や
ゲート電極の低抵抗化ができるので、より簡略なプロセ
スで半導体集積装置の製造ができ、コストおよび時間の
節約ができる。

【００７２】さらに、本発明にかかる製造方法は従来の
半導体製造ラインで容易に実施可能であるから、コスト
の大幅な上昇を伴わうことなく、その効果を得ることが
できるという利点がある。

【図面の簡単な説明】

【図１】本発明に係る半導体集積装置の一実施形態の断
面模式図である。

【図２】本発明に係る半導体集積装置の製造方法の一実
施形態の、素子分離形成を示す断面図である。

【図３】図２に示す半導体集積装置の製造方法のウエル
形成を示す断面図である。

【図４】図２に示す半導体集積装置の製造方法の、積み
上げ拡散層以外の領域への絶縁膜形成を示す断面図であ
る。

【図５】図２に示す半導体集積装置の製造方法のソー
ス、ドレイン拡散層形成を示す断面図である。

【図６】図２に示す半導体集積装置の製造方法の、低濃
度不純物注入領域形成を示す断面図である。

【図７】図２に示す半導体集積装置の製造方法の、積み
上げ拡散層形成の為のポリシリコン堆積を示す断面図で
ある。

【図８】図２に示す半導体集積装置の製造方法の積み上
げ拡散前層形成を示す断面図である。

【図９】図２に示す半導体集積装置の製造方法のゲート
領域の絶縁膜の除去を示す断面図である。

【図１０】図２に示す半導体集積装置の製造方法のサイ
ドウオール絶縁膜形成を示す断面図である。

【図１１】図２に示す半導体集積装置の製造方法のゲー
ト絶縁膜形成を示す断面図である。

【図１２】図２に示す半導体集積装置の製造方法のゲー
ト電極形成の為のポリシリコン堆積を示す断面図であ
る。

【図１３】図２に示す半導体集積装置の製造方法の極材
を示す断面図である。

【図１４】本発明に係る半導体集積装置の製造方法の別
の実施形態における、チタン膜形成を示す断面図であ
る。

【図１５】図１４に示す半導体集積装置の製造方法の、
Ｃ４９チタンシリサイド形成を示す断面図である。

【図１６】図１４に示す半導体集積装置の製造方法の、
Ｃ５４チタンシリサイド形成を示す断面図である。

【符号の説明】

Ｓ……半導体集積装置、１……ウエハー（半導体基
板）、２……素子分離絶縁膜（素子分離絶縁部）、３…
…ウエル、４Ａ、４Ｂ……絶縁膜、５Ａ……ソース拡散
層（ソース領域）、５Ｂ……ドレイン拡散層、６Ａ、６
Ｂ……低濃度不純物注入領域、７……ポリシリコン（堆
積層）、９Ａ、９Ｂ……サイドウオール絶縁膜、１０…
…ゲート絶縁膜、１２……ゲート電極、１３……チタン
膜、１４……Ｃ４９チタンシリサイド、１５……Ｃ５４
チタンシリサイド、１８Ａ、１８Ｂ……積み上げ拡散層
（展開層）、１１……ポリシリコン（ゲート堆積層）、
２０……チャネル、２２……極材、Ｒ１、Ｒ２……積み
上げ拡散層寸法、Ｒ３……素子領域。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 基板内に素子領域を形成させる複数個の
   素子分離絶縁部を備え、かつ前記素子領域内にキャリア
   のソース領域およびドレイン領域を備える半導体集積装
   置であって、 前記ソース領域あるいはドレイン領域の一方に接して上
   方に積み上げられ、前記素子分離絶縁部上にいたる位置
   まで展開される、導電性の展開層を備えて構成したこと
   を特徴とする半導体集積装置。
2. 【請求項２】 前記素子分離絶縁部は素子分離絶縁膜で
   あり、前記ソース領域およびドレイン領域はソース拡散
   層およびドレイン拡散層であり、前記展開層は積み上げ
   拡散層であり、前記半導体集積装置は電界効果半導体集
   積装置であることを特徴とする請求項１記載の半導体集
   積装置。
3. 【請求項３】 前記電界効果半導体集積装置はシリコン
   系基板によるＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ、あるい
   は相補形ＭＯＳＦＥＴのいずれかであることを特徴とす
   る請求項２記載の半導体集積装置。
4. 【請求項４】 前記電界効果半導体集積装置は化合物半
   導体を基板とすることを特徴とする請求項２記載の半導
   体集積装置。
5. 【請求項５】 前記展開層あるいは前記積み上げ拡散層
   上に金属系の高融点層が形成されたことを特徴とする請
   求項１、２、３または４記載の半導体集積装置。
6. 【請求項６】 シリコン系基板内に素子領域を形成させ
   る複数個の素子分離絶縁膜を備え、かつ前記素子領域内
   にキャリアのソース拡散層およびドレイン拡散層と、前
   記ソース拡散層およびドレイン拡散層に連接されるチャ
   ネルを備えるＭＯＳＦＥＴ集積装置であって、 前記チャネル内のみに、トランジスタ特性を調整する不
   純物が注入されていることを特徴とする半導体集積装
   置。
7. 【請求項７】 ゲート電極を備える半導体集積装置の製
   造方法であって、ゲート領域を覆う構成層の、ゲート電
   極が形成される部分を開口して溝を設ける工程と、前記
   溝の側壁へサイドウオールを設ける工程と、前記サイド
   ウオールが形成する空隙部にゲート電極を埋設する工程
   を、前記の順序で含むことを特徴とする半導体集積装置
   の製造方法。
8. 【請求項８】 複数の素子分離絶縁膜の形成工程および
   前記素子分離絶縁膜間の領域に不純物注入によりウエル
   を形成させる工程を含む半導体集積装置の製造方法であ
   って、 前記ウエル形成後に、素子分離絶縁膜上まで広がる積み
   上げ拡散層の形成領域を除いた他の領域に絶縁膜を形成
   する工程と、 前記絶縁膜が形成されない領域内の基板への不純物注入
   による拡散層の形成工程と、 前記拡散層上への堆積層の形成工程と、 前記積み上げ拡散層形成領域以外の領域の絶縁膜をスト
   ッパーとして前記堆積層を研磨し、積み上げ拡散前層を
   形成する工程と、 前記積み上げ拡散前層に隣接し、ゲート領域にある絶縁
   膜を除去する工程と、 前記積み上げ拡散前層の側壁にサイドウオール絶縁膜を
   形成する工程と、 前記サイドウオール絶縁膜が形成する空隙部下端の基板
   内のチャネル部分への不純物注入工程と、 前記サイドウオール絶縁膜が形成する空隙部下端の基板
   の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上へのゲート堆積層の形成工程と、 前記積み上げ拡散層形成領域以外の領域の絶縁膜をスト
   ッパーとして前記ゲート堆積層を研磨し、極材を形成す
   る工程と、 前記積み上げ拡散前層および前記極材に不純物を注入し
   て積み上げ拡散層およびゲート電極を形成する工程から
   なることを特徴とする半導体集積装置の製造方法。
9. 【請求項９】 請求項８記載の工程に続き、前記積み上
   げ拡散層上およびゲート電極上に高融点金属シリサイド
   層を形成することを特徴とする半導体集積装置の製造方
   法。
10. 【請求項１０】 前記積み上げ拡散層およびゲート電極
    の少なくとも一方を、結晶、または多結晶または非晶質
    からなるシリコン膜とすることを特徴とする請求項８ま
    たは９記載の半導体集積装置の製造方法。
11. 【請求項１１】 前記積み上げ拡散層およびゲート電極
    の少なくとも一方を、高融点金属、あるいは高融点金属
    シリサイド、あるいはシリコンと高融点金属の積層膜、
    あるいはシリコンと高融点金属シリサイドの積層膜とす
    ることを特徴とする請求項８または９記載の半導体集積
    装置の製造方法。