JPH09293880A - 低容量電力用ｖｆｅｔの方法及びデバイス - Google Patents
低容量電力用ｖｆｅｔの方法及びデバイスInfo
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- JPH09293880A JPH09293880A JP8351362A JP35136296A JPH09293880A JP H09293880 A JPH09293880 A JP H09293880A JP 8351362 A JP8351362 A JP 8351362A JP 35136296 A JP35136296 A JP 35136296A JP H09293880 A JPH09293880 A JP H09293880A
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Abstract
(57)【要約】
【課題】 低容量の縦型ＦＥＴトランジスタ・デバイス
（ＶＦＥＴ）。 【解決手段】 スイッチング電力損失を減少させ、電流
キャパシティを増加させ、かつ／又は熱消費を減少させ
るための、より低い接合容量のＶＦＥＴのための製造方
法及び構造を説明する。好適実施例において、ゲート１
４へのエッチングによって及びｐ＋ゲートをｐオーミッ
ク・コンタクト２４と直接コンタクトさせることによっ
て、ゲート容量が従来の方法及び構造より減少される。
別の実施例において、ゲート・コンタクト２２の下の領
域は「トリム」ドーパントでインプラントされ、トリム
・ドーパントはドレイン層のドーピングを減少させ、そ
れにより容量が減少される。他の実施例において、露出
されたゲート・コンタクト２２の下の領域はイオン・ダ
メージされることによって隔離され、ゲート層の一部の
下のｎドレイン層のドーピング／導電性を減少させ、ゲ
ート−ドレイン容量が減少される。
（ＶＦＥＴ）。 【解決手段】 スイッチング電力損失を減少させ、電流
キャパシティを増加させ、かつ／又は熱消費を減少させ
るための、より低い接合容量のＶＦＥＴのための製造方
法及び構造を説明する。好適実施例において、ゲート１
４へのエッチングによって及びｐ＋ゲートをｐオーミッ
ク・コンタクト２４と直接コンタクトさせることによっ
て、ゲート容量が従来の方法及び構造より減少される。
別の実施例において、ゲート・コンタクト２２の下の領
域は「トリム」ドーパントでインプラントされ、トリム
・ドーパントはドレイン層のドーピングを減少させ、そ
れにより容量が減少される。他の実施例において、露出
されたゲート・コンタクト２２の下の領域はイオン・ダ
メージされることによって隔離され、ゲート層の一部の
下のｎドレイン層のドーピング／導電性を減少させ、ゲ
ート−ドレイン容量が減少される。
Description
【０００１】
【産業上の利用分野】本発明は一般的に高周波半導体デ
バイスに関し、更に詳細には高電力、高周波の用途に適
する縦型チャネル電界効果トランジスタ（ＶＦＥＴ）デ
バイスの製造に関連する。
バイスに関し、更に詳細には高電力、高周波の用途に適
する縦型チャネル電界効果トランジスタ（ＶＦＥＴ）デ
バイスの製造に関連する。
【０００２】
【関連出願】同様に譲渡されている以下の特許出願を参
照のため引用する。 米国特許出願番号 出願日 発明の名称 5,231,037号 04/30/92 ｐ＋炭素ドープされたゲート層を用 いる電力用ＶＦＥＴデバイスを作製 する方法 5,342,795号 11/15/93 電力用ＶＦＥＴゲート・リフィルを 作製する方法
照のため引用する。 米国特許出願番号 出願日 発明の名称 5,231,037号 04/30/92 ｐ＋炭素ドープされたゲート層を用 いる電力用ＶＦＥＴデバイスを作製 する方法 5,342,795号 11/15/93 電力用ＶＦＥＴゲート・リフィルを 作製する方法
【０００３】
【従来の技術及びその課題】本発明の範囲を制限するこ
となく本発明の背景について、一例として電力用ＦＥＴ
デバイスを取り上げて説明する。高度に集積されたエレ
クトロニクスの分野において、従来の電力分配の実際の
方法及び電力供給技術は、使用回路に対して適正に制御
された電力を供給するためには適当なものではなかっ
た。負荷を切り離した中央集中型の電源という概念はそ
れだけではうまく動作していない。電力分配の問題は、
標準的な設計技術の問題から高効率のスイッチング電源
の形式の実際的な実用になる制御装置の問題へ移行して
いる。このような電源は一般的であり従来の電力供給よ
り効率が良い。ＧａＡｓ ＶＦＥＴは、高効率なスイッ
チング電源にとって魅力的である。いくつかの研究にお
いて、利用できる最も進んだプロセスによって製造され
た従来技術のＤＭＯＳまたはＵＭＯＳ電力用デバイスと
比べて、この真性デバイスが単位面積当たりのオン抵抗
値で５から８倍の（a factor of ）低い値を有すること
が結論づけられている。更に、ＧａＡｓ ＶＦＥＴは、
優れたスイッチ速度を有する。従って、そのようなデバ
イスを用いればスイッチング電源の効率は大幅に改善で
きる。
となく本発明の背景について、一例として電力用ＦＥＴ
デバイスを取り上げて説明する。高度に集積されたエレ
クトロニクスの分野において、従来の電力分配の実際の
方法及び電力供給技術は、使用回路に対して適正に制御
された電力を供給するためには適当なものではなかっ
た。負荷を切り離した中央集中型の電源という概念はそ
れだけではうまく動作していない。電力分配の問題は、
標準的な設計技術の問題から高効率のスイッチング電源
の形式の実際的な実用になる制御装置の問題へ移行して
いる。このような電源は一般的であり従来の電力供給よ
り効率が良い。ＧａＡｓ ＶＦＥＴは、高効率なスイッ
チング電源にとって魅力的である。いくつかの研究にお
いて、利用できる最も進んだプロセスによって製造され
た従来技術のＤＭＯＳまたはＵＭＯＳ電力用デバイスと
比べて、この真性デバイスが単位面積当たりのオン抵抗
値で５から８倍の（a factor of ）低い値を有すること
が結論づけられている。更に、ＧａＡｓ ＶＦＥＴは、
優れたスイッチ速度を有する。従って、そのようなデバ
イスを用いればスイッチング電源の効率は大幅に改善で
きる。
【０００４】既に出願された特許出願でいずれもユアン
（Yuan）らによる、1992年4 月30日出願の米国特許出願
番号第５，２３１，０３７号および1993年11月15日出願
の同第５，３４２，７９５号は、低拡散性で高濃度のｐ
型ゲート・ドーパントとして炭素を用いるＶＦＥＴを開
示している。これらのＶＦＥＴによってＧａＡｓ電力用
ＶＦＥＴの潜在的な用途が増加した。特に、埋め込み炭
素ゲート電極は１．０μｍより小さいチャネル開口を備
えたＶＦＥＴを設計するために用いることができる。一
方、高いドーピング濃度（約１０20ｃｍ-3）は、ゲート
のシート抵抗をコンバータ型の（＞１ＭＨｚスイッチン
グ）整流器の用途に利用できるものにする。これまで報
告されている最も進歩したＵＭＯＳ電力用トランジスタ
と比べて、炭素ゲート電極を用いるＧａＡｓ ＶＦＥＴ
は、低損失、高効率のスイッチング電源の設計にとって
重要な４つの点：オン抵抗、接合容量、ゲート抵抗、及
びゲート駆動電圧において優れている。更に、新しいＧ
ａＡｓ ＶＦＥＴは２ｎｓ以内でのスイッチングが可能
であるが、ＵＭＯＳ電力用デバイスは、ずっと高いゲー
ト抵抗のためにスイッチングするのに通常少なくとも５
０ｎｓ必要である。炭素ドープされたゲートを用いて製
造されるＧａＡｓ ＶＦＥＴは、さらに、高電力用マイ
クロ波増幅器及び高利得の光検知器等の他の実施例に用
いることもできる。
（Yuan）らによる、1992年4 月30日出願の米国特許出願
番号第５，２３１，０３７号および1993年11月15日出願
の同第５，３４２，７９５号は、低拡散性で高濃度のｐ
型ゲート・ドーパントとして炭素を用いるＶＦＥＴを開
示している。これらのＶＦＥＴによってＧａＡｓ電力用
ＶＦＥＴの潜在的な用途が増加した。特に、埋め込み炭
素ゲート電極は１．０μｍより小さいチャネル開口を備
えたＶＦＥＴを設計するために用いることができる。一
方、高いドーピング濃度（約１０20ｃｍ-3）は、ゲート
のシート抵抗をコンバータ型の（＞１ＭＨｚスイッチン
グ）整流器の用途に利用できるものにする。これまで報
告されている最も進歩したＵＭＯＳ電力用トランジスタ
と比べて、炭素ゲート電極を用いるＧａＡｓ ＶＦＥＴ
は、低損失、高効率のスイッチング電源の設計にとって
重要な４つの点：オン抵抗、接合容量、ゲート抵抗、及
びゲート駆動電圧において優れている。更に、新しいＧ
ａＡｓ ＶＦＥＴは２ｎｓ以内でのスイッチングが可能
であるが、ＵＭＯＳ電力用デバイスは、ずっと高いゲー
ト抵抗のためにスイッチングするのに通常少なくとも５
０ｎｓ必要である。炭素ドープされたゲートを用いて製
造されるＧａＡｓ ＶＦＥＴは、さらに、高電力用マイ
クロ波増幅器及び高利得の光検知器等の他の実施例に用
いることもできる。
【０００５】
【課題を達成するための手段及び作用】ＶＦＥＴの設計
の有効性をさらに改善するために、本発明は、特に従来
の設計の接合容量を低下させることを目指している。Ｖ
ＦＥＴデバイスの容量を低下させることによりデバイス
のスイッチング電力損失が減少し、それによってデバイ
スが必要とする、電流容量を増加させること及び／又は
熱消費を減少させることを可能にする。好適実施例にお
いて、ゲートへのエッチング及びｐ＋ゲートをｐオーミ
ック・コンタクトに直接コンタクトさせることによっ
て、従来の方法及び構造よりもゲート容量が減少され
る。別の実施例において、ゲート層の下の領域は「トリ
ム」ドーパントでインプラントされ、トリム・ドーパン
トは、ゲート金属コンタクトの下のｎチャネル及びｎ
ＧａＡｓドレイン層のドーピングを減少させ、ゲート・
コンタクトの下にゲート隔離領域をつくるように機能す
る。インプラントのエネルギーは、ｐ＋ゲートのインプ
ラントの端（tail）のみを残して、ｐ＋ゲートを介して
インプラントするように選択されることが好ましい。ｐ
＋ゲートのドーパントは、トリム・ドーピングより数桁
大きいため、ゲートが著しく影響を受けることはない。
の有効性をさらに改善するために、本発明は、特に従来
の設計の接合容量を低下させることを目指している。Ｖ
ＦＥＴデバイスの容量を低下させることによりデバイス
のスイッチング電力損失が減少し、それによってデバイ
スが必要とする、電流容量を増加させること及び／又は
熱消費を減少させることを可能にする。好適実施例にお
いて、ゲートへのエッチング及びｐ＋ゲートをｐオーミ
ック・コンタクトに直接コンタクトさせることによっ
て、従来の方法及び構造よりもゲート容量が減少され
る。別の実施例において、ゲート層の下の領域は「トリ
ム」ドーパントでインプラントされ、トリム・ドーパン
トは、ゲート金属コンタクトの下のｎチャネル及びｎ
ＧａＡｓドレイン層のドーピングを減少させ、ゲート・
コンタクトの下にゲート隔離領域をつくるように機能す
る。インプラントのエネルギーは、ｐ＋ゲートのインプ
ラントの端（tail）のみを残して、ｐ＋ゲートを介して
インプラントするように選択されることが好ましい。ｐ
＋ゲートのドーパントは、トリム・ドーピングより数桁
大きいため、ゲートが著しく影響を受けることはない。
【０００６】別の好適実施例において、ゲート金属コン
タクトの下である露出されたゲート層の下の領域は、イ
オン・ダメージによって隔離され、ゲート−ドレイン容
量を減少するため一部のゲート層の下のｎドレイン層の
導電性を減少させる。ｐ＋ゲートは容易にはダメージさ
れないため、ゲートが著しく影響を受けることはない。
隔離は、ボロン・イオン又は水素イオン・ダメージで、
ｐ＋ゲートの下のダメージを最大にするインプラント・
エネルギーで成されることが好ましい。
タクトの下である露出されたゲート層の下の領域は、イ
オン・ダメージによって隔離され、ゲート−ドレイン容
量を減少するため一部のゲート層の下のｎドレイン層の
導電性を減少させる。ｐ＋ゲートは容易にはダメージさ
れないため、ゲートが著しく影響を受けることはない。
隔離は、ボロン・イオン又は水素イオン・ダメージで、
ｐ＋ゲートの下のダメージを最大にするインプラント・
エネルギーで成されることが好ましい。
【０００７】一般的に、及び本発明の一形式において、
デバイス容量の問題を最小にする、ＶＦＥＴ製造の一つ
の方法が示されている。ＶＦＥＴのドレイン及びソース
は逆も可能であるため、これらをドレイン／ソースとよ
ぶ。この方法は、第１のｎ型ドレイン／ソース層を形成
し、ドレイン／ソース層上にｐ型ゲート層を形成してゲ
ート構造をパターニングし、ゲート層及びチャネル上に
第２のｎ型ドレイン／ソース層を形成し、ゲート構造を
エッチングし、ゲート構造の一部の下のトリム層をイン
プラントし、ゲート構造とのｐオーミック・コンタクト
を形成し、ｎオーミック・ソース・コンタクトを形成
し、ｎオーミック・ドレイン・コンタクトを形成する工
程を含む。第１のドレイン／ソース層はｎ＋基板上に形
成され、ｎ＋キャップ層は第２のドレイン／ソース層上
に形成され、ゲート層及び第２のドレイン／ソース層は
ＧａＡｓであり、エピタキシャルに形成されることが好
ましい。インプラントされたｐ＋ドーパントはＢｅ又は
Ｍｇであり、ゲート・コンタクトはＡｕＺｎ又はＴｉＰ
ｔＡｕであり、トリム・ドーパントはＢｅ又はＭｇであ
り、ｎオーミック・コンタクトはＡｕＧｅＮｉであり得
る。
デバイス容量の問題を最小にする、ＶＦＥＴ製造の一つ
の方法が示されている。ＶＦＥＴのドレイン及びソース
は逆も可能であるため、これらをドレイン／ソースとよ
ぶ。この方法は、第１のｎ型ドレイン／ソース層を形成
し、ドレイン／ソース層上にｐ型ゲート層を形成してゲ
ート構造をパターニングし、ゲート層及びチャネル上に
第２のｎ型ドレイン／ソース層を形成し、ゲート構造を
エッチングし、ゲート構造の一部の下のトリム層をイン
プラントし、ゲート構造とのｐオーミック・コンタクト
を形成し、ｎオーミック・ソース・コンタクトを形成
し、ｎオーミック・ドレイン・コンタクトを形成する工
程を含む。第１のドレイン／ソース層はｎ＋基板上に形
成され、ｎ＋キャップ層は第２のドレイン／ソース層上
に形成され、ゲート層及び第２のドレイン／ソース層は
ＧａＡｓであり、エピタキシャルに形成されることが好
ましい。インプラントされたｐ＋ドーパントはＢｅ又は
Ｍｇであり、ゲート・コンタクトはＡｕＺｎ又はＴｉＰ
ｔＡｕであり、トリム・ドーパントはＢｅ又はＭｇであ
り、ｎオーミック・コンタクトはＡｕＧｅＮｉであり得
る。
【０００８】本発明の利点は、ゲート全体の容量が減少
され得ることである。これは、容量を減少させることに
よりスイッチング電力損失を改善することができる点で
利点となる。電力損失は周波数掛ける容量に直接比例す
るため、スイッチング電力損失が導伝電力損失を左右し
得る高周波スイッチング・デバイスにおいて、これは特
に重要である。本発明の別の利点は、ゲート・コンタク
トに必要となる領域が従来技術より減少されることであ
る。更なる利点は、インプラント・コンタクト上の直接
コンタクト・ゲートからのゲート抵抗を低くすることで
ある。
され得ることである。これは、容量を減少させることに
よりスイッチング電力損失を改善することができる点で
利点となる。電力損失は周波数掛ける容量に直接比例す
るため、スイッチング電力損失が導伝電力損失を左右し
得る高周波スイッチング・デバイスにおいて、これは特
に重要である。本発明の別の利点は、ゲート・コンタク
トに必要となる領域が従来技術より減少されることであ
る。更なる利点は、インプラント・コンタクト上の直接
コンタクト・ゲートからのゲート抵抗を低くすることで
ある。
【０００９】本発明に特徴的と見られる新規な性質を特
許請求の範囲に示した。しかし、本発明それ自体につい
ては、その他の特徴及びその利点と共に以下の図面を参
照した詳細な説明によって最も良く理解できるであろ
う。異なる図面において対応する符号及び記号は指示が
ない限り対応する部分を示す。
許請求の範囲に示した。しかし、本発明それ自体につい
ては、その他の特徴及びその利点と共に以下の図面を参
照した詳細な説明によって最も良く理解できるであろ
う。異なる図面において対応する符号及び記号は指示が
ない限り対応する部分を示す。
【００１０】
【実施例】本発明の一実施例を図面を参照して説明す
る。本発明は従来技術の構造に優る利点及び改善点を開
示する。従来のＧａＡｓ電力用ＶＦＥＴの構造及び方法
は、過剰なゲート−ソース容量及びゲート−ドレイン容
量を有していた。本発明に従ってゲート容量を減少させ
ることにより、ゲートの全体の容量を減少させることが
できる。容量を低下させることによりスイッチング電力
損失が改善され得るため、このことは利点となる。これ
は、電力損失が周波数掛ける容量に直接比例するため、
電力損失が容量の周波数スイッチング電力損失が導伝電
力損失を左右し得る、より高い周波数のスイッチング・
デバイスにおいて特に重要である。例として、電力損失
は以下のように表すことができる。 電力損失＝Ｉ2 Ｒ＋ＣＶ2 ｆ ここで、Ｉ＝ソース−ドレイン電流 Ｒ＝ソース−ドレイン抵抗 Ｃ＝全容量 Ｖ＝電圧 ｆ＝オペレーティング周波数
る。本発明は従来技術の構造に優る利点及び改善点を開
示する。従来のＧａＡｓ電力用ＶＦＥＴの構造及び方法
は、過剰なゲート−ソース容量及びゲート−ドレイン容
量を有していた。本発明に従ってゲート容量を減少させ
ることにより、ゲートの全体の容量を減少させることが
できる。容量を低下させることによりスイッチング電力
損失が改善され得るため、このことは利点となる。これ
は、電力損失が周波数掛ける容量に直接比例するため、
電力損失が容量の周波数スイッチング電力損失が導伝電
力損失を左右し得る、より高い周波数のスイッチング・
デバイスにおいて特に重要である。例として、電力損失
は以下のように表すことができる。 電力損失＝Ｉ2 Ｒ＋ＣＶ2 ｆ ここで、Ｉ＝ソース−ドレイン電流 Ｒ＝ソース−ドレイン抵抗 Ｃ＝全容量 Ｖ＝電圧 ｆ＝オペレーティング周波数
【００１１】前述の出願特許に開示されたような従来技
術に基くＶＦＥＴゲート構造を図１に示す。これらの典
型的な従来技術の構造において、ｎ型エピタキシャル・
ドレイン層１２がｎ＋基板１０上に形成される。ｐ＋エ
ピタキシャル・ゲート層１４がドレイン層１２上に形成
され、ゲート構造１４を定義するようにエッチングさ
れ、又は図１に示すゲート構造を生成するように、エッ
チングされたチャネルにゲートが形成され得る。ｎ型エ
ピタキシャル・ソース層１６がゲート構造１４上に形成
される。ゲート１４とのコンタクトがｐ＋インプラント
１７及びｐオーミック・コンタクト２４でつくられる。
ソース容量へのゲートは、図１にＣgs1 及びＣgs2 で示
すコンデンサで表され得る。ドレイン容量へのゲート
は、図１にＣ gd1 及びＣgd2 で示すコンデンサ（キャパ
シタ）で表され得る。
術に基くＶＦＥＴゲート構造を図１に示す。これらの典
型的な従来技術の構造において、ｎ型エピタキシャル・
ドレイン層１２がｎ＋基板１０上に形成される。ｐ＋エ
ピタキシャル・ゲート層１４がドレイン層１２上に形成
され、ゲート構造１４を定義するようにエッチングさ
れ、又は図１に示すゲート構造を生成するように、エッ
チングされたチャネルにゲートが形成され得る。ｎ型エ
ピタキシャル・ソース層１６がゲート構造１４上に形成
される。ゲート１４とのコンタクトがｐ＋インプラント
１７及びｐオーミック・コンタクト２４でつくられる。
ソース容量へのゲートは、図１にＣgs1 及びＣgs2 で示
すコンデンサで表され得る。ドレイン容量へのゲート
は、図１にＣ gd1 及びＣgd2 で示すコンデンサ（キャパ
シタ）で表され得る。
【００１２】本発明の方法及び構造は、Ｃgs1 及びＣ
gd1 を実質的に低下させる又はなくすことを目指す。以
下に説明するゲートへのエッチングの概念は、ゲート・
コンタクトを直接露出部とソース層とに分けることによ
って効率的にＣgs1 をなくすことである。従来技術でゲ
ートをコンタクトするのに必要であったｐ＋インプラン
ト１７と比べ減少されたゲート・コンタクト幅であるた
め、容量Ｃgs1 が減少される。更に、ｐ＋インプラント
がｎ＋ドレイン層との密なコンタクトでないため、Ｃ
gd1 が減少し得る。以下に説明するように、Ｃgd1 はｎ
−層のドーパントをトリミングすることによって、又は
ゲート・コンタクトの領域でこの層をダメージすること
によって、更に減少できる。これらの方法は、容量を減
少させるためゲートの近くの領域をより絶縁性（insula
tive）にする。
gd1 を実質的に低下させる又はなくすことを目指す。以
下に説明するゲートへのエッチングの概念は、ゲート・
コンタクトを直接露出部とソース層とに分けることによ
って効率的にＣgs1 をなくすことである。従来技術でゲ
ートをコンタクトするのに必要であったｐ＋インプラン
ト１７と比べ減少されたゲート・コンタクト幅であるた
め、容量Ｃgs1 が減少される。更に、ｐ＋インプラント
がｎ＋ドレイン層との密なコンタクトでないため、Ｃ
gd1 が減少し得る。以下に説明するように、Ｃgd1 はｎ
−層のドーパントをトリミングすることによって、又は
ゲート・コンタクトの領域でこの層をダメージすること
によって、更に減少できる。これらの方法は、容量を減
少させるためゲートの近くの領域をより絶縁性（insula
tive）にする。
【００１３】望ましいデバイス構造の一部の上部断面図
を図２に示す。Ｄ．Ｌ．Ｐｌｕｍｔｏｎらによる『低オ
ン抵抗、高電流ＧａＡｓ電力用ＶＦＥＴ（A Low On-Res
istance, High-Current GaAs Power VFET ）』IEEE Ele
ctron Device Lttrs, Vol. 16, No.4, pp. 142-144, 19
95に開示されているように、デバイス構造はより高い電
流特性のためのより大きなデバイスを形成するよう繰り
返され得る。ゲート・コンタクト２４はゲート構造１４
上に示されている。断面図の線３−３は図３ａ−ｆの断
面図が取られる部分を示す。
を図２に示す。Ｄ．Ｌ．Ｐｌｕｍｔｏｎらによる『低オ
ン抵抗、高電流ＧａＡｓ電力用ＶＦＥＴ（A Low On-Res
istance, High-Current GaAs Power VFET ）』IEEE Ele
ctron Device Lttrs, Vol. 16, No.4, pp. 142-144, 19
95に開示されているように、デバイス構造はより高い電
流特性のためのより大きなデバイスを形成するよう繰り
返され得る。ゲート・コンタクト２４はゲート構造１４
上に示されている。断面図の線３−３は図３ａ−ｆの断
面図が取られる部分を示す。
【００１４】図３ａ−ｆは、本発明のデバイスを製造す
る第１の実施例の工程を順に示す。図３ａに示されたよ
うに、望ましくはｎ＋基板１０を覆ってｎ型エピタキシ
ャル・ドレイン（又はソース又は第１のドレイン／ソー
ス）層１２が形成される。このドレイン層１２の厚さと
ドーパントレベルは個々のデバイス設計に依存する。し
かし、ドーパントレベルは一般的にｎないしｎ−である
と考えてよい。次にドレイン層１２を覆ってｐ＋エピタ
キシャル・ゲート層１４が形成される。ゲート層１４は
望ましくは炭素を高濃度に、望ましくは約１０20ｃｍ-3
またはそれ以上にドープされるが、より低濃度、例えば
１０18ｃｍ-3にドープされてもよい。一般的にドーパン
ト濃度が増大するとゲート抵抗が低くなるためスイッチ
ングが速くなる。ゲート層１４はゲート抵抗を減らすた
めに約２５０−５００ｎｍまたはそれ以上の厚さである
ことが望ましい。次にゲート層１４はエッチングされ
て、図３ｂに示すゲート構造１４を定義する。炭素の拡
散はほとんどゼロに等しいため、ゲート電極１４は望ま
しいことに約１μｍピッチであり得る。ピッチとは、図
２に示す第１のゲート端から次のゲート端までの距離で
ある。結果のデバイスは、わずか５μｍのチャネル開口
を備える低抵抗の埋め込みゲート構造となる。
る第１の実施例の工程を順に示す。図３ａに示されたよ
うに、望ましくはｎ＋基板１０を覆ってｎ型エピタキシ
ャル・ドレイン（又はソース又は第１のドレイン／ソー
ス）層１２が形成される。このドレイン層１２の厚さと
ドーパントレベルは個々のデバイス設計に依存する。し
かし、ドーパントレベルは一般的にｎないしｎ−である
と考えてよい。次にドレイン層１２を覆ってｐ＋エピタ
キシャル・ゲート層１４が形成される。ゲート層１４は
望ましくは炭素を高濃度に、望ましくは約１０20ｃｍ-3
またはそれ以上にドープされるが、より低濃度、例えば
１０18ｃｍ-3にドープされてもよい。一般的にドーパン
ト濃度が増大するとゲート抵抗が低くなるためスイッチ
ングが速くなる。ゲート層１４はゲート抵抗を減らすた
めに約２５０−５００ｎｍまたはそれ以上の厚さである
ことが望ましい。次にゲート層１４はエッチングされ
て、図３ｂに示すゲート構造１４を定義する。炭素の拡
散はほとんどゼロに等しいため、ゲート電極１４は望ま
しいことに約１μｍピッチであり得る。ピッチとは、図
２に示す第１のゲート端から次のゲート端までの距離で
ある。結果のデバイスは、わずか５μｍのチャネル開口
を備える低抵抗の埋め込みゲート構造となる。
【００１５】図３ｃにおいて、ゲート構造１４を覆って
ｎ型エピタキシャル・ソース（又はドレイン又は第２の
ドレイン／ソース）層１６が形成される。このソース層
１６のドーパント濃度と厚さは、ドレイン層１２と同様
に、個々のデバイス用途に依存する。図３ｄに示すよう
に、ｎ型エピタキシャル・ソース層１６はソース・メサ
１８を形成するように、並びにゲート層１４までエッチ
ングするようにエッチングされる。ゲートまでのエッチ
ングは、ゲート・コンタクトが作られる領域で行われる
が、ゲート層の残りの部分は露出されないことが望まし
い。ソース層がゲートまで開けられた後、ソース層は適
切なマスキング材料２０でマスクされることが望まし
い。
ｎ型エピタキシャル・ソース（又はドレイン又は第２の
ドレイン／ソース）層１６が形成される。このソース層
１６のドーパント濃度と厚さは、ドレイン層１２と同様
に、個々のデバイス用途に依存する。図３ｄに示すよう
に、ｎ型エピタキシャル・ソース層１６はソース・メサ
１８を形成するように、並びにゲート層１４までエッチ
ングするようにエッチングされる。ゲートまでのエッチ
ングは、ゲート・コンタクトが作られる領域で行われる
が、ゲート層の残りの部分は露出されないことが望まし
い。ソース層がゲートまで開けられた後、ソース層は適
切なマスキング材料２０でマスクされることが望まし
い。
【００１６】最も好ましい実施例において、全体の容量
を減少させるためゲート・コンタクトの下の領域はゲー
トから隔離される。第１の実施例において、露出された
ゲート層１４の下の隔離領域は、図３ｅに示す様に、
「トリム」ドーパント２２でインプラントされる。トリ
ム・ドーパントにより、ゲート・コンタクトの下のドー
ピングを減少させるように機能するゲート隔離領域がつ
くられ、それによりデバイスの容量が減少する。例え
ば、実質的ｎ−層を２ｅ16（逆ドープ）に減少させるた
め、１ｅ16のｐドーパントは、３ｅ16のｎ−ドレイン層
にインプラントされ得る。インプラントのエネルギー
は、ｐ＋ゲートのインプラントの端（tail）のみを残し
てｐ＋ゲート１４を介してインプラントするように選択
されることが好ましい。ｐ＋ゲートのドーパントはトリ
ム・ドーピングより数桁大きいため、ゲートは著しく影
響を受けない。トリム・ドーパントは、望ましくはＢｅ
であり、インプラントに続いて約３０秒間、約６００−
７００℃のアニーリングで活性化されることが好まし
い。
を減少させるためゲート・コンタクトの下の領域はゲー
トから隔離される。第１の実施例において、露出された
ゲート層１４の下の隔離領域は、図３ｅに示す様に、
「トリム」ドーパント２２でインプラントされる。トリ
ム・ドーパントにより、ゲート・コンタクトの下のドー
ピングを減少させるように機能するゲート隔離領域がつ
くられ、それによりデバイスの容量が減少する。例え
ば、実質的ｎ−層を２ｅ16（逆ドープ）に減少させるた
め、１ｅ16のｐドーパントは、３ｅ16のｎ−ドレイン層
にインプラントされ得る。インプラントのエネルギー
は、ｐ＋ゲートのインプラントの端（tail）のみを残し
てｐ＋ゲート１４を介してインプラントするように選択
されることが好ましい。ｐ＋ゲートのドーパントはトリ
ム・ドーピングより数桁大きいため、ゲートは著しく影
響を受けない。トリム・ドーパントは、望ましくはＢｅ
であり、インプラントに続いて約３０秒間、約６００−
７００℃のアニーリングで活性化されることが好まし
い。
【００１７】第２の好適実施例において、露出されたゲ
ート層１４の下の領域は、この領域のｎ−ドレイン層の
導電性を減少させるようにダメージされ、ゲート−ドレ
イン容量を減少させる。インプラントのエネルギーはｐ
＋ゲート１４より約０．５μｍ下の領域をダメージする
ように選択されることが望ましい。ｐ＋ゲートは容易に
ダメージされないため、ゲートが著しく影響を受けるこ
とはない。隔離はボロン・イオン又は水素イオンで、ｐ
＋ゲート１４の下のダメージを最大にするインプラント
・エネルギーで成されることが望ましい。
ート層１４の下の領域は、この領域のｎ−ドレイン層の
導電性を減少させるようにダメージされ、ゲート−ドレ
イン容量を減少させる。インプラントのエネルギーはｐ
＋ゲート１４より約０．５μｍ下の領域をダメージする
ように選択されることが望ましい。ｐ＋ゲートは容易に
ダメージされないため、ゲートが著しく影響を受けるこ
とはない。隔離はボロン・イオン又は水素イオンで、ｐ
＋ゲート１４の下のダメージを最大にするインプラント
・エネルギーで成されることが望ましい。
【００１８】図３ｆに示すように、ゲート層の下の領域
が上述の様にトリムされ又はダメージされた後、ゲート
１４とのコンタクト２４が形成されることが望ましい。
コンタクト２４は任意の適当な金属で形成され得る。ゲ
ートとのｐオーミック金属コンタクトを用いるこのゲー
トへのエッチングのアプローチには、１つ問題が起こり
得る。図４に２５で示すように、ｎチャネル１２上にｐ
オーミック金属２４があり、非常に良好なコンタクトを
提供する場合、それは低降伏（breakdown ）領域とな
る。この問題を回避するためにショットキー材料をゲー
ト・コンタクト２４として用いることができる。例え
ば、ｐ＋Ｃ：ＧａＡｓゲート層１４上のコンタクト２４
としてのＴｉＰｔＡｕのようなショットキー材料は良好
なオーミック・コンタクトとなり、ｎＧａＡｓチャネル
１２上のＴｉＰｔＡｕコンタクト２４はショットキーと
なり得る。この接合２５でつくられるショットキー・ダ
イオードは逆バイアスされるため、ゲート２４からｎチ
ャネル１２への降伏電圧はない。
が上述の様にトリムされ又はダメージされた後、ゲート
１４とのコンタクト２４が形成されることが望ましい。
コンタクト２４は任意の適当な金属で形成され得る。ゲ
ートとのｐオーミック金属コンタクトを用いるこのゲー
トへのエッチングのアプローチには、１つ問題が起こり
得る。図４に２５で示すように、ｎチャネル１２上にｐ
オーミック金属２４があり、非常に良好なコンタクトを
提供する場合、それは低降伏（breakdown ）領域とな
る。この問題を回避するためにショットキー材料をゲー
ト・コンタクト２４として用いることができる。例え
ば、ｐ＋Ｃ：ＧａＡｓゲート層１４上のコンタクト２４
としてのＴｉＰｔＡｕのようなショットキー材料は良好
なオーミック・コンタクトとなり、ｎＧａＡｓチャネル
１２上のＴｉＰｔＡｕコンタクト２４はショットキーと
なり得る。この接合２５でつくられるショットキー・ダ
イオードは逆バイアスされるため、ゲート２４からｎチ
ャネル１２への降伏電圧はない。
【００１９】オーミック・コンタクトを改善するためｎ
オーミック金属コンタクト２６が形成される前に、ソー
ス層１６を覆ってｎ＋キャップ層（図示せず）が任意に
形成され得る。改良されたコンタクト抵抗にｎ＋＋Ｉｎ
ＧａＡｓ層が追加され得る。コンタクト金属の例には、
ＴｉＰｔＡｕまたはＷＳｉとのＡｕＧｅＮｉ、ＰｄＧ
ｅ、ＩｎＧａＡｓが含まれる。その後、基板１０が薄く
され、そのウエーハの裏側上に基板１０への金属コンタ
クト２８が形成され得る。ドレイン１２及びソース１６
の指定の選択は、必要であれば逆にし得る。これまで幾
つかの実施例が詳しく説明された。本発明の特許請求の
範囲は、これらの説明された実施例とは異なるが本発明
の範囲には含まれるような実施例が包含されることを理
解されたい。例えば、シリコンが望ましいとしたｎ型ド
ーパントはＳまたはＳｅのような材料でもよい。同様
に、ＧａＡｓは、ＩｎＧａＡｓ、ＩｎＰ、またはＧａＩ
ｎＰなどの材料で置き換ることができる。代替例とし
て、ソース及びゲート層としてのＧａＡｓをＩｎＧａＡ
ｓ、ＩｎＰ、またはＧａＩｎＰなどの代替ドレイン材料
と組み合わせて用いることもできる。含むという用語は
発明の範囲について使用される場合には非排他的に解釈
されるべきである。
オーミック金属コンタクト２６が形成される前に、ソー
ス層１６を覆ってｎ＋キャップ層（図示せず）が任意に
形成され得る。改良されたコンタクト抵抗にｎ＋＋Ｉｎ
ＧａＡｓ層が追加され得る。コンタクト金属の例には、
ＴｉＰｔＡｕまたはＷＳｉとのＡｕＧｅＮｉ、ＰｄＧ
ｅ、ＩｎＧａＡｓが含まれる。その後、基板１０が薄く
され、そのウエーハの裏側上に基板１０への金属コンタ
クト２８が形成され得る。ドレイン１２及びソース１６
の指定の選択は、必要であれば逆にし得る。これまで幾
つかの実施例が詳しく説明された。本発明の特許請求の
範囲は、これらの説明された実施例とは異なるが本発明
の範囲には含まれるような実施例が包含されることを理
解されたい。例えば、シリコンが望ましいとしたｎ型ド
ーパントはＳまたはＳｅのような材料でもよい。同様
に、ＧａＡｓは、ＩｎＧａＡｓ、ＩｎＰ、またはＧａＩ
ｎＰなどの材料で置き換ることができる。代替例とし
て、ソース及びゲート層としてのＧａＡｓをＩｎＧａＡ
ｓ、ＩｎＰ、またはＧａＩｎＰなどの代替ドレイン材料
と組み合わせて用いることもできる。含むという用語は
発明の範囲について使用される場合には非排他的に解釈
されるべきである。
【００２０】本発明は例示の実施例について説明されて
きたが、この説明は限定的な意味に解釈されることを意
図するものではない。例示の実施例の種々の変形及び組
合せばかりでなく本発明のその他の実施例も、本説明を
参照すればこの技術の分野の習熟者には明らかであろ
う。したがって、添付の特許請求の範囲はあらゆるこれ
らの変形及び組合せを包含することを意図する。
きたが、この説明は限定的な意味に解釈されることを意
図するものではない。例示の実施例の種々の変形及び組
合せばかりでなく本発明のその他の実施例も、本説明を
参照すればこの技術の分野の習熟者には明らかであろ
う。したがって、添付の特許請求の範囲はあらゆるこれ
らの変形及び組合せを包含することを意図する。
【表１】
【００２１】本発明の工程によって製造されるＧａＡｓ
ＶＦＥＴは、高周波スイッチング電源においてのみは
なく、高電力マイクロ波増幅器および高利得光検知器な
どの他の実施例においても優れている。表１は、図の要
素番号の説明として参照されたい。明確化のため、ある
層をソース層又はドレイン層のいずれかで示している
が、必要であればこれらの層は逆にしてもよい。さら
に、第１の及び第２のソース／ドレイン層のようなより
総称的な言葉を用いてもよい。以上の説明の関して更に
次の項を開示する。
ＶＦＥＴは、高周波スイッチング電源においてのみは
なく、高電力マイクロ波増幅器および高利得光検知器な
どの他の実施例においても優れている。表１は、図の要
素番号の説明として参照されたい。明確化のため、ある
層をソース層又はドレイン層のいずれかで示している
が、必要であればこれらの層は逆にしてもよい。さら
に、第１の及び第２のソース／ドレイン層のようなより
総称的な言葉を用いてもよい。以上の説明の関して更に
次の項を開示する。
【００２２】（１） マイクロエレクトロニック構造で
あって、基板上のｎ型層と、前記ｎ型層のソース部分と
ゲート部分の間にチャネルを形成する前記ｎ型層にｐ型
炭素ドープされたゲート・グリッド構造と、前記ゲート
構造とのゲート・コンタクトと、前記ゲート・コンタク
トの下の前記ｎ型層のゲート隔離領域と、前記ソースと
のソース・コンタクトと、前記ドレインとのドレイン・
コンタクトとを含むマイクロエレクトロニック構造。 （２） 第１項に記載の構造であって、前記ゲート・グ
リッド構造との前記ゲート・コンタクトは、前記チャネ
ルの前記ｎ型層とのショットキー効果を有する金属であ
る構造。 （３） 第１項に記載の構造であって、前記第１のｎ型
層の前記ゲート隔離領域は更にトリム・ドーピングを含
む構造。
あって、基板上のｎ型層と、前記ｎ型層のソース部分と
ゲート部分の間にチャネルを形成する前記ｎ型層にｐ型
炭素ドープされたゲート・グリッド構造と、前記ゲート
構造とのゲート・コンタクトと、前記ゲート・コンタク
トの下の前記ｎ型層のゲート隔離領域と、前記ソースと
のソース・コンタクトと、前記ドレインとのドレイン・
コンタクトとを含むマイクロエレクトロニック構造。 （２） 第１項に記載の構造であって、前記ゲート・グ
リッド構造との前記ゲート・コンタクトは、前記チャネ
ルの前記ｎ型層とのショットキー効果を有する金属であ
る構造。 （３） 第１項に記載の構造であって、前記第１のｎ型
層の前記ゲート隔離領域は更にトリム・ドーピングを含
む構造。
【００２３】（４） 第３項に記載の構造であって、前
記トリム・ドーピングはＢｅである構造。 （５） 第１項に記載の構造であって、更に、前記第１
のｎ型層の前記ゲート隔離領域はイオン・ダメージされ
る領域である構造。 （６） 第５項に記載の構造であって、前記イオン・ダ
メージされる領域はＢダメージされる構造。 （７） 第５項に記載の構造であって、前記イオン・ダ
メージされる領域はＨダメージされる構造。 （８） 第１項に記載の構造であって、前記第２のドレ
イン／ソース層上にｎ＋キャップ層が形成される構造。 （９） 第１項に記載の構造であって、前記ゲート・コ
ンタクトはＡｕＺｎである構造。
記トリム・ドーピングはＢｅである構造。 （５） 第１項に記載の構造であって、更に、前記第１
のｎ型層の前記ゲート隔離領域はイオン・ダメージされ
る領域である構造。 （６） 第５項に記載の構造であって、前記イオン・ダ
メージされる領域はＢダメージされる構造。 （７） 第５項に記載の構造であって、前記イオン・ダ
メージされる領域はＨダメージされる構造。 （８） 第１項に記載の構造であって、前記第２のドレ
イン／ソース層上にｎ＋キャップ層が形成される構造。 （９） 第１項に記載の構造であって、前記ゲート・コ
ンタクトはＡｕＺｎである構造。
【００２４】（１０） マイクロエレクトロニック構造
であって、基板上の第１のｎ型ドレイン／ソース層と、
前記第１のｎ型ドレイン／ソース層のｐ型炭素ドープさ
れたゲート構造と、前記ゲート構造上の第２のｎ型ドレ
イン／ソース層と、前記ゲート構造との金属ゲート・コ
ンタクトと、前記ゲートとの前記ｐオーミック・コンタ
クトの下の前記第１のドレイン／ソース層のゲート隔離
領域と、を含むマイクロエレクトロニック構造。 （１１） 第１０項に記載の構造であって、前記ゲート
構造との前記ゲート・コンタクトは、前記チャネルの前
記ｎ型層とのショットキー効果を有する金属である構
造。 （１２） 第１１項に記載の構造であって、前記ゲート
・コンタクトを形成する前記金属はＴｉＰｔＡｕである
構造。 （１３） 第１０項に記載の構造であって、前記第１の
ドレイン／ソース層の前記ゲート隔離領域が、更にトリ
ム・ドーピングを有する構造。
であって、基板上の第１のｎ型ドレイン／ソース層と、
前記第１のｎ型ドレイン／ソース層のｐ型炭素ドープさ
れたゲート構造と、前記ゲート構造上の第２のｎ型ドレ
イン／ソース層と、前記ゲート構造との金属ゲート・コ
ンタクトと、前記ゲートとの前記ｐオーミック・コンタ
クトの下の前記第１のドレイン／ソース層のゲート隔離
領域と、を含むマイクロエレクトロニック構造。 （１１） 第１０項に記載の構造であって、前記ゲート
構造との前記ゲート・コンタクトは、前記チャネルの前
記ｎ型層とのショットキー効果を有する金属である構
造。 （１２） 第１１項に記載の構造であって、前記ゲート
・コンタクトを形成する前記金属はＴｉＰｔＡｕである
構造。 （１３） 第１０項に記載の構造であって、前記第１の
ドレイン／ソース層の前記ゲート隔離領域が、更にトリ
ム・ドーピングを有する構造。
【００２５】（１４） 第１２項に記載の構造であっ
て、前記トリム・ドーピングがＢｅである構造。 （１５） 第１０項に記載の構造であって、更に、前記
第１のドレイン／ソース層の前記ゲート隔離領域が、イ
オン・ダメージされる領域である構造。 （１６） 第１４項に記載の構造であって、前記イオン
・ダメージされる領域はＢダメージされる構造。 （１７） 第１４項に記載の構造であって、前記イオン
・ダメージされる領域はＨダメージされる構造。 （１８） 第１０項に記載の構造であって、前記第２の
ドレイン／ソース層上にキャップ層が形成される構造。 （１９） 第１項に記載の構造であって、前記第１のド
レイン／ソース層、前記ゲート構造、及び前記第２のド
レイン／ソース層はＧａＡｓである構造。
て、前記トリム・ドーピングがＢｅである構造。 （１５） 第１０項に記載の構造であって、更に、前記
第１のドレイン／ソース層の前記ゲート隔離領域が、イ
オン・ダメージされる領域である構造。 （１６） 第１４項に記載の構造であって、前記イオン
・ダメージされる領域はＢダメージされる構造。 （１７） 第１４項に記載の構造であって、前記イオン
・ダメージされる領域はＨダメージされる構造。 （１８） 第１０項に記載の構造であって、前記第２の
ドレイン／ソース層上にキャップ層が形成される構造。 （１９） 第１項に記載の構造であって、前記第１のド
レイン／ソース層、前記ゲート構造、及び前記第２のド
レイン／ソース層はＧａＡｓである構造。
【００２６】（２０） 縦型トランジスタ・デバイスの
製造方法であって、基板上に第１のｎ型ドレイン／ソー
ス層を形成し、前記第１のｎ型ドレイン／ソース層の一
部をパターニングし、チャネル及びトレンチを形成し、
ｐ型炭素ドープされたゲート構造を前記トレンチに形成
し、前記ゲート構造及び前記チャネル上に第２のｎ型ド
レイン／ソース層を形成し、前記ゲート構造とのｐオー
ミック・コンタクトを形成することによって、前記ゲー
ト構造をコンタクトし、前記第１のドレイン／ソース層
とのｎオーミック・ソース・コンタクトを形成し、前記
第２のドレイン／ソース層とのｎオーミック・ドレイン
・コンタクトを形成することを含む方法。 （２１） スイッチング電力損失を減少させ、電流キャ
パシティを増加させ、かつ／又は熱消費を減少させるた
めの、より低い接合容量のＶＦＥＴのための製造方法及
び構造を説明する。好適実施例において、ゲート１４へ
のエッチングによって及びｐ＋ゲートをｐオーミック・
コンタクト２４と直接コンタクトさせることによって、
ゲート容量が従来の方法及び構造より減少される。別の
実施例において、ゲート・コンタクト２２の下の領域は
「トリム」ドーパントでインプラントされ、トリム・ド
ーパントはドレイン層のドーピングを減少させ、それに
より容量が減少される。他の実施例において、露出され
たゲート・コンタクト２２の下の領域はイオン・ダメー
ジされることによって隔離され、ゲート層の一部の下の
ｎドレイン層のドーピング／導電性を減少させ、ゲート
−ドレイン容量が減少される。
製造方法であって、基板上に第１のｎ型ドレイン／ソー
ス層を形成し、前記第１のｎ型ドレイン／ソース層の一
部をパターニングし、チャネル及びトレンチを形成し、
ｐ型炭素ドープされたゲート構造を前記トレンチに形成
し、前記ゲート構造及び前記チャネル上に第２のｎ型ド
レイン／ソース層を形成し、前記ゲート構造とのｐオー
ミック・コンタクトを形成することによって、前記ゲー
ト構造をコンタクトし、前記第１のドレイン／ソース層
とのｎオーミック・ソース・コンタクトを形成し、前記
第２のドレイン／ソース層とのｎオーミック・ドレイン
・コンタクトを形成することを含む方法。 （２１） スイッチング電力損失を減少させ、電流キャ
パシティを増加させ、かつ／又は熱消費を減少させるた
めの、より低い接合容量のＶＦＥＴのための製造方法及
び構造を説明する。好適実施例において、ゲート１４へ
のエッチングによって及びｐ＋ゲートをｐオーミック・
コンタクト２４と直接コンタクトさせることによって、
ゲート容量が従来の方法及び構造より減少される。別の
実施例において、ゲート・コンタクト２２の下の領域は
「トリム」ドーパントでインプラントされ、トリム・ド
ーパントはドレイン層のドーピングを減少させ、それに
より容量が減少される。他の実施例において、露出され
たゲート・コンタクト２２の下の領域はイオン・ダメー
ジされることによって隔離され、ゲート層の一部の下の
ｎドレイン層のドーピング／導電性を減少させ、ゲート
−ドレイン容量が減少される。
【図１】従来技術の構造の断面図を示す図。
【図２】本発明の実施例におけるゲート・コンタクト及
びゲート層の上面断面図を示す図。
びゲート層の上面断面図を示す図。
【図３】本発明の実施例におけるコンタクトを形成する
方法の種々の工程における断面図を示す図。
方法の種々の工程における断面図を示す図。
【図４】本発明の実施例の別の断面図を示す図。
１２ ｎ型ソース／ドレイン層 １４ ゲート ２２ ゲート・コンタクト ２４ ｐオーミック・コンタクト
Claims (2)
- 【請求項１】 マイクロエレクトロニック構造であっ
て、 基板上のｎ型層と、 前記ｎ型層のソース部分とゲート部分の間にチャネルを
形成する前記ｎ型層にｐ型炭素ドープされたゲート・グ
リッド構造と、 前記ゲート構造とのゲート・コンタクトと、 前記ゲート・コンタクトの下の前記ｎ型層のゲート隔離
領域と、 前記ソースとのソース・コンタクトと、 前記ドレインとのドレイン・コンタクトとを含むマイク
ロエレクトロニック構造。 - 【請求項２】 縦型トランジスタ・デバイスの製造方法
であって、 基板上に第１のｎ型ドレイン／ソース層を形成し、 前記第１のｎ型ドレイン／ソース層の一部をパターニン
グし、チャネル及びトレンチを形成し、 ｐ型炭素ドープされたゲート構造を前記トレンチに形成
し、 前記ゲート構造及び前記チャネル上に第２のｎ型ドレイ
ン／ソース層を形成し、 前記ゲート構造とのｐオーミック・コンタクトを形成す
ることによって、前記ゲート構造をコンタクトし、 前記第１のドレイン／ソース層とのｎオーミック・ソー
ス・コンタクトを形成し、 前記第２のドレイン／ソース層とのｎオーミック・ドレ
イン・コンタクトを形成することを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US931795P | 1995-12-29 | 1995-12-29 | |
| US009317 | 1995-12-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293880A true JPH09293880A (ja) | 1997-11-11 |
Family
ID=21736914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8351362A Pending JPH09293880A (ja) | 1995-12-29 | 1996-12-27 | 低容量電力用ｖｆｅｔの方法及びデバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5910665A (ja) |
| EP (1) | EP0789402A1 (ja) |
| JP (1) | JPH09293880A (ja) |
| DE (1) | DE69637596D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505394A (ja) * | 2005-08-08 | 2009-02-05 | セミサウス ラボラトリーズ， インコーポレーテッド | 埋込みゲートを有する垂直チャネル接合型電界効果トランジスタおよび製造方法 |
| JP4959872B2 (ja) * | 1999-04-21 | 2012-06-27 | クリー インコーポレイテッド | バイポーラトランジスタ |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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