JPH09294078A - 可変長復号化器における出力デ−タの再配列方法及び回路 - Google Patents
可変長復号化器における出力デ−タの再配列方法及び回路Info
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 リクエスト／アクセプトによるタイミングマ
−ジンを確保でき、スタ−トコ−ドを自動にバイトアラ
インメントさせ得、メモリの安定的な読出し／書込みタ
イミングを具現する。 【解決手段】 内部メモリ部１５と、可変長復号化され
たビットストリ−ムを所定ビット数を有するパッキング
デ−タの単位でパッキングし、パッキングデ−タの単位
を内部メモリ部に貯蔵する書込みアドレスを発生させ、
内部メモリ部のパッキングデ−タの単位数が限界値を越
える場合、デ−タの単位を外部メモリ部に伝送するリク
エスト信号を発生させるデ−タ処理部１１と、リクエス
ト信号に対するアクセプト信号が発生すると、内部メモ
リ部からＮ個のパッキングデ−タの単位を読出す読出し
アドレスを発生させ内部メモリ部に印加するデ−タ処理
部１３を含む。
−ジンを確保でき、スタ−トコ−ドを自動にバイトアラ
インメントさせ得、メモリの安定的な読出し／書込みタ
イミングを具現する。 【解決手段】 内部メモリ部１５と、可変長復号化され
たビットストリ−ムを所定ビット数を有するパッキング
デ−タの単位でパッキングし、パッキングデ−タの単位
を内部メモリ部に貯蔵する書込みアドレスを発生させ、
内部メモリ部のパッキングデ−タの単位数が限界値を越
える場合、デ−タの単位を外部メモリ部に伝送するリク
エスト信号を発生させるデ−タ処理部１１と、リクエス
ト信号に対するアクセプト信号が発生すると、内部メモ
リ部からＮ個のパッキングデ−タの単位を読出す読出し
アドレスを発生させ内部メモリ部に印加するデ−タ処理
部１３を含む。
Description
【０００１】
【発明の属する技術分野】本発明は映像圧縮及び復元装
置に係り、特に６４ビットの単位でパッキングされた可
変長復号化されたビットストリ−ムがメモリに所定の容
量まで書込まれると、メモリが所定の容量以上になる
と、メモリから８単位のパッキングされたデ−タを高速
ペ−ジモ−ドで読出すことにより可変長復号化されて出
力されるデ−タを再配列するための可変長復号化器にお
ける出力デ−タの再配列方法及び回路に関する。
置に係り、特に６４ビットの単位でパッキングされた可
変長復号化されたビットストリ−ムがメモリに所定の容
量まで書込まれると、メモリが所定の容量以上になる
と、メモリから８単位のパッキングされたデ−タを高速
ペ−ジモ−ドで読出すことにより可変長復号化されて出
力されるデ−タを再配列するための可変長復号化器にお
ける出力デ−タの再配列方法及び回路に関する。
【０００２】
【従来の技術】従来のアナログ方式のデ−タの貯蔵、復
元システム及びイメ−ジプロセッサがディジタル方式に
変換されて処理される情報量が増えることにより、貯蔵
媒体及び伝送チャンネルを効率よく用いるため情報量を
減少（圧縮）すべきである。ＭＰＥＧ（Moving Picture
Experts Group）ではこれを達成するための標準案に同
意した。ＭＰＥＧ−符号化されたビットストリ−ムの一
般的な圧縮方法、すなわち、可変長符号化によれば、繰
り返し（剰余）情報は映像情報が有している時間的及び
空間的な相関関係を用いて取り除かれる。ここで、映像
圧縮装置に用いられる可変長符号化器（Variable Lengt
h Code：以下“ＶＬＣ”と称する）は多く発生するシン
ボルについて短いコ−ドを割り当てる。可変長圧縮され
た信号を元の形態に復元するため、符号化された映像信
号は復元動作を行う可変長復号化器ＶＬＤを備える映像
復元装置に印加される。従って、可変長復号化器はリク
エスト信号を発生してこれを適切な方法で外部メモリ部
に供給することにより、短いコ−ドは徐々に読出し、長
いコ−ドは速く読出すように外部メモリ部を制御する。
従って、リクエスト信号が可変長復号化器から受信され
るごとに、外部メモリ部はコ−ドの長さを問わず、デ−
タを可変長復号化器に直ちに伝送する。
元システム及びイメ−ジプロセッサがディジタル方式に
変換されて処理される情報量が増えることにより、貯蔵
媒体及び伝送チャンネルを効率よく用いるため情報量を
減少（圧縮）すべきである。ＭＰＥＧ（Moving Picture
Experts Group）ではこれを達成するための標準案に同
意した。ＭＰＥＧ−符号化されたビットストリ−ムの一
般的な圧縮方法、すなわち、可変長符号化によれば、繰
り返し（剰余）情報は映像情報が有している時間的及び
空間的な相関関係を用いて取り除かれる。ここで、映像
圧縮装置に用いられる可変長符号化器（Variable Lengt
h Code：以下“ＶＬＣ”と称する）は多く発生するシン
ボルについて短いコ−ドを割り当てる。可変長圧縮され
た信号を元の形態に復元するため、符号化された映像信
号は復元動作を行う可変長復号化器ＶＬＤを備える映像
復元装置に印加される。従って、可変長復号化器はリク
エスト信号を発生してこれを適切な方法で外部メモリ部
に供給することにより、短いコ−ドは徐々に読出し、長
いコ−ドは速く読出すように外部メモリ部を制御する。
従って、リクエスト信号が可変長復号化器から受信され
るごとに、外部メモリ部はコ−ドの長さを問わず、デ−
タを可変長復号化器に直ちに伝送する。
【０００３】しかしながら、外部メモリ部は処理しよう
とする各種のデ−タを貯蔵し、優先順位の高いリクエス
ト信号がシステムの他方から受信されると、可変長復号
化器から受信されたたリクエスト信号は待機しなければ
ならない。可変長復号化器がインタフェ−ス回路なしに
直接外部メモリ部に連結されているため、この短い待機
期間の間、映像圧縮／復元処理が割り込まれる。
とする各種のデ−タを貯蔵し、優先順位の高いリクエス
ト信号がシステムの他方から受信されると、可変長復号
化器から受信されたたリクエスト信号は待機しなければ
ならない。可変長復号化器がインタフェ−ス回路なしに
直接外部メモリ部に連結されているため、この短い待機
期間の間、映像圧縮／復元処理が割り込まれる。
【０００４】
【発明が解決しようとする課題】本発明の目的は映像圧
縮及び復元装置において、可変長復号化されたビットス
トリ−ムを６４ビットの単位でパッキングし、パッキン
グされたデ−タをリクエスト信号とアクセプト信号とを
用いて８つの単位で外部メモリ部に高速ペ−ジモ−ドで
伝送することにより、可変長復号化されて出力されるデ
−タを再配列するための可変長復号化器における出力デ
−タの再配列方法及び回路を提供するにある。
縮及び復元装置において、可変長復号化されたビットス
トリ−ムを６４ビットの単位でパッキングし、パッキン
グされたデ−タをリクエスト信号とアクセプト信号とを
用いて８つの単位で外部メモリ部に高速ペ−ジモ−ドで
伝送することにより、可変長復号化されて出力されるデ
−タを再配列するための可変長復号化器における出力デ
−タの再配列方法及び回路を提供するにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に可変長復号化において本発明による出力デ−タの再配
列方法は、可変長復号化されたビットストリ−ムを所定
のビット数を有するパッキングデ−タの単位でパッキン
グし、各パッキングデ−タに対する書込みアドレスを発
生させて内部メモリ部の該当書込みアドレスに前記パッ
キングデ−タを貯蔵する段階と、前記内部メモリ部に貯
蔵されたパッキングデ−タの単位が所定の限界値を越え
る場合、前記貯蔵されたパッキングデ−タの単位を外部
メモリ部に伝送するためのリクエスト信号を発生させる
段階と、前記リクエスト信号に対するアクセプト信号が
発生すると、前記内部メモリ部からＮ個の前記パッキン
グデ−タの単位を読出すためのそれぞれの読出しアドレ
スを発生させる段階と、前記内部メモリ部から前記該当
読出しアドレスに貯蔵されたＮ個のパッキングデ−タの
単位を順次に読出して外部メモリ部に伝送する段階とを
含むことを特徴とする。
に可変長復号化において本発明による出力デ−タの再配
列方法は、可変長復号化されたビットストリ−ムを所定
のビット数を有するパッキングデ−タの単位でパッキン
グし、各パッキングデ−タに対する書込みアドレスを発
生させて内部メモリ部の該当書込みアドレスに前記パッ
キングデ−タを貯蔵する段階と、前記内部メモリ部に貯
蔵されたパッキングデ−タの単位が所定の限界値を越え
る場合、前記貯蔵されたパッキングデ−タの単位を外部
メモリ部に伝送するためのリクエスト信号を発生させる
段階と、前記リクエスト信号に対するアクセプト信号が
発生すると、前記内部メモリ部からＮ個の前記パッキン
グデ−タの単位を読出すためのそれぞれの読出しアドレ
スを発生させる段階と、前記内部メモリ部から前記該当
読出しアドレスに貯蔵されたＮ個のパッキングデ−タの
単位を順次に読出して外部メモリ部に伝送する段階とを
含むことを特徴とする。
【０００６】前記目的を達成するための可変長復号化器
において本発明による出力デ−タの再配列回路は、内部
メモリ部と、可変長復号化されたビットストリ−ムを所
定のビット数を有するパッキングデ−タの単位でパッキ
ングし、前記それぞれのパッキングデ−タの単位を前記
内部メモリ部に貯蔵するための各パッキングデ−タの単
位に対する書込みアドレスを発生させ、前記内部メモリ
部に貯蔵されたパッキングデ−タの単位数が所定の限界
値を越える場合、前記貯蔵されたパッキングデ−タの単
位を外部メモリ部に伝送するためのリクエスト信号を発
生させるための第１デ−タ処理部と、前記リクエスト信
号に対するアクセプト信号が発生すると、前記内部メモ
リ部からＮ個の前記パッキングデ−タの単位を読出すた
めの読出しアドレスを発生させて前記内部メモリ部に印
加するための第２デ−タ処理部とを含み、前記該当読出
しアドレスに貯蔵されたＮ個のパッキングデ−タの単位
は前記内部メモリ部から順次に読出されて外部メモリ部
に伝送されることを特徴とする。
において本発明による出力デ−タの再配列回路は、内部
メモリ部と、可変長復号化されたビットストリ−ムを所
定のビット数を有するパッキングデ−タの単位でパッキ
ングし、前記それぞれのパッキングデ−タの単位を前記
内部メモリ部に貯蔵するための各パッキングデ−タの単
位に対する書込みアドレスを発生させ、前記内部メモリ
部に貯蔵されたパッキングデ−タの単位数が所定の限界
値を越える場合、前記貯蔵されたパッキングデ−タの単
位を外部メモリ部に伝送するためのリクエスト信号を発
生させるための第１デ−タ処理部と、前記リクエスト信
号に対するアクセプト信号が発生すると、前記内部メモ
リ部からＮ個の前記パッキングデ−タの単位を読出すた
めの読出しアドレスを発生させて前記内部メモリ部に印
加するための第２デ−タ処理部とを含み、前記該当読出
しアドレスに貯蔵されたＮ個のパッキングデ−タの単位
は前記内部メモリ部から順次に読出されて外部メモリ部
に伝送されることを特徴とする。
【０００７】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。図１は可変長復号化
器において本発明による出力デ−タの再配列回路１０を
示すブロック図である。前記回路１０は、内部メモリ部
１５と、可変長復号化されたビットストリ−ムを所定の
ビット数を有するパッキングデ−タの単位、例えば、６
４ビットの単位でパッキングし、それぞれのパッキング
デ−タの単位を内部メモリ部１５に貯蔵するための各パ
ッキングデ−タの単位に対する書込みアドレスＷＡＤＤ
Ｒを発生させ、内部メモリ部１５に貯蔵されたパッキン
グデ−タの単位数が所定の限界値、例えば、内部メモリ
部１５の容量の半分を越える場合、貯蔵されたパッキン
グデ−タの単位を高速ペ−ジモ−ドで外部メモリ部（図
示せず）に伝送するためのリクエスト信号ＶＷＲを発生
させるための第１デ−タ処理部１１と、リクエスト信号
に対するアクセプト信号ＶＢＶ ＡＣＣが発生される
と、内部メモリ部１５からＮ個の単位の前記パッキング
デ−タ、例えは、８つの単位のパッキングデ−タを読出
すための読出しアドレスＲＡＤＤＲを発生させて内部メ
モリ部１５に印加するための第２デ−タ処理部１３とか
ら構成される。この際、該当読出しアドレスに貯蔵され
たＮ単位のパッキングデ−タは順次に読出されて外部メ
モリ部に伝送される。ここで、内部メモリ部１５として
は、容量が６４ビット×１６ワ−ドであるＦＩＦＯ（Fi
rst-In First-Out）、あるいはＲＡＭが用いられる。
明の実施の形態を詳しく説明する。図１は可変長復号化
器において本発明による出力デ−タの再配列回路１０を
示すブロック図である。前記回路１０は、内部メモリ部
１５と、可変長復号化されたビットストリ−ムを所定の
ビット数を有するパッキングデ−タの単位、例えば、６
４ビットの単位でパッキングし、それぞれのパッキング
デ−タの単位を内部メモリ部１５に貯蔵するための各パ
ッキングデ−タの単位に対する書込みアドレスＷＡＤＤ
Ｒを発生させ、内部メモリ部１５に貯蔵されたパッキン
グデ−タの単位数が所定の限界値、例えば、内部メモリ
部１５の容量の半分を越える場合、貯蔵されたパッキン
グデ−タの単位を高速ペ−ジモ−ドで外部メモリ部（図
示せず）に伝送するためのリクエスト信号ＶＷＲを発生
させるための第１デ−タ処理部１１と、リクエスト信号
に対するアクセプト信号ＶＢＶ ＡＣＣが発生される
と、内部メモリ部１５からＮ個の単位の前記パッキング
デ−タ、例えは、８つの単位のパッキングデ−タを読出
すための読出しアドレスＲＡＤＤＲを発生させて内部メ
モリ部１５に印加するための第２デ−タ処理部１３とか
ら構成される。この際、該当読出しアドレスに貯蔵され
たＮ単位のパッキングデ−タは順次に読出されて外部メ
モリ部に伝送される。ここで、内部メモリ部１５として
は、容量が６４ビット×１６ワ−ドであるＦＩＦＯ（Fi
rst-In First-Out）、あるいはＲＡＭが用いられる。
【０００８】図２は図１における第１デ−タ処理部１１
の細部回路図である。図示したように、第１デ−タ処理
部１１は、２４ビットシフトレジスタ２１と、第１ない
し第３デコ−ダ２２，２４，２７と、第１ないし第３カ
ウンタ２３，２６，２８と、６つのＤフリップフロップ
Ｄ１〜Ｄ６と、バッファＢ１と、８つの８ビットシフト
レジスタ２５ａ〜２５ｈと、三つのＡＮＤゲ−トＡ１，
Ａ２，Ａ３と、ＮＡＮＤゲ−トＮＡ１とから構成され
る。
の細部回路図である。図示したように、第１デ−タ処理
部１１は、２４ビットシフトレジスタ２１と、第１ない
し第３デコ−ダ２２，２４，２７と、第１ないし第３カ
ウンタ２３，２６，２８と、６つのＤフリップフロップ
Ｄ１〜Ｄ６と、バッファＢ１と、８つの８ビットシフト
レジスタ２５ａ〜２５ｈと、三つのＡＮＤゲ−トＡ１，
Ａ２，Ａ３と、ＮＡＮＤゲ−トＮＡ１とから構成され
る。
【０００９】図３（Ａ）ないし（Ｏ）は図２に示された
第１デ−タ処理部１１の動作タイミング図であって、内
部メモリ部１５に８ビットの単位でデ−タを書込む場合
のものである。図３（Ａ）はＣＬＫ４０、（Ｂ）はＣＬ
Ｋ２０、（Ｃ）はＳＣＫ、（Ｄ）は２４ビットシフトレ
ジスタ２１の出力、（Ｅ）は第１ＤフリップフロップＤ
１の
第１デ−タ処理部１１の動作タイミング図であって、内
部メモリ部１５に８ビットの単位でデ−タを書込む場合
のものである。図３（Ａ）はＣＬＫ４０、（Ｂ）はＣＬ
Ｋ２０、（Ｃ）はＳＣＫ、（Ｄ）は２４ビットシフトレ
ジスタ２１の出力、（Ｅ）は第１ＤフリップフロップＤ
１の
【００１０】
【外１】
【００１１】端子から出力される第１カウンタ２３のリ
セット信号、（Ｆ）は第１カウンタ２３の出力、（Ｇ）
は第２デコ−ダ２４によりＳＣＫの立下がりエッジで第
１カウンタ２３の出力値のうち“０”をラッチした結
果、（Ｈ）は第２カウンタ２６の出力、（Ｉ）は第３デ
コ−ダ２７によりＳＣＫの立上がりエッジで第２カウン
タ２６の出力のうち“７”値をラッチした結果、（Ｊ）
は第３カウンタ２８のクロック信号、（Ｋ）は第４Ｄフ
リップフロップＤ４のＱ端子から出力される信号、
（Ｌ）は第５ＤフリップフロップＤ５の
セット信号、（Ｆ）は第１カウンタ２３の出力、（Ｇ）
は第２デコ−ダ２４によりＳＣＫの立下がりエッジで第
１カウンタ２３の出力値のうち“０”をラッチした結
果、（Ｈ）は第２カウンタ２６の出力、（Ｉ）は第３デ
コ−ダ２７によりＳＣＫの立上がりエッジで第２カウン
タ２６の出力のうち“７”値をラッチした結果、（Ｊ）
は第３カウンタ２８のクロック信号、（Ｋ）は第４Ｄフ
リップフロップＤ４のＱ端子から出力される信号、
（Ｌ）は第５ＤフリップフロップＤ５の
【００１２】
【外２】
【００１３】端子から出力される信号、（Ｍ）は第１Ｎ
ＡＮＤゲ−トＮＡ１から出力されるＲＷ信号、（Ｎ）は
第３ＡＮＤゲ−トＡ３から出力されるＷＣＥ信号、
（Ｏ）は第３カウンタ２８から出力される書込みアドレ
スＷＡＤＤＲをそれぞれ示す。図４は図１において第２
デ−タ処理部１３の細部回路図である。この第２デ−タ
処理部１３は、第４カウンタ３１と、アドレス上位ビッ
ト発生部３２と、第４デコ−ダ３３と、四つのＤフリッ
プフロップＤ７〜Ｄ１０と、二つのＮＡＮＤゲ−トＮＡ
２，ＮＡ３と、ＡＮＤゲ−トＡ４と、二つのインバ−タ
Ｉ１，Ｉ２とから構成される。ここで、アドレス上位ビ
ット発生部３２はＡＮＤゲ−ト３２ａと排他負論理和ゲ
−ト３２ｂとより構成される。
ＡＮＤゲ−トＮＡ１から出力されるＲＷ信号、（Ｎ）は
第３ＡＮＤゲ−トＡ３から出力されるＷＣＥ信号、
（Ｏ）は第３カウンタ２８から出力される書込みアドレ
スＷＡＤＤＲをそれぞれ示す。図４は図１において第２
デ−タ処理部１３の細部回路図である。この第２デ−タ
処理部１３は、第４カウンタ３１と、アドレス上位ビッ
ト発生部３２と、第４デコ−ダ３３と、四つのＤフリッ
プフロップＤ７〜Ｄ１０と、二つのＮＡＮＤゲ−トＮＡ
２，ＮＡ３と、ＡＮＤゲ−トＡ４と、二つのインバ−タ
Ｉ１，Ｉ２とから構成される。ここで、アドレス上位ビ
ット発生部３２はＡＮＤゲ−ト３２ａと排他負論理和ゲ
−ト３２ｂとより構成される。
【００１４】図５（Ａ）ないし（Ｋ）は図１及び第４に
示された第２デ−タ処理部１３の動作タイミング図であ
って、図５（Ａ）はＣＬＫ４０、（Ｂ）はＣＬＫ２０、
（Ｃ）はＶＢＶ＿ＡＣＣ信号、（Ｄ）は第７Ｄフリップ
フロップＤ７の非反転出力端子Ｑの信号、（Ｅ）は第８
ＤフリップフロップＤ８の反転出力端子
示された第２デ−タ処理部１３の動作タイミング図であ
って、図５（Ａ）はＣＬＫ４０、（Ｂ）はＣＬＫ２０、
（Ｃ）はＶＢＶ＿ＡＣＣ信号、（Ｄ）は第７Ｄフリップ
フロップＤ７の非反転出力端子Ｑの信号、（Ｅ）は第８
ＤフリップフロップＤ８の反転出力端子
【００１５】
【外３】
【００１６】の信号、（Ｆ）は第２ＮＡＮＤゲ−トＮＡ
２の出力、（Ｇ）は第４カウンタ３１の出力、（Ｈ）は
第９ＤフリップフロップＤ９の非反転出力端子Ｑの信
号、（Ｉ）は第１０ＤフリップフロップＤ１０の非反転
出力端子Ｑの信号、（Ｊ）は第４ＡＮＤゲ−トＡ４の出
力、（Ｋ）は第３ＮＡＮＤゲ−トＮＡ３から出力される
ＲＣＥ信号をそれぞれ示す。
２の出力、（Ｇ）は第４カウンタ３１の出力、（Ｈ）は
第９ＤフリップフロップＤ９の非反転出力端子Ｑの信
号、（Ｉ）は第１０ＤフリップフロップＤ１０の非反転
出力端子Ｑの信号、（Ｊ）は第４ＡＮＤゲ−トＡ４の出
力、（Ｋ）は第３ＮＡＮＤゲ−トＮＡ３から出力される
ＲＣＥ信号をそれぞれ示す。
【００１７】図６は図１において内部メモリ部１５の細
部回路図であって、６つのインバ−タＩ３〜Ｉ８と、第
５ＡＮＤゲ−トＡ５と、マルチプレクサ４１と、メモリ
４２とから構成される。ここで、６４ビットシフトレジ
スタ４３はメモリ４２から出力される６４ビットのデ−
タをシフトさせるためのものである。図７（Ａ）ないし
（Ｈ）は図６に示された内部メモリ部１５の動作タイミ
ング図である。ここで、図７（Ａ）ないし（Ｄ）は読出
しサイクルを示すものである。（Ａ）はアクティブ“ロ
−”状態のチップイネ−ブル信号ＣＥＮを示すものであ
って、“ＴＲＰ”はサイクルのうち読出しまたは書込み
部分、“ＴＰＣ”はプリチャ−ジ区間を示す。（Ｂ）は
読出し／書込み制御信号Ｒ／Ｗ、（Ｃ）はアドレスＡＤ
ＤＲ、（Ｄ）はメモリ４２から読出される出力信号ＤＯ
ＵＴをそれぞれ示す。一方、（Ｅ）ないし（Ｈ）は書込
みサイクルを示すものであって、（Ｅ）はアクティブ
“ロ−”状態のチップイネ−ブル信号ＣＥＮ、（Ｆ）は
読出し／書込み制御信号Ｒ／Ｗ、（Ｇ）はアドレスＡＤ
ＤＲ、（Ｈ）はメモリ４２に書込まれる出力信号ＤＩＮ
をそれぞれ示す。この際、書込みサイクルでチップイネ
−ブル信号ＣＥＮが“ロ−”の区間で読出し／書込み制
御信号Ｒ／Ｗが“ロ−”であれば、チップイネ−ブル信
号ＣＥＮの立上がりエッジでデ−タを有効化する。
部回路図であって、６つのインバ−タＩ３〜Ｉ８と、第
５ＡＮＤゲ−トＡ５と、マルチプレクサ４１と、メモリ
４２とから構成される。ここで、６４ビットシフトレジ
スタ４３はメモリ４２から出力される６４ビットのデ−
タをシフトさせるためのものである。図７（Ａ）ないし
（Ｈ）は図６に示された内部メモリ部１５の動作タイミ
ング図である。ここで、図７（Ａ）ないし（Ｄ）は読出
しサイクルを示すものである。（Ａ）はアクティブ“ロ
−”状態のチップイネ−ブル信号ＣＥＮを示すものであ
って、“ＴＲＰ”はサイクルのうち読出しまたは書込み
部分、“ＴＰＣ”はプリチャ−ジ区間を示す。（Ｂ）は
読出し／書込み制御信号Ｒ／Ｗ、（Ｃ）はアドレスＡＤ
ＤＲ、（Ｄ）はメモリ４２から読出される出力信号ＤＯ
ＵＴをそれぞれ示す。一方、（Ｅ）ないし（Ｈ）は書込
みサイクルを示すものであって、（Ｅ）はアクティブ
“ロ−”状態のチップイネ−ブル信号ＣＥＮ、（Ｆ）は
読出し／書込み制御信号Ｒ／Ｗ、（Ｇ）はアドレスＡＤ
ＤＲ、（Ｈ）はメモリ４２に書込まれる出力信号ＤＩＮ
をそれぞれ示す。この際、書込みサイクルでチップイネ
−ブル信号ＣＥＮが“ロ−”の区間で読出し／書込み制
御信号Ｒ／Ｗが“ロ−”であれば、チップイネ−ブル信
号ＣＥＮの立上がりエッジでデ−タを有効化する。
【００１８】なお、本発明の構成による作用及び効果を
図１乃至図７を参照して説明すれば、次の通りである。
映像圧縮装置により符号化されたビットストリ−ムが秒
当たり約２０Ｍｂｉｔで入力され、このビットストリ−
ムを可変長復号化器（図示せず）、逆量子化器（図示せ
ず）及び逆離散余弦変換器（図示せず）を経て符号化さ
れる前の映像信号として復元する映像復元装置におい
て、第１デ−タ処理部１１では入力されるシリアルビッ
トストリ−ムからスタ−トコ−ドを検出して各スタ−ト
コ−ドにバイトアラインメントを行う。同時に６４ビッ
トの単位でビットストリ−ムをパッキングして内部メモ
リ部１５に貯蔵するため、各パッキングデ−タの単位に
対する書込みアドレスを発生させる。この際、パッキン
グデ−タの単位が所定の限界値（ここでは、８つの単位
のパッキングデ−タ、例えば、８×６４ビット、即ち、
内部メモリ部１５の全体容量（１６×６４ビット）の１
／２）を越える場合、貯蔵されたパッキングデ−タの単
位を高速ペ−ジモ−ドにより外部メモリ（図示せず）に
伝送するためのリクエスト信号を発生させる。
図１乃至図７を参照して説明すれば、次の通りである。
映像圧縮装置により符号化されたビットストリ−ムが秒
当たり約２０Ｍｂｉｔで入力され、このビットストリ−
ムを可変長復号化器（図示せず）、逆量子化器（図示せ
ず）及び逆離散余弦変換器（図示せず）を経て符号化さ
れる前の映像信号として復元する映像復元装置におい
て、第１デ−タ処理部１１では入力されるシリアルビッ
トストリ−ムからスタ−トコ−ドを検出して各スタ−ト
コ−ドにバイトアラインメントを行う。同時に６４ビッ
トの単位でビットストリ−ムをパッキングして内部メモ
リ部１５に貯蔵するため、各パッキングデ−タの単位に
対する書込みアドレスを発生させる。この際、パッキン
グデ−タの単位が所定の限界値（ここでは、８つの単位
のパッキングデ−タ、例えば、８×６４ビット、即ち、
内部メモリ部１５の全体容量（１６×６４ビット）の１
／２）を越える場合、貯蔵されたパッキングデ−タの単
位を高速ペ−ジモ−ドにより外部メモリ（図示せず）に
伝送するためのリクエスト信号を発生させる。
【００１９】ここで、第１デ−タ処理部１１の動作を図
２及び図３を参照してより詳しく説明すれば、次の通り
である。図２において、２４ビットのシフトレジスタ２
１では先ず
２及び図３を参照してより詳しく説明すれば、次の通り
である。図２において、２４ビットのシフトレジスタ２
１では先ず
【００２０】
【外４】
【００２１】信号が“ロ−”であれば、可変長復号化さ
れてシリアルに入力されるビットストリ−ムＳＥＲＩＡ
Ｌ ＩＮを有効化し、
れてシリアルに入力されるビットストリ−ムＳＥＲＩＡ
Ｌ ＩＮを有効化し、
【００２２】
【外５】
【００２３】信号が“ハイ”であれば、無効化する。そ
して、
して、
【００２４】
【外６】
【００２５】信号が“ロ−”の場合にシリアルに入力さ
れる可変長復号化されたビットストリ−ムをＳＣＫ信号
（図３（Ｃ）参照）をクロック信号としてパラレルデ−
タに変換して出力する。第１デコ−ダ２２は２４ビット
のシフトレジスタ２１から出力される２４ビットパラレ
ルデ−タ（図３（Ｄ）参照）からスタ−トコ−ドをデコ
−ディングして第１ＤフリップフロップＤ１を通して第
１カウンタ２３に出力する。ここで、第１デコ−ダ２２
はＭＰＥＧ−２フォ−マットで伝送された信号の場合、
“００００ ００００ ００００ ００００ ００００
０００１”をデコ−ディングする。第１デコ−ダ２２
でデコ−ディングされたスタ−トコ−ドは反転されたＳ
ＣＫ信号により第１ＤフリップフロップＤ１にラッチさ
れて反転出力端子
れる可変長復号化されたビットストリ−ムをＳＣＫ信号
（図３（Ｃ）参照）をクロック信号としてパラレルデ−
タに変換して出力する。第１デコ−ダ２２は２４ビット
のシフトレジスタ２１から出力される２４ビットパラレ
ルデ−タ（図３（Ｄ）参照）からスタ−トコ−ドをデコ
−ディングして第１ＤフリップフロップＤ１を通して第
１カウンタ２３に出力する。ここで、第１デコ−ダ２２
はＭＰＥＧ−２フォ−マットで伝送された信号の場合、
“００００ ００００ ００００ ００００ ００００
０００１”をデコ−ディングする。第１デコ−ダ２２
でデコ−ディングされたスタ−トコ−ドは反転されたＳ
ＣＫ信号により第１ＤフリップフロップＤ１にラッチさ
れて反転出力端子
【００２６】
【外７】
【００２７】に出力される。第１カウンタ２３はバイト
アラインメントのための３ビットのカウンタであって、
第１ＤフリップフロップＤ１から出力されるデ−タ（図
３（Ｅ）参照）によりリセットされ、ＳＣＫ信号（図３
（Ｃ）参照）をクロック信号として図３Ｆのような計数
値を出力する。この計数値（図３（Ｆ）参照）は第２デ
コ−ダ２４、第２ＤフリップフロップＤ２及び第１バッ
ファＢ１を通して８つの８ビットのシフトレジスタ２５
ａ〜２５ｈのクロック端子と第２カウンタ２５のクロッ
ク端子にそれぞれ印加される。この際、図３（Ｇ）のよ
うに第２デコ−ダ２４によりＳＣＫ信号（図３（Ｃ）参
照）の立下がりエッジで“０”、即ち、二進値“００
０”がデコ−ディングされるごとに、２４ビットシフト
レジスタ２１から出力される２４ビットのパラレルデ−
タのうち最下位ビットＬＳＢ側の８ビットが８つの８ビ
ットシフトレジスタ２５ａ〜２５ｈに順次に印加され
る。この際、８つのシフトレジスタ２５ａ〜２５ｈから
出力される６４ビットのデ−タが図６に示されたメモリ
４２に書込まれるデ−タ信号ＤＩＮ〔６３：０〕とな
る。
アラインメントのための３ビットのカウンタであって、
第１ＤフリップフロップＤ１から出力されるデ−タ（図
３（Ｅ）参照）によりリセットされ、ＳＣＫ信号（図３
（Ｃ）参照）をクロック信号として図３Ｆのような計数
値を出力する。この計数値（図３（Ｆ）参照）は第２デ
コ−ダ２４、第２ＤフリップフロップＤ２及び第１バッ
ファＢ１を通して８つの８ビットのシフトレジスタ２５
ａ〜２５ｈのクロック端子と第２カウンタ２５のクロッ
ク端子にそれぞれ印加される。この際、図３（Ｇ）のよ
うに第２デコ−ダ２４によりＳＣＫ信号（図３（Ｃ）参
照）の立下がりエッジで“０”、即ち、二進値“００
０”がデコ−ディングされるごとに、２４ビットシフト
レジスタ２１から出力される２４ビットのパラレルデ−
タのうち最下位ビットＬＳＢ側の８ビットが８つの８ビ
ットシフトレジスタ２５ａ〜２５ｈに順次に印加され
る。この際、８つのシフトレジスタ２５ａ〜２５ｈから
出力される６４ビットのデ−タが図６に示されたメモリ
４２に書込まれるデ−タ信号ＤＩＮ〔６３：０〕とな
る。
【００２８】一方、８つの８ビットシフトレジスタ２５
ａ〜２５ｈにＬＳＢ側の８ビットが８つ集まると、パッ
キングカウンタで動作する第２カウンタ２６が１ずつ増
えて“０００”から“１１１”をカウントする。第３デ
コ−ダ２７は図３Ｉのように第２カウンタ２６の計数値
から“７”、すなわち、二進値“１１１”をデコ−ディ
ングし、ＳＣＫ信号（図３（Ｃ）参照）により第３Ｄフ
リップフロップＤ３にラッチさせた後、非反転出力端子
Ｑを通して書込みアドレスカウンタである第３カウンタ
２８のクロック端子に印加する。一方、第３Ｄフリップ
フロップＤ３の反転出力端子
ａ〜２５ｈにＬＳＢ側の８ビットが８つ集まると、パッ
キングカウンタで動作する第２カウンタ２６が１ずつ増
えて“０００”から“１１１”をカウントする。第３デ
コ−ダ２７は図３Ｉのように第２カウンタ２６の計数値
から“７”、すなわち、二進値“１１１”をデコ−ディ
ングし、ＳＣＫ信号（図３（Ｃ）参照）により第３Ｄフ
リップフロップＤ３にラッチさせた後、非反転出力端子
Ｑを通して書込みアドレスカウンタである第３カウンタ
２８のクロック端子に印加する。一方、第３Ｄフリップ
フロップＤ３の反転出力端子
【００２９】
【外８】
【００３０】の信号はＣＬＫ２０（図３（Ｂ）参照）に
より第４ＤフリップフロップＤ４にラッチされた後、非
反転出力端子Ｑを通して第１ＡＮＤゲ−トＡ１、第５Ｄ
フリップフロップＤ５、第１ＮＡＮＤゲ−トＮＡ１にそ
れぞれ出力される。第３カウンタ２８は書込みアドレス
カウンタであって、クロック端子に印加される第３Ｄフ
リップフロップＤ３の非反転出力端子Ｑの信号をカウン
トして図３（Ｈ）のように６４ビットの単位に対して
“１”ずつ増える書込みアドレスＷＡＤＤＲ〔３：０〕
を出力する。すなわち、８つの８ビットシフトレジスタ
２５ａ〜２５ｈにＬＳＢ側の８ビットが８つ集まると、
６４ビットの単位で書込みアドレスＷＡＤＤＲが１ずつ
増える。
より第４ＤフリップフロップＤ４にラッチされた後、非
反転出力端子Ｑを通して第１ＡＮＤゲ−トＡ１、第５Ｄ
フリップフロップＤ５、第１ＮＡＮＤゲ−トＮＡ１にそ
れぞれ出力される。第３カウンタ２８は書込みアドレス
カウンタであって、クロック端子に印加される第３Ｄフ
リップフロップＤ３の非反転出力端子Ｑの信号をカウン
トして図３（Ｈ）のように６４ビットの単位に対して
“１”ずつ増える書込みアドレスＷＡＤＤＲ〔３：０〕
を出力する。すなわち、８つの８ビットシフトレジスタ
２５ａ〜２５ｈにＬＳＢ側の８ビットが８つ集まると、
６４ビットの単位で書込みアドレスＷＡＤＤＲが１ずつ
増える。
【００３１】第３カウンタ２８から出力される書込みア
ドレスＷＡＤＤＲが“７”、すなわち、二進値“１１
１”または“１５”、すなわち、二進値“１１１０”と
なると、第４ＤフリップフロップＤ４、第２ＡＮＤゲ−
トＡ１、第２ＡＮＤゲ−トＡ２及び第６Ｄフリップフロ
ップＤ６により書込みリクエスト信号ＶＷＲが発生す
る。この際、書込みリクエスト信号ＶＷＲは図３Ｉのよ
うにＣＬＫ２０（図３（Ｂ）参照）の立下がりエッジで
パルスの形態に発生する。
ドレスＷＡＤＤＲが“７”、すなわち、二進値“１１
１”または“１５”、すなわち、二進値“１１１０”と
なると、第４ＤフリップフロップＤ４、第２ＡＮＤゲ−
トＡ１、第２ＡＮＤゲ−トＡ２及び第６Ｄフリップフロ
ップＤ６により書込みリクエスト信号ＶＷＲが発生す
る。この際、書込みリクエスト信号ＶＷＲは図３Ｉのよ
うにＣＬＫ２０（図３（Ｂ）参照）の立下がりエッジで
パルスの形態に発生する。
【００３２】一方、第５ＤフリップフロップＤ５と第１
ＮＡＮＤゲ−トＮＡ１により図３（Ｎ）のように読出し
／書込み制御信号ＲＷが発生され、第３ＡＮＤゲ−トＡ
３により図３（Ｏ）のように書込み用のチップイネ−ブ
ル信号ＷＣＥが発生する。この際、読出し／書込み制御
信号ＲＷは“ハイ”の場合には読出し、“ロ−”の場合
には書込みに区分される。
ＮＡＮＤゲ−トＮＡ１により図３（Ｎ）のように読出し
／書込み制御信号ＲＷが発生され、第３ＡＮＤゲ−トＡ
３により図３（Ｏ）のように書込み用のチップイネ−ブ
ル信号ＷＣＥが発生する。この際、読出し／書込み制御
信号ＲＷは“ハイ”の場合には読出し、“ロ−”の場合
には書込みに区分される。
【００３３】すなわち、図２に示されたように、可変長
復号化されて第１デ−タ処理部１１に入力されるビット
ストリ−ムは６４ビットの単位でパッキングされ、パッ
キングデ−タの単位が８つ集まると、リクエスト信号が
発生する。ここで、リクエスト信号が発生した後、アク
セプト信号が発生されるまでの時間は一定でないため、
他のリクエスト信号に問わず、最も長い時間を設定すべ
きである。本発明ではリクエスト信号が発生してからア
クセプト信号が発生されるまでの時間を８×８×８ビッ
ト程度のクロック時間に設定する。この時間は内部メモ
リ部１５のサイズを可変させることにより変形が可能で
ある。
復号化されて第１デ−タ処理部１１に入力されるビット
ストリ−ムは６４ビットの単位でパッキングされ、パッ
キングデ−タの単位が８つ集まると、リクエスト信号が
発生する。ここで、リクエスト信号が発生した後、アク
セプト信号が発生されるまでの時間は一定でないため、
他のリクエスト信号に問わず、最も長い時間を設定すべ
きである。本発明ではリクエスト信号が発生してからア
クセプト信号が発生されるまでの時間を８×８×８ビッ
ト程度のクロック時間に設定する。この時間は内部メモ
リ部１５のサイズを可変させることにより変形が可能で
ある。
【００３４】第１デ−タ処理部１１で発生されたリクエ
スト信号ＶＷＲはメモリ制御部（図示せず）に入力され
て所定の時点にこのリクエスト信号を処理するためのア
クセプト信号ＶＢＶ＿ＡＣＣを発生させた後、第２デ−
タ処理部１３に印加する。一方、第２デ−タ処理部１３
を図４及び図５を参照して説明すれば、次の通りであ
る。
スト信号ＶＷＲはメモリ制御部（図示せず）に入力され
て所定の時点にこのリクエスト信号を処理するためのア
クセプト信号ＶＢＶ＿ＡＣＣを発生させた後、第２デ−
タ処理部１３に印加する。一方、第２デ−タ処理部１３
を図４及び図５を参照して説明すれば、次の通りであ
る。
【００３５】図４において、リクエスト信号に対してア
クセプト信号ＶＢＶ＿ＡＣＣ（図５参照）が発生される
と、アクセプト信号ＶＢＶ ＡＣＣは第７Ｄフリップフ
ロップＤ７でＣＬＫ２０（図５（Ｂ）参照）によりラッ
チされて非反転出力端子Ｑを通して図５（Ｄ）のような
信号を出力する。第７ＤフリップフロップＤ７の出力信
号は再び第８ＤフリップフロップＤ８でＣＬＫ２０（図
５（Ｂ）参照）によりラッチされて非反転出力端子Ｑを
通して図５（Ｅ）のような信号を出力する。第２ＮＡＮ
Ｄゲ−トＮＡ２は第７ＤフリップフロップＤ７の出力信
号（図５（Ｄ）参照）と第８ＤフリップフロップＤ８の
出力信号（図５（Ｅ）参照）とに対して負論理積を行
い、図５（Ｅ）のような信号を出力して第４カウンタ３
１に印加する。
クセプト信号ＶＢＶ＿ＡＣＣ（図５参照）が発生される
と、アクセプト信号ＶＢＶ ＡＣＣは第７Ｄフリップフ
ロップＤ７でＣＬＫ２０（図５（Ｂ）参照）によりラッ
チされて非反転出力端子Ｑを通して図５（Ｄ）のような
信号を出力する。第７ＤフリップフロップＤ７の出力信
号は再び第８ＤフリップフロップＤ８でＣＬＫ２０（図
５（Ｂ）参照）によりラッチされて非反転出力端子Ｑを
通して図５（Ｅ）のような信号を出力する。第２ＮＡＮ
Ｄゲ−トＮＡ２は第７ＤフリップフロップＤ７の出力信
号（図５（Ｄ）参照）と第８ＤフリップフロップＤ８の
出力信号（図５（Ｅ）参照）とに対して負論理積を行
い、図５（Ｅ）のような信号を出力して第４カウンタ３
１に印加する。
【００３６】第４カウンタ３１は読出しアドレスＲＡＤ
ＤＲ〔３：０〕を発生させるためのものであって、第２
ＮＡＮＤゲ−トＮＡ２の出力信号によりリセットされて
ＣＬＫ２０（図５（Ｂ）参照）信号をカウントして図５
（Ｇ）のような形態の読出しアドレスＲＡＤＤＲを出力
する。この際、読出しアドレスＲＡＤＤＲは、内部メモ
リ部１５で書込まれている部分を避けるために、０〜
７、あるいは、８〜１５の範囲内で読出すべきである。
ＤＲ〔３：０〕を発生させるためのものであって、第２
ＮＡＮＤゲ−トＮＡ２の出力信号によりリセットされて
ＣＬＫ２０（図５（Ｂ）参照）信号をカウントして図５
（Ｇ）のような形態の読出しアドレスＲＡＤＤＲを出力
する。この際、読出しアドレスＲＡＤＤＲは、内部メモ
リ部１５で書込まれている部分を避けるために、０〜
７、あるいは、８〜１５の範囲内で読出すべきである。
【００３７】アドレス上位ビット発生部３２はＡＮＤゲ
−ト３２ａと排他負論理和ゲ−ト３２ｂとを用いて内部
メモリ部１５で読出し／書込みバンクの重なりを避ける
ため、書込みアドレスＷＡＤＤＲに応じて読出しアドレ
スＲＡＤＤＲの上位ビット（ここでは、ＭＳＢ）を発生
させる。すなわち、それぞれの書込みアドレスＷＡＤＤ
Ｒが“０１１１”，“１０００”．．．“１１０１”，
“１１１０”であれば、それぞれの書込みアドレスＷＡ
ＤＤＲに相応する読出しアドレスＲＡＤＤＲのＭＳＢは
“０”となる。したがって、それぞれの書込みアドレス
ＷＡＤＤＲ“０１１１”，“１０００”．．．“１１０
１”，“１１１０”に該当する読出しアドレスＲＡＤＤ
Ｒはそれぞれ“００００”，“０００１”．．．“０１
１０”，“０１１１”となる。一方、それぞれの書込み
アドレスＷＡＤＤＲが“１１１１”，“０００
０”．．．“０１０１”，“０１１０”であれば、それ
ぞれの書込みアドレスＷＡＤＤＲに相応する読出しアド
レスＲＡＤＤＲのＭＢＢは“１”となる。したがって、
それぞれの書込みアドレスＷＡＤＤＲ“１１１１”，
“００００”．．．“０１０１”，“０１１０”に該当
する読出しアドレスＲＡＤＤＲはそれぞれ“１００
０”，“１００１”．．．“１１１０”，“１１１１”
となる。したがって、メモリ４２の読出し及び書込みバ
ンクの重なりが防止される。
−ト３２ａと排他負論理和ゲ−ト３２ｂとを用いて内部
メモリ部１５で読出し／書込みバンクの重なりを避ける
ため、書込みアドレスＷＡＤＤＲに応じて読出しアドレ
スＲＡＤＤＲの上位ビット（ここでは、ＭＳＢ）を発生
させる。すなわち、それぞれの書込みアドレスＷＡＤＤ
Ｒが“０１１１”，“１０００”．．．“１１０１”，
“１１１０”であれば、それぞれの書込みアドレスＷＡ
ＤＤＲに相応する読出しアドレスＲＡＤＤＲのＭＳＢは
“０”となる。したがって、それぞれの書込みアドレス
ＷＡＤＤＲ“０１１１”，“１０００”．．．“１１０
１”，“１１１０”に該当する読出しアドレスＲＡＤＤ
Ｒはそれぞれ“００００”，“０００１”．．．“０１
１０”，“０１１１”となる。一方、それぞれの書込み
アドレスＷＡＤＤＲが“１１１１”，“０００
０”．．．“０１０１”，“０１１０”であれば、それ
ぞれの書込みアドレスＷＡＤＤＲに相応する読出しアド
レスＲＡＤＤＲのＭＢＢは“１”となる。したがって、
それぞれの書込みアドレスＷＡＤＤＲ“１１１１”，
“００００”．．．“０１０１”，“０１１０”に該当
する読出しアドレスＲＡＤＤＲはそれぞれ“１００
０”，“１００１”．．．“１１１０”，“１１１１”
となる。したがって、メモリ４２の読出し及び書込みバ
ンクの重なりが防止される。
【００３８】第４デコ−ダ３３は第４カウンタ３１のカ
ウント値のうち“７”、すなわち、“１１１”をデコ−
ディングし、第４デコ−ダ３３の出力信号はＣＬＫ２０
（図５（Ｂ）参照）の立下がりエッジで第９Ｄフリップ
フロップＤ９によりラッチされて図５（Ｈ）のような信
号を出力し、第９ＤフリップフロップＤ９の出力信号
（図５（Ｈ）参照）はＣＬＫ２０（図５（Ｂ）参照）の
立上がりエッジで第１０ＤフリップフロップＤ１０によ
りラッチされて図５（Ｉ）のような信号を出力する。第
４ＡＮＤゲ−トＡ４は第９ＤフリップフロップＤ９の出
力信号（図５（Ｈ）参照）と第１０Ｄフリップフロップ
Ｄ１０の出力信号（図５（Ｉ））とに対して論理積を行
い図５（Ｊ）のような信号を出力し、第３ＮＡＮＤゲ−
トＮＡ３は第４ＡＮＤゲ−トＡ４の出力信号（図５
（Ｊ）参照）、第１インバ−タＩ１の出力信号及び第２
インバ−タＩ２の出力信号に対して負論理積を行い図５
（Ｋ）のような読出し用のチップイネ−ブル信号ＲＣＥ
を発生させる。
ウント値のうち“７”、すなわち、“１１１”をデコ−
ディングし、第４デコ−ダ３３の出力信号はＣＬＫ２０
（図５（Ｂ）参照）の立下がりエッジで第９Ｄフリップ
フロップＤ９によりラッチされて図５（Ｈ）のような信
号を出力し、第９ＤフリップフロップＤ９の出力信号
（図５（Ｈ）参照）はＣＬＫ２０（図５（Ｂ）参照）の
立上がりエッジで第１０ＤフリップフロップＤ１０によ
りラッチされて図５（Ｉ）のような信号を出力する。第
４ＡＮＤゲ−トＡ４は第９ＤフリップフロップＤ９の出
力信号（図５（Ｈ）参照）と第１０Ｄフリップフロップ
Ｄ１０の出力信号（図５（Ｉ））とに対して論理積を行
い図５（Ｊ）のような信号を出力し、第３ＮＡＮＤゲ−
トＮＡ３は第４ＡＮＤゲ−トＡ４の出力信号（図５
（Ｊ）参照）、第１インバ−タＩ１の出力信号及び第２
インバ−タＩ２の出力信号に対して負論理積を行い図５
（Ｋ）のような読出し用のチップイネ−ブル信号ＲＣＥ
を発生させる。
【００３９】上述したように第２デ−タ処理部１３では
アクセプト信号が発生されると、内部メモリ部１５から
８つの６４ビットのデ−タをＣＬＫ２０（図５（Ｂ）参
照）信号のレ−トで読出すための読出しアドレスＲＡＤ
ＤＲを発生させて内部メモリ部１５に印加し、内部メモ
リ部１５では該当読出しアドレスに貯蔵された８つのデ
−タの単位が順次に読出される。
アクセプト信号が発生されると、内部メモリ部１５から
８つの６４ビットのデ−タをＣＬＫ２０（図５（Ｂ）参
照）信号のレ−トで読出すための読出しアドレスＲＡＤ
ＤＲを発生させて内部メモリ部１５に印加し、内部メモ
リ部１５では該当読出しアドレスに貯蔵された８つのデ
−タの単位が順次に読出される。
【００４０】この際、リクエストとアクセプトとにかか
る時間は一般に決められていないため、本発明では入力
されるビットストリ−ムを６４ビットデ−タの単位でパ
ッキングして内部メモリ部１５に書込む動作を行いつ
つ、リクエスト信号を発生し、アクセプト信号に応じて
８つのパッキングデ−タの単位を内部メモリ部１５から
読出す３種の動作を続けて行うべきである。ここで、デ
−タパッキングの単位は３２ビットまたは１２８ビット
などの多数のものがあり得、内部メモリ部１５から読出
されるデ−タの単位も１６または３２などに拡張が可能
である。
る時間は一般に決められていないため、本発明では入力
されるビットストリ−ムを６４ビットデ−タの単位でパ
ッキングして内部メモリ部１５に書込む動作を行いつ
つ、リクエスト信号を発生し、アクセプト信号に応じて
８つのパッキングデ−タの単位を内部メモリ部１５から
読出す３種の動作を続けて行うべきである。ここで、デ
−タパッキングの単位は３２ビットまたは１２８ビット
などの多数のものがあり得、内部メモリ部１５から読出
されるデ−タの単位も１６または３２などに拡張が可能
である。
【００４１】一方、内部メモリ部１５は図６に示された
ように、デ−タ入力端子ＤＩＮと、デ−タ出力端子ＤＯ
ＵＴの２ポ−トと、共通アドレスポ−トＡＤＤＲと、読
出し／書込み選択ポ−トＲＷとから構成されたメモリ４
２を用いる。前記メモリ部１５は他の構造のメモリへの
変形も容易である。第５ＡＮＤゲ−トＡ５は第１デ−タ
処理部１１から出力される書込み用のチップイネ−ブル
信号ＷＣＥと第２デ−タ処理部１３から出力される読出
し用のチップイネ−ブル信号ＲＣＥとに対して論理積を
行いメモリ４２のチップイネ−ブル端子ＣＥＮに印加す
る。メモリ４２はチップイネ−ブル信号ＣＥＮが“ハ
イ”の場合は動作せず、“ロ−”の場合に選択及び動作
を開始する。そして、読出し／書込み制御信号Ｒ／Ｗは
“ハイ”の場合に読出し、“ロ−”の場合には書込み動
作を行う。
ように、デ−タ入力端子ＤＩＮと、デ−タ出力端子ＤＯ
ＵＴの２ポ−トと、共通アドレスポ−トＡＤＤＲと、読
出し／書込み選択ポ−トＲＷとから構成されたメモリ４
２を用いる。前記メモリ部１５は他の構造のメモリへの
変形も容易である。第５ＡＮＤゲ−トＡ５は第１デ−タ
処理部１１から出力される書込み用のチップイネ−ブル
信号ＷＣＥと第２デ−タ処理部１３から出力される読出
し用のチップイネ−ブル信号ＲＣＥとに対して論理積を
行いメモリ４２のチップイネ−ブル端子ＣＥＮに印加す
る。メモリ４２はチップイネ−ブル信号ＣＥＮが“ハ
イ”の場合は動作せず、“ロ−”の場合に選択及び動作
を開始する。そして、読出し／書込み制御信号Ｒ／Ｗは
“ハイ”の場合に読出し、“ロ−”の場合には書込み動
作を行う。
【００４２】一方、第１デ−タ処理部１１から出力され
る読出しアドレスＲＡＤＤＲ〔３：０〕は第３及び第４
インバ−タＩ３，Ｉ４により遅延されてマルチプレクサ
ＭＵＸ４１に印加され、第２デ−タ処理部１３から出力
される書込みアドレスＷＡＤＤＲ〔３：０〕は第５及び
第６インバ−タＩ５，Ｉ６により遅延されてマルチプレ
クサＭＵＸ４１に印加される。マルチプレクサ４１は読
出し／書込み制御信号ＲＷに応じて書込みアドレスＷＡ
ＤＤＲ〔３：０〕、あるいは、読出しアドレスＲＡＤＤ
Ｒ〔３：０〕を選択して第７及び第８インバ−タＩ７，
Ｉ８を通してメモリ４２のアドレス端子ＡＤＤＲ〔３：
０〕に印加する。
る読出しアドレスＲＡＤＤＲ〔３：０〕は第３及び第４
インバ−タＩ３，Ｉ４により遅延されてマルチプレクサ
ＭＵＸ４１に印加され、第２デ−タ処理部１３から出力
される書込みアドレスＷＡＤＤＲ〔３：０〕は第５及び
第６インバ−タＩ５，Ｉ６により遅延されてマルチプレ
クサＭＵＸ４１に印加される。マルチプレクサ４１は読
出し／書込み制御信号ＲＷに応じて書込みアドレスＷＡ
ＤＤＲ〔３：０〕、あるいは、読出しアドレスＲＡＤＤ
Ｒ〔３：０〕を選択して第７及び第８インバ−タＩ７，
Ｉ８を通してメモリ４２のアドレス端子ＡＤＤＲ〔３：
０〕に印加する。
【００４３】すると、メモリ４２はアドレス端子ＡＤＤ
Ｒ〔３：０〕に印加されるアドレスの種類に応じてデ−
タ入力端子ＤＩＮ〔６３：０〕に印加されるデ−タを書
込むか、メモリ４２に書込まれたデ−タをデ−タ出力端
子ＤＯＵＴ〔６３：０〕を通して６４ビットのシフトレ
ジスタ４３に出力する。本発明ではデ−タパッキングを
６４ビットの単位で行い、パッキングされたデ−タが８
つ集まるとリクエスト信号を発生すると仮定したが、こ
れは内部メモリ部１５のサイズまたは他の応用に応じて
変形が可能である。ここで、ＣＬＫ２０とＣＬＫ４０は
便宜上２０ＭＨｚ，４０ＭＨｚクロックとして設定され
たが、他の値への変形も可能である。ただ、ＣＬＫ２０
はＣＬＫ４０を２分周して生成されたものであって、Ｃ
ＬＫ４０の周波数はＣＬＫ２０の２倍となるべきであ
る。
Ｒ〔３：０〕に印加されるアドレスの種類に応じてデ−
タ入力端子ＤＩＮ〔６３：０〕に印加されるデ−タを書
込むか、メモリ４２に書込まれたデ−タをデ−タ出力端
子ＤＯＵＴ〔６３：０〕を通して６４ビットのシフトレ
ジスタ４３に出力する。本発明ではデ−タパッキングを
６４ビットの単位で行い、パッキングされたデ−タが８
つ集まるとリクエスト信号を発生すると仮定したが、こ
れは内部メモリ部１５のサイズまたは他の応用に応じて
変形が可能である。ここで、ＣＬＫ２０とＣＬＫ４０は
便宜上２０ＭＨｚ，４０ＭＨｚクロックとして設定され
たが、他の値への変形も可能である。ただ、ＣＬＫ２０
はＣＬＫ４０を２分周して生成されたものであって、Ｃ
ＬＫ４０の周波数はＣＬＫ２０の２倍となるべきであ
る。
【００４４】本発明は可変長復号化されたビットストリ
−ムを貯蔵するメモリの書込み及び読出し動作を定義す
る構造を応用する全てのハ−ドウェアに適用できる。
−ムを貯蔵するメモリの書込み及び読出し動作を定義す
る構造を応用する全てのハ−ドウェアに適用できる。
【００４５】
【発明の効果】上述したように、可変長復号化器におい
て本発明による出力デ−タの再配列方法及び回路では可
変長復号化されて入力されるビットストリ−ムを所定の
ビット数を有する単位でパッキングし、リクエスト信号
とアクセプト信号とを用いて前記パッキングされたデ−
タを所定の単位で外部メモリ部に高速ペ−ジモ−ドで伝
送することにより、リクエスト／アクセプトによるタイ
ミングマ−ジンを確保することができ、スタ−トコ−ド
を自動にバイトアラインメントさせ得る。かつ、メモリ
の安定的な読出し／書込みタイミングを具現することが
でき、読出し／書込み時にメモリの読出し／書込みバン
クを効率よくスイッチングさせ得る。
て本発明による出力デ−タの再配列方法及び回路では可
変長復号化されて入力されるビットストリ−ムを所定の
ビット数を有する単位でパッキングし、リクエスト信号
とアクセプト信号とを用いて前記パッキングされたデ−
タを所定の単位で外部メモリ部に高速ペ−ジモ−ドで伝
送することにより、リクエスト／アクセプトによるタイ
ミングマ−ジンを確保することができ、スタ−トコ−ド
を自動にバイトアラインメントさせ得る。かつ、メモリ
の安定的な読出し／書込みタイミングを具現することが
でき、読出し／書込み時にメモリの読出し／書込みバン
クを効率よくスイッチングさせ得る。
【図１】可変長復号化器において本発明による出力デ−
タの再配列回路を示すブロック図である。
タの再配列回路を示すブロック図である。
【図２】図１において、第１デ−タ処理部の細部回路図
である。
である。
【図３】（Ａ）乃至（Ｏ）は図２に示された第１デ−タ
処理部の動作タイミング図である。
処理部の動作タイミング図である。
【図４】図１において、第２デ−タ処理部の細部回路図
である。
である。
【図５】（Ａ）乃至（Ｋ）は図４に示された第２デ−タ
処理部の動作タイミング図である。
処理部の動作タイミング図である。
【図６】図１においてメモリ部の細部回路図である。
【図７】（Ａ）乃至（Ｈ）は図６に示されたメモリ部の
動作タイミング図である。
動作タイミング図である。
【符号の説明】 １１ 第１デ−タ処理部 １３ 第２デ−タ処理部 １５ メモリ部 ２１ ２４ビットシフトレジスタ ２２ 第１デコ−ダ ２３ 第１カウンタ ２４ 第２デコ−ダ ２６ 第２カウンタ ２７ 第３デコ−ダ ２８ 第３カウンタ ３１ 第４カウンタ ３２ アドレス上位ビット発生部 ３２ａ ＡＮＤゲ−ト ３２ｂ 排他負論理和ゲ−ト ３３ 第４デコ−ダ ４１ マルチプレクサ ４２ メモリ ４３ ６４ビットシフトレジスタ
Claims (14)
- 【請求項１】 可変長復号化されたビットストリ−ムを
所定のビット数を有するパッキングデ−タの単位でパッ
キングし、各パッキングデ−タに対する書込みアドレス
を発生させて内部メモリ部の該当書込みアドレスに前記
パッキングデ−タを貯蔵する段階と、 前記内部メモリ部に貯蔵されたパッキングデ−タの単位
が所定の限界値を越える場合、前記貯蔵されたパッキン
グデ−タの単位を外部メモリ部に伝送するためのリクエ
スト信号を発生させる段階と、 前記リクエスト信号に対するアクセプト信号が発生する
と、前記内部メモリ部からＮ個の前記パッキングデ−タ
の単位を読出すためのそれぞれの読出しアドレスを発生
させる段階と、 前記内部メモリ部から前記該当読出しアドレスに貯蔵さ
れたＮ個のパッキングデ−タの単位を順次に読出して外
部メモリ部に伝送する段階とを含むことを特徴とする可
変長復号化器における出力デ−タの再配列方法。 - 【請求項２】 前記パッキングデ−タの単位のビット数
は６４であり、前記所定の限界値は前記内部メモリ部の
容量の１／２であること特徴とする請求項１に記載の可
変長復号化器における出力デ−タの再配列方法。 - 【請求項３】 内部メモリ部と、 可変長復号化されたビットストリ−ムを所定のビット数
を有するパッキングデ−タの単位でパッキングし、前記
それぞれのパッキングデ−タの単位を前記内部メモリ部
に貯蔵するための各パッキングデ−タの単位に対する書
込みアドレスを発生させ、前記内部メモリ部に貯蔵され
たパッキングデ−タの単位数が所定の限界値を越える場
合、前記貯蔵されたパッキングデ−タの単位を外部メモ
リ部に伝送するためのリクエスト信号を発生させるため
の第１デ−タ処理部と、 前記リクエスト信号に対するアクセプト信号が発生する
と、前記内部メモリ部からＮ個の前記パッキングデ−タ
の単位を読出すための読出しアドレスを発生させて前記
内部メモリ部に印加するための第２デ−タ処理部とを含
み、 前記該当読出しアドレスに貯蔵されたＮ個のパッキング
デ−タの単位は前記内部メモリ部から順次に読出されて
外部メモリ部に伝送されることを特徴とする可変長復号
化器における出力デ−タの再配列回路。 - 【請求項４】 前記第１デ−タ処理部は前記可変長復号
化されたビットストリ−ムからスタ−トコ−ドを検出し
て各スタ−トコ−ドにバイトアラインメントを行うこと
を特徴とする請求項３に記載の可変長復号化器における
出力デ−タの再配列回路。 - 【請求項５】 前記パッキングデ−タの単位のビット数
は６４であることを特徴とする請求項３に記載の可変長
復号化器における出力デ−タの再配列回路。 - 【請求項６】 前記所定の限界値は前記内部メモリ部の
容量の１／２であることを特徴とする請求項３に記載の
可変長復号化器における出力デ−タの再配列回路。 - 【請求項７】 前記第１デ−タ処理部は、 前記シリアルビットストリ−ムをパラレルデ−タに変換
するための第１シフトレジスタと、 前記第１シフトレジスタから出力されるパラレルデ−タ
からスタ−トコ−ドをデコ−ディングするための第１デ
コ−ダと、 前記スタ−トコ−ドに基づいてリセットされた後、前記
第１デコ−ダでデコ−ディングされたスタ−トコ−ドに
よりバイトアラインメントを行うための第１カウンタ
と、 前記第１カウンタの出力値のうち、第１値をデコ−ディ
ングするための第２デコ−ダと、 前記第２デコ−ダで第１値がデコ−ディングされるごと
に前記第１シフトレジスタから出力されるパラレルデ−
タのうち最下位ビットを入力とする複数の第２シフトレ
ジスタと、 前記第２デコ−ダで第１値がデコ−ディングされる時点
をカウントする第２カウンタと、 前記第２カウンタの出力値のうち、第２値をデコ−ディ
ングするための第３デコ−ダと、 前記第３デコ−ダのデコ−ディングの結果、前記複数の
第２シフトレジスタに前記第１シフトレジスタから出力
される前記最下位ビットが集まるごとに、書込みアドレ
スを増やして出力する第３カウンタと、 前記第３カウンタから出力される書込みアドレスが第３
値及び第４値のうち一つである場合、リクエスト信号を
発生させるリクエスト信号発生器と、 前記第３デコ−ダのデコ−ディングの結果値及び第１ク
ロックから読出し／書込み制御信号を発生させるための
読出し／書込み制御信号発生器と、 前記読出し／書込み制御信号と第２クロックから書込み
用のチップイネ−ブル信号を発生させるための書込み用
のチップイネ−ブル信号発生器と、より構成されること
を特徴とする請求項６に記載の可変長復号化器における
出力デ−タの再配列回路。 - 【請求項８】 前記第１シフトレジスタは前記可変長復
号化されたビットストリ−ムで２４ビットデ−タをシフ
トさせるための２４ビットシフトレジスタであることを
特徴とする請求項７に記載の可変長復号化器における出
力デ−タの再配列回路。 - 【請求項９】 前記複数の第２シフトレジスタは８つの
８ビットシフトレジスタであることを特徴とする請求項
７に記載の可変長復号化器における出力デ−タの再配列
回路。 - 【請求項１０】 前記第１値は“０”、前記第２値は
“７”、前記第３値は“７”、前記第４値は“１５”で
あることを特徴とする請求項７に記載の可変長復号化器
における出力デ−タの再配列回路。 - 【請求項１１】 前記第１クロックは前記第２クロック
を２分周した信号であることを特徴とする請求項７に記
載の可変長復号化器における出力デ−タの再配列回路。 - 【請求項１２】 前記第２デ−タ処理部は、 前記アクセプト信号が発生されると、前記内部メモリ部
から８つの６４ビットデ−タを読出すための読出しアド
レスを発生させるためのカウンタと、 前記内部メモリ部から読出し／書込みバンクの重なりを
避けるためのアドレス上位ビットを発生させるためのア
ドレス上位ビット発生部と、 前記カウンタの出力値のうち、所定の値をデコ−ディン
グするためのデコ−ダと、 前記デコ−ダのデコ−ディングの結果、第１クロックと
第２クロックから読出し用のチップイネ−ブル信号を発
生させるための読出し用のチップイネ−ブル信号発生器
と、より構成されることを特徴とする請求項６に記載の
可変長復号化器における出力デ−タの再配列回路。 - 【請求項１３】 前記所定値は“７”であることを特徴
とする請求項１２に記載の可変長復号化器における出力
デ−タの再配列回路。 - 【請求項１４】 前記第１クロックは前記第２クロック
を２分周した信号であることを特徴とする請求項１２に
記載の可変長復号化器における出力デ−タの再配列回
路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035370A KR100195098B1 (ko) | 1995-10-13 | 1995-10-13 | 영상 압축 및 복원장치에 있어서 가변길이복호화된 데이타 재배열방법 및 회로 |
| KR35370/1995 | 1995-10-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09294078A true JPH09294078A (ja) | 1997-11-11 |
| JP3032160B2 JP3032160B2 (ja) | 2000-04-10 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27030696A Expired - Fee Related JP3032160B2 (ja) | 1995-10-13 | 1996-10-11 | 可変長復号化器における出力デ−タの再配列方法及び回路 |
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| Country | Link |
|---|---|
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| EP (1) | EP0768799A3 (ja) |
| JP (1) | JP3032160B2 (ja) |
| KR (1) | KR100195098B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US20060230241A1 (en) * | 2005-03-30 | 2006-10-12 | Mehta Kalpesh D | Buffer architecture for data organization |
| DE112020006827T5 (de) * | 2020-03-03 | 2022-12-15 | Intel Corporation | Kooperatives bitpacken von daten mit variabler länge durch die grafikverarbeitungseinheit und die zentralverarbeitungseinheit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5363097A (en) * | 1992-09-14 | 1994-11-08 | Industrial Technology Research Institute | Direct sequential-bit variable length decoder |
| US5426462A (en) * | 1993-05-13 | 1995-06-20 | Intel Corporation | Apparatus for encoding signals using a configurable transform circuit |
| US5592399A (en) * | 1993-05-26 | 1997-01-07 | Intel Corporation | Pipelined video encoder architecture |
| FR2705805B1 (fr) * | 1993-05-27 | 1996-06-28 | Sgs Thomson Microelectronics | Système de traitement d'images. |
| DE69416773T2 (de) * | 1993-09-23 | 1999-10-21 | Lg Electronics Inc., Seoul/Soul | Variabler Längen-Kodieren und variabler Längen-Dekodierer |
| GB9400101D0 (en) * | 1994-01-05 | 1994-03-02 | Thomson Consumer Electronics | Consumer interface for a satellite television system |
| US5502493A (en) * | 1994-05-19 | 1996-03-26 | Matsushita Electric Corporation Of America | Variable length data decoder for use with MPEG encoded video data |
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1995
- 1995-10-13 KR KR1019950035370A patent/KR100195098B1/ko not_active Expired - Fee Related
- 1995-12-29 US US08/581,374 patent/US5822552A/en not_active Expired - Lifetime
-
1996
- 1996-10-11 JP JP27030696A patent/JP3032160B2/ja not_active Expired - Fee Related
- 1996-10-14 EP EP19960307456 patent/EP0768799A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
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| US5822552A (en) | 1998-10-13 |
| KR100195098B1 (ko) | 1999-06-15 |
| EP0768799A2 (en) | 1997-04-16 |
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| KR970025176A (ko) | 1997-05-30 |
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