JPH09294123A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ファイルやＩＯ等の周辺機器をネットワーク
に接続する時に複雑なプログラム処理を設けることな
く、情報処理装置の低コスト化を図ること。 【解決手段】 中央演算処理装置と、その演算処理を行
うデータを記憶する主記憶装置と、データの入出力を行
う入出力装置と、その入出力装置の制御を行う入出力制
御手段と、前記中央処理装置と前記入出力制御手段との
インタフェースを取り持つ入出力インタフェース制御手
段とを備えた情報処理装置において、前記入出力制御手
段と入出力インタフェース制御手段とを相互に接続する
ＡＴＭ網を備え、前記入出力制御手段と前記入出力イン
タフェース制御手段は、それぞれＡＴＭ通信を行うＡＴ
Ｍ通信手段を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＡＮに接続する
情報処理装置に関し、特に、ＡＴＭーＬＡＮに接続する
情報処理装置に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】近年におけるパーソナルコンピュータや
ワークステーション等の情報処理装置は、そのＣＰＵ処
理能力の向上や、高機能アプリケーションプログラムの
出現に伴い、大容量のファイルや種々のＩＯを接続利用
する必要が生じてきている。

【０００３】また、ＬＡＮ等のネットワークの発達によ
り、これら情報処理装置、ＩＯの接続率も高まってきて
いる。

【０００４】従来の情報処理装置の例を図１０に示す。

【０００５】図１０に示すように、従来の情報処理装置
は、例えば、中央演算処理部（ＣＰＵ）１、キャッシュ
メモリ２、主記憶メモリ３、入出力インタフェース部
４、各種入出力（ＩＯ）制御部５,６,７、ハードディス
ク、ディスプレイ・キーボード、Ｅｔｈｅｒｎｅｔ（以
下、イーサと記す）等の各種ＩＯ装置（ＩＯａ、ＩＯ
ｂ、ＩＯｃ）から構成されており、ＣＰＵ１、キャッシ
ュメモリ２、入出力インタフェース部４をＣＰＵバス１
０により、入出力インタフェース部４、各種ＩＯ制御部
５,６,７をＩＯバス９０により相互接続し、通信を行っ
ていた。

【０００６】

【発明が解決しようとする課題】本発明者は、上記従来
技術を検討した結果、以下の問題点を見いだした。

【０００７】従来の情報処理装置において、ネットワー
クコンピューティングを考える場合に、常に分散したリ
ソース毎に通信処理を行うプログラムが必要であるとい
う問題点があった。

【０００８】また、その通信処理をするプログラムは、
特に、ファイルやＩＯ等の各周辺機器間でのプログラム
の統一が必要となるため、複雑なプログラム処理が必要
になり、結果的にＣＰＵやメモリ等の部品増によるコス
ト高になるという問題点があった。

【０００９】本発明の目的は、ファイルやＩＯ等の周辺
機器をネットワークに接続する時に複雑なプログラム処
理を設けることなく、情報処理装置の低コスト化を図る
ことが可能な技術を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１２】中央演算処理装置と、その演算処理を行う
データを記憶する主記憶装置と、データの入出力を行う
入出力装置と、その入出力装置の制御を行う入出力制御
手段と、前記中央処理装置と前記入出力制御手段とのイ
ンタフェースを取り持つ入出力インタフェース制御手段
とを備えた情報処理装置において、前記入出力制御手段
と入出力インタフェース制御手段とを相互に接続するＡ
ＴＭ網を備え、前記入出力制御手段と前記入出力インタ
フェース制御手段は、それぞれＡＴＭ通信を行うＡＴＭ
通信手段を備える。

【００１３】

【発明の実施の形態】図１は、本発明の実施形態にかか
る情報処理装置の構成を説明するための図である。

【００１４】本実施形態の情報処理装置は、中央演算処
理部（ＣＰＵ）１、キャッシュメモリ２、主記憶メモリ
３、入出力インタフェース部４、各種入出力（ＩＯ）制
御部５,６,８、ハードディスク、ディスプレイ・キーボ
ード、イーサ等の各種入出力装置ＩＯａ，ＩＯｂから成
り、ＣＰＵ１、キャッシュメモリ２、入出力インタフェ
ース部４をＣＰＵバス１０により、入出力インタフェー
ス部４、各ＩＯ制御部５，６，８は、ＡＴＭ通信機能部
４１，５１，６１により、ＡＴＭ網９と接続する。

【００１５】このＩＯ制御部５，６，８はいずれも同じ
構成であり、以下では代表としてＩＯ制御部５を取り挙
げ説明していく。

【００１６】なお、本実施形態の情報処理装置は、ＣＰ
Ｕ１、キャッシュメモリ２側のＣＰＵバス１０で接続さ
れた各部と、ＩＯａ,ＩＯｂが同一装置内に設置されて
も遠隔に設置された構成であってもよいし、ＡＴＭ網９
においても、単独あるいは複数のＡＴＭスイッチであっ
ても、公衆網を経由した広域網であってもよい。

【００１７】また、主記憶メモリ装置８を外付け追加
し、同様にＡＴＭ通信機能部８１により、ＡＴＭ網９と
接続付加することも可能である。

【００１８】図１に示した入出力インタフェース部４
は、図２に示すように、ＣＰＵバスインタフェース制御
４２、アドレスデコーダ４３、メモリインタフェース制
御４４、コマンドデコード４５、ＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）４６、バッファメモリ
４７、アドレス線、データ線とからなる。

【００１９】また、入出力インタフェース部４のＡＴＭ
通信機能部４１は、ＣＰＵ１からのアクセスアドレス情
報及びＩＯ制御部５からのＤＭＡアドレス情報の上位ア
ドレス部をＡＴＭ通信で使用するＡＴＭアドレスに割り
当て、そのアドレス情報とＣＰＵ１、ＩＯ制御部５から
のリード・ライトデータ情報をＡＴＭセル内のペイロー
ドに割り当てるようにセルの分解組立を行うものであ
り、ＡＴＭ通信タイミング制御部４１１と、ＣＳ（Ｃｏ
ｎｖｅｒｇｅｎｃｅ Ｓｕｂｌａｙｅｒ）・ＳＤＵ（Ｓ
ｅｒｖｉｃｅ Ｄａｔａ Ｕｎｉｔ）組立・分解４１２
と、ＡＡＬ（ＡＴＭアダプテーション・レイヤ）処理部
４１３と、ＡＴＭレイヤ処理部４１４と、物理レイヤ処
理部４１５と、装置内アドレスーＡＴＭアドレス変換テ
ーブル４１６と、ＡＴＭアドレスー装置内アドレス変換
テーブル４１７とからなる。

【００２０】図１に示すＩＯ制御部５は、図３に示すよ
うに、ＩＯインタフェース制御部５２、コマンドデコー
ド５５、ＤＭＡ５６、バッファメモリ５７、アドレス
線、データ線からなる。

【００２１】そのＩＯ制御部５のＡＴＭ通信機能部５１
は、上述した入出力インタフェース部４のＡＴＭ通信機
能部４１からのＡＴＭセルを受信し、そのＡＴＭセル内
のペイロードに割り当てられたアドレス情報とリード・
ライトデータ情報を取得し、応答時に、ＩＯ制御部５か
らのリード情報等をＡＴＭセル内に割り当てる分解・組
立等を行うものであり、ＣＳ・ＳＤＵ組立・分解５１２
と、ＡＡＬ（ＡＴＭアダプテーション・レイヤ）処理部
５１３と、ＡＴＭレイヤ処理部５１４と、物理レイヤ処
理部５１５と、装置内アドレスーＡＴＭアドレス変換テ
ーブル５１６と、ＡＴＭアドレスー装置内アドレス変換
テーブル５１７とからなる。

【００２２】次に、上述したＣＳ・ＳＤＵ組立・分解４
１２，５１２と、ＡＡＬ処理部４１３，５１３と、ＡＴ
Ｍレイヤ処理部４１４，５１４と、物理レイヤ処理部４
１５，５１５について説明する。なお、本実施形態では
入出力インタフェース部４のＡＴＭ通信機能部４１を基
に図４を用いて説明する。

【００２３】上述したセルの分解組立は、ＣＳ・ＳＤＵ
組立・分解４１２で行われ、そのＣＳ・ＳＤＵ組立・分
解４１２は、図４に示すように、ＣＰＵバスインタフェ
ース制御４２からアドレス情報（装置内アドレスーＡＴ
Ｍアドレス変換テーブル４１６にて変換されたアドレス
情報）、制御情報、データ情報を保持するレジスタ４１
２１、４１２２、及びＦＩＦＯ４１２３を備える。

【００２４】そして、これらレジスタ４１２１、４１２
２、及びＦＩＦＯ４１２３内のデータは、ＡＴＭ通信タ
イミング制御部４１１からのセレクタ選択制御信号及び
動作クロックタイミングにより、ＣＳ−ＳＤＵ編集用メ
モリ４１２４内に書き込み、図５、図６に示すようなセ
ルフォーマットのように編集（分解・組立）される。

【００２５】図５において、（ａ）はＣＰＵ１からＩＯ
装置へのＰＭＡ（ＰｈｙｓｉｃａｌＭｅｄｉａ Ａｔｔ
ａｃｈｍｅｎｔ）ライトの場合のセルフォーマットデー
タを、（ｂ）はＣＰＵ１のＩＯａからのＰＭＡリードの
場合のセルフォーマットデータをそれぞれ示している。

【００２６】図６において、（ａ）はＩＯ装置から外付
け主記憶メモリ装置へのＤＭＡライトの場合のセルフォ
ーマットデータを、（ｂ）はＩＯ装置の外付け主記憶メ
モリ装置からのＤＭＡリードの場合のセルフォーマット
データをそれぞれ示している。

【００２７】この図５、図６に示すように、上述したＡ
ＴＭ通信タイミング制御部４１１及びＣＳ・ＳＤＵ組立
・分解４１２の処理により制御信号がセルフォーマット
データとして編集される。

【００２８】その後、通信動作が始まるとＡＴＭ通信タ
イミング制御部４１１からのタイミング制御により１バ
イトずつ読み出され、ＡＡＬ３ーＡＡＬ処理部４１３、
ＡＴＭレイヤ４１４に送られる。

【００２９】このＡＡＬ３ーＡＡＬ処理部４１３、ＡＴ
Ｍレイヤ４１４では、図７に示すように、図５、図６に
示すセルフォーマットに組み立てられたデータにフレー
ムの誤り制御やフロー制御を行うためのＣＳヘッダ、ト
レーラとＰＡＤの追加、そのデータを分割してＳＡＲの
ヘッダ、トレーラを追加してペイロード部分を生成し、
その各ペイロードにＡＴＭのヘッダを追加することによ
ってＡＴＭセルを生成する。

【００３０】このように、バス上のアドレス信号は上位
アドレスと下位アドレスに分け、上位アドレスはＡＴＭ
通信での論理アドレスであるＡＴＭアドレスとなり、下
位アドレスは直接ＡＴＭセル内のペイロードとなり、デ
ータ信号もＡＴＭセル内のペイロードとなる。

【００３１】そして、そのＡＴＭセルを物理レイヤ処理
部４１５に送られ、ＡＴＭ網９に送信される。

【００３２】本実施形態では、入出力インタフェース部
４のＡＴＭ通信機能部４１について説明したが、ＩＯ制
御部５におけるＣＳ・ＳＤＵ組立・分解５１２とＡＡＬ
処理部５１３、ＡＴＭレイヤ処理部５１４、物理レイヤ
処理部５１５は、基本的に同じ処理を行う。

【００３３】次に、具体的なデータ転送例を挙げ、上述
した各部における動作について図１〜図４を用いて説明
する。

【００３４】（１）ＣＰＵ１からＩＯａへのＰＭＡライ
トの場合：ＣＰＵ１からのＰＭＡライトにおけるアクセ
スアドレスは、ＣＰＵバスインタフェース制御部４２及
びアドレスデコーダ４４を経て外部アクセスと認識さ
れ、ＡＴＭ通信タイミング制御部４１１へトリガ信号と
して入力される。

【００３５】また、ＣＰＵバスインタフェース制御部４
２からの上位アドレス情報は、装置内アドレスーＡＴＭ
アドレス変換テーブル４１６により該当するＡＴＭアド
レスに変換され、ＡＴＭレイヤ処理部４１４でのセル組
立処理に用いられ、セルヘッダに組込まれる。

【００３６】一方、ＣＰＵバスインタフェース制御部４
２からの下位アドレス情報とＰＭＡライトデータ情報及
びＣＰＵバス制御情報（Ｒ/Ｗ,有効バイト）は、ＣＳ・
ＳＤＵ組立・分解部４１２にて、ＣＳ・ＳＤＵフォーマ
ットに組立てられる。

【００３７】さらに、図７で示した分割・制御情報付加
処理をＡＡＬ処理部４１３、ＡＴＭレイヤ処理部４１４
にて行い、物理レイヤ処理部４１５より回線へ送出され
る。

【００３８】その送出情報は、ＡＴＭ網９内を伝送・交
換され、ＩＯａ制御部５のＡＴＭ通信機能部５１に受信
される。

【００３９】そして、その受信情報は、物理レイヤ処理
部５１５、ＡＴＭレイヤ処理部５１４、ＡＡＬ処理部５
１３、ＣＳ・ＳＤＵ組立・分解部５１２の処理を経て、
アドレス情報、ライトデータ情報、制御情報（Ｒ/Ｗ,有
効バイト）等が取り出される。この時の上位アドレス
は、ＡＴＭアドレスをもとに、ＩＯａ内の物理的なアド
レスに変換される。このアドレス情報、ライトデータ情
報、制御情報（Ｒ/Ｗ,有効バイト）等をもとに、コマン
ドデコード部５３にてデコードされ、ＩＯインタフェー
ス制御部５２へ処理起動がかかる。

【００４０】（２）ＣＰＵ１のＩＯａからのＰＭＡリー
ドの場合：ＰＭＡリードコマンドの発行・受信処理は、
上述のＰＭＡライトの処理と同様である。

【００４１】リードデータ情報の返送処理は、ＩＯａ制
御部５内のＤＭＡ制御部５４からのアドレス情報、リー
ドデータ情報、制御情報（Ｒ/Ｗ,有効バイト）をＣＳ・
ＳＤＵ組立・分解部５１２にて、ＣＳ・ＳＤＵフォーマ
ットに組立て、以下、同様にＡＡＬ処理部５１３、ＡＴ
Ｍレイヤ処理部５１４、物理レイヤ処理部４１５にて処
理され、回線へ送出される。

【００４２】そして、そのリードデータ情報の受信処理
は、入出力インタフェース部４内の物理レイヤ処理部４
１５、ＡＴＭレイヤ処理部４１４、ＡＡＬ処理部４１
３、ＣＳーＳＤＵ組立・分解部４１２の処理を経て、ア
ドレス情報、リードデータ情報、制御情報（Ｒ/Ｗ,有効
バイト）等が取り出される。

【００４３】この時の上位アドレスは、受信ＡＴＭアド
レスをもとに、主記憶メモリ３内の物理的なアドレスに
変換される。このアドレス情報、ライトデータ情報、制
御情報（Ｒ/Ｗ,有効バイト）等が、メモリ制御コマンド
デコード部４５、メモリ制御ＤＭＡ制御部４６に送ら
れ、以下、メモリ制御部４４の処理にて主記憶メモリ３
に格納される。

【００４４】格納完了後、ＣＰＵバスインタフェース制
御部４２に完了信号が送られ、ＣＰＵバスインタフェー
ス制御部４２よりＰＭＡリード完了割込みがＣＰＵ１に
送られる。

【００４５】（３）ＩＯａから外付け主記憶メモリ装置
８へのＤＭＡライトの場合：ＣＰＵ１からＤＭＡ起動コ
マンドを受けたＩＯａ制御部５はＤＭＡライトフォーマ
ットの情報を上記説明動作と同様に送出し、主記憶メモ
リ装置制御部８にて上記説明動作と同様に受信処理され
る。

【００４６】（４）ＩＯａの外付け主記憶メモリ装置８
からのＤＭＡリードの場合：ＤＭＡリードコマンドの発
行・受信処理は、上述のＤＭＡライトの処理と同様であ
り、リードデータ情報の返送処理は、上述したＰＭＡリ
ードの場合と同様である。

【００４７】次に、本発明の情報処理装置の応用例につ
いて図８、図９を用いて説明する。

【００４８】本発明の情報処理装置は、例えば、図８に
示すように、端末（ＣＰＵ、入出力装置を含む）８０と
複数台（一台のマスタと複数のサブ）の主記憶メモリ群
からなるメモリシステム（あるいは、複数台のファイル
群からなるファイルシステム）８１とを複数の論理チャ
ネル（ＶＣ）でＡＴＭ網９を介して接続し、システム８
１への書き込みに関しては、ＡＴＭ通信のマルチキャス
ト機能により複数台同時に行い、読み込みに関しては、
マスタとなるメモリあるいはファイル一台から行うよう
に構築する。

【００４９】このように構築した場合、もし、マスタと
なるメモリあるいはファイルで障害が発生しても、ＡＴ
Ｍ網９の論理チャネルを動的に再設定することにより、
障害が発生したシステム８１を書き込みの論理チャネル
から切離し、読み込みの論理チャネルは予備のシステム
へ切替えて、本情報処理装置の構成を正常系を容易に維
持することができる。

【００５０】また、図９に示すように、複数のシステム
８１を複数の端末８０で並列利用することが可能であ
り、その利用の際においても本情報処理装置では、ＡＴ
Ｍ通信を行うことにより、各システム８１との通信処理
を行うプログラムが必要なくなり、簡単に構築できる。

【００５１】したがって、説明してきたように、中央演
算処理装置と、その演算処理を行うデータを記憶する主
記憶装置と、データの入出力を行う入出力装置と、その
入出力装置の制御を行う入出力制御手段と、前記中央処
理装置と前記入出力制御手段とのインタフェースを取り
持つ入出力インタフェース制御手段とを備えた情報処理
装置において、前記入出力制御手段と入出力インタフェ
ース制御手段とを相互に接続するＡＴＭ網を備え、前記
入出力制御手段と前記入出力インタフェース制御手段
は、それぞれＡＴＭ通信を行うＡＴＭ通信手段を備える
ことにより、例えば、情報処理装置にファイルやＩＯ等
の周辺機器を付加する際に、ＡＴＭネットワークを介し
て接続し、内部信号情報を転送することで、物理的な制
約からの開放、接続周辺機器の接続処理及び通信処理の
簡素化を行うことができ、接続する時に複雑なプログラ
ム処理を設けることなくなるので、情報処理装置の低コ
スト化を図ることが可能となる。

【００５２】また、ファイルやＩＯ等の周辺機器を延長
接続する際、一般のＡＴＭネットワーク設備が使え、専
用設備は不要となる。

【００５３】さらに、ＡＴＭ通信の論理チャネルを用い
て論理的に接続することにより、周辺機器の接続の再設
定が容易にできる。

【００５４】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００５６】ファイルやＩＯ等の周辺機器をネットワー
クに接続する時に複雑なプログラム処理を設けることな
く、情報処理装置の低コスト化を図ることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の実施形態にかかる情報処理装置の構成
を説明するための図である。

【図２】入出力インタフェース部４の構成を説明するた
めの図である。

【図３】ＩＯ制御部５の構成を説明するための図であ
る。

【図４】ＣＳ・ＳＤＵ組立・分解４１２、ＡＡＬ処理部
４１３、ＡＴＭレイヤ処理部４１４、物理レイヤ処理部
４１５の処理を説明するための図である。

【図５】制御信号をＡＴＭセル化する際のセルフォーマ
ットの例を示した図である。

【図６】制御信号をＡＴＭセル化する際のセルフォーマ
ットの例を示した図である。

【図７】ＡＡＬ処理部４１３、ＡＴＭレイヤ処理部４１
４分割・制御情報付加処理を説明するための図である。

【図８】本発明の情報処理装置の応用例について説明す
るための図である。

【図９】本発明の情報処理装置の応用例について説明す
るための図である。

【図１０】従来の情報処理装置の構成を説明するための
図である。

【符号の説明】

１…中央演算処理装置（ＣＰＵ）、２…キャッシュメモ
リ、３…主記憶メモリ、４…入出力インタフェース部、
５,６,７…入出力制御部、４１,５１,６１,８１…ＡＴ
Ｍ通信機能部、４１１,５１１…ＡＴＭ通信タイミング
制御部、４１２,５１２…ＣＳ-ＳＤＵ組立・分解部、４
１３,５１３…ＡＡＬ処理部、４１４,５１４…ＡＴＭレ
イヤ処理部、４１５,５１５…物理レイヤ処理部、４２
…ＣＰＵバスインタフェース制御部、４３…アドレスデ
コーダ、４４…メモリインタフェース制御部、４５,５
５…コマンドデコード、４６,５６…ＤＭＡ制御部、４
７,５７…バッファメモリ、８…主記憶メモリの入出力
制御部、９…ＡＴＭ網、１０…ＣＰＵバス、９０…ＩＯ
バス。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 中央演算処理装置と、その演算処理を行
   うデータを記憶する主記憶装置と、データの入出力を行
   う入出力装置と、その入出力装置の制御を行う入出力制
   御手段と、前記中央処理装置と前記入出力制御手段との
   インタフェースを取り持つ入出力インタフェース制御手
   段とを備えた情報処理装置において、 前記入出力制御手段と入出力インタフェース制御手段と
   を相互に接続するＡＴＭ網を備え、 前記入出力制御手段と前記入出力インタフェース制御手
   段は、それぞれＡＴＭ通信を行うＡＴＭ通信手段を備え
   たことを特徴とする情報処理装置。
2. 【請求項２】 前記請求項１に記載の情報処理装置にお
   いて、 前記ＡＴＭ通信手段は、前記中央処理装置からのアクセ
   スアドレス情報、または前記入出力制御手段からのＤＭ
   Ａアドレス情報を上位アドレスと下位アドレスに分け、
   前記上位アドレスをＡＴＭ通信で使用するＡＴＭアドレ
   スに割り当て、下位アドレスと前記中央処理装置または
   前記入出力制御手段からのリード・ライトデータ情報を
   ＡＴＭセル内のペイロードとするＡＴＭセルの生成を行
   う手段と、 前記生成されたＡＴＭセルの送受信を行う手段と、 受信した前記ＡＴＭセルから前記中央処理装置からのア
   クセスアドレス情報、または前記入出力制御手段からの
   ＤＭＡアドレス情報を取得する手段とを備えたことを特
   徴とする情報処理装置。
3. 【請求項３】 中央演算処理装置と、その演算処理を行
   うデータを記憶する複数個の主記憶装置と、データを入
   出力する複数個の入出力装置と、その入出力装置の制御
   を行う入出力制御手段と、前記中央処理装置と前記主記
   憶装置と前記入出力制御手段とのインタフェースを取り
   持つインタフェース制御手段とを備えた情報処理装置に
   おいて、 前記複数の主記憶装置及び入出力装置制御手段とインタ
   フェース制御手段とをそれぞれ複数個の論理チャネル設
   定により相互に接続するＡＴＭ網を備え、 前記主記憶装置と前記入出力装置制御手段と前記インタ
   フェース制御手段は、それぞれＡＴＭ通信を行うＡＴＭ
   通信手段を備え、 前記主記憶装置または前記入出力装置に障害が発生した
   ときに、前記論理チャネルを切り替え、障害発生した前
   記主記憶装置または前記入出力装置を切り離す手段を備
   えたことを特徴とする情報処理装置。