JPH09297320A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH09297320A JPH09297320A JP13419196A JP13419196A JPH09297320A JP H09297320 A JPH09297320 A JP H09297320A JP 13419196 A JP13419196 A JP 13419196A JP 13419196 A JP13419196 A JP 13419196A JP H09297320 A JPH09297320 A JP H09297320A
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- Japan
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- layer
- gate
- forming
- mask
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Abstract
(57)【要約】
【課題】 液晶表示装置の生産性を向上させることがで
きるようにする。 【解決手段】 ガラス基板３１の上面にゲート電極３４
およびゲート端子３５をパターン形成し、これらゲート
電極３４およびゲート端子３５を含むガラス基板３１の
上面に透明導電層３６を成膜し、この透明導電層３６の
上面にレジストパターン３７を形成し、このレジストパ
ターン３７をマスクとして透明導電層３６をエッチング
することにより画素電極３８および陽極酸化防止層３９
を形成し、これら画素電極３８および陽極酸化防止層３
９をマスクとしてゲート電極３４およびゲート端子３５
の周囲を陽極酸化する。この場合、画素電極３８の形成
工程と陽極酸化膜の形成工程とを従来は別々のフォトリ
ソグラフィ工程で行なっていたものを同一のフォトリソ
グラフィ工程で行なうことができ、フォトリソグラフィ
工程を従来よりも１回少なくすることができ、生産性を
向上させることができる。
きるようにする。 【解決手段】 ガラス基板３１の上面にゲート電極３４
およびゲート端子３５をパターン形成し、これらゲート
電極３４およびゲート端子３５を含むガラス基板３１の
上面に透明導電層３６を成膜し、この透明導電層３６の
上面にレジストパターン３７を形成し、このレジストパ
ターン３７をマスクとして透明導電層３６をエッチング
することにより画素電極３８および陽極酸化防止層３９
を形成し、これら画素電極３８および陽極酸化防止層３
９をマスクとしてゲート電極３４およびゲート端子３５
の周囲を陽極酸化する。この場合、画素電極３８の形成
工程と陽極酸化膜の形成工程とを従来は別々のフォトリ
ソグラフィ工程で行なっていたものを同一のフォトリソ
グラフィ工程で行なうことができ、フォトリソグラフィ
工程を従来よりも１回少なくすることができ、生産性を
向上させることができる。
Description
【０００１】
【発明の属する技術分野】この発明は液晶表示装置の製
造方法に関し、特にアクティブマトリクス型の液晶表示
装置の製造方法に関する。
造方法に関し、特にアクティブマトリクス型の液晶表示
装置の製造方法に関する。
【０００２】
【従来の技術】一般に、アクティブマトリクス型の液晶
表示装置は、表示駆動パネルとその上に配置された共通
電極パネルとの間に液晶が封入された構造となってい
る。このうち表示駆動パネルには、ドレインライン（信
号電極）とゲートライン（走査電極）とが格子状に形成
され、それらの交点の近傍には薄膜トランジスタが形成
され、各格子内の薄膜トランジスタを除く残りの部分に
は画素電極が形成されている。また、表示駆動パネルの
所定の箇所には共通電極パネルと電気的に接続するため
のコンタクトホール導通部が形成されている。
表示装置は、表示駆動パネルとその上に配置された共通
電極パネルとの間に液晶が封入された構造となってい
る。このうち表示駆動パネルには、ドレインライン（信
号電極）とゲートライン（走査電極）とが格子状に形成
され、それらの交点の近傍には薄膜トランジスタが形成
され、各格子内の薄膜トランジスタを除く残りの部分に
は画素電極が形成されている。また、表示駆動パネルの
所定の箇所には共通電極パネルと電気的に接続するため
のコンタクトホール導通部が形成されている。
【０００３】図１７〜図２４はこのような液晶表示装置
の製造工程のうち薄膜トランジスタおよびコンタクトホ
ール導通部の製造工程を示したものである。この場合の
薄膜トランジスタは、アモルファスシリコンを能動層に
利用した逆スタガ方式・チャネル保護膜型である。これ
ら薄膜トランジスタおよびコンタクトホール導通部を製
造するに際しては、まず図１７に示すように、ガラス基
板１の上面にゲートメタル層２を成膜し、その上面にフ
ォトレジスト層を成膜して、露光、現像することにより
第１レジストパターン３を形成し、この第１レジストパ
ターン３をマスクとしてゲートメタル層２をエッチング
すると、ゲート電極（配線パターン）４およびゲートラ
イン（配線パターン）に接続されたゲート端子５が形成
される。次に、第１レジストパターン３を剥離した後、
図１８に示すように、ゲート電極４、ゲートラインおよ
びゲート端子５を含むガラス基板１の上面にフォトレジ
スト層を成膜して、露光、現像することによりゲート端
子５の上面の所定の箇所に第２レジストパターン６を形
成し、この第２レジストパターン６をマスクとしてゲー
ト電極４およびゲートライン５を陽極酸化すると、ゲー
ト電極４の表面およびゲート端子５の上面の所定の箇所
を除くゲート端子５の表面に陽極酸化膜７、７が形成さ
れる。この場合、ゲートライン５の上面の所定の箇所は
第２レジストパターン６に覆われているので陽極酸化さ
れない。
の製造工程のうち薄膜トランジスタおよびコンタクトホ
ール導通部の製造工程を示したものである。この場合の
薄膜トランジスタは、アモルファスシリコンを能動層に
利用した逆スタガ方式・チャネル保護膜型である。これ
ら薄膜トランジスタおよびコンタクトホール導通部を製
造するに際しては、まず図１７に示すように、ガラス基
板１の上面にゲートメタル層２を成膜し、その上面にフ
ォトレジスト層を成膜して、露光、現像することにより
第１レジストパターン３を形成し、この第１レジストパ
ターン３をマスクとしてゲートメタル層２をエッチング
すると、ゲート電極（配線パターン）４およびゲートラ
イン（配線パターン）に接続されたゲート端子５が形成
される。次に、第１レジストパターン３を剥離した後、
図１８に示すように、ゲート電極４、ゲートラインおよ
びゲート端子５を含むガラス基板１の上面にフォトレジ
スト層を成膜して、露光、現像することによりゲート端
子５の上面の所定の箇所に第２レジストパターン６を形
成し、この第２レジストパターン６をマスクとしてゲー
ト電極４およびゲートライン５を陽極酸化すると、ゲー
ト電極４の表面およびゲート端子５の上面の所定の箇所
を除くゲート端子５の表面に陽極酸化膜７、７が形成さ
れる。この場合、ゲートライン５の上面の所定の箇所は
第２レジストパターン６に覆われているので陽極酸化さ
れない。
【０００４】次に、第２レジストパターン６を剥離した
後、図１９に示すように、陽極酸化膜７、７およびゲー
ト端子５の上面の所定の箇所を含むガラス基板１の上面
に窒化シリコン（ＳｉＮx）等からなるゲート絶縁膜
８、真性アモルファスシリコン（ａ−Ｓｉ）からなる半
導体薄膜９、窒化シリコン等からなるチャネル保護膜形
成層１０を連続して成膜する。次に、チャネル保護膜形
成層１０の上面にフォトレジスト層を成膜して、露光、
現像することにより第３レジストパターン１１を形成
し、この第３レジストパターン１１をマスクとしてチャ
ネル保護膜形成層１０をエッチングすると、ゲート電極
４に対応する半導体薄膜９の上面にチャネル保護膜１２
が形成される。この場合、チャネル保護膜１２の幅はゲ
ート電極４の幅よりも狭くなっている。次に、第３レジ
ストパターン１１を剥離した後、図２０に示すように、
チャネル保護膜１２を含む半導体薄膜９の上面にリン等
が混入されたｎ+型アモルファスシリコン（ｎ+ａ−Ｓ
ｉ）からなるオーミック層１３を成膜し、その上面にフ
ォトレジスト層を成膜して、露光、現像することにより
第４レジストパターン１４を形成し、この第４レジスト
パターン１４をマスクとしてオーミック層１３および半
導体薄膜９をエッチングすると、オーミック層１３のう
ち不要な部分が除去されてソース・ドレイン領域１５、
１５が島状に形成されると共に、半導体薄膜９のうち不
要な部分が除去されてチャネル領域１６が島状に形成さ
れる。
後、図１９に示すように、陽極酸化膜７、７およびゲー
ト端子５の上面の所定の箇所を含むガラス基板１の上面
に窒化シリコン（ＳｉＮx）等からなるゲート絶縁膜
８、真性アモルファスシリコン（ａ−Ｓｉ）からなる半
導体薄膜９、窒化シリコン等からなるチャネル保護膜形
成層１０を連続して成膜する。次に、チャネル保護膜形
成層１０の上面にフォトレジスト層を成膜して、露光、
現像することにより第３レジストパターン１１を形成
し、この第３レジストパターン１１をマスクとしてチャ
ネル保護膜形成層１０をエッチングすると、ゲート電極
４に対応する半導体薄膜９の上面にチャネル保護膜１２
が形成される。この場合、チャネル保護膜１２の幅はゲ
ート電極４の幅よりも狭くなっている。次に、第３レジ
ストパターン１１を剥離した後、図２０に示すように、
チャネル保護膜１２を含む半導体薄膜９の上面にリン等
が混入されたｎ+型アモルファスシリコン（ｎ+ａ−Ｓ
ｉ）からなるオーミック層１３を成膜し、その上面にフ
ォトレジスト層を成膜して、露光、現像することにより
第４レジストパターン１４を形成し、この第４レジスト
パターン１４をマスクとしてオーミック層１３および半
導体薄膜９をエッチングすると、オーミック層１３のう
ち不要な部分が除去されてソース・ドレイン領域１５、
１５が島状に形成されると共に、半導体薄膜９のうち不
要な部分が除去されてチャネル領域１６が島状に形成さ
れる。
【０００５】次に、第４レジストパターン１４を剥離し
た後、図２１に示すように、ソース・ドレイン領域１
５、１５およびチャネル保護膜１２を含むゲート絶縁膜
８の上面に透明導電層１７を成膜し、その上面にフォト
レジスト層を成膜して、露光、現像することにより第５
レジストパターン１８を形成し、この第５レジストパタ
ーン１８をマスクとして透明導電層１７をエッチングす
ると、ゲート絶縁膜８の上面の所定の箇所に画素電極１
９が形成される。次に、第５レジストパターン１８を剥
離した後、図２２に示すように、ソース・ドレイン領域
１５、１５、チャネル保護膜１２および画素電極１９を
含むゲート絶縁膜８の上面にフォトレジスト層を成膜し
て、露光、現像することにより第６レジストパターン２
０を形成し、この第６レジストパターン２０をマスクと
してゲート絶縁膜８をエッチングすると、ゲート絶縁膜
８におけるゲート端子５の所定の箇所に対応する部分に
コンタクトホール８ａが形成される。
た後、図２１に示すように、ソース・ドレイン領域１
５、１５およびチャネル保護膜１２を含むゲート絶縁膜
８の上面に透明導電層１７を成膜し、その上面にフォト
レジスト層を成膜して、露光、現像することにより第５
レジストパターン１８を形成し、この第５レジストパタ
ーン１８をマスクとして透明導電層１７をエッチングす
ると、ゲート絶縁膜８の上面の所定の箇所に画素電極１
９が形成される。次に、第５レジストパターン１８を剥
離した後、図２２に示すように、ソース・ドレイン領域
１５、１５、チャネル保護膜１２および画素電極１９を
含むゲート絶縁膜８の上面にフォトレジスト層を成膜し
て、露光、現像することにより第６レジストパターン２
０を形成し、この第６レジストパターン２０をマスクと
してゲート絶縁膜８をエッチングすると、ゲート絶縁膜
８におけるゲート端子５の所定の箇所に対応する部分に
コンタクトホール８ａが形成される。
【０００６】次に、第６レジストパターン２０を剥離し
た後、図２３に示すように、ソース・ドレイン領域１
５、１５、チャネル保護膜１２、画素電極１９およびゲ
ートライン５の上面の所定の箇所を含むゲート絶縁膜８
の上面にソース・ドレインメタル層２１を成膜し、その
上面にフォトレジスト層を成膜して、露光、現像するこ
とにより第７レジストパターン２２を形成し、この第７
レジストパターン２２をマスクとしてソース・ドレイン
メタル層２１をエッチングすると、ソース・ドレイン領
域１５、１５および画素電極１９等の上面にソース・ド
レイン電極２３、２３が形成されると共に、ドレインラ
イン２４が形成され、ゲート端子５の所定の箇所にコン
タクト部２５が形成される。この場合、ソース電極２３
は画素電極１９に電気的に接続され、コンタクト部２５
はコンタクトホール８ａを介してゲート端子５に電気的
に接続される。次に、第７レジストパターン２２を剥離
した後、図２４に示すように、上面全体にパッシベーシ
ョン膜（オーバーコート膜）２６を成膜し、その上面に
フォトレジスト層を成膜して、露光、現像することによ
り第８レジストパターン２７を形成し、この第８レジス
トパターン２７をマスクとしてパッシベーション膜２６
をエッチングすると、パッシベーション膜２６における
画素電極１９およびコンタクト部２５の各中央部に対応
する部分に開口部２６ａ、２６ｂが形成される。その
後、第８レジストパターン２７を剥離する。かくして、
逆スタガ式・チャネル保護膜型の薄膜トランジスタおよ
びコンタクトホール導通部が完成する。
た後、図２３に示すように、ソース・ドレイン領域１
５、１５、チャネル保護膜１２、画素電極１９およびゲ
ートライン５の上面の所定の箇所を含むゲート絶縁膜８
の上面にソース・ドレインメタル層２１を成膜し、その
上面にフォトレジスト層を成膜して、露光、現像するこ
とにより第７レジストパターン２２を形成し、この第７
レジストパターン２２をマスクとしてソース・ドレイン
メタル層２１をエッチングすると、ソース・ドレイン領
域１５、１５および画素電極１９等の上面にソース・ド
レイン電極２３、２３が形成されると共に、ドレインラ
イン２４が形成され、ゲート端子５の所定の箇所にコン
タクト部２５が形成される。この場合、ソース電極２３
は画素電極１９に電気的に接続され、コンタクト部２５
はコンタクトホール８ａを介してゲート端子５に電気的
に接続される。次に、第７レジストパターン２２を剥離
した後、図２４に示すように、上面全体にパッシベーシ
ョン膜（オーバーコート膜）２６を成膜し、その上面に
フォトレジスト層を成膜して、露光、現像することによ
り第８レジストパターン２７を形成し、この第８レジス
トパターン２７をマスクとしてパッシベーション膜２６
をエッチングすると、パッシベーション膜２６における
画素電極１９およびコンタクト部２５の各中央部に対応
する部分に開口部２６ａ、２６ｂが形成される。その
後、第８レジストパターン２７を剥離する。かくして、
逆スタガ式・チャネル保護膜型の薄膜トランジスタおよ
びコンタクトホール導通部が完成する。
【０００７】
【発明が解決しようとする課題】このように、従来の液
晶表示装置の製造方法では、レジスト成膜、露光、現像
によるレジストパターンの形成、レジストパターンをマ
スクとするエッチングまたは陽極酸化、およびレジスト
パターンの剥離というフォトリソグラフィ法を用いた一
連のパターン形成工程が合計８回必要である。すなわ
ち、ゲート電極４、ゲートラインおよびゲート端子５の
形成工程、陽極酸化膜７、７の形成工程、チャネル保護
膜１２の形成工程、ソース・ドレイン領域１５、１５お
よびチャネル領域１６の形成工程、画素電極１９の形成
工程、コンタクトホール８ａの形成工程、ソース・ドレ
イン電極２３、２３およびドレインライン２４の形成工
程、およびパッシベーション膜２６の開口部２６ａ、２
６ｂの形成工程の合計８回の形成工程が必要である。し
かしながら、フォトリソグラフィ法を用いた一連のパタ
ーン形成工程は手間と時間が掛かり、回数が多くなると
その分生産性が上がらないという問題があった。この発
明の課題は、生産性を向上させることができるようにす
ることである。
晶表示装置の製造方法では、レジスト成膜、露光、現像
によるレジストパターンの形成、レジストパターンをマ
スクとするエッチングまたは陽極酸化、およびレジスト
パターンの剥離というフォトリソグラフィ法を用いた一
連のパターン形成工程が合計８回必要である。すなわ
ち、ゲート電極４、ゲートラインおよびゲート端子５の
形成工程、陽極酸化膜７、７の形成工程、チャネル保護
膜１２の形成工程、ソース・ドレイン領域１５、１５お
よびチャネル領域１６の形成工程、画素電極１９の形成
工程、コンタクトホール８ａの形成工程、ソース・ドレ
イン電極２３、２３およびドレインライン２４の形成工
程、およびパッシベーション膜２６の開口部２６ａ、２
６ｂの形成工程の合計８回の形成工程が必要である。し
かしながら、フォトリソグラフィ法を用いた一連のパタ
ーン形成工程は手間と時間が掛かり、回数が多くなると
その分生産性が上がらないという問題があった。この発
明の課題は、生産性を向上させることができるようにす
ることである。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
基板上に配線パターンを形成し、この配線パターンを含
む前記基板上に導電層を形成し、この導電層上にレジス
トパターンを形成し、このレジストパターンをマスクと
して前記導電層をエッチングすることにより画素電極お
よび陽極酸化防止層を形成し、前記陽極酸化防止層ある
いは前記レジストパターンをマスクとして前記配線パタ
ーンを陽極酸化するようにしたものである。請求項２記
載の発明は、前記導電層および前記レジストパターンと
の間には電池反応防止層が形成され、前記レジストパタ
ーンをマスクとして前記電池反応防止層および前記導電
層をエッチングし、前記導電層からなる前記画素電極お
よび前記陽極酸化防止層を形成し、前記陽極酸化防止層
あるいは前記レジストパターンをマスクとして前記配線
パターンを陽極酸化するようにしたものである。
基板上に配線パターンを形成し、この配線パターンを含
む前記基板上に導電層を形成し、この導電層上にレジス
トパターンを形成し、このレジストパターンをマスクと
して前記導電層をエッチングすることにより画素電極お
よび陽極酸化防止層を形成し、前記陽極酸化防止層ある
いは前記レジストパターンをマスクとして前記配線パタ
ーンを陽極酸化するようにしたものである。請求項２記
載の発明は、前記導電層および前記レジストパターンと
の間には電池反応防止層が形成され、前記レジストパタ
ーンをマスクとして前記電池反応防止層および前記導電
層をエッチングし、前記導電層からなる前記画素電極お
よび前記陽極酸化防止層を形成し、前記陽極酸化防止層
あるいは前記レジストパターンをマスクとして前記配線
パターンを陽極酸化するようにしたものである。
【０００９】請求項１記載の発明によれば、レジストパ
ターンをマスクとして導電層をエッチングすることによ
り画素電極および陽極酸化防止層を形成し、この陽極酸
化防止層あるいはレジストパターンをマスクとして配線
パターンを陽極酸化するので、画素電極の形成工程と陽
極酸化膜の形成工程とを従来は別々のフォトリソグラフ
ィ工程で行なっていたものを同一のフォトリソグラフィ
工程で行なうことができ、フォトリソグラフィ工程を従
来よりも１回少なくすることができ、生産性を向上させ
ることができる。請求項２記載の発明によれば、導電層
およびレジストパターンとの間に電池反応防止層が形成
されているので、レジストパターンを現像液を用いてパ
ターニング形成する際に配線パターンと導電層との間で
電池反応が発生するのを防止することができる。
ターンをマスクとして導電層をエッチングすることによ
り画素電極および陽極酸化防止層を形成し、この陽極酸
化防止層あるいはレジストパターンをマスクとして配線
パターンを陽極酸化するので、画素電極の形成工程と陽
極酸化膜の形成工程とを従来は別々のフォトリソグラフ
ィ工程で行なっていたものを同一のフォトリソグラフィ
工程で行なうことができ、フォトリソグラフィ工程を従
来よりも１回少なくすることができ、生産性を向上させ
ることができる。請求項２記載の発明によれば、導電層
およびレジストパターンとの間に電池反応防止層が形成
されているので、レジストパターンを現像液を用いてパ
ターニング形成する際に配線パターンと導電層との間で
電池反応が発生するのを防止することができる。
【００１０】
【発明の実施の形態】図１〜図８はそれぞれこの発明の
第１実施形態を適用した薄膜トランジスタおよびコンタ
クトホール導通部の製造工程を示したものである。この
場合の薄膜トランジスタはアモルファスシリコンを能動
層に利用した逆スタガ方式・チャネル保護膜型である。
この薄膜トランジスタおよびコンタクトホール導通部の
製造に際しては、まず図１に示すように、ガラス基板３
１の上面にスパッタ法によりアルミニウム（Ａｌ）また
はタンタル（Ｔａ）等からなるゲートメタル層３２を成
膜し、その上面にフォトレジスト層を成膜して、露光、
現像することにより第１レジストパターン３３を形成
し、この第１レジストパターン３３をマスクとしてゲー
トメタル層３２をエッチングすると、ゲート電極（配線
パターン）３４、ゲートライン（配線パターン）および
ゲート端子３５が形成される。
第１実施形態を適用した薄膜トランジスタおよびコンタ
クトホール導通部の製造工程を示したものである。この
場合の薄膜トランジスタはアモルファスシリコンを能動
層に利用した逆スタガ方式・チャネル保護膜型である。
この薄膜トランジスタおよびコンタクトホール導通部の
製造に際しては、まず図１に示すように、ガラス基板３
１の上面にスパッタ法によりアルミニウム（Ａｌ）また
はタンタル（Ｔａ）等からなるゲートメタル層３２を成
膜し、その上面にフォトレジスト層を成膜して、露光、
現像することにより第１レジストパターン３３を形成
し、この第１レジストパターン３３をマスクとしてゲー
トメタル層３２をエッチングすると、ゲート電極（配線
パターン）３４、ゲートライン（配線パターン）および
ゲート端子３５が形成される。
【００１１】次に、第１レジストパターン３３を剥離し
た後、図２に示すように、ゲート電極３４、ゲートライ
ンおよびゲート端子３５を含むガラス基板３１の上面に
スパッタ法によりＩＴＯからなる透明導電層３６を成膜
し、その上面にフォトレジスト層を成膜して、露光、現
像することにより第２レジストパターン３７を形成し、
この第２レジストパターン３７をマスクとして透明導電
層３６をドライエッチングすると、ガラス基板３１の上
面の所定の箇所における第２レジストパターン３７下に
画素電極３８が形成されると共に、ゲート端子３５の上
面の所定の箇所における第２レジストパターン３７下に
陽極酸化防止層３９が形成される。次に、図３に示すよ
うに、第２レジストパターン３７、画素電極３８および
陽極酸化防止層３９をマスクとしてゲート電極３４およ
びゲート端子３５を陽極酸化すると、ゲート電極３４の
表面およびゲート端子３５の上面の所定の箇所を除くゲ
ート端子３５の表面に酸化アルミニウム（ＡｌＯX）ま
たは酸化タンタル（ＴａＯX）等からなる陽極酸化膜４
０が形成される。この場合、ゲート端子３５の上面の所
定の箇所は第２レジストパターン３７および陽極酸化防
止層３９に覆われているので陽極酸化されない。
た後、図２に示すように、ゲート電極３４、ゲートライ
ンおよびゲート端子３５を含むガラス基板３１の上面に
スパッタ法によりＩＴＯからなる透明導電層３６を成膜
し、その上面にフォトレジスト層を成膜して、露光、現
像することにより第２レジストパターン３７を形成し、
この第２レジストパターン３７をマスクとして透明導電
層３６をドライエッチングすると、ガラス基板３１の上
面の所定の箇所における第２レジストパターン３７下に
画素電極３８が形成されると共に、ゲート端子３５の上
面の所定の箇所における第２レジストパターン３７下に
陽極酸化防止層３９が形成される。次に、図３に示すよ
うに、第２レジストパターン３７、画素電極３８および
陽極酸化防止層３９をマスクとしてゲート電極３４およ
びゲート端子３５を陽極酸化すると、ゲート電極３４の
表面およびゲート端子３５の上面の所定の箇所を除くゲ
ート端子３５の表面に酸化アルミニウム（ＡｌＯX）ま
たは酸化タンタル（ＴａＯX）等からなる陽極酸化膜４
０が形成される。この場合、ゲート端子３５の上面の所
定の箇所は第２レジストパターン３７および陽極酸化防
止層３９に覆われているので陽極酸化されない。
【００１２】次に、第２レジストパターン３７を剥離す
る。この場合、ガラス基板３１の上面の所定の箇所には
画素電極３８が残存され、ゲートライン３５の上面の所
定の箇所には陽極酸化防止層３９が残存される。次に、
図４に示すように、陽極酸化膜４０、画素電極３８およ
び陽極酸化防止層３９を含むガラス基板３１の上面にプ
ラズマＣＶＤ法により窒化シリコン（ＳｉＮx）等から
なるゲート絶縁膜４１、真性アモルファスシリコ（ａ−
Ｓｉ）からなる半導体薄膜４２、窒化シリコン等からな
るチャネル保護膜形成層４３を連続して成膜する。次
に、チャネル保護膜形成層４３の上面にフォトレジスト
層を成膜して、露光、現像することにより第３レジスト
パターン４４を形成し、この第３レジストパターン４４
をマスクとしてチャネル保護膜形成層４３をエッチング
すると、ゲート電極３４に対応する半導体薄膜４２の上
面にチャネル保護膜４５が形成される。この場合、チャ
ネル保護膜４５の幅はゲート電極３４の幅と実質的に一
致するように設定されている。次に、第３レジストパタ
ーン４４を剥離した後、図５に示すように、チャネル保
護膜４５を含む半導体薄膜４２の上面にプラズマＣＶＤ
法によりリン等が混入されたｎ+型アモルファスシリコ
ン（ｎ+ａ−Ｓｉ）からなるオーミック層４６を成膜
し、その上面にフォトレジスト層を成膜して、露光、現
像することにより第４レジストパターン４７を形成し、
この第４レジストパターン４７をマスクとしてオーミッ
ク層４６および半導体薄膜４２をエッチングすると、オ
ーミック層４６のうち不要な部分が除去されてソース・
ドレイン領域４８、４８が島状に形成されると共に、半
導体薄膜４２のうち不要な部分が除去されてチャネル領
域４９が島状に形成される。
る。この場合、ガラス基板３１の上面の所定の箇所には
画素電極３８が残存され、ゲートライン３５の上面の所
定の箇所には陽極酸化防止層３９が残存される。次に、
図４に示すように、陽極酸化膜４０、画素電極３８およ
び陽極酸化防止層３９を含むガラス基板３１の上面にプ
ラズマＣＶＤ法により窒化シリコン（ＳｉＮx）等から
なるゲート絶縁膜４１、真性アモルファスシリコ（ａ−
Ｓｉ）からなる半導体薄膜４２、窒化シリコン等からな
るチャネル保護膜形成層４３を連続して成膜する。次
に、チャネル保護膜形成層４３の上面にフォトレジスト
層を成膜して、露光、現像することにより第３レジスト
パターン４４を形成し、この第３レジストパターン４４
をマスクとしてチャネル保護膜形成層４３をエッチング
すると、ゲート電極３４に対応する半導体薄膜４２の上
面にチャネル保護膜４５が形成される。この場合、チャ
ネル保護膜４５の幅はゲート電極３４の幅と実質的に一
致するように設定されている。次に、第３レジストパタ
ーン４４を剥離した後、図５に示すように、チャネル保
護膜４５を含む半導体薄膜４２の上面にプラズマＣＶＤ
法によりリン等が混入されたｎ+型アモルファスシリコ
ン（ｎ+ａ−Ｓｉ）からなるオーミック層４６を成膜
し、その上面にフォトレジスト層を成膜して、露光、現
像することにより第４レジストパターン４７を形成し、
この第４レジストパターン４７をマスクとしてオーミッ
ク層４６および半導体薄膜４２をエッチングすると、オ
ーミック層４６のうち不要な部分が除去されてソース・
ドレイン領域４８、４８が島状に形成されると共に、半
導体薄膜４２のうち不要な部分が除去されてチャネル領
域４９が島状に形成される。
【００１３】次に、第４レジストパターン４７を剥離し
た後、図６に示すように、チャネル保護膜４５およびソ
ース・ドレイン領域４８、４８を含むゲート絶縁膜４１
の上面にフォトレジスト層を成膜して、露光、現像する
ことにより第５レジストパターン５０を形成し、この第
５レジストパターン５０をマスクとしてゲート絶縁膜４
１をエッチングすると、ゲート絶縁膜４１における画素
電極３８の中央部に対応する部分に開口部４１ａが形成
されると共に、ゲート絶縁膜４１における陽極酸化防止
層３９の中央部に対応する部分にコンタクトホール４１
ｂが形成される。この場合、画素電極３８の中央部が開
口部４１ａを介して露出され、陽極酸化防止層３９の中
央部がコンタクトホール４１ｂを介して露出される。次
に、第５レジストパターン５０を剥離した後、図７に示
すように、チャネル保護膜４５、ソース・ドレイン領域
４８、４８、画素電極３８および陽極酸化防止層３９を
含むゲート絶縁膜４１の上面にスパッタ法によりアルミ
ニウム（Ａｌ）またはクロム（Ｃｒ）等からなるソース
・ドレインメタル層５１を成膜し、その上面にフォトレ
ジスト層を成膜して、露光、現像することにより第６レ
ジストパターン５２を形成し、この第６レジストパター
ン５２をマスクとしてソース・ドレインメタル層５１を
エッチングすると、ソース・ドレイン領域４８、４８の
上面および画素電極３８の一部上面にソース・ドレイン
電極５３、５３が形成されると共に、ドレインライン５
４が形成され、ゲートライン３５上の所定の箇所にコン
タクト部５５が形成される。この場合、ソース電極５３
は画素電極３８に電気的に接続され、コンタクト部５５
は陽極酸化防止層３９を介してゲート端子３５に電気的
に接続される。
た後、図６に示すように、チャネル保護膜４５およびソ
ース・ドレイン領域４８、４８を含むゲート絶縁膜４１
の上面にフォトレジスト層を成膜して、露光、現像する
ことにより第５レジストパターン５０を形成し、この第
５レジストパターン５０をマスクとしてゲート絶縁膜４
１をエッチングすると、ゲート絶縁膜４１における画素
電極３８の中央部に対応する部分に開口部４１ａが形成
されると共に、ゲート絶縁膜４１における陽極酸化防止
層３９の中央部に対応する部分にコンタクトホール４１
ｂが形成される。この場合、画素電極３８の中央部が開
口部４１ａを介して露出され、陽極酸化防止層３９の中
央部がコンタクトホール４１ｂを介して露出される。次
に、第５レジストパターン５０を剥離した後、図７に示
すように、チャネル保護膜４５、ソース・ドレイン領域
４８、４８、画素電極３８および陽極酸化防止層３９を
含むゲート絶縁膜４１の上面にスパッタ法によりアルミ
ニウム（Ａｌ）またはクロム（Ｃｒ）等からなるソース
・ドレインメタル層５１を成膜し、その上面にフォトレ
ジスト層を成膜して、露光、現像することにより第６レ
ジストパターン５２を形成し、この第６レジストパター
ン５２をマスクとしてソース・ドレインメタル層５１を
エッチングすると、ソース・ドレイン領域４８、４８の
上面および画素電極３８の一部上面にソース・ドレイン
電極５３、５３が形成されると共に、ドレインライン５
４が形成され、ゲートライン３５上の所定の箇所にコン
タクト部５５が形成される。この場合、ソース電極５３
は画素電極３８に電気的に接続され、コンタクト部５５
は陽極酸化防止層３９を介してゲート端子３５に電気的
に接続される。
【００１４】次に、第６レジストパターン５２を剥離し
た後、図８に示すように、上面全体にプラズマＣＶＤ法
により窒化シリコン等からなるパッシベーション膜（オ
ーバーコート膜）５６を成膜し、その上面にフォトレジ
スト層を成膜して、露光、現像することにより第７レジ
ストパターン５７を形成し、この第７レジストパターン
５７をマスクとしてパッシベーション膜５６をエッチン
グすると、パッシベーション膜５６における画素電極３
８およびコンタクト部５５の各中央部に対応する部分に
開口部５６ａ、５６ｂが形成される。その後、第７レジ
ストパターン５７を剥離する。かくして、逆スタガ式・
チャネル保護膜型の薄膜トランジスタおよびコンタクト
ホール導通部が完成する。コンタクトホール導通部は図
示しない走査信号を出力するゲート駆動回路と接続され
る。
た後、図８に示すように、上面全体にプラズマＣＶＤ法
により窒化シリコン等からなるパッシベーション膜（オ
ーバーコート膜）５６を成膜し、その上面にフォトレジ
スト層を成膜して、露光、現像することにより第７レジ
ストパターン５７を形成し、この第７レジストパターン
５７をマスクとしてパッシベーション膜５６をエッチン
グすると、パッシベーション膜５６における画素電極３
８およびコンタクト部５５の各中央部に対応する部分に
開口部５６ａ、５６ｂが形成される。その後、第７レジ
ストパターン５７を剥離する。かくして、逆スタガ式・
チャネル保護膜型の薄膜トランジスタおよびコンタクト
ホール導通部が完成する。コンタクトホール導通部は図
示しない走査信号を出力するゲート駆動回路と接続され
る。
【００１５】このように、この薄膜トランジスタおよび
コンタクトホール導通部の製造方法では、図２に示すよ
うに、第２レジストパターン３７をマスクとして透明導
電層３６をエッチングすることにより画素電極３８およ
び陽極酸化防止層３９を形成し、図３に示すように、こ
れら画素電極３８および陽極酸化防止層３９をマスクと
してゲート電極３４およびゲートライン３５を陽極酸化
するので、図１７〜図２４に示す従来の薄膜トランジス
タおよびコンタクトホール導通部の製造方法では画素電
極１９の形成工程と陽極酸化膜７、７の形成工程とを別
々のフォトリソグラフィ工程で行なっていたものを同一
のフォトリソグラフィ工程で行なうことができ、フォト
リソグラフィ工程を従来よりも１回少なくすることがで
き、生産性を向上させることができる。
コンタクトホール導通部の製造方法では、図２に示すよ
うに、第２レジストパターン３７をマスクとして透明導
電層３６をエッチングすることにより画素電極３８およ
び陽極酸化防止層３９を形成し、図３に示すように、こ
れら画素電極３８および陽極酸化防止層３９をマスクと
してゲート電極３４およびゲートライン３５を陽極酸化
するので、図１７〜図２４に示す従来の薄膜トランジス
タおよびコンタクトホール導通部の製造方法では画素電
極１９の形成工程と陽極酸化膜７、７の形成工程とを別
々のフォトリソグラフィ工程で行なっていたものを同一
のフォトリソグラフィ工程で行なうことができ、フォト
リソグラフィ工程を従来よりも１回少なくすることがで
き、生産性を向上させることができる。
【００１６】図９〜図１６はそれぞれこの発明の第２実
施形態を適用した薄膜トランジスタおよびコンタクトホ
ール導通部の製造工程を示したものである。この場合の
薄膜トランジスタもアモルファスシリコンを能動層に利
用した逆スタガ方式・チャネル保護膜型である。なお、
これらの図において、図１〜図８に示す第１実施形態と
同一部分には同一の符号を付して説明する。この薄膜ト
ランジスタおよびコンタクトホール導通部の製造に際し
ては、まず図９に示すように、ガラス基板３１の上面に
スパッタ法によりアルミニウム、アルミニウム合金また
はタンタル等からなるゲートメタル層３２を成膜し、そ
の上面にフォトレジスト層を成膜して、露光、現像する
ことにより第１レジストパターン３３を形成し、この第
１レジストパターン３３をマスクとしてゲートメタル層
３２をエッチングすると、ゲート電極（配線パターン）
３４、ゲートライン（配線パターン）およびゲート端子
３５が形成される。
施形態を適用した薄膜トランジスタおよびコンタクトホ
ール導通部の製造工程を示したものである。この場合の
薄膜トランジスタもアモルファスシリコンを能動層に利
用した逆スタガ方式・チャネル保護膜型である。なお、
これらの図において、図１〜図８に示す第１実施形態と
同一部分には同一の符号を付して説明する。この薄膜ト
ランジスタおよびコンタクトホール導通部の製造に際し
ては、まず図９に示すように、ガラス基板３１の上面に
スパッタ法によりアルミニウム、アルミニウム合金また
はタンタル等からなるゲートメタル層３２を成膜し、そ
の上面にフォトレジスト層を成膜して、露光、現像する
ことにより第１レジストパターン３３を形成し、この第
１レジストパターン３３をマスクとしてゲートメタル層
３２をエッチングすると、ゲート電極（配線パターン）
３４、ゲートライン（配線パターン）およびゲート端子
３５が形成される。
【００１７】次に、第１レジストパターン３３を剥離し
た後、図１０に示すように、ゲート電極３４およびゲー
ト端子３５を含むガラス基板３１の上面にスパッタ法に
よりＩＴＯからなる透明導電層３６を成膜し、その上面
にプラズマＣＶＤ法により窒化シリコン（ＳｉＮx）等
からなる電池反応防止層６１を成膜し、その上面にフォ
トレジスト層を成膜して、露光、現像することにより第
２レジストパターン３７を形成する。この場合、フォト
レジスト層と透明導電層３６との間に電池反応防止層６
１が介在されるので、フォトレジスト層を現像する際に
現像液がゲート電極３４またはゲート端子３５と透明導
電層３６との間にしみこむことがなく、Ａｌ−ＩＴＯ系
の電池反応が発生しない。次に、第２レジストパターン
３７をマスクとして電池反応防止層６１および透明導電
層３６をドライエッチングすると、電池反応防止層６１
の不要な部分が除去されると共に、ガラス基板３１の上
面の所定の箇所における第２レジストパターン３７下に
電池反応防止層６１を介して画素電極３８が形成され、
ゲート端子３５の上面の所定の箇所における第２レジス
トパターン３７下に電池反応防止層６１を介して陽極酸
化防止層３９が形成される。次に、図１１に示すよう
に、第２レジストパターン３７、電池反応防止層６１お
よび陽極酸化防止層３９をマスクとしてゲート電極３
４、ゲートラインおよびゲート端子３５を陽極酸化する
と、ゲート電極３４およびゲートラインの表面、ゲート
端子３５の上面の所定の箇所を除くゲート端子３５の表
面に酸化アルミニウム（ＡｌＯX）からなる陽極酸化膜
４０が形成される。この場合、ゲートライン３５の上面
の所定の箇所は第２レジストパターン３７、電池反応防
止層６１および陽極酸化防止層３９に覆われているので
陽極酸化されない。
た後、図１０に示すように、ゲート電極３４およびゲー
ト端子３５を含むガラス基板３１の上面にスパッタ法に
よりＩＴＯからなる透明導電層３６を成膜し、その上面
にプラズマＣＶＤ法により窒化シリコン（ＳｉＮx）等
からなる電池反応防止層６１を成膜し、その上面にフォ
トレジスト層を成膜して、露光、現像することにより第
２レジストパターン３７を形成する。この場合、フォト
レジスト層と透明導電層３６との間に電池反応防止層６
１が介在されるので、フォトレジスト層を現像する際に
現像液がゲート電極３４またはゲート端子３５と透明導
電層３６との間にしみこむことがなく、Ａｌ−ＩＴＯ系
の電池反応が発生しない。次に、第２レジストパターン
３７をマスクとして電池反応防止層６１および透明導電
層３６をドライエッチングすると、電池反応防止層６１
の不要な部分が除去されると共に、ガラス基板３１の上
面の所定の箇所における第２レジストパターン３７下に
電池反応防止層６１を介して画素電極３８が形成され、
ゲート端子３５の上面の所定の箇所における第２レジス
トパターン３７下に電池反応防止層６１を介して陽極酸
化防止層３９が形成される。次に、図１１に示すよう
に、第２レジストパターン３７、電池反応防止層６１お
よび陽極酸化防止層３９をマスクとしてゲート電極３
４、ゲートラインおよびゲート端子３５を陽極酸化する
と、ゲート電極３４およびゲートラインの表面、ゲート
端子３５の上面の所定の箇所を除くゲート端子３５の表
面に酸化アルミニウム（ＡｌＯX）からなる陽極酸化膜
４０が形成される。この場合、ゲートライン３５の上面
の所定の箇所は第２レジストパターン３７、電池反応防
止層６１および陽極酸化防止層３９に覆われているので
陽極酸化されない。
【００１８】次に、第２レジストパターン３７を剥離
し、次いで電池反応防止層６１をエッチング除去する。
この場合、ガラス基板３１の上面の所定の箇所には画素
電極３８が残存され、ゲート端子３５の上面の所定の箇
所には陽極酸化防止層３９が残存される。次に、図１２
に示すように、陽極酸化膜４０、画素電極３８および陽
極酸化防止層３９を含むガラス基板３１の上面にプラズ
マＣＶＤ法により窒化シリコン等からなるゲート絶縁膜
４１、真性アモルファスシリコン（ａ−Ｓｉ）からなる
半導体薄膜４２、窒化シリコン等からなるチャネル保護
膜形成層４３を連続して成膜する。次に、チャネル保護
膜形成層４３の上面にフォトレジスト層を成膜して、露
光、現像することにより第３レジストパターン４４を形
成し、この第３レジストパターン４４をマスクとしてチ
ャネル保護膜形成層４３をエッチングすると、ゲート電
極３４に対応する半導体薄膜４２の上面にチャネル保護
膜４５が形成される。この場合、チャネル保護膜４５の
幅はゲート電極３４の幅と実質的に一致するように設定
されている。次に、第３レジストパターン４４を剥離し
た後、図１３に示すように、チャネル保護膜４５を含む
半導体薄膜４２の上面にプラズマＣＶＤ法によりリン等
が混入されたｎ+型アモルファスシリコン（ｎ+ａ−Ｓ
ｉ）からなるオーミック層４６を成膜し、その上面にフ
ォトレジスト層を成膜して、露光、現像することにより
第４レジストパターン４７を形成し、この第４レジスト
パターン４７をマスクとしてオーミック層４６および半
導体薄膜４２をエッチングすると、オーミック層４６の
うち不要な部分が除去されてソース・ドレイン領域４
８、４８が島状に形成されると共に、半導体薄膜４２の
うち不要な部分が除去されてチャネル領域４９が島状に
形成される。
し、次いで電池反応防止層６１をエッチング除去する。
この場合、ガラス基板３１の上面の所定の箇所には画素
電極３８が残存され、ゲート端子３５の上面の所定の箇
所には陽極酸化防止層３９が残存される。次に、図１２
に示すように、陽極酸化膜４０、画素電極３８および陽
極酸化防止層３９を含むガラス基板３１の上面にプラズ
マＣＶＤ法により窒化シリコン等からなるゲート絶縁膜
４１、真性アモルファスシリコン（ａ−Ｓｉ）からなる
半導体薄膜４２、窒化シリコン等からなるチャネル保護
膜形成層４３を連続して成膜する。次に、チャネル保護
膜形成層４３の上面にフォトレジスト層を成膜して、露
光、現像することにより第３レジストパターン４４を形
成し、この第３レジストパターン４４をマスクとしてチ
ャネル保護膜形成層４３をエッチングすると、ゲート電
極３４に対応する半導体薄膜４２の上面にチャネル保護
膜４５が形成される。この場合、チャネル保護膜４５の
幅はゲート電極３４の幅と実質的に一致するように設定
されている。次に、第３レジストパターン４４を剥離し
た後、図１３に示すように、チャネル保護膜４５を含む
半導体薄膜４２の上面にプラズマＣＶＤ法によりリン等
が混入されたｎ+型アモルファスシリコン（ｎ+ａ−Ｓ
ｉ）からなるオーミック層４６を成膜し、その上面にフ
ォトレジスト層を成膜して、露光、現像することにより
第４レジストパターン４７を形成し、この第４レジスト
パターン４７をマスクとしてオーミック層４６および半
導体薄膜４２をエッチングすると、オーミック層４６の
うち不要な部分が除去されてソース・ドレイン領域４
８、４８が島状に形成されると共に、半導体薄膜４２の
うち不要な部分が除去されてチャネル領域４９が島状に
形成される。
【００１９】次に、第４レジストパターン４７を剥離し
た後、図１４に示すように、チャネル保護膜４５および
ソース・ドレイン領域４８、４８を含むゲート絶縁膜４
１の上面にフォトレジスト層を成膜して、露光、現像す
ることにより第５レジストパターン５０を形成し、この
第５レジストパターン５０をマスクとしてゲート絶縁膜
４１をエッチングすると、ゲート絶縁膜４１における画
素電極３８の中央部に開口部４１ａが形成されると共
に、ゲート絶縁膜４１における陽極酸化防止層３９の中
央部にコンタクトホール４１ｂが形成される。この場
合、画素電極３８の中央部が開口部４１ａを介して露出
され、陽極酸化防止層３９の中央部がコンタクトホール
４１ｂを介して露出される。次に、第５レジストパター
ン５０を剥離した後、図１５に示すように、チャネル保
護膜４５、ソース・ドレイン領域４８、４８、画素電極
３８および陽極酸化防止層３９を含むゲート絶縁膜４１
の上面にスパッタ法によりクロム等からなるソース・ド
レインメタル層５１を成膜し、その上面にフォトレジス
ト層を成膜して、露光、現像することにより第６レジス
トパターン５２を形成し、この第６レジストパターン５
２をマスクとしてソース・ドレインメタル層５１をエッ
チングすると、ソース・ドレイン領域４８、４８および
画素電極３８等の上面にソース・ドレイン電極５３、５
３が形成されると共に、ドレインライン５４が形成さ
れ、ゲート端子３５上の所定の箇所にコンタクト部５５
が形成される。この場合、ソース電極５３は画素電極３
８に電気的に接続され、コンタクト部５５は陽極酸化防
止層３９を介してゲートライン３５に電気的に接続され
る。
た後、図１４に示すように、チャネル保護膜４５および
ソース・ドレイン領域４８、４８を含むゲート絶縁膜４
１の上面にフォトレジスト層を成膜して、露光、現像す
ることにより第５レジストパターン５０を形成し、この
第５レジストパターン５０をマスクとしてゲート絶縁膜
４１をエッチングすると、ゲート絶縁膜４１における画
素電極３８の中央部に開口部４１ａが形成されると共
に、ゲート絶縁膜４１における陽極酸化防止層３９の中
央部にコンタクトホール４１ｂが形成される。この場
合、画素電極３８の中央部が開口部４１ａを介して露出
され、陽極酸化防止層３９の中央部がコンタクトホール
４１ｂを介して露出される。次に、第５レジストパター
ン５０を剥離した後、図１５に示すように、チャネル保
護膜４５、ソース・ドレイン領域４８、４８、画素電極
３８および陽極酸化防止層３９を含むゲート絶縁膜４１
の上面にスパッタ法によりクロム等からなるソース・ド
レインメタル層５１を成膜し、その上面にフォトレジス
ト層を成膜して、露光、現像することにより第６レジス
トパターン５２を形成し、この第６レジストパターン５
２をマスクとしてソース・ドレインメタル層５１をエッ
チングすると、ソース・ドレイン領域４８、４８および
画素電極３８等の上面にソース・ドレイン電極５３、５
３が形成されると共に、ドレインライン５４が形成さ
れ、ゲート端子３５上の所定の箇所にコンタクト部５５
が形成される。この場合、ソース電極５３は画素電極３
８に電気的に接続され、コンタクト部５５は陽極酸化防
止層３９を介してゲートライン３５に電気的に接続され
る。
【００２０】次に、第６レジストパターン５２を剥離し
た後、図１６に示すように、上面全体にプラズマＣＶＤ
法により窒化シリコン等からなるパッシベーション膜
（オーバーコート膜）５６を成膜し、その上面にフォト
レジスト層を成膜して、露光、現像することにより第７
レジストパターン５７を形成し、この第７レジストパタ
ーン５７をマスクとしてパッシベーション膜５６をエッ
チングすると、パッシベーション膜５６における画素電
極３８およびコンタクト部５５の各中央部に対応する部
分にそれぞれ開口部５６ａ、５６ｂが形成される。その
後、第７レジストパターン５７を剥離する。かくして、
逆スタガ式・チャネル保護膜型の薄膜トランジスタおよ
びコンタクトホール導通部が完成する。
た後、図１６に示すように、上面全体にプラズマＣＶＤ
法により窒化シリコン等からなるパッシベーション膜
（オーバーコート膜）５６を成膜し、その上面にフォト
レジスト層を成膜して、露光、現像することにより第７
レジストパターン５７を形成し、この第７レジストパタ
ーン５７をマスクとしてパッシベーション膜５６をエッ
チングすると、パッシベーション膜５６における画素電
極３８およびコンタクト部５５の各中央部に対応する部
分にそれぞれ開口部５６ａ、５６ｂが形成される。その
後、第７レジストパターン５７を剥離する。かくして、
逆スタガ式・チャネル保護膜型の薄膜トランジスタおよ
びコンタクトホール導通部が完成する。
【００２１】このように、この薄膜トランジスタおよび
コンタクトホール導通部の製造方法では、図１０に示す
ように、第２レジストパターン３７をマスクとして電池
反応防止層６１をエッチングして不要な部分を除去する
と共に、透明導電層３６をエッチングすることにより画
素電極３８および陽極酸化防止層３９を形成し、図１１
に示すように、これら電池反応防止層６１および陽極酸
化防止層３９をマスクとしてゲート電極３４、ゲートラ
インおよびゲート端子３５の周囲を陽極酸化するので、
図１７〜図２４に示す従来の薄膜トランジスタおよびコ
ンタクトホール導通部の製造方法では画素電極１９の形
成工程と陽極酸化膜７、７の形成工程とを別々のフォト
リソグラフィ工程で行なっていたものを同一のフォトリ
ソグラフィ工程で行なうことができ、フォトリソグラフ
ィ工程を従来よりも１回少なくすることができ、生産性
を向上させることができる。
コンタクトホール導通部の製造方法では、図１０に示す
ように、第２レジストパターン３７をマスクとして電池
反応防止層６１をエッチングして不要な部分を除去する
と共に、透明導電層３６をエッチングすることにより画
素電極３８および陽極酸化防止層３９を形成し、図１１
に示すように、これら電池反応防止層６１および陽極酸
化防止層３９をマスクとしてゲート電極３４、ゲートラ
インおよびゲート端子３５の周囲を陽極酸化するので、
図１７〜図２４に示す従来の薄膜トランジスタおよびコ
ンタクトホール導通部の製造方法では画素電極１９の形
成工程と陽極酸化膜７、７の形成工程とを別々のフォト
リソグラフィ工程で行なっていたものを同一のフォトリ
ソグラフィ工程で行なうことができ、フォトリソグラフ
ィ工程を従来よりも１回少なくすることができ、生産性
を向上させることができる。
【００２２】なお、上記第１および第２実施形態では、
陽極酸化した後に第２レジストパターン３７を剥離した
が、これに限らず、第２レジストパターン３７を剥離し
た後に陽極酸化をしてもよい。また、上記第１および第
２実施形態では、ソース・ドレイン領域４８、４８とし
てｎ+型アモルファスシリコンからなるオーミック層４
６を成膜したが、これに限らず、チャネル保護膜４５ま
たはチャネル保護膜４５の第３レジストパターン４４を
マスクとして不純物をイオン注入し、チャネル保護膜４
５の下方の半導体薄膜４２の両側に不純物イオンを含ん
だソース・ドレイン領域を形成し、この上にソース・ド
レイン電極５３、５３を形成してもよい。また、上記第
１および第２実施形態では、非セルフアライメント型の
薄膜トランジスタとしたが、これに限らず、セルフアラ
イメント型の薄膜トランジスタとしてもよい。すなわ
ち、チャネル保護膜４５のパターン形成をゲート電極３
４をマスクとした裏面露光法によって行なってもよい。
また、上記第１および第２実施形態では、ドレインメタ
ル層５１を単層としたが、これに限らず、アルミニウム
層とクロム層の多層にしてもよい。また、上記第１およ
び第２実施形態では、パッシベーション膜５６を用いた
が、これを省略してもよい。この場合、パッシベーショ
ン膜５６を成膜する工程と、パッシベーション膜５６に
おける画素電極３８およびコンタクト部５５に対応する
部分に開口部５６ａ、５６ｂを形成する工程とを省略す
ることができる。また上記第１および第２実施形態で
は、補助容量ラインを省略したが、ドレインメタル層５
１から補助容量ラインをパターン形成するようにしても
よい。この場合、補助容量ラインをソース・ドレイン電
極５３、５３およびドレインライン５４と同時に形成す
ることができる。さらに、上記第１および第２実施形態
では、この発明をチャネル保護型の薄膜トランジスタに
適用したが、これに限らず、チャネルエッチ型の薄膜ト
ランジスタに適用することができる。
陽極酸化した後に第２レジストパターン３７を剥離した
が、これに限らず、第２レジストパターン３７を剥離し
た後に陽極酸化をしてもよい。また、上記第１および第
２実施形態では、ソース・ドレイン領域４８、４８とし
てｎ+型アモルファスシリコンからなるオーミック層４
６を成膜したが、これに限らず、チャネル保護膜４５ま
たはチャネル保護膜４５の第３レジストパターン４４を
マスクとして不純物をイオン注入し、チャネル保護膜４
５の下方の半導体薄膜４２の両側に不純物イオンを含ん
だソース・ドレイン領域を形成し、この上にソース・ド
レイン電極５３、５３を形成してもよい。また、上記第
１および第２実施形態では、非セルフアライメント型の
薄膜トランジスタとしたが、これに限らず、セルフアラ
イメント型の薄膜トランジスタとしてもよい。すなわ
ち、チャネル保護膜４５のパターン形成をゲート電極３
４をマスクとした裏面露光法によって行なってもよい。
また、上記第１および第２実施形態では、ドレインメタ
ル層５１を単層としたが、これに限らず、アルミニウム
層とクロム層の多層にしてもよい。また、上記第１およ
び第２実施形態では、パッシベーション膜５６を用いた
が、これを省略してもよい。この場合、パッシベーショ
ン膜５６を成膜する工程と、パッシベーション膜５６に
おける画素電極３８およびコンタクト部５５に対応する
部分に開口部５６ａ、５６ｂを形成する工程とを省略す
ることができる。また上記第１および第２実施形態で
は、補助容量ラインを省略したが、ドレインメタル層５
１から補助容量ラインをパターン形成するようにしても
よい。この場合、補助容量ラインをソース・ドレイン電
極５３、５３およびドレインライン５４と同時に形成す
ることができる。さらに、上記第１および第２実施形態
では、この発明をチャネル保護型の薄膜トランジスタに
適用したが、これに限らず、チャネルエッチ型の薄膜ト
ランジスタに適用することができる。
【００２３】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、レジストパターンをマスクとして導電層を
エッチングすることにより画素電極および陽極酸化防止
層を形成し、この陽極酸化防止層あるいはレジストパタ
ーンをマスクとして配線パターンを陽極酸化するので、
画素電極の形成工程と陽極酸化膜の形成工程とを従来は
別々のフォトリソグラフィ工程で行なっていたものを同
一のフォトリソグラフィ工程で行なうことができ、フォ
トリソグラフィ工程を従来よりも１回少なくすることが
でき、生産性を向上させることができる。請求項２記載
の発明によれば、導電層およびレジストパターンとの間
に電池反応防止層が形成されているので、レジストパタ
ーンを現像液を用いてパターニング形成する際に配線パ
ターンと導電層との間で電池反応が発生するのを防止す
ることができる。
明によれば、レジストパターンをマスクとして導電層を
エッチングすることにより画素電極および陽極酸化防止
層を形成し、この陽極酸化防止層あるいはレジストパタ
ーンをマスクとして配線パターンを陽極酸化するので、
画素電極の形成工程と陽極酸化膜の形成工程とを従来は
別々のフォトリソグラフィ工程で行なっていたものを同
一のフォトリソグラフィ工程で行なうことができ、フォ
トリソグラフィ工程を従来よりも１回少なくすることが
でき、生産性を向上させることができる。請求項２記載
の発明によれば、導電層およびレジストパターンとの間
に電池反応防止層が形成されているので、レジストパタ
ーンを現像液を用いてパターニング形成する際に配線パ
ターンと導電層との間で電池反応が発生するのを防止す
ることができる。
【図１】この発明の第１実施形態を適用した薄膜トラン
ジスタおよびコンタクトホール導通部の製造工程におい
て、ゲート電極およびゲートラインの形成工程を示す断
面図。
ジスタおよびコンタクトホール導通部の製造工程におい
て、ゲート電極およびゲートラインの形成工程を示す断
面図。
【図２】同薄膜トランジスタおよびコンタクトホール導
通部の製造工程において、画素電極および陽極酸化防止
層の各形成工程を示す断面図。
通部の製造工程において、画素電極および陽極酸化防止
層の各形成工程を示す断面図。
【図３】同薄膜トランジスタおよびコンタクトホール導
通部の製造工程において、陽極酸化膜の形成工程を示す
断面図。
通部の製造工程において、陽極酸化膜の形成工程を示す
断面図。
【図４】同薄膜トランジスタおよびコンタクトホール導
通部の製造工程において、チャネル保護膜の形成工程を
示す断面図。
通部の製造工程において、チャネル保護膜の形成工程を
示す断面図。
【図５】同薄膜トランジスタおよびコンタクトホール導
通部の製造工程において、ソース・ドレイン領域および
チャネル領域の各形成工程を示す断面図。
通部の製造工程において、ソース・ドレイン領域および
チャネル領域の各形成工程を示す断面図。
【図６】同薄膜トランジスタおよびコンタクトホール導
通部の製造工程において、コンタクトホールの形成工程
を示す断面図。
通部の製造工程において、コンタクトホールの形成工程
を示す断面図。
【図７】同薄膜トランジスタおよびコンタクトホール導
通部の製造工程において、ソース・ドレイン電極および
ドレインラインの各形成工程を示す断面図。
通部の製造工程において、ソース・ドレイン電極および
ドレインラインの各形成工程を示す断面図。
【図８】同薄膜トランジスタおよびコンタクトホール導
通部の製造工程において、パッシベーション膜の開口部
の形成工程を示す断面図。
通部の製造工程において、パッシベーション膜の開口部
の形成工程を示す断面図。
【図９】この発明の第２実施形態を適用した薄膜トラン
ジスタおよびコンタクトホール導通部の製造工程におい
て、ゲート電極およびゲートラインの形成工程を示す断
面図。
ジスタおよびコンタクトホール導通部の製造工程におい
て、ゲート電極およびゲートラインの形成工程を示す断
面図。
【図１０】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、画素電極および陽極酸化防
止膜の各形成工程を示す断面図。
導通部の製造工程において、画素電極および陽極酸化防
止膜の各形成工程を示す断面図。
【図１１】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、陽極酸化膜の形成工程を示
す断面図。
導通部の製造工程において、陽極酸化膜の形成工程を示
す断面図。
【図１２】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、チャネル保護膜の形成工程
を示す断面図。
導通部の製造工程において、チャネル保護膜の形成工程
を示す断面図。
【図１３】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、ソース・ドレイン領域およ
びチャネル領域の各形成工程を示す断面図。
導通部の製造工程において、ソース・ドレイン領域およ
びチャネル領域の各形成工程を示す断面図。
【図１４】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、コンタクトホールの形成工
程を示す断面図。
導通部の製造工程において、コンタクトホールの形成工
程を示す断面図。
【図１５】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、ソース・ドレイン電極およ
びドレインラインの各形成工程を示す断面図。
導通部の製造工程において、ソース・ドレイン電極およ
びドレインラインの各形成工程を示す断面図。
【図１６】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、パッシベーション膜の開口
部の形成工程を示す断面図。
導通部の製造工程において、パッシベーション膜の開口
部の形成工程を示す断面図。
【図１７】従来の薄膜トランジスタおよびコンタクトホ
ール導通部の製造工程において、ゲート電極およびゲー
トラインの形成工程を示す断面図。
ール導通部の製造工程において、ゲート電極およびゲー
トラインの形成工程を示す断面図。
【図１８】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、陽極酸化膜の形成工程を示
す断面図。
導通部の製造工程において、陽極酸化膜の形成工程を示
す断面図。
【図１９】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、チャネル保護膜の形成工程
を示す断面図。
導通部の製造工程において、チャネル保護膜の形成工程
を示す断面図。
【図２０】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、ソース・ドレイン領域およ
びチャネル領域の各形成工程を示す断面図。
導通部の製造工程において、ソース・ドレイン領域およ
びチャネル領域の各形成工程を示す断面図。
【図２１】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、画素電極の形成工程を示す
断面図。
導通部の製造工程において、画素電極の形成工程を示す
断面図。
【図２２】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、コンタクトホールの形成工
程を示す断面図。
導通部の製造工程において、コンタクトホールの形成工
程を示す断面図。
【図２３】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、ソース・ドレイン電極およ
びドレインラインの各形成工程を示す断面図。
導通部の製造工程において、ソース・ドレイン電極およ
びドレインラインの各形成工程を示す断面図。
【図２４】同薄膜トランジスタおよびコンタクトホール
導通部の製造工程において、パッシベーション膜の開口
部の形成工程を示す断面図。
導通部の製造工程において、パッシベーション膜の開口
部の形成工程を示す断面図。
３１ ガラス基板 ３４ ゲート電極 ３５ ゲート端子 ３６ 透明導電層 ３７ レジストパターン ３８ 画素電極 ３９ 陽極酸化防止層
Claims (3)
- 【請求項１】 基板上に配線パターンを形成し、この配
線パターンを含む前記基板上に導電層を形成し、この導
電層上にレジストパターンを形成し、このレジストパタ
ーンをマスクとして前記導電層をエッチングすることに
より画素電極および陽極酸化防止層を形成し、前記陽極
酸化防止層あるいは前記レジストパターンをマスクとし
て前記配線パターンを陽極酸化することを特徴とする液
晶表示装置の製造方法。 - 【請求項２】 前記導電層および前記レジストパターン
との間には電池反応防止層が形成され、前記レジストパ
ターンをマスクとして前記電池反応防止層および前記導
電層をエッチングし、前記導電層からなる前記画素電極
および前記陽極酸化防止層を形成し、前記陽極酸化防止
層あるいは前記レジストパターンをマスクとして前記配
線パターンを陽極酸化することを特徴とする請求項１記
載の液晶表示装置の製造方法。 - 【請求項３】 前記配線パターンは前記画素電極に接続
される薄膜トランジスタのゲート電極および前記ゲート
電極に接続されるゲート端子であり、前記ゲート端子上
方には前記陽極酸化防止層が形成されていることを特徴
とする請求項１または２記載の液晶表示装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13419196A JP3663743B2 (ja) | 1996-05-02 | 1996-05-02 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13419196A JP3663743B2 (ja) | 1996-05-02 | 1996-05-02 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09297320A true JPH09297320A (ja) | 1997-11-18 |
| JP3663743B2 JP3663743B2 (ja) | 2005-06-22 |
Family
ID=15122570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13419196A Expired - Fee Related JP3663743B2 (ja) | 1996-05-02 | 1996-05-02 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3663743B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012513687A (ja) * | 2008-12-23 | 2012-06-14 | スリーエム イノベイティブ プロパティズ カンパニー | 陽極酸化された薄膜構造用の電気的接続 |
| JP2015216402A (ja) * | 2015-08-18 | 2015-12-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法及び半導体装置 |
| CN114672863A (zh) * | 2021-12-28 | 2022-06-28 | 杭州安费诺飞凤通信部品有限公司 | 一种铝合金表面制作镜面图案的阳极氧化工艺 |
-
1996
- 1996-05-02 JP JP13419196A patent/JP3663743B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012513687A (ja) * | 2008-12-23 | 2012-06-14 | スリーエム イノベイティブ プロパティズ カンパニー | 陽極酸化された薄膜構造用の電気的接続 |
| US8826528B2 (en) | 2008-12-23 | 2014-09-09 | 3M Innovative Properties Company | Electrical connections for anodized thin film structures |
| JP2015216402A (ja) * | 2015-08-18 | 2015-12-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法及び半導体装置 |
| CN114672863A (zh) * | 2021-12-28 | 2022-06-28 | 杭州安费诺飞凤通信部品有限公司 | 一种铝合金表面制作镜面图案的阳极氧化工艺 |
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| Publication number | Publication date |
|---|---|
| JP3663743B2 (ja) | 2005-06-22 |
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