JPH09297747A - 多目的システムｌｓｉ装置及びパーソナルコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 複数のアプリケーションソフトウエアに対応
可能な多目的システムＬＳＩ装置を実現する。 【解決手段】 多目的システムＬＳＩ装置２は、同一ポ
ード上に、ＯＳコア，コンパイラコア、ＣＰＵコア等を
それぞれ複数個備えており、しかも選択回路レジスタ９
は、実行すべきアプリケーションソフトウエア名毎に最
適な（ＯＳコア，コンパイラコア、ＣＰＵコア等）から
成るセットを与える情報を格納している。ＧＵＩ７より
入力した指令に応じて、選択回路レジスタ９は最適なセ
ットを選択し、選択されたＯＳコア，コンパイラコア、
ＣＰＵコアは当該実行アプリケーションソフトウエアを
実行する。又、マルチメディア・アプリケーションの場
合には、最適なＯＳコア，コンパイラコア、ＤＳＰコア
等は、マルチメディアコア１４ａを介して得た通信デー
タに対して演算処理を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マルチメディア
等、多様なアプリケーションの全てに対応可能な多目的
システムＬＳＩ装置及びそれを搭載したパーソナルコン
ピュータに関するものである。

【０００２】

【従来の技術】パーソナルコンピュータには、ＣＰＵ
（マイクロプロセッサ）やＲＯＭメモリやＲＡＭメモリ
等の各種ハードウェアが同一ボード上に搭載されている
が、中核たるＣＰＵの性能向上は日進月歩であるため、
その性能向上の度毎に、ボード上のピン数・ピン配置位
置の設計変更が必要となる。このようなパソコンボード
の設計変更を極力抑えるためには、周辺のメモリ等の回
路素子と共にマイクロプロセッサ自身を同一ＬＳＩチッ
プ上に搭載することが求められる。

【０００３】そのようなＬＳＩ装置を実現した従来例と
しては、例えば、「日経エレクトロニクス’９６年３月
１１日号（Ｎｏ．６５７）」の第１０８頁及び第１０９
頁に開示されたものがある。この文献には、レーザ・プ
リンタの制御用ＬＳＩとして、一つのマイクロプロセッ
サ・コア（コアは、大規模な機能マクロであり、メガセ
ルとも呼ばれる）が命令キャッシュやデータキャッシュ
やＰＬＬ回路やユーザ論理回路という周辺のコアととも
に同一チップ上に内蔵されている例が、報告されてい
る。

【０００４】

【発明が解決しようとする課題】上述した文献内の従来
技術は、確かに、微細化によるコア技術を応用すること
により、マイクロプロセッサの仕様等が変更となって
も、同一チップ内の設計変更で以て対応することが可能
である。

【０００５】しかしながら、上記従来技術は、一つのア
プリケーションにしかその利点を発揮できないという問
題点がある。このため、他の異なるアプリケーションに
対応可能とするためには、マイクロプロセッサコアの変
更を必要とし、この変更に応じてチップ内のピン配置等
の設計変更も生じる。又、アプリケーションの一つとし
て、音声や動画データ等の処理を必要とするマルチメデ
ィア・アプリケーションに対応するためには、上記従来
技術においては、以前として、ボード上にマルチメディ
ア標準機能を設けることが必要となる。

【０００６】このように、従来のＬＳＩでは、それが特
定用途専用として構成されているために、ＣＰＵコアの
ピン数（位置）の問題点を生じさせることなく、複数の
ＣＰＵの択一的利用を必要とする多アプリケーションの
一つ一つに対応可能とするためには、構成上十分ではな
いという問題点があり、そのために従来の上記ＬＳＩ装
置のみで以ては多アプリケーションの全てに対処しきれ
ないという問題点が生じている。

【０００７】この発明は、このような問題点を克服すべ
くなされたものであり、その主たる目的は、コア化技術
（微細化技術）の応用により、ビット幅（単位時間当り
の処理情報量）の増大・高速化を図りつつ、様々なアプ
リケーション・ソフトウェアの各々に対しても、一つの
チップで以て、設計変更を生じさせることなく対応する
ことが可能な多目的システムＬＳＩ装置とそれを組込ん
だパソコンとを提供することにある。又、この発明は、
最も最適に、即ち最も高速に、様々なアプリケーション
の各演算処理を実行可能とする構成を実現することを
も、第２の目的としている。

【０００８】

【課題を解決するための手段】請求項１記載の発明に係
る多目的システムＬＳＩ装置は、複数のアプリケーショ
ン・ソフトウェアのソースプログラムデータを記憶する
多アプリケーションコアと、共通ＯＳコアとを備え、更
に、資源管理を行うＯＳコアと、前記ＯＳコアの制御に
基づき前記多アプリケーションコア内の対応する前記ソ
ースプログラムデータを読み出してオブジェクトコード
データに変換するコンパイラコアと、前記オブジェクト
コードデータに基づき演算処理の制御及び実行を行う演
算・制御装置コアとを含むセットを複数個備えており、
しかも、前記共通ＯＳコアは、アプリケーション名を指
令する外部指令信号に応じて前記多アプリケーションコ
ア及び対応する前記セットの各部を制御することによ
り、前記複数のアプリケーション・ソフトウェアの各々
に対応可能としたものである。

【０００９】請求項２記載の発明に係る多目的システム
ＬＳＩ装置は、請求項１記載の多目的システムＬＳＩ装
置において、前記共通ＯＳコアによる制御の下、前記外
部指令信号を受けて、前記外部指令信号が指令する当該
アプリケーション・ソフトウェアを最も高速に処理可能
な、最適なＯＳコア、最適なコンパイラコア及び最適な
演算・制御装置コアの各々を複数個の前記セットの中か
ら選択する選択コアを更に備えたものである。

【００１０】請求項３記載の発明に係る多目的システム
ＬＳＩ装置は、請求項２記載の多目的システムＬＳＩ装
置において、前記共通ＯＳコアにより制御される速度調
整用ＡＳＩＣコントローラと、前記速度調整用ＡＳＩＣ
コントローラによる制御の下、前記最適なコンパイラコ
アが出力する前記オブジェクトコードデータの命令を記
憶する命令メモリと、前記速度調整用ＡＳＩＣコントロ
ーラによる制御の下、前記外部指令信号が指令する前記
アプリケーション名に対応した外部入力データを記憶す
るデータメモリと、前記命令メモリ及び前記データメモ
リよりも高速動作可能な高速メモリとを更に備え、前記
速度調整用ＡＳＩＣコントローラは、前記命令メモリ及
び前記データメモリよりそれぞれ前記命令及び前記外部
入力データを読み出して前記高速メモリへ格納した上
で、前記命令及び前記外部入力データを前記高速メモリ
より読み出して前記最適な演算・制御装置コアへ出力す
ると共に、前記最適な演算・制御装置コアが出力する演
算結果データを前記高速メモリへの格納処理を介して前
記データメモリへ格納することとしたものである。

【００１１】請求項４記載の発明に係るパーソナルコン
ピュータは、請求項１記載の多目的システムＬＳＩ装置
と、実行すべきアプリケーションを指令する指令信号及
び当該アプリケーションの実行に必要なデータを前記多
目的システムＬＳＩ装置へ入力する入力装置とを備え、
前記データは通信データを含むとしたものである。

【００１２】

【発明の実施の形態】この発明に係る多目的システムＬ
ＳＩ装置における技術的思想は、次の点にあると言え
る。即ち、一般にパーソナルコンピュータ（以下、パソ
コンと称する）における階層化は、図１の最左位置側に
例示するように、ＣＰＵや他のハードウェア（メモリ、
ＰＬＬ回路、ＤＳＰ等の機能デバイス）を基礎として、
ＯＳ（コンパイラを含む）、高速メモリ、ＡＳＩＣ（Ap
plication Specitic IC）コントローラ及びアプリケー
ション・ソフトウェアの順で構築されている。

【００１３】そこで、この発明では、既知の微細化技術
を用いて、このようなハードウェアやソフトウェアを含
めたパソコンの主要な階層化要素を全て同一半導体基板
ないし同一チップ上にコア（セル）化して多目的システ
ムＬＳＩ装置を構築しようとするものであり、その電気
回路構成を提案するものである。つまり、この発明に係
る多目的システムＬＳＩ装置では、様々なアプリケーシ
ョン・ソフトウェアを格納するメモリ部分をコア化した
ものと、共通ＯＳ自体をハードウェア化した共通ＯＳコ
アとを共通使用に係る部分として同一チップ上に備え、
更に、ＯＳとコンパイラ自体を各々コア化したハード
ウェア部分と、各アプリケーション・ソフトウェアに
対応した、演算処理とその制御動作を担う演算・制御装
置をコア化したハードウェア部分とを、１セットとして
複数個のセットを備え、これらのセット各部を上述の共
通ＯＳコアで以て制御することとしており、これによ
り、１チップＬＳＩ装置で以て様々なアプリケーション
・ソフトウェアの全てに対応可能としている。

【００１４】以下、図２〜図７を基に、上述した多目的
システムＬＳＩ装置の具体的構成について詳述する。

【００１５】（実施の形態１）図２は、実施の形態１に
係る多目的システムＬＳＩ装置２（１チップＬＳＩ）を
ボード上に組込んだパソコン１の概略構成を、本願発明
の説明に必要な部分のみで以て示したブロック図であ
る。同図において、パソコン１は、多目的システムＬＳ
Ｉ装置２の他に、入力装置３、出力装置４及びバスＩ／
Ｆ５を有する。入力装置３は、例えばキーボードやマウ
ス等より成り、設計者やユーザが与える入力信号（実行
すべきアプリケーション・ソフトウェア名を指令する外
部指令信号Ｖ_I1や、実行すべきアプリケーション・ソフ
トウェアの演算に必要な各種データを与えるデータ信号
Ｖ_IDより成る）を、多目的システムＬＳＩ装置２内へ入
力する。出力装置４は、例えばＣＲＴディスプレイやプ
リンタやスピーカ（音声信号を出力する場合）等より成
り、多目的システムＬＳＩ装置２が求めた演算処理結果
データ信号Ｖ_ODを出力する。又、バスＩ／Ｆ５は、コー
デックコア等の周辺Ｉ／Ｆ・ＡＳＩＣセルであり、外部
の通信ケーブルと接続されていることにより、通信デー
タを入力信号Ｖ_TDとして多目的システムＬＳＩ装置２へ
入力する。

【００１６】図３は、図２の１チップの多目的システム
ＬＳＩ装置２の内部構成を示すブロック図である。同図
において、共通ＯＳコア６は、当該共通ＯＳコア６自身
を除く、多目的システムＬＳＩ装置２内の各部の全ての
動作を制御する共通ＯＳ（オペレーティング・システ
ム）を格納し、それを動作させるハードウェアであり、
半導体基板上にコア（セル）化されている。なお、図３
では、図示の都合上、多目的システムＬＳＩ装置２内の
各部と共通ＯＳコア６との接続関係の図示化は、後述の
ＧＵＩ７及び速度調整用ＡＳＩＣコントローラ１４の場
合を除いて、省略されている。

【００１７】又、多アプリケーションコア８は、ゲーム
ソフトアプリケーション・ソフトウェアや自動レイアウ
トアプリケーション・ソフトウェアやマルチメディア・
アプリケーション・ソフトウェア等の、多様なアプリケ
ーション・ソフトウェアの各々を格納する、コア化され
たハードウェアである。

【００１８】一方、「選択コア」の一例に該当する、コ
マンド選択回路／アプリケーション選択回路レジスタ９
（以後、選択回路レジスタと省略する）は、図４に模式
的に例示するように、多アプリケーションコア８に格納
されているアプリケーション・ソフトウェア毎に、当該
アプリケーション・ソフトウェアを最も高速で処理する
ことが可能な、つまり最適なＯＳコア，最適なコンパイ
ラコア及び最適なＣＰＵコアないし最適なＤＳＰ（Digi
tal Signal Processor）コアの１セットを選択するため
の情報データを有しており、ＧＵＩ（Graphics User In
terface）７より出力される外部指令信号Ｖ_IIを受け
て、上記情報データより、実行すべき最適な、ＯＳコ
ア、コンパイラコア及びＣＰＵコア等の１セットを選択
する。

【００１９】又、多目的システムＬＳＩ装置２は、コン
パイラ自体をハードウェアセル構成としてコア化した、
複数個のコンパイラコア１０ｎを同一チップ上に備えて
おり、図３では、図面の都合上、その内の３つの第１〜
第３コンパイラコア１０ａ，１０ｂ，１０ｃを図示して
いる。各コンパイラ１０ｎ（コンパイラコアを一般的に
指すときには、参照符号１０ｎを用いるものとする）
は、後述の選択された最適なＯＳコアの制御の下、多ア
プリケーションコア８より、対応するアプリケーション
・ソフトウェアないしソースプログラムデータを読み出
して、当該ソースプログラムデータをオブジェクトコー
ドデータに変換する。

【００２０】同じく、多目的システムＬＳＩ装置２は、
複数個のＯＳコア１１ｎ（一般的にＯＳコアを指すとき
は参照符号１１ｎを用いるものとする）を同一チップ上
に有し、各ＯＳコア１１ｎは、対応するコンパイラコア
１０ｎを起動させる。この場合、一つのＯＳコア１１ｎ
は、一つのコンパイラコア１０ｎのみを制御する場合も
あれば、複数のコンパイラコア１０ｎをそれぞれ制御す
る場合もある。同様に、前述の一つのコンパイラコア１
０ｎ自体も、特定の一つのソースプログラムデータの機
械語データへの変換を行う場合もあれば、複数のソース
プログラムデータの各変換を担っている場合もある。図
３では、図示の都合上、３つのＯＳコア，即ち第１，第
２及び第３ＯＳコア１１ａ，１１ｂ，１１ｃを図示して
いる。

【００２１】図３の速度調整用ＡＳＩＣコントローラ１
４は、高速メモリ１５とそれよりも格納速度の遅い、対
応チップ命令メモリ（単に命令メモリとも称す）１２及
びデータメモリ１３との間のデータの授受をコントロー
ルするコアである。ここに、対応チップ命令メモリ１２
は、実行すべきアプリケーション・ソフトウェアのオブ
ジェクトコードデータ、即ち命令データを格納する。
又、データメモリ１３は、ＧＵＩ７より、又はマルチメ
ディア・アプリケーションの場合には図２のバスＩ／Ｆ
５より、Ａ／Ｄ・Ｄ／Ａ回路部１８を介してＡ／Ｄ変換
された、当該実行アプリケーション・ソフトウェアの演
算に必要なデータ信号Ｖ_ID，Ｖ_TDを格納し、又、後述す
る最適な演算・制御装置コアが出力する演算処理結果デ
ータ信号を格納する。

【００２２】演算・制御装置コア選択部１６は、前述の
選択回路レジスタ（コア）９が出力する指令信号に応じ
て、後述の最適な演算・制御装置コアを選択する。

【００２３】本装置２は、同じく１チップ上に複数個の
演算・制御装置コア１７ｎ（一般的に呼称するときに
は、参照符号１７ｎを用いる）を有する。同コア１７ｎ
は、それぞれ、実行すべきアプリケーション・ソフトウ
ェアのオブジェトコードデータとデータ信号Ｖ_ID，Ｖ_TD
とに基づき、所定の演算処理の制御及びその実行を行う
コアセルであり、ＣＩＳＣ系のＣＰＵコア（例えば第１
ＣＰＵコア１７ａ）、ＲＩＳＣ系のＣＰＵコア（例えば
第２ＣＰＵコア１７ｂ）や、画像データ処理専用のＤＳ
Ｐコア（例えば、ＤＳＰコア１７ｃ）、…、より成る。

【００２４】以下、図３の多目的システムＬＳＩ装置２
の処理動作の流れを、図３と共に、図４および図５に示
すフローチャートに基づき説明する。

【００２５】（ステップＳ０） 本ステップＳ０は、準
備ステップである。共通ＯＳコア６を駆動して、予め選
択回路レジスタコア９に格納すべき情報データ（図４参
照）を、ＧＵＩ７を介して格納する。又、ゲーム・ソフ
トアプリケーション・ソフトウェアや自動レイアウトア
プリケーション・ソフトウェア（レイアウトネットリス
ト＆レイアウト・アプリケーション・ソフトウェア）等
のように、そこに用いるデータが予め定まっている演算
用データ（レイアウトネットリストデータ等）Ｖ_IDもま
た、共通ＯＳコア６の制御の下、ＧＵＩ７，Ａ／Ｄ・Ｄ
／Ａ回路部１８を介して、データメモリ１３へ格納して
おく。

【００２６】（ステップＳ１） パソコンユーザー又は
レイアウト設計者は、自己が実行したいと希望するアプ
リケーション・ソフトウェア名を、外部指令信号Ｖ_IIと
して、前述の入力装置を用いて入力する。

【００２７】（ステップＳ２） 上記ユーザー等は、共
通ＯＳコア６を起動させる。

【００２８】（ステップＳ３） 共通ＯＳコア６は、Ｇ
ＵＩ（コア）７を起動して、上記入力指令信号Ｖ_IIを選
択回路レジスタ（コア）９に入力する。

【００２９】（ステップＳ４〜Ｓ６） 同レジスタ９
は、入力指令信号Ｖ_IIの入力に応じて、同信号Ｖ_IIが指
令する実行すべきアプリケーション・ソフトウェア名に
対応した、最適なコンパイラコア１０ｎ，ＯＳコア１１
ｎ，演算・制御装置コア１７ｎの１セットを選択する。
この選択に応じて、選択された最適なコンパイラコア１
０ｎは、先ず、実行すべきアプリケーション・ソフトウ
ェアのソースプログラムデータを多アプリケーションコ
ア８より読み出した上で、次に、当該プログラムデータ
を命令データとしてオブジェクトコードデータに変換
し、更に、得られたオブジェクトコードデータを速度調
整用ＡＳＩＣコントローラ１４の制御下にある対応チッ
プ命令メモリ１２へ格納する。

【００３０】（ステップＳ７） 又、共通ＯＳコア６
は、当該アプリケーション・ソフトウェアを実行するに
際して通信データが必要か否かを判断し、必要と判断し
たとき（マルチメディア・アプリケーションのとき）に
は、共通ＯＳコア６は、速度調整用コントローラ１４を
制御して、通信データＶ_TDを、通信ケーブル，図２のバ
スＩ／Ｆ５及びＡ／Ｄ・Ｄ／Ａ回路部１８を介して、デ
ータメモリ１３に入力する。

【００３１】（ステップＳ８） 速度調整用ＡＳＩＣコ
ントローラ１４は、対応する命令データ、演算用データ
をそれぞれ命令メモリ１２，データメモリ１３から読み
出して、それを高速メモリ１５へ入力・蓄積する。

【００３２】（ステップＳ９） 選択回路レジスタ９が
出力する選択指令信号を受けて、演算・制御装置コア選
択部１６は、最適な演算・制御装置コア１７ｎを選択・
起動する。

【００３３】（ステップＳ１０） 速度調整用ＡＳＩＣ
コントローラ１４は、対応する命令データ及び演算用デ
ータを高速メモリ１５より読み出して、それらを選択さ
れた最適な演算・制御装置コア１７ｎへ入力する。これ
により、同装置コア１７ｎは所定の演算処理を行い、得
られた演算処理結果データをその有するレジスタより出
力する。

【００３４】（ステップＳ１１） 速度調整用ＡＳＩＣ
コントローラ１４は、最適な演算・制御装置コア１７ｎ
が出力する演算処理結果データを一旦、高速メモリ１５
へ格納した上で、それらを高速メモリ１５からデータメ
モリ１３へ再格納する。

【００３５】（ステップＳ１２） 共通ＯＳコア６は、
データメモリ１３より演算処理結果データを読み出し
て、これらを、ＧＵＩ７を介して出力装置４へ、又は図
２のバスＩ／Ｆ５を介して外部の通信ケーブル上の装置
（図示せず）へ、出力する。

【００３６】以下、同装置２において、具体的な各アプ
リケーション・ソフトウェアを実施する場合を、図７の
模式的なブロック図を用いて説明する。同図７におい
て、マルチメディアコア１４ａは、オーディオ（MIDI(m
usical instrument disital interface)の再生など）や
通信（音声／データの同時通信など）や動画像（ＭＰＥ
Ｇ１の動画再生機能）の各データを処理するためのコア
であり、上記ＡＳＩＣコントローラ１４（図３）の一部
に含まれるものである。図７中においては、図３中に付
した符号と同一の各符号を用いている。

【００３７】ゲーム・ソフトアプリケーション・ソフ
トウェアを実行すべき場合。今、このアプリケーション
に対して、第１ＯＳコア１１ａ，第１コンパイラコア１
０ａ，第１ＣＰＵコア１７ａが、それぞれ最適なＯＳコ
ア，コンパイラコア，演算・制御装置コアとして選択さ
れたものとする。このとき、同ＬＳＩ装置２では、ＧＵ
Ｉ７→ゲームソフト・アプリケーション・ソフトウェア
指令入力→選択回路レジスタ９→最適な第１ＯＳコア１
１ａ、第１コンパイラコア１０ａの実動→最適な第１Ｃ
ＰＵコア１７ａの実動→データメモリコア１３（データ
ＲＡＭコア）→ＧＵＩ７→出力装置へと、処理は行われ
る。

【００３８】自動レイアウト・アプリケーション・ソ
フトウェアを実行する場合。回路設計者は、レイアウト
ネットリスト＆レイアウトアプリケーション・ソフトウ
ェア実行の指令を入力する。又、設計者は、各セルの接
続情報たるレイアウトネットリストデータ等も、予め入
力する。

【００３９】このとき、多目的システムＬＳＩ装置２と
いう一つのチップ内では、ＧＵＩ７→自動レイアウトネ
ットリスト＆レイアウト・アプリケーション・ソフトウ
ェアの指令入力→選択回路レジスタ９→最適な第２ＯＳ
コア１１ｂ，第２コンパイラコア１０ｂの実動→最適な
第２ＣＰＵコア１７ｂ→データＲＡＭコア１３→ＧＵＩ
７→レイアウトパターンの出力、という処理が行われ
る。

【００４０】カラオケ・アプリケーションの場合。こ
の場合には、外部のマイクより、図２のバスＩ／Ｆ５を
介して、通信データとして音声データを多目的システム
ＬＳＩ装置２へ入力する。ここでは、同装置２及びパソ
コン１（図２）内では、カラオケアプリケーション・ソ
フトウェアの指令入力→選択回路レジスタ９→最適なＯ
Ｓコア，コンパイラコアの実動→マイク→バスＩ／Ｆ５
（図２）→マルチメディアコア１４ａによる音声データ
の格納→選択レジスタ回路９の指令→最適なＣＰＵコア
ないしＤＳＰコアの実動→データＲＡＭコア１３→バス
Ｉ／Ｆ５→外部のスピーカーへの出力という、処理が行
われる。

【００４１】以上説明したように、本多目的システムＬ
ＳＩ装置２を用いれば、微細化技術を用いたパソコン各
部の徹底したコア化により、ビット幅の増大・高速化を
徹底して図りつつ、１チップのみで以て、従って、ピン
数（配置）の問題をもたらすことなく、様々なアプリケ
ーションの各々に対応することが可能となる。特に、従
来、拡張ボード上にあった、オーディオ，通信，動画を
準マルチメディアコアとして１チップＬＳＩ装置内に備
えることが可能となり、本多目的システムＬＳＩ装置２
は、マルチメディア・パソコン用ＬＳＩとして実用可能
となる利点がある。

【００４２】なお、多目的システムＬＳＩ装置２内の各
コア部の配置については、チップ上で、セルベース方式
（オペレータにより設計データを入力する方式）又はＥ
ＣＡ（エムベッデッドセルアレイ）方式という、自動レ
イアウト方式で以て容易にレイアウトすることが可能で
あり、この自動レイアウト設計を用いることで、ＯＳコ
ア，ＣＰＵコア，ＤＳＰコア等が毎年増えたり，更新さ
れたりするという事情に臨機に対応することが可能とな
る。

【００４３】

【発明の効果】請求項１及び４記載の発明は、コア化に
よってビット幅（バンド幅）の増大・高速化を実現しつ
つ、一つのＬＳＩ装置（１チップ）で以て、ゲームソフ
トアプリケーションや自動レイアウトアプリケーション
やマルチメディアアプリケーション（オーディオ、通
信、動画等）等の様々なアプリケーションソフトウエア
を実現することができるという効果を奏する。

【００４４】請求項２記載の発明は、最も最適なセット
を用いて、実行すべきアプリケーションソフトウエアを
高速で且つ効率良く実行することができるという効果を
奏する。

【００４５】請求項３記載の発明は、命令やデータの高
速格納・高速読み出し処理を同一ＬＳＩ装置内で可能と
して、選択した最適な演算・制御装置コアの性能（高速
実行性）を最大限に発揮させることができるという効果
を奏する。

【図面の簡単な説明】

【図１】 この発明の基本的な考え方を示した説明図で
ある。

【図２】 この発明の多目的システムＬＳＩ装置を搭載
したパーソナルコンピュータを示すブロック図である。

【図３】 この発明の多目的システムＬＳＩ装置の構成
の一例を示すブロック図である。

【図４】 図３に示した選択回路レジスタコアの内容を
示した説明図である。

【図５】 この発明の多目的システムＬＳＩ装置の処理
の一例を示したフローチャートである。

【図６】 この発明の多目的システムＬＳＩ装置の処理
の一例を示したフローチャートである。

【図７】 この発明の多目的システムＬＳＩ装置を用い
て各種のアプリケーションソフトウエアを行うときの処
理を模式的に示したブロック図である。

【符号の説明】

１ パーソナルコンピュータ、２ 多目的システムＬＳ
Ｉ装置、６ 共通ＯＳコア、８ 多アプリケーションコ
ア、９ 選択回路レジスタコア、１０ｎ コンパイラコ
ア、１１ｎ ＯＳコア、１２ 命令メモリ、１３ デー
タメモリ、１４速度調整用ＡＳＩＣコントローラ、１５
高速メモリ、１７ｎ 演算・制御装置コア。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のアプリケーション・ソフトウェア
   のソースプログラムデータを記憶する多アプリケーショ
   ンコアと、共通ＯＳコアとを備え、 更に、資源管理を行うＯＳコアと、前記ＯＳコアの制御
   に基づき前記多アプリケーションコア内の対応する前記
   ソースプログラムデータを読み出してオブジェクトコー
   ドデータに変換するコンパイラコアと、前記オブジェク
   トコードデータに基づき演算処理の制御及び実行を行う
   演算・制御装置コアとを含むセットを複数個備え、 しかも、前記共通ＯＳコアは、アプリケーション名を指
   令する外部指令信号に応じて前記多アプリケーションコ
   ア及び対応する前記セットの各部を制御することによ
   り、 前記複数のアプリケーション・ソフトウェアの各々に対
   応可能とした、多目的システムＬＳＩ装置。
2. 【請求項２】 請求項１記載の多目的システムＬＳＩ装
   置において、 前記共通ＯＳコアによる制御の下、前記外部指令信号を
   受けて、前記外部指令信号が指令する当該アプリケーシ
   ョン・ソフトウェアを最も高速に処理可能な、最適なＯ
   Ｓコア、最適なコンパイラコア及び最適な演算・制御装
   置コアの各々を複数個の前記セットの中から選択する選
   択コアを更に備えた、多目的システムＬＳＩ装置。
3. 【請求項３】 請求項２記載の多目的システムＬＳＩ装
   置において、 前記共通ＯＳコアにより制御される速度調整用ＡＳＩＣ
   コントローラと、 前記速度調整用ＡＳＩＣコントローラによる制御の下、
   前記最適なコンパイラコアが出力する前記オブジェクト
   コードデータの命令を記憶する命令メモリと、 前記速度調整用ＡＳＩＣコントローラによる制御の下、
   前記外部指令信号が指令する前記アプリケーション名に
   対応した外部入力データを記憶するデータメモリと、 前記命令メモリ及び前記データメモリよりも高速動作可
   能な高速メモリとを更に備え、 前記速度調整用ＡＳＩＣコントローラは、前記命令メモ
   リ及び前記データメモリよりそれぞれ前記命令及び前記
   外部入力データを読み出して前記高速メモリへ格納した
   上で、前記命令及び前記外部入力データを前記高速メモ
   リより読み出して前記最適な演算・制御装置コアへ出力
   すると共に、前記最適な演算・制御装置コアが出力する
   演算結果データを前記高速メモリへの格納処理を介して
   前記データメモリへ格納する、多目的システムＬＳＩ装
   置。
4. 【請求項４】 請求項１記載の多目的システムＬＳＩ装
   置と、 実行すべきアプリケーションを指令する指令信号及び当
   該アプリケーションの実行に必要なデータを前記多目的
   システムＬＳＩ装置へ入力する入力装置とを備え、 前記データは通信データを含む、パーソナルコンピュー
   タ。