JPH09298437A - フィルタ回路 - Google Patents
フィルタ回路Info
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- JPH09298437A JPH09298437A JP8112659A JP11265996A JPH09298437A JP H09298437 A JPH09298437 A JP H09298437A JP 8112659 A JP8112659 A JP 8112659A JP 11265996 A JP11265996 A JP 11265996A JP H09298437 A JPH09298437 A JP H09298437A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
Landscapes
- Networks Using Active Elements (AREA)
- Bipolar Integrated Circuits (AREA)
- Filters And Equalizers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、接合容量を使用しても波形の歪み
が少ないフィルタ回路および寄生容量の影響を受けない
フィルタ回路を得ることを目的としている。 【解決手段】 本発明は、一端が入力端子に接続され、
他端が出力端子に接続された抵抗と、制御電圧供給端子
と出力端子間に接続された第１の接合容量と、前記出力
端子と接地間に接続された第２の接合容量とを備えたフ
ィルタ回路および、そのフィルタ回路に、さらにｐｎｐ
トランジスタを備え、そのエミッタは抵抗を介して直流
電源に接続され、そのコレクタは接地され、そのベース
は出力端子に接続されるように構成されるフィルタ回路
を提供する。
が少ないフィルタ回路および寄生容量の影響を受けない
フィルタ回路を得ることを目的としている。 【解決手段】 本発明は、一端が入力端子に接続され、
他端が出力端子に接続された抵抗と、制御電圧供給端子
と出力端子間に接続された第１の接合容量と、前記出力
端子と接地間に接続された第２の接合容量とを備えたフ
ィルタ回路および、そのフィルタ回路に、さらにｐｎｐ
トランジスタを備え、そのエミッタは抵抗を介して直流
電源に接続され、そのコレクタは接地され、そのベース
は出力端子に接続されるように構成されるフィルタ回路
を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
するものであり、特に半導体の接合容量を用いたフィル
タ回路に関するものである。
するものであり、特に半導体の接合容量を用いたフィル
タ回路に関するものである。
【０００２】
【従来の技術】半導体集積回路において、抵抗と静電容
量から成るフィルタ回路に使用される静電容量として
は、ｐｎ接合の空乏層を利用した接合容量と、薄膜を誘
電体として利用した薄膜静電容量の２種類が挙げられ
る。このうち薄膜静電容量は、製造に際して専用のマス
クや製造工程が必要であるのに対して、接合容量は、半
導体集積回路に一般に使用されるｎｐｎトランジスタと
同じ製造工程で作ることができるので、薄膜静電容量に
比べて安価に製造できるという利点がある。一方、接合
容量は印加される電圧によってその静電容量値が変わる
という性質がある。接合容量に印加される電圧をＶｃと
したとき、静電容量値Ｃは、式（１）で表わされる。
量から成るフィルタ回路に使用される静電容量として
は、ｐｎ接合の空乏層を利用した接合容量と、薄膜を誘
電体として利用した薄膜静電容量の２種類が挙げられ
る。このうち薄膜静電容量は、製造に際して専用のマス
クや製造工程が必要であるのに対して、接合容量は、半
導体集積回路に一般に使用されるｎｐｎトランジスタと
同じ製造工程で作ることができるので、薄膜静電容量に
比べて安価に製造できるという利点がある。一方、接合
容量は印加される電圧によってその静電容量値が変わる
という性質がある。接合容量に印加される電圧をＶｃと
したとき、静電容量値Ｃは、式（１）で表わされる。
【０００３】
【数１】
【０００４】ここで、Ｋは比例定数であり、接合の直近
における不純物濃度の水準に依存する。ｎは２＜ｎ＜３
の範囲の数であり接合を形成する不純物拡散の形状によ
り決まる数である。例えば、階段状接合の場合はｎ＝２
となり、直線勾配接合の場合はｎ＝３となる。ガウス形
および相補誤差関数形のような拡散形状においては、階
段状接合と直線勾配接合の間の値を取ることになる。
（参考文献：Alan B Grebene著、中沢修治他訳「アナロ
グ集積回路」近代科学社刊）。
における不純物濃度の水準に依存する。ｎは２＜ｎ＜３
の範囲の数であり接合を形成する不純物拡散の形状によ
り決まる数である。例えば、階段状接合の場合はｎ＝２
となり、直線勾配接合の場合はｎ＝３となる。ガウス形
および相補誤差関数形のような拡散形状においては、階
段状接合と直線勾配接合の間の値を取ることになる。
（参考文献：Alan B Grebene著、中沢修治他訳「アナロ
グ集積回路」近代科学社刊）。
【０００５】図２２は、式（１）をグラフ化したもので
あり、Ｖｃが０から２の間で変化したとき、ｎ=２.１、
２.５、２.９の３通りの例についてプロットしたもので
ある。図２２において、ｎの値が異なれば静電容量の減
少勾配は異なるが、全体的には式（１）で示されるよう
に、接合容量に印加される電圧が増加すると、静電容量
値が減少する。
あり、Ｖｃが０から２の間で変化したとき、ｎ=２.１、
２.５、２.９の３通りの例についてプロットしたもので
ある。図２２において、ｎの値が異なれば静電容量の減
少勾配は異なるが、全体的には式（１）で示されるよう
に、接合容量に印加される電圧が増加すると、静電容量
値が減少する。
【０００６】ところで、静電容量と抵抗からなるフィル
タ回路として、従来より図１９に示すような回路が用い
られている。図１９は、従来の接合容量を用いたローパ
スフィルタ回路の一例を示す図である。図１９におい
て、１は入力端子、２は出力端子、３は抵抗、７は接合
容量である。図においては、ローパスフィルタは、抵抗
３と接合容量７の直列接続によって実現される。
タ回路として、従来より図１９に示すような回路が用い
られている。図１９は、従来の接合容量を用いたローパ
スフィルタ回路の一例を示す図である。図１９におい
て、１は入力端子、２は出力端子、３は抵抗、７は接合
容量である。図においては、ローパスフィルタは、抵抗
３と接合容量７の直列接続によって実現される。
【０００７】図２０は、従来の接合容量を用いたローパ
スフィルタ回路をトランジスタを用いて実現した回路を
示す図である。図２１において、ｎｐｎトランジスタ４
９はそのコレクタが直流電源に接続され、そのベースは
接地され、そのエミッタは出力端子２に接続される。こ
のトランジスタ４９においては、エミッタ電位はベース
電位よりも高くなるように設定されるので、ベースは逆
バイアスになりトランジスタには電流が流れない。この
時、ベース・エミッタ間に接合容量Ｃが形成される。図
２０において、図１９と同じ番号は同じ要素であるので
説明を省略する。
スフィルタ回路をトランジスタを用いて実現した回路を
示す図である。図２１において、ｎｐｎトランジスタ４
９はそのコレクタが直流電源に接続され、そのベースは
接地され、そのエミッタは出力端子２に接続される。こ
のトランジスタ４９においては、エミッタ電位はベース
電位よりも高くなるように設定されるので、ベースは逆
バイアスになりトランジスタには電流が流れない。この
時、ベース・エミッタ間に接合容量Ｃが形成される。図
２０において、図１９と同じ番号は同じ要素であるので
説明を省略する。
【０００８】図２１は、従来のローパスフィルタをＩＣ
基板上で実現した半導体構造を示す図である。図２１に
おいては、ｐ型基板上に抵抗３、接合容量７が形成され
る。接合容量７はＰ型基板上に形成されたｎ層上のｐ層
とその上のｎ層間に形成される。すなわち、図中のＣの
矢印で示されるダイオードのマークの部分に接合容量７
が形成される。一方、抵抗３は、Ｒの矢印で示すよう
に、接合容量７と分離された領域に、Ｐ型基板上のｎ層
上に形成されたｐ層に形成される。
基板上で実現した半導体構造を示す図である。図２１に
おいては、ｐ型基板上に抵抗３、接合容量７が形成され
る。接合容量７はＰ型基板上に形成されたｎ層上のｐ層
とその上のｎ層間に形成される。すなわち、図中のＣの
矢印で示されるダイオードのマークの部分に接合容量７
が形成される。一方、抵抗３は、Ｒの矢印で示すよう
に、接合容量７と分離された領域に、Ｐ型基板上のｎ層
上に形成されたｐ層に形成される。
【０００９】このような構造において、抵抗３の値を
Ｒ、接合容量７の静電容量値をＣ、入力信号の周波数を
ｆとしたとき、このローパスフィルタの入出力利得Ｇは
式（２）で表わされる。
Ｒ、接合容量７の静電容量値をＣ、入力信号の周波数を
ｆとしたとき、このローパスフィルタの入出力利得Ｇは
式（２）で表わされる。
【００１０】
【数２】
【００１１】ただし、πは円周率である。接合容量７は
接合容量であるから、式（２）の静電容量値Ｃは式
（１）が示すように印加電圧によって変化し、入出力利
得Ｇもそれに伴い変動する。
接合容量であるから、式（２）の静電容量値Ｃは式
（１）が示すように印加電圧によって変化し、入出力利
得Ｇもそれに伴い変動する。
【００１２】従って、図１９のローパスフィルタに交流
信号が入力された場合、信号の電位によって入出力利得
が変わることになり、その結果出力信号の波形が歪むこ
とになる。この様子を表したのが図２３である。図２３
の実線で示した波形は、図１９に示すローパスフィルタ
回路の入力端子１に正弦波を印加したとき出力端子２か
ら出力される信号をあらわしている。また点線で示した
波形は理想的なローパスフィルタの入力端子１に正弦波
を印加したとき出力端子２から出力される理想的な正弦
波出力を示している。図１９のローパスフィルタの接合
容量７の静電容量値は、上記のように印加された電圧の
値に応じて変化する。例えば、入力された信号の電圧が
下がった瞬間は静電容量値が増大し、逆に電圧が上昇し
た瞬間には静電容量値は減少する。
信号が入力された場合、信号の電位によって入出力利得
が変わることになり、その結果出力信号の波形が歪むこ
とになる。この様子を表したのが図２３である。図２３
の実線で示した波形は、図１９に示すローパスフィルタ
回路の入力端子１に正弦波を印加したとき出力端子２か
ら出力される信号をあらわしている。また点線で示した
波形は理想的なローパスフィルタの入力端子１に正弦波
を印加したとき出力端子２から出力される理想的な正弦
波出力を示している。図１９のローパスフィルタの接合
容量７の静電容量値は、上記のように印加された電圧の
値に応じて変化する。例えば、入力された信号の電圧が
下がった瞬間は静電容量値が増大し、逆に電圧が上昇し
た瞬間には静電容量値は減少する。
【００１３】このため式（２）からわかるとおり、入力
信号の電圧が低い点では、接合容量７の静電容量値が大
きくなるので、入出力利得Ｇが減り、入力信号の電圧が
高い点では接合容量７の静電容量値が小さくなるので、
入出力利得Ｇが増える。その結果、図２３に示すように
理想的な波形と比べて、出力信号は正弦波形の下側がつ
ぶれるという現象が生じる。このような現象を防ぐため
には、フィルタ回路に入力する信号の振幅を抑えるか、
入力電圧が低い場合に、接合容量７に印加される電圧が
高くなるように入力信号のＤＣレベルを上げるといった
方法が考えられる。
信号の電圧が低い点では、接合容量７の静電容量値が大
きくなるので、入出力利得Ｇが減り、入力信号の電圧が
高い点では接合容量７の静電容量値が小さくなるので、
入出力利得Ｇが増える。その結果、図２３に示すように
理想的な波形と比べて、出力信号は正弦波形の下側がつ
ぶれるという現象が生じる。このような現象を防ぐため
には、フィルタ回路に入力する信号の振幅を抑えるか、
入力電圧が低い場合に、接合容量７に印加される電圧が
高くなるように入力信号のＤＣレベルを上げるといった
方法が考えられる。
【００１４】
【発明が解決しようとする課題】しかしながら、入力信
号の振幅を抑えると、Ｓ／Ｎ比が悪化する原因となり、
また、接合容量７に印加される電圧を上げるにしても、
集積回路で使用している電源電圧との関係上限界があ
り、また、接合容量７に印加される電圧を上げるとｐｎ
接合の逆バイアスに対するリーク電流が増えるといった
弊害がある。
号の振幅を抑えると、Ｓ／Ｎ比が悪化する原因となり、
また、接合容量７に印加される電圧を上げるにしても、
集積回路で使用している電源電圧との関係上限界があ
り、また、接合容量７に印加される電圧を上げるとｐｎ
接合の逆バイアスに対するリーク電流が増えるといった
弊害がある。
【００１５】以上のように、フィルタ回路の静電容量と
して接合容量を使用すると、薄膜静電容量を使用した場
合に比べて安価に製造できる反面、出力信号の波形が歪
むという問題を避けることができなかった。
して接合容量を使用すると、薄膜静電容量を使用した場
合に比べて安価に製造できる反面、出力信号の波形が歪
むという問題を避けることができなかった。
【００１６】本発明は、上記のような問題点を解決する
ためになされたもので、接合容量を使用しても波形の歪
みが少ないフィルタ回路を得ることを目的としている。
ためになされたもので、接合容量を使用しても波形の歪
みが少ないフィルタ回路を得ることを目的としている。
【００１７】
【課題を解決するための手段】第１の発明に係るローパ
スフィルタ回路は、一端が入力端子に接続され、他端が
出力端子に接続された抵抗と、制御電圧供給端子と出力
端子間に接続された第１の接合容量と、出力端子と接地
間に接続された第２の接合容量とを備えるように構成さ
れる。
スフィルタ回路は、一端が入力端子に接続され、他端が
出力端子に接続された抵抗と、制御電圧供給端子と出力
端子間に接続された第１の接合容量と、出力端子と接地
間に接続された第２の接合容量とを備えるように構成さ
れる。
【００１８】第２の発明に係るハイパスフィルタ回路
は、一端が入力端子に接続され、他端が出力端子に接続
された第１の接合容量と、入力端が入力端子に接続され
たレベルシフト回路と、一端がレベルシフト回路の出力
端子に接続され、他端が出力端子に接続された第２の接
合容量と、出力端子と接地間に接続された抵抗と定電圧
源の直列回路とを備えるように構成される。
は、一端が入力端子に接続され、他端が出力端子に接続
された第１の接合容量と、入力端が入力端子に接続され
たレベルシフト回路と、一端がレベルシフト回路の出力
端子に接続され、他端が出力端子に接続された第２の接
合容量と、出力端子と接地間に接続された抵抗と定電圧
源の直列回路とを備えるように構成される。
【００１９】第３の発明に係るローパスフィルタ回路
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
される。
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
される。
【００２０】第４の発明に係るハイパスフィルタ回路
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
される。
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
される。
【００２１】第５の発明に係るローパスフィルタ回路
は、第１の接合容量は、ｎｐｎトランジスタによって形
成され、そのｎｐｎトランジスタのコレクタは直流電源
に接続され、エミッタは制御電圧供給端子に接続され、
ベースは出力端子に接続され、第２の接合容量は、ｎｐ
ｎトランジスタによって形成され、そのｎｐｎトランジ
スタのコレクタは直流電源に接続され、ベースは接地さ
れ、エミッタは出力端子に接続されるように構成され
る。
は、第１の接合容量は、ｎｐｎトランジスタによって形
成され、そのｎｐｎトランジスタのコレクタは直流電源
に接続され、エミッタは制御電圧供給端子に接続され、
ベースは出力端子に接続され、第２の接合容量は、ｎｐ
ｎトランジスタによって形成され、そのｎｐｎトランジ
スタのコレクタは直流電源に接続され、ベースは接地さ
れ、エミッタは出力端子に接続されるように構成され
る。
【００２２】第６の発明に係るハイパスフィルタ回路
は、第１の接合容量は、ｎｐｎトランジスタによって形
成され、そのｎｐｎトランジスタのコレクタは直流電源
に接続され、エミッタは入力端子に接続され、ベースは
出力端子に接続され、第２の接合容量は、ｎｐｎトラン
ジスタによって形成され、そのｎｐｎトランジスタのコ
レクタは直流電源に接続され、ベースはレベルシフト回
路に接続され、エミッタは出力端子に接続されるように
構成される。
は、第１の接合容量は、ｎｐｎトランジスタによって形
成され、そのｎｐｎトランジスタのコレクタは直流電源
に接続され、エミッタは入力端子に接続され、ベースは
出力端子に接続され、第２の接合容量は、ｎｐｎトラン
ジスタによって形成され、そのｎｐｎトランジスタのコ
レクタは直流電源に接続され、ベースはレベルシフト回
路に接続され、エミッタは出力端子に接続されるように
構成される。
【００２３】第７の発明に係るローパスフィルタ回路
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
される。
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
される。
【００２４】第８の発明に係るハイパスフィルタ回路
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
される。
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
される。
【００２５】第９の発明に係るハイパスフィルタ回路に
おいて、レベルシフト回路は、その入力端子がｎｐｎト
ランジスタのベースに接続され、そのトランジスタのコ
レクタは直流電源に接続され、そのエミッタは１以上の
直列接続ダイオードのアノード入力に接続され、直列接
続ダイオードのカソード出力は定電流源を介して接地さ
れると共に、そのレベルシフト回路の出力端子に接続さ
れるように構成される。
おいて、レベルシフト回路は、その入力端子がｎｐｎト
ランジスタのベースに接続され、そのトランジスタのコ
レクタは直流電源に接続され、そのエミッタは１以上の
直列接続ダイオードのアノード入力に接続され、直列接
続ダイオードのカソード出力は定電流源を介して接地さ
れると共に、そのレベルシフト回路の出力端子に接続さ
れるように構成される。
【００２６】
【発明の実施の形態】 実施の形態１．図１は本発明の実施の形態１のローパス
フィルタ回路を示す図である。図１において、１は入力
端子、２は出力端子、３は抵抗、４、５は半導体の接合
容量、６は制御電圧供給源である。本発明の実施の形態
１は、従来の静電容量Ｃの１／２の静電容量値を有する
２つの静電容量を抵抗３の出力側に接続したものであ
る。このような接続にすることによって、入力電圧の変
化に依存しなローパスフィルタを実現できる。従来例と
の比較を容易にするために、接合容量４、５の半導体基
板上の面積は、共に図１９における接合容量７の半導体
基板上の面積の２分の１とする。言い換えると、図１の
接合容量４、５と、図１９の接合容量７に印加される電
圧が同じであるとすると、接合容量４、５の静電容量値
はそれぞれ接合容量７の静電容量値の２分の１である。
フィルタ回路を示す図である。図１において、１は入力
端子、２は出力端子、３は抵抗、４、５は半導体の接合
容量、６は制御電圧供給源である。本発明の実施の形態
１は、従来の静電容量Ｃの１／２の静電容量値を有する
２つの静電容量を抵抗３の出力側に接続したものであ
る。このような接続にすることによって、入力電圧の変
化に依存しなローパスフィルタを実現できる。従来例と
の比較を容易にするために、接合容量４、５の半導体基
板上の面積は、共に図１９における接合容量７の半導体
基板上の面積の２分の１とする。言い換えると、図１の
接合容量４、５と、図１９の接合容量７に印加される電
圧が同じであるとすると、接合容量４、５の静電容量値
はそれぞれ接合容量７の静電容量値の２分の１である。
【００２７】図２は、本発明の実施の形態１のローパス
フィルタ回路をトランジスタを用いて実現した回路を示
す図である。図２において、第２のｎｐｎトランジスタ
４２はそのコレクタが直流電源ＶCCに接続され、そのベ
ースは接地され、そのエミッタは出力端子２に接続され
る。第１のｎｐｎトランジスタ４１はそのエミッタが制
御電圧供給源６に接続され、コレクタが直流電源ＶCCに
接続され、そのベースは出力端子２に接続される。この
トランジスタ４１，４２においては、エミッタ電位はベ
ース電位よりも高くなるように設定されるので、ベース
は逆バイアスになりトランジスタには電流が流れない。
この時、ベース・エミッタ間に接合容量Ｃ１,Ｃ２がそ
れぞれ形成される。図２において、図１と同じ番号は同
じ要素であるので説明を省略する。
フィルタ回路をトランジスタを用いて実現した回路を示
す図である。図２において、第２のｎｐｎトランジスタ
４２はそのコレクタが直流電源ＶCCに接続され、そのベ
ースは接地され、そのエミッタは出力端子２に接続され
る。第１のｎｐｎトランジスタ４１はそのエミッタが制
御電圧供給源６に接続され、コレクタが直流電源ＶCCに
接続され、そのベースは出力端子２に接続される。この
トランジスタ４１，４２においては、エミッタ電位はベ
ース電位よりも高くなるように設定されるので、ベース
は逆バイアスになりトランジスタには電流が流れない。
この時、ベース・エミッタ間に接合容量Ｃ１,Ｃ２がそ
れぞれ形成される。図２において、図１と同じ番号は同
じ要素であるので説明を省略する。
【００２８】図３は、本発明の実施の形態１のローパス
フィルタをＩＣ基板上で実現した半導体構造を示す図で
ある。静電容量４はＰ型基板上に形成されたｎ層上のｐ
層とその上のｎ層間に形成される。すなわち、図中のＣ
２で示されたダイオード印の部分に静電容量４が形成さ
れる。また、静電容量５はＰ型基板上の他の領域に形成
されたｎ層上のｐ層とその上のｎ層間に形成される。す
なわち、図中のＣ１で示されたダイオード印の部分に静
電容量５が形成される。一方、抵抗３は、静電容量４、
５と分離された領域のＰ型基板上のｎ層上に形成された
ｐ層に形成される。
フィルタをＩＣ基板上で実現した半導体構造を示す図で
ある。静電容量４はＰ型基板上に形成されたｎ層上のｐ
層とその上のｎ層間に形成される。すなわち、図中のＣ
２で示されたダイオード印の部分に静電容量４が形成さ
れる。また、静電容量５はＰ型基板上の他の領域に形成
されたｎ層上のｐ層とその上のｎ層間に形成される。す
なわち、図中のＣ１で示されたダイオード印の部分に静
電容量５が形成される。一方、抵抗３は、静電容量４、
５と分離された領域のＰ型基板上のｎ層上に形成された
ｐ層に形成される。
【００２９】なお、Ｐ型基板上に形成されたＣ２部分の
ｎ層上とその上のｐ層間に寄生容量ＣS2形成される。Ｐ
型基板上に形成されたＣ１部分のｎ層とその上のｐ層間
に寄生容量ＣS1が形成される。これらの寄生容量ＣS2お
よびＣS1は、実施の形態３で詳述するので、ここではこ
れ以上述べない。
ｎ層上とその上のｐ層間に寄生容量ＣS2形成される。Ｐ
型基板上に形成されたＣ１部分のｎ層とその上のｐ層間
に寄生容量ＣS1が形成される。これらの寄生容量ＣS2お
よびＣS1は、実施の形態３で詳述するので、ここではこ
れ以上述べない。
【００３０】次に実施の形態１のローパスフィルタの動
作について説明する。図１の回路は、１を入力端子、２
を出力端子として動作するローパスフィルタである。フ
ィルタの構成要素である静電容量は、接合容量４と５が
並列接続された合成静電容量であり、その値は接合容量
４と５の値の和として求められる。制御電圧供給源６の
電圧値をＶａ、接合容量４に印加される電圧をＶｃとし
たとき、この回路における合成静電容量の値、すなわち
接合容量４と５の値の和は式（３）で表わされる。
作について説明する。図１の回路は、１を入力端子、２
を出力端子として動作するローパスフィルタである。フ
ィルタの構成要素である静電容量は、接合容量４と５が
並列接続された合成静電容量であり、その値は接合容量
４と５の値の和として求められる。制御電圧供給源６の
電圧値をＶａ、接合容量４に印加される電圧をＶｃとし
たとき、この回路における合成静電容量の値、すなわち
接合容量４と５の値の和は式（３）で表わされる。
【００３１】
【数３】
【００３２】ここで、Ｋ１、Ｋ２は比例定数、ｎは２＜
ｎ＜３の範囲の数である。
ｎ＜３の範囲の数である。
【００３３】図４は、例えば、式（３）において、Ｋ
１、Ｋ２＝Ｋとおいた場合のシミュレーション・グラフ
である。簡単化のため、例えば、印加電圧Ｖａ＝２[Ｖ]
とし、Ｖｃが０[Ｖ]から２[Ｖ]の間で変化したとき、ｎ
=２.１、２.５、２.９の３通りの例についてプロットし
ている。図４のグラフから、接合容量４に印加される電
圧Ｖｃの値が１[Ｖ]に近いところでは、合成静電容量値
Ｃの変動はきわめて小さいことがわかる。これは、図１
において、静電容量４に印加される電圧が大きくなった
ときには静電容量５に印加される電圧が小さくなり、逆
に静電容量４に印加される電圧が小さくなったときには
静電容量５に印加される電圧が大きくなるため、静電容
量４と５の和としては、互いの静電容量値の変動を打ち
消すように働くためである。
１、Ｋ２＝Ｋとおいた場合のシミュレーション・グラフ
である。簡単化のため、例えば、印加電圧Ｖａ＝２[Ｖ]
とし、Ｖｃが０[Ｖ]から２[Ｖ]の間で変化したとき、ｎ
=２.１、２.５、２.９の３通りの例についてプロットし
ている。図４のグラフから、接合容量４に印加される電
圧Ｖｃの値が１[Ｖ]に近いところでは、合成静電容量値
Ｃの変動はきわめて小さいことがわかる。これは、図１
において、静電容量４に印加される電圧が大きくなった
ときには静電容量５に印加される電圧が小さくなり、逆
に静電容量４に印加される電圧が小さくなったときには
静電容量５に印加される電圧が大きくなるため、静電容
量４と５の和としては、互いの静電容量値の変動を打ち
消すように働くためである。
【００３４】図５は従来例との比較をし易くするため
に、図４と図２２のグラフからｎ=２.５、Ｋ１＝Ｋ２＝
Ｋの場合の曲線を取り出して同じグラフ中に並べたもの
である。図５において、接合容量４に印加される電圧Ｖ
ｃの値が１に近いところでは、本発明のフィルタ回路に
おける静電容量値Ｃの変動は、従来例と比べ小さいこと
がわかる。図１のフィルタ回路における入出力利得Ｇ
は、従来例と同様に式（２）であらわされるので、本発
明のフィルタ回路における静電容量値Ｃの変動が少なく
なり、したがって、波形の歪みも小さくなる。
に、図４と図２２のグラフからｎ=２.５、Ｋ１＝Ｋ２＝
Ｋの場合の曲線を取り出して同じグラフ中に並べたもの
である。図５において、接合容量４に印加される電圧Ｖ
ｃの値が１に近いところでは、本発明のフィルタ回路に
おける静電容量値Ｃの変動は、従来例と比べ小さいこと
がわかる。図１のフィルタ回路における入出力利得Ｇ
は、従来例と同様に式（２）であらわされるので、本発
明のフィルタ回路における静電容量値Ｃの変動が少なく
なり、したがって、波形の歪みも小さくなる。
【００３５】一方、本発明において、Ｖｃの値が０また
は２に近づくにつれ、静電容量値Ｃの変動は大きくな
る。しかし、図１のフィルタ回路に入力する信号は、接
地電位０[Ｖ]と制御電圧供給源６の電圧の範囲を越える
と正常に動作しなくなるため、信号の電位は接地電位や
制御電圧供給源６の電圧に近づき過ぎないように動作マ
ージンをとるのが普通である。従って、実際には静電容
量値の変動が少ない領域でフィルタ回路を使用すること
になる。
は２に近づくにつれ、静電容量値Ｃの変動は大きくな
る。しかし、図１のフィルタ回路に入力する信号は、接
地電位０[Ｖ]と制御電圧供給源６の電圧の範囲を越える
と正常に動作しなくなるため、信号の電位は接地電位や
制御電圧供給源６の電圧に近づき過ぎないように動作マ
ージンをとるのが普通である。従って、実際には静電容
量値の変動が少ない領域でフィルタ回路を使用すること
になる。
【００３６】実施の形態２．図６は、本発明をハイパス
フィルタに応用した場合の一実施の形態である。図６に
おいて、１は入力端子、２は出力端子、８、９は接合容
量、１０は抵抗、１１は定電圧源、１２はレベルシフト
回路である。レベルシフト回路１２は、入力された信号
の振幅を変化させることなく、入力端子１から信号の中
心レベルを一定の電圧だけ下げる働きをする回路であ
る。そのレベルの下げ幅は、端子１から入力される信号
の振幅よりも十分に大きく取る必要がある。また、定電
圧源１１の値は、端子１から入力された信号の中心電位
から、レベルシフト回路１２のレベルシフト量の２分の
１だけ下がった電位に設定される。
フィルタに応用した場合の一実施の形態である。図６に
おいて、１は入力端子、２は出力端子、８、９は接合容
量、１０は抵抗、１１は定電圧源、１２はレベルシフト
回路である。レベルシフト回路１２は、入力された信号
の振幅を変化させることなく、入力端子１から信号の中
心レベルを一定の電圧だけ下げる働きをする回路であ
る。そのレベルの下げ幅は、端子１から入力される信号
の振幅よりも十分に大きく取る必要がある。また、定電
圧源１１の値は、端子１から入力された信号の中心電位
から、レベルシフト回路１２のレベルシフト量の２分の
１だけ下がった電位に設定される。
【００３７】図７は、本発明の実施の形態２のハイパス
フィルタ回路をトランジスタを用いて実現した回路を示
す図である。図７において、第１のｎｐｎトランジスタ
４３はそのコレクタが直流電源ＶCCに接続され、そのエ
ミッタは入力端子１に接続され、そのベースは出力端子
２に接続される。第２のｎｐｎトランジスタ４４はその
コレクタが直流電源ＶCCに接続され、そのベースはレベ
ルシフト回路に接続され、そのエミッタは出力端子２に
接続される。このトランジスタ４３，４４においては、
エミッタ電位はベース電位よりも高くなるように設定さ
れるので、ベースは逆バイアスになりトランジスタには
電流が流れない。この時、ベース・エミッタ間に接合容
量Ｃ１,Ｃ２がそれぞれ形成される。図７において、図
６と同じ番号は同じ要素であるので説明を省略する。
フィルタ回路をトランジスタを用いて実現した回路を示
す図である。図７において、第１のｎｐｎトランジスタ
４３はそのコレクタが直流電源ＶCCに接続され、そのエ
ミッタは入力端子１に接続され、そのベースは出力端子
２に接続される。第２のｎｐｎトランジスタ４４はその
コレクタが直流電源ＶCCに接続され、そのベースはレベ
ルシフト回路に接続され、そのエミッタは出力端子２に
接続される。このトランジスタ４３，４４においては、
エミッタ電位はベース電位よりも高くなるように設定さ
れるので、ベースは逆バイアスになりトランジスタには
電流が流れない。この時、ベース・エミッタ間に接合容
量Ｃ１,Ｃ２がそれぞれ形成される。図７において、図
６と同じ番号は同じ要素であるので説明を省略する。
【００３８】図８は、本発明の実施の形態２のハイパス
フィルタをＩＣ基板上で実現した半導体構造を示す図で
ある。静電容量８はＰ型基板上に形成されたｎ層上のｐ
層とその上のｎ層間に形成される。すなわち、図中のＣ
１で示されたダイオード印の部分に静電容量８が形成さ
れる。また、静電容量９はＰ型基板上の他の領域に形成
されたｎ層上のｐ層とその上のｎ層間に形成される。す
なわち、図中のＣ２で示されたダイオードのマークの部
分に静電容量９が形成される。一方、抵抗１０は、静電
容量８、９と分離された領域に、Ｐ型基板上のｎ層上に
形成されたｐ層に形成される。レベルシフト回路１２、
定電圧源１１は図８においては、外部回路のように画か
れているが、同じｐ型基板上に形成することもできる。
ここでは、図面が複雑になるので、とりあえず外部回路
として説明をする。
フィルタをＩＣ基板上で実現した半導体構造を示す図で
ある。静電容量８はＰ型基板上に形成されたｎ層上のｐ
層とその上のｎ層間に形成される。すなわち、図中のＣ
１で示されたダイオード印の部分に静電容量８が形成さ
れる。また、静電容量９はＰ型基板上の他の領域に形成
されたｎ層上のｐ層とその上のｎ層間に形成される。す
なわち、図中のＣ２で示されたダイオードのマークの部
分に静電容量９が形成される。一方、抵抗１０は、静電
容量８、９と分離された領域に、Ｐ型基板上のｎ層上に
形成されたｐ層に形成される。レベルシフト回路１２、
定電圧源１１は図８においては、外部回路のように画か
れているが、同じｐ型基板上に形成することもできる。
ここでは、図面が複雑になるので、とりあえず外部回路
として説明をする。
【００３９】なお、Ｐ型基板上に形成されたＣ２部分の
ｎ層上とその上のｐ層間に寄生容量ＣS2が形成される。
Ｐ型基板上に形成されたＣ１部分のｎ層とその上のｐ層
間に寄生容量ＣS1が形成される。この寄生容量ＣS2およ
びＣS1は、実施の形態４で詳述するので、ここではこれ
以上述べない。
ｎ層上とその上のｐ層間に寄生容量ＣS2が形成される。
Ｐ型基板上に形成されたＣ１部分のｎ層とその上のｐ層
間に寄生容量ＣS1が形成される。この寄生容量ＣS2およ
びＣS1は、実施の形態４で詳述するので、ここではこれ
以上述べない。
【００４０】図９は、図６中の、レベルシフト回路１２
の従来回路を示す図である。レベルシフト回路１２は種
々の回路によって実現できるが、ここではその一例を示
す。図９において、２４はｎｐｎトランジスタ、２５は
複数のダイオード、２６は定電流源、２１は入力端子、
２２は出力端子、２３は電源である。入力端子２１に入
力した信号は、その中心電位が、トランジスタ２４のベ
ース・エミッタ電圧＋複数のダイオードの電圧降下分シ
フトされて、出力端子２２に出力される。このとき、入
力信号の中心電位のみがシフトされ、その信号振幅は同
じ値に維持されたまま、出力端子２２に出力される。
の従来回路を示す図である。レベルシフト回路１２は種
々の回路によって実現できるが、ここではその一例を示
す。図９において、２４はｎｐｎトランジスタ、２５は
複数のダイオード、２６は定電流源、２１は入力端子、
２２は出力端子、２３は電源である。入力端子２１に入
力した信号は、その中心電位が、トランジスタ２４のベ
ース・エミッタ電圧＋複数のダイオードの電圧降下分シ
フトされて、出力端子２２に出力される。このとき、入
力信号の中心電位のみがシフトされ、その信号振幅は同
じ値に維持されたまま、出力端子２２に出力される。
【００４１】図１０は、図６において、ハイパスフィル
タ回路の入力端子１から正弦波が入力された場合の、Ｘ
点の入力信号、レベルシフト回路１２を通過後のＺ点の
信号、定電圧源１１のＹ点の電位およびＴ点（出力点）
の電位の関係を示したものである。Ｔ点の最小振幅点が
Ｙ点である。例えば、図１０のように、Ｘ点と、Ｚ点お
よびＹ点のレベル関係を図１０のように設定すると、レ
ベルシフト回路１２を通過後のＺ点の信号レベルはその
中心値が、Ｘ点の電圧からＺ点の電圧にレベルシフトさ
れ低下する。このＺ点の中心電位はＹ点の電位よりも低
く、Ｚ点を流れる信号の最大振幅の電位がＹ点およびＴ
点の電位以下になるように設定される。レベルシフト回
路１２は直流的にはハイインピーダンスであるが交流的
にはローインピーダンスであるので、Ｘ点とＺ点の直流
的な電位は異なるが、交流的に見ればＸ点とＺ点は短絡
した状態にある。
タ回路の入力端子１から正弦波が入力された場合の、Ｘ
点の入力信号、レベルシフト回路１２を通過後のＺ点の
信号、定電圧源１１のＹ点の電位およびＴ点（出力点）
の電位の関係を示したものである。Ｔ点の最小振幅点が
Ｙ点である。例えば、図１０のように、Ｘ点と、Ｚ点お
よびＹ点のレベル関係を図１０のように設定すると、レ
ベルシフト回路１２を通過後のＺ点の信号レベルはその
中心値が、Ｘ点の電圧からＺ点の電圧にレベルシフトさ
れ低下する。このＺ点の中心電位はＹ点の電位よりも低
く、Ｚ点を流れる信号の最大振幅の電位がＹ点およびＴ
点の電位以下になるように設定される。レベルシフト回
路１２は直流的にはハイインピーダンスであるが交流的
にはローインピーダンスであるので、Ｘ点とＺ点の直流
的な電位は異なるが、交流的に見ればＸ点とＺ点は短絡
した状態にある。
【００４２】したがって、接合容量８、９にはそれぞれ
逆バイアスがかかると共に、静電容量８に印加される電
圧が大きくなったときには静電容量９に印加される電圧
が小さくなり、逆に静電容量８に印加される電圧が小さ
くなったときには静電容量９に印加される電圧が大きく
なるという関係も維持される。従って、接合容量８と９
の和の静電容量は各静電容量値の変動を打ち消すように
働く。このハイパスフィルタの構成要素である静電容量
は、接合容量８と９の静電容量の和である。この回路の
入出力利得Ｇは、接合容量８と９の和をＣ、抵抗１０の
値をＲ、入力信号の周波数をｆとしたとき、式（４）で
表わされる。
逆バイアスがかかると共に、静電容量８に印加される電
圧が大きくなったときには静電容量９に印加される電圧
が小さくなり、逆に静電容量８に印加される電圧が小さ
くなったときには静電容量９に印加される電圧が大きく
なるという関係も維持される。従って、接合容量８と９
の和の静電容量は各静電容量値の変動を打ち消すように
働く。このハイパスフィルタの構成要素である静電容量
は、接合容量８と９の静電容量の和である。この回路の
入出力利得Ｇは、接合容量８と９の和をＣ、抵抗１０の
値をＲ、入力信号の周波数をｆとしたとき、式（４）で
表わされる。
【００４３】
【数４】
【００４４】本発明においては、静電容量値Ｃの値の変
動を抑えることができるので、式（４）から、入出力利
得の変動も抑えることができる。その結果、このフィル
タ回路を通過した信号の波形歪みを抑えることができ
る。
動を抑えることができるので、式（４）から、入出力利
得の変動も抑えることができる。その結果、このフィル
タ回路を通過した信号の波形歪みを抑えることができ
る。
【００４５】実施の形態３．実施の形態３の説明をする
前に、図１１について説明する。図１１は、図１の回路
に、ＩＣ構造のコレクタ・ベース領域間の接合容量によ
って生じる寄生静電容量を書き加えた図である。図１１
において、１３は接合容量４に付随するコレクタ・ベー
ス領域間寄生容量ＣS2、１４は接合容量５に付随するコ
レクタ・ベース領域間寄生容量ＣS1、１５、１６は電源
電圧Ｖccであり、例えば、５[Ｖ]等の電圧が用いられ
る。
前に、図１１について説明する。図１１は、図１の回路
に、ＩＣ構造のコレクタ・ベース領域間の接合容量によ
って生じる寄生静電容量を書き加えた図である。図１１
において、１３は接合容量４に付随するコレクタ・ベー
ス領域間寄生容量ＣS2、１４は接合容量５に付随するコ
レクタ・ベース領域間寄生容量ＣS1、１５、１６は電源
電圧Ｖccであり、例えば、５[Ｖ]等の電圧が用いられ
る。
【００４６】実施の形態１で簡単に触れたように、Ｐ型
基板上に形成されたＣ２部分のｎ層上とその上のｐ層間
に寄生容量ＣS2が形成され、Ｐ型基板上に形成されたＣ
１部分のｎ層とその上のｐ層間に寄生容量ＣS1が形成さ
れる。図１１において、寄生容量ＣS1のアノードは出力
端子２に接続され、そのカソードは電源１５に接続され
る。寄生容量ＣS2のアノードは接地され、そのカソード
は電源１６に接続される。したがって、このフィルタ回
路の静電容量値ＣをＣ1とＣ2の和として設計しても、実
際にはＣS1も静電容量として加わるので、フィルタ回路
の特性が所望の特性からずれてしまう。一方、寄生容量
ＣS2のアノード（ベース領域であるｐ型拡散側）は接地
されているために、Ｎ点の電位変動があっても寄生容量
（コレクタ・ベース領域間）ＣS2はフィルタ回路の特性
に影響を与えない。
基板上に形成されたＣ２部分のｎ層上とその上のｐ層間
に寄生容量ＣS2が形成され、Ｐ型基板上に形成されたＣ
１部分のｎ層とその上のｐ層間に寄生容量ＣS1が形成さ
れる。図１１において、寄生容量ＣS1のアノードは出力
端子２に接続され、そのカソードは電源１５に接続され
る。寄生容量ＣS2のアノードは接地され、そのカソード
は電源１６に接続される。したがって、このフィルタ回
路の静電容量値ＣをＣ1とＣ2の和として設計しても、実
際にはＣS1も静電容量として加わるので、フィルタ回路
の特性が所望の特性からずれてしまう。一方、寄生容量
ＣS2のアノード（ベース領域であるｐ型拡散側）は接地
されているために、Ｎ点の電位変動があっても寄生容量
（コレクタ・ベース領域間）ＣS2はフィルタ回路の特性
に影響を与えない。
【００４７】図１２に示す回路は、本発明の実施の形態
３における寄生容量除去回路を有するローパスフィルタ
を示す図である。図１３は、本発明の実施の形態３のロ
ーパスフィルタ回路をトランジスタを用いて実現した回
路を示す図である。図１４は、本発明の実施の形態３の
ローパスフィルタをＩＣ基板上で実現した半導体構造を
示す図である。
３における寄生容量除去回路を有するローパスフィルタ
を示す図である。図１３は、本発明の実施の形態３のロ
ーパスフィルタ回路をトランジスタを用いて実現した回
路を示す図である。図１４は、本発明の実施の形態３の
ローパスフィルタをＩＣ基板上で実現した半導体構造を
示す図である。
【００４８】図１２において、１７はｐｎｐトランジス
タ、１８は抵抗である。３０はトランジスタ１７と抵抗
１８により構成されたエミッタホロワである。エミッタ
ホロワ３０中のトランジスタ１７のエミッタは抵抗１８
を介して電源１５に接続され、エミッタホロワ３０の入
力であるトランジスタ１７のベースは端子２に接続さ
れ、エミッタホロワのコレクタは接地される。
タ、１８は抵抗である。３０はトランジスタ１７と抵抗
１８により構成されたエミッタホロワである。エミッタ
ホロワ３０中のトランジスタ１７のエミッタは抵抗１８
を介して電源１５に接続され、エミッタホロワ３０の入
力であるトランジスタ１７のベースは端子２に接続さ
れ、エミッタホロワのコレクタは接地される。
【００４９】このように構成において、寄生容量１４の
一端はエミッタホロワの入力に、その他端はエミッタホ
ロワの出力（トランジスタ１７のベース）に接続され
る。このため、寄生容量（ＣS1）１４の両端にかかる電
圧はｐｎｐトランジスタ１７のベース・エミッタ間電圧
ＶBEであり、この値は常に一定に保たれる。従って、寄
生容量１４には充放電がおこなわれず、そのために、ロ
ーパスフィルタ回路の周波数特性に影響を及ぼさない。
一端はエミッタホロワの入力に、その他端はエミッタホ
ロワの出力（トランジスタ１７のベース）に接続され
る。このため、寄生容量（ＣS1）１４の両端にかかる電
圧はｐｎｐトランジスタ１７のベース・エミッタ間電圧
ＶBEであり、この値は常に一定に保たれる。従って、寄
生容量１４には充放電がおこなわれず、そのために、ロ
ーパスフィルタ回路の周波数特性に影響を及ぼさない。
【００５０】図１３は、本発明の実施の形態３のローパ
スフィルタ回路をトランジスタを用いて実現した回路を
示す図である。図１３において、第１のｎｐｎトランジ
スタ４５はそのエミッタが制御電圧供給源６に接続さ
れ、コレクタがｐｎｐトランジスタ１７のエミッタに接
続され、そのベースは出力端子２に接続される。一方、
第２のｎｐｎトランジスタ４６はそのコレクタが直流電
源ＶCCに接続され、そのベースは接地され、そのエミッ
タは出力端子２に接続される。このトランジスタ４５，
４６においては、エミッタ電位はベース電位よりも高く
なるように設定されるので、ベースは逆バイアスになり
トランジスタには電流が流れない。この時、ベース・エ
ミッタ間に接合容量Ｃ１,Ｃ２がそれぞれ形成される。
図１３において、図１２と同じ番号は同じ要素であるの
で説明を省略する。
スフィルタ回路をトランジスタを用いて実現した回路を
示す図である。図１３において、第１のｎｐｎトランジ
スタ４５はそのエミッタが制御電圧供給源６に接続さ
れ、コレクタがｐｎｐトランジスタ１７のエミッタに接
続され、そのベースは出力端子２に接続される。一方、
第２のｎｐｎトランジスタ４６はそのコレクタが直流電
源ＶCCに接続され、そのベースは接地され、そのエミッ
タは出力端子２に接続される。このトランジスタ４５，
４６においては、エミッタ電位はベース電位よりも高く
なるように設定されるので、ベースは逆バイアスになり
トランジスタには電流が流れない。この時、ベース・エ
ミッタ間に接合容量Ｃ１,Ｃ２がそれぞれ形成される。
図１３において、図１２と同じ番号は同じ要素であるの
で説明を省略する。
【００５１】図１４は、本発明の実施の形態３のローパ
スフィルタをＩＣ基板上で実現した半導体構造を示す図
である。静電容量４はＰ型基板上に形成されたｎ層上の
ｐ層とその上のｎ層間に形成される。すなわち、図中の
Ｃ２で示されたダイオード印の部分に静電容量（Ｃ２）
４が形成される。また、静電容量（Ｃ１）５はＰ型基板
上の他の領域に形成されたｎ層上のｐ層とその上のｎ層
間に形成される。すなわち、図中のＣ１で示されたダイ
オード印の部分に静電容量５が形成される。一方、抵抗
３は、静電容量４、５と分離された領域のＰ型基板上の
ｎ層上に形成されたｐ層に形成される。一方、ｐｎｐト
ランジスタ１７は接合容量Ｃ１，Ｃ２から分離された領
域に形成される。すなわち、ｐｎｐトランジスタはｐ型
基板上に形成された分離層とｎエピタキシャル層および
その上に形成されたｐ層間に作られる。このｐｎｐトラ
ンジスタのコレクタは接地され、エミッタは別の領域に
形成された抵抗を介して電源ＶCCに接続され、ベースは
出力端子２に接続される。
スフィルタをＩＣ基板上で実現した半導体構造を示す図
である。静電容量４はＰ型基板上に形成されたｎ層上の
ｐ層とその上のｎ層間に形成される。すなわち、図中の
Ｃ２で示されたダイオード印の部分に静電容量（Ｃ２）
４が形成される。また、静電容量（Ｃ１）５はＰ型基板
上の他の領域に形成されたｎ層上のｐ層とその上のｎ層
間に形成される。すなわち、図中のＣ１で示されたダイ
オード印の部分に静電容量５が形成される。一方、抵抗
３は、静電容量４、５と分離された領域のＰ型基板上の
ｎ層上に形成されたｐ層に形成される。一方、ｐｎｐト
ランジスタ１７は接合容量Ｃ１，Ｃ２から分離された領
域に形成される。すなわち、ｐｎｐトランジスタはｐ型
基板上に形成された分離層とｎエピタキシャル層および
その上に形成されたｐ層間に作られる。このｐｎｐトラ
ンジスタのコレクタは接地され、エミッタは別の領域に
形成された抵抗を介して電源ＶCCに接続され、ベースは
出力端子２に接続される。
【００５２】上述のように、寄生容量ＣS2はＰ型基板上
に形成されたＣ２部分のｎ層上とその上のｐ層間に形成
され、寄生容量ＣS1はＰ型基板上に形成されたＣ１部分
のｎ層とその上のｐ層間に形成される。寄生容量
（ＣS1）１４の一端は出力端子２に接続され、その他端
はトランジスタ１７のエミッタに接続される。寄生容量
（ＣS2）１３の一端は接地され、その他端は電源１６に
接続される。
に形成されたＣ２部分のｎ層上とその上のｐ層間に形成
され、寄生容量ＣS1はＰ型基板上に形成されたＣ１部分
のｎ層とその上のｐ層間に形成される。寄生容量
（ＣS1）１４の一端は出力端子２に接続され、その他端
はトランジスタ１７のエミッタに接続される。寄生容量
（ＣS2）１３の一端は接地され、その他端は電源１６に
接続される。
【００５３】実施の形態４．実施の形態４の説明をする
前に、図１５について説明する。図１５は、図６の回路
に、ＩＣ構造のコレクタ・ベース領域間の接合容量によ
って生じる寄生静電容量を書き加えた図である。図１５
において、１は入力端子、２は出力端子、８、９は接合
容量、１０は抵抗、１１は定電圧源、１２はレベルシフ
ト回路である。１９は接合容量（Ｃ１）８に付随するコ
レクタ・ベース領域間寄生容量ＣS1、２０は接合容量
（Ｃ２）９に付随するコレクタ・ベース領域間寄生容量
ＣS2、１５、１６は電源電圧Ｖccであり、例えば、５
[Ｖ]等の電圧が用いられる。
前に、図１５について説明する。図１５は、図６の回路
に、ＩＣ構造のコレクタ・ベース領域間の接合容量によ
って生じる寄生静電容量を書き加えた図である。図１５
において、１は入力端子、２は出力端子、８、９は接合
容量、１０は抵抗、１１は定電圧源、１２はレベルシフ
ト回路である。１９は接合容量（Ｃ１）８に付随するコ
レクタ・ベース領域間寄生容量ＣS1、２０は接合容量
（Ｃ２）９に付随するコレクタ・ベース領域間寄生容量
ＣS2、１５、１６は電源電圧Ｖccであり、例えば、５
[Ｖ]等の電圧が用いられる。
【００５４】実施の形態２で簡単に触れたように、Ｐ型
基板上に形成されたＣ２部分のｎ層上とその上のｐ層間
（コレクタ・ベース領域間）に寄生容量ＣS2が形成さ
れ、Ｐ型基板上に形成されたＣ１部分のｎ層とその上の
ｐ層間（コレクタ・ベース領域間）に寄生容量ＣS1が形
成される。図１５において、寄生容量ＣS1の一端は出力
端子２（Ｔ点）に接続され、その他端は電源１５に接続
される。寄生容量ＣS2の一端はレベルシフト回路１２の
出力端子（Ｚ点）に接続され、その他端は電源１６に接
続される。したがって、交流的に考えると、この寄生容
量ＣS1は一端がＴ端子に接続され、他端がアースされて
いることになる。
基板上に形成されたＣ２部分のｎ層上とその上のｐ層間
（コレクタ・ベース領域間）に寄生容量ＣS2が形成さ
れ、Ｐ型基板上に形成されたＣ１部分のｎ層とその上の
ｐ層間（コレクタ・ベース領域間）に寄生容量ＣS1が形
成される。図１５において、寄生容量ＣS1の一端は出力
端子２（Ｔ点）に接続され、その他端は電源１５に接続
される。寄生容量ＣS2の一端はレベルシフト回路１２の
出力端子（Ｚ点）に接続され、その他端は電源１６に接
続される。したがって、交流的に考えると、この寄生容
量ＣS1は一端がＴ端子に接続され、他端がアースされて
いることになる。
【００５５】したがって、このフィルタ回路の静電容量
値ＣをＣ1とＣ2の和として設計しても、実際にはＣS1も
静電容量として加わるので、フィルタ回路の特性が所望
の特性からずれてしまう。一方、寄生容量ＣS2のアノー
ドはレベルシフト回路１２の出力側（Ｚ点）に接続され
ているが、このＺ点のインピーダンスは通常非常に小さ
いので電位変動があっても寄生容量ＣS2はフィルタ回路
の特性に与える影響が少ない。
値ＣをＣ1とＣ2の和として設計しても、実際にはＣS1も
静電容量として加わるので、フィルタ回路の特性が所望
の特性からずれてしまう。一方、寄生容量ＣS2のアノー
ドはレベルシフト回路１２の出力側（Ｚ点）に接続され
ているが、このＺ点のインピーダンスは通常非常に小さ
いので電位変動があっても寄生容量ＣS2はフィルタ回路
の特性に与える影響が少ない。
【００５６】図１６に示す回路は、本発明の実施の形態
４における寄生容量除去回路を有するハイパスフィルタ
を示す図である。図１７は、本発明の実施の形態４のハ
イパスフィルタ回路をトランジスタを用いて実現した回
路を示す図である。図１８は、本発明の実施の形態４の
ハイパスフィルタをＩＣ基板上で実現した半導体構造を
示す図である。
４における寄生容量除去回路を有するハイパスフィルタ
を示す図である。図１７は、本発明の実施の形態４のハ
イパスフィルタ回路をトランジスタを用いて実現した回
路を示す図である。図１８は、本発明の実施の形態４の
ハイパスフィルタをＩＣ基板上で実現した半導体構造を
示す図である。
【００５７】図１６において、１７はｐｎｐトランジス
タ、１８は抵抗である。３０はトランジスタ１７と抵抗
１８により構成されたエミッタホロワである。エミッタ
ホロワ３０中のトランジスタ１７のエミッタは抵抗１８
を介して電源１５に接続され、エミッタホロワ３０の入
力であるトランジスタ１７のベースは端子２に接続さ
れ、エミッタホロワのコレクタは接地される。
タ、１８は抵抗である。３０はトランジスタ１７と抵抗
１８により構成されたエミッタホロワである。エミッタ
ホロワ３０中のトランジスタ１７のエミッタは抵抗１８
を介して電源１５に接続され、エミッタホロワ３０の入
力であるトランジスタ１７のベースは端子２に接続さ
れ、エミッタホロワのコレクタは接地される。
【００５８】このように構成において、寄生容量１９の
一端はエミッタホロワの出力に、他端はエミッタホロワ
の入力（トランジスタ１７のベース）に接続される。こ
のため、寄生容量（ＣS1）１９の両端にかかる電圧はｐ
ｎｐトランジスタ１７のベース・エミッタ間電圧ＶBEで
あり、この値は常に一定に保たれる。従って、寄生容量
１９には充放電がおこなわれず、そのために、ハイパス
フィルタ回路の周波数特性に影響を及ぼさない。
一端はエミッタホロワの出力に、他端はエミッタホロワ
の入力（トランジスタ１７のベース）に接続される。こ
のため、寄生容量（ＣS1）１９の両端にかかる電圧はｐ
ｎｐトランジスタ１７のベース・エミッタ間電圧ＶBEで
あり、この値は常に一定に保たれる。従って、寄生容量
１９には充放電がおこなわれず、そのために、ハイパス
フィルタ回路の周波数特性に影響を及ぼさない。
【００５９】図１７は、本発明の実施の形態４のハイパ
スフィルタ回路をトランジスタを用いて実現した回路を
示す図である。図１７において、第１のｎｐｎトランジ
スタ４７はそのコレクタがｐｎｐトランジスタ１７のエ
ミッタに接続され、そのエミッタは入力端子１に接続さ
れ、そのベースは出力端子２に接続される。第２のｎｐ
ｎトランジスタ４８はそのコレクタが直流電源ＶCCに接
続され、そのベースはレベルシフト回路に接続され、そ
のエミッタは出力端子２に接続される。このトランジス
タ４７，４８においては、エミッタ電位はベース電位よ
りも高くなるように設定されるので、ベースは逆バイア
スになりトランジスタには電流が流れない。この時、ベ
ース・エミッタ間に接合容量Ｃ１,Ｃ２がそれぞれ形成
される。図１７において、図１６と同じ番号は同じ要素
であるので説明を省略する。
スフィルタ回路をトランジスタを用いて実現した回路を
示す図である。図１７において、第１のｎｐｎトランジ
スタ４７はそのコレクタがｐｎｐトランジスタ１７のエ
ミッタに接続され、そのエミッタは入力端子１に接続さ
れ、そのベースは出力端子２に接続される。第２のｎｐ
ｎトランジスタ４８はそのコレクタが直流電源ＶCCに接
続され、そのベースはレベルシフト回路に接続され、そ
のエミッタは出力端子２に接続される。このトランジス
タ４７，４８においては、エミッタ電位はベース電位よ
りも高くなるように設定されるので、ベースは逆バイア
スになりトランジスタには電流が流れない。この時、ベ
ース・エミッタ間に接合容量Ｃ１,Ｃ２がそれぞれ形成
される。図１７において、図１６と同じ番号は同じ要素
であるので説明を省略する。
【００６０】図１８は、本発明の実施の形態４のハイパ
スフィルタをＩＣ基板上で実現した半導体構造を示す図
である。静電容量８はＰ型基板上に形成されたｎ層上の
ｐ層とその上のｎ層間に形成される。すなわち、図中の
Ｃ１で示されたダイオード印の部分に静電容量８が形成
される。また、静電容量９はＰ型基板上の他の領域に形
成されたｎ層上のｐ層とその上のｎ層間に形成される。
すなわち、図中のＣ２で示されたダイオード印の部分に
静電容量９が形成される。一方、抵抗１０は、静電容量
８、９と分離された領域に、Ｐ型基板上のｎ層上に形成
されたｐ層に形成される。レベルシフト回路１２、定電
圧源１１は図１８においては、外部回路のように画かれ
ているが、同じｐ型基板上に形成することもできる。こ
こでは、図面が複雑になるので、とりあえず外部回路と
して説明をする。
スフィルタをＩＣ基板上で実現した半導体構造を示す図
である。静電容量８はＰ型基板上に形成されたｎ層上の
ｐ層とその上のｎ層間に形成される。すなわち、図中の
Ｃ１で示されたダイオード印の部分に静電容量８が形成
される。また、静電容量９はＰ型基板上の他の領域に形
成されたｎ層上のｐ層とその上のｎ層間に形成される。
すなわち、図中のＣ２で示されたダイオード印の部分に
静電容量９が形成される。一方、抵抗１０は、静電容量
８、９と分離された領域に、Ｐ型基板上のｎ層上に形成
されたｐ層に形成される。レベルシフト回路１２、定電
圧源１１は図１８においては、外部回路のように画かれ
ているが、同じｐ型基板上に形成することもできる。こ
こでは、図面が複雑になるので、とりあえず外部回路と
して説明をする。
【００６１】一方、ｐｎｐトランジスタ１７は接合容量
Ｃ１，Ｃ２から分離された領域に形成される。すなわ
ち、ｐｎｐトランジスタはｐ型基板上に形成された分離
層とｎエピタキシャル層およびその上に形成されたｐ層
間に作られる。このｐｎｐトランジスタのコレクタは接
地され、エミッタは別の領域に形成された抵抗を介して
電源ＶCCに接続され、ベースは出力端子２に接続され
る。
Ｃ１，Ｃ２から分離された領域に形成される。すなわ
ち、ｐｎｐトランジスタはｐ型基板上に形成された分離
層とｎエピタキシャル層およびその上に形成されたｐ層
間に作られる。このｐｎｐトランジスタのコレクタは接
地され、エミッタは別の領域に形成された抵抗を介して
電源ＶCCに接続され、ベースは出力端子２に接続され
る。
【００６２】上述のように、寄生容量ＣS2はＰ型基板上
に形成されたＣ２部分のｎ層上とその上のｐ層間に形成
され、寄生容量ＣS1はＰ型基板上に形成されたＣ１部分
のｎ層とその上のｐ層間に形成される。寄生容量
（ＣS1）１９の一端は出力端子２に接続され、その他端
はトランジスタ１７のエミッタに接続される。寄生容量
（ＣS2）２０の一端はレベルシフト回路の出力端子に接
続され、その他端は電源１６に接続される。
に形成されたＣ２部分のｎ層上とその上のｐ層間に形成
され、寄生容量ＣS1はＰ型基板上に形成されたＣ１部分
のｎ層とその上のｐ層間に形成される。寄生容量
（ＣS1）１９の一端は出力端子２に接続され、その他端
はトランジスタ１７のエミッタに接続される。寄生容量
（ＣS2）２０の一端はレベルシフト回路の出力端子に接
続され、その他端は電源１６に接続される。
【００６３】
【発明の効果】第１の発明に係るローパスフィルタ回路
は、一端が入力端子に接続され、他端が出力端子に接続
された抵抗と、制御電圧供給端子と出力端子間に接続さ
れた第１の接合容量と、出力端子と接地間に接続された
第２の接合容量とを備えるように構成されるので、接合
容量を使用しても波形の歪みが少ないフィルタ回路が得
られる。
は、一端が入力端子に接続され、他端が出力端子に接続
された抵抗と、制御電圧供給端子と出力端子間に接続さ
れた第１の接合容量と、出力端子と接地間に接続された
第２の接合容量とを備えるように構成されるので、接合
容量を使用しても波形の歪みが少ないフィルタ回路が得
られる。
【００６４】第２の発明に係るハイパスフィルタ回路
は、一端が入力端子に接続され、他端が出力端子に接続
された第１の接合容量と、入力端が入力端子に接続され
たレベルシフト回路と、一端がレベルシフト回路の出力
端子に接続され、他端が出力端子に接続された第２の接
合容量と、出力端子と接地間に接続された抵抗と定電圧
源の直列回路とを備えるように構成されるので、接合容
量を使用しても波形の歪みが少ないフィルタ回路が得ら
れる。
は、一端が入力端子に接続され、他端が出力端子に接続
された第１の接合容量と、入力端が入力端子に接続され
たレベルシフト回路と、一端がレベルシフト回路の出力
端子に接続され、他端が出力端子に接続された第２の接
合容量と、出力端子と接地間に接続された抵抗と定電圧
源の直列回路とを備えるように構成されるので、接合容
量を使用しても波形の歪みが少ないフィルタ回路が得ら
れる。
【００６５】第３の発明に係るローパスフィルタ回路
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
されるので、接合容量を使用しても波形の歪みが少な
い、さらに、寄生容量の影響が除去されるフィルタ回路
が得られる。
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
されるので、接合容量を使用しても波形の歪みが少な
い、さらに、寄生容量の影響が除去されるフィルタ回路
が得られる。
【００６６】第４の発明に係るハイパスフィルタ回路
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
されるので、接合容量を使用しても波形の歪みが少な
い、さらに、寄生容量の影響が除去されるフィルタ回路
が得られる。
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
されるので、接合容量を使用しても波形の歪みが少な
い、さらに、寄生容量の影響が除去されるフィルタ回路
が得られる。
【００６７】第５の発明に係るローパスフィルタ回路
は、第１の接合容量は、ｎｐｎトランジスタによって形
成され、そのｎｐｎトランジスタのコレクタは直流電源
に接続され、エミッタは制御電圧供給端子に接続され、
ベースは出力端子に接続され、第２の接合容量は、ｎｐ
ｎトランジスタによって形成され、そのｎｐｎトランジ
スタのコレクタは直流電源に接続され、ベースは接地さ
れ、エミッタは出力端子に接続されるように構成される
ので、接合容量を使用しても波形の歪みが少ないフィル
タ回路が得られる。
は、第１の接合容量は、ｎｐｎトランジスタによって形
成され、そのｎｐｎトランジスタのコレクタは直流電源
に接続され、エミッタは制御電圧供給端子に接続され、
ベースは出力端子に接続され、第２の接合容量は、ｎｐ
ｎトランジスタによって形成され、そのｎｐｎトランジ
スタのコレクタは直流電源に接続され、ベースは接地さ
れ、エミッタは出力端子に接続されるように構成される
ので、接合容量を使用しても波形の歪みが少ないフィル
タ回路が得られる。
【００６８】第６の発明に係るハイパスフィルタ回路
は、第１の接合容量は、ｎｐｎトランジスタによって形
成され、そのｎｐｎトランジスタのコレクタは直流電源
に接続され、エミッタは入力端子に接続され、ベースは
出力端子に接続され、第２の接合容量は、ｎｐｎトラン
ジスタによって形成され、そのｎｐｎトランジスタのコ
レクタは直流電源に接続され、ベースはレベルシフト回
路に接続され、エミッタは出力端子に接続されるように
構成されるので、接合容量を使用しても波形の歪みが少
ないフィルタ回路が得られる。
は、第１の接合容量は、ｎｐｎトランジスタによって形
成され、そのｎｐｎトランジスタのコレクタは直流電源
に接続され、エミッタは入力端子に接続され、ベースは
出力端子に接続され、第２の接合容量は、ｎｐｎトラン
ジスタによって形成され、そのｎｐｎトランジスタのコ
レクタは直流電源に接続され、ベースはレベルシフト回
路に接続され、エミッタは出力端子に接続されるように
構成されるので、接合容量を使用しても波形の歪みが少
ないフィルタ回路が得られる。
【００６９】第７の発明に係るローパスフィルタ回路
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
されるので、接合容量を使用しても波形の歪みが少な
い、さらに、寄生容量の影響が除去されるフィルタ回路
が得られる。
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
されるので、接合容量を使用しても波形の歪みが少な
い、さらに、寄生容量の影響が除去されるフィルタ回路
が得られる。
【００７０】第８の発明に係るハイパスフィルタ回路
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
されるので、接合容量を使用しても波形の歪みが少な
い、さらに、寄生容量の影響が除去されるフィルタ回路
が得られる。
は、さらに、ｐｎｐトランジスタを備え、そのエミッタ
は抵抗を介して直流電源に接続され、そのコレクタは接
地され、そのベースは出力端子に接続されるように構成
されるので、接合容量を使用しても波形の歪みが少な
い、さらに、寄生容量の影響が除去されるフィルタ回路
が得られる。
【００７１】第９の発明に係るハイパスフィルタ回路に
おいて、レベルシフト回路は、その入力端子がｎｐｎト
ランジスタのベースに接続され、そのトランジスタのコ
レクタは直流電源に接続され、そのエミッタは１以上の
直列接続ダイオードのアノード入力に接続され、直列接
続ダイオードのカソード出力は定電流源を介して接地さ
れると共に、そのレベルシフト回路の出力端子に接続さ
れるように構成されるので、接合容量を使用しても波形
の歪みが少ない、さらに、寄生容量の影響が除去される
フィルタ回路が得られる。
おいて、レベルシフト回路は、その入力端子がｎｐｎト
ランジスタのベースに接続され、そのトランジスタのコ
レクタは直流電源に接続され、そのエミッタは１以上の
直列接続ダイオードのアノード入力に接続され、直列接
続ダイオードのカソード出力は定電流源を介して接地さ
れると共に、そのレベルシフト回路の出力端子に接続さ
れるように構成されるので、接合容量を使用しても波形
の歪みが少ない、さらに、寄生容量の影響が除去される
フィルタ回路が得られる。
【図１】 本発明の実施の形態１のローパスフィルタ回
路を示す図である。
路を示す図である。
【図２】 本発明の実施の形態１のローパスフィルタ回
路をトランジスタを用いて実現した回路を示す図であ
る。
路をトランジスタを用いて実現した回路を示す図であ
る。
【図３】 本発明の実施の形態１のローパスフィルタを
ＩＣ基板上で実現した半導体構造を示す図である。
ＩＣ基板上で実現した半導体構造を示す図である。
【図４】 本発明の実施の形態１の合成静電容量値の変
化を示す図である。
化を示す図である。
【図５】 本発明の実施の形態１の合成静電容量値と、
従来例の静電容量値の変化を比較した図である。
従来例の静電容量値の変化を比較した図である。
【図６】 本発明の実施の形態２のハイパスフィルタ回
路を示す図である。
路を示す図である。
【図７】 本発明の実施の形態２のハイパスフィルタ回
路をトランジスタを用いて実現した回路を示す図であ
る。
路をトランジスタを用いて実現した回路を示す図であ
る。
【図８】 本発明の実施の形態２のハイパスフィルタを
ＩＣ基板上で実現した半導体構造を示す図である。
ＩＣ基板上で実現した半導体構造を示す図である。
【図９】 図６のレベルシフト回路を示す図である。
【図１０】 図６の回路中における主な点の電圧を示す
図である。
図である。
【図１１】 図１に、接合容量に付随して生じる寄生静
電容量を書き加えた図である。
電容量を書き加えた図である。
【図１２】 本発明の実施の形態３のローパスフィルタ
回路を示す図である。
回路を示す図である。
【図１３】 本発明の実施の形態３のローパスフィルタ
回路をトランジスタを用いて実現した回路を示す図であ
る。
回路をトランジスタを用いて実現した回路を示す図であ
る。
【図１４】 本発明の実施の形態３のローパスフィルタ
をＩＣ基板上で実現した半導体構造を示す図である。
をＩＣ基板上で実現した半導体構造を示す図である。
【図１５】 図６に、接合容量に付随して生じる寄生静
電容量を書き加えた図である。
電容量を書き加えた図である。
【図１６】 本発明の実施の形態４のハイパスフィルタ
回路を示す図である。
回路を示す図である。
【図１７】 本発明の実施の形態４のハイパスフィルタ
回路をトランジスタを用いて実現した回路を示す図であ
る。
回路をトランジスタを用いて実現した回路を示す図であ
る。
【図１８】 本発明の実施の形態４のハイパスフィルタ
をＩＣ基板上で実現した半導体構造を示す図である。
をＩＣ基板上で実現した半導体構造を示す図である。
【図１９】 従来の接合容量を用いたローパスフィルタ
回路の一例を示す図である。
回路の一例を示す図である。
【図２０】 従来の接合容量を用いたローパスフィルタ
回路をトランジスタを用いて実現した回路を示す図であ
る。
回路をトランジスタを用いて実現した回路を示す図であ
る。
【図２１】 従来のローパスフィルタをＩＣ基板上で実
現した半導体構造を示す図である。
現した半導体構造を示す図である。
【図２２】 接合容量の値が印加電圧により変化する様
子を示す図である。
子を示す図である。
【図２３】 従来の接合容量を用いたフィルタ回路によ
り波形が歪む様子を示す図である。
り波形が歪む様子を示す図である。
【図２４】 従来の接合容量を用いたハイパスフィルタ
回路の一例を示す図である。
回路の一例を示す図である。
１…入力端子、２…出力端子、３…抵抗、４、５…半導
体の接合容量、６…制御電圧供給源、８、９…接合容
量、１０…抵抗、１１…定電圧源、１２…レベルシフト
回路、１３…寄生容量ＣS2、１４…寄生容量ＣS1、１
５,１６…電源、１７…ｐｎｐトランジスタ、１８…抵
抗、１９…寄生容量ＣS1、２０…寄生容量ＣS2、２１…
入力端子、２２…出力端子、２３…電源、２４…ｎｐｎ
トランジスタ、２５…複数のダイオード、２６…定電流
源、３０…エミッタホロワ、４１〜４８…トランジスタ
体の接合容量、６…制御電圧供給源、８、９…接合容
量、１０…抵抗、１１…定電圧源、１２…レベルシフト
回路、１３…寄生容量ＣS2、１４…寄生容量ＣS1、１
５,１６…電源、１７…ｐｎｐトランジスタ、１８…抵
抗、１９…寄生容量ＣS1、２０…寄生容量ＣS2、２１…
入力端子、２２…出力端子、２３…電源、２４…ｎｐｎ
トランジスタ、２５…複数のダイオード、２６…定電流
源、３０…エミッタホロワ、４１〜４８…トランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 11/04
Claims (9)
- 【請求項１】 一端が入力端子に接続され、他端が出力
端子に接続された抵抗と、 制御電圧供給端子と出力端子間に接続された第１の接合
容量と、 前記出力端子と接地間に接続された第２の接合容量と、 とを備えたことを特徴とするローパスフィルタ回路。 - 【請求項２】 一端が入力端子に接続され、他端が出力
端子に接続された第１の接合容量と、 入力端が前記入力端子に接続されたレベルシフト回路
と、 一端が前記レベルシフト回路の出力端子に接続され、他
端が前記出力端子に接続された第２の接合容量と、 前記出力端子と接地間に接続された抵抗と定電圧源の直
列回路と、 を備えたことを特徴とするハイパスフィルタ回路。 - 【請求項３】 請求項１記載のローパスフィルタ回路に
おいて、 さらに、ｐｎｐトランジスタを備え、そのエミッタは抵
抗を介して直流電源に接続され、そのコレクタは接地さ
れ、そのベースは出力端子に接続されることを特徴とす
るローパスフィルタ回路。 - 【請求項４】 請求項２記載のハイパスフィルタ回路に
おいて、 さらに、ｐｎｐトランジスタを備え、そのエミッタは抵
抗を介して直流電源に接続され、そのコレクタは接地さ
れ、そのベースは出力端子に接続されることを特徴とす
るハイパスフィルタ回路。 - 【請求項５】 請求項１記載のローパスフィルタ回路に
おいて、 前記第１の接合容量は、ｎｐｎトランジスタによって形
成され、そのｎｐｎトランジスタのコレクタは直流電源
に接続され、エミッタは制御電圧供給端子に接続され、
ベースは出力端子に接続され、 前記第２の接合容量は、ｎｐｎトランジスタによって形
成され、そのｎｐｎトランジスタのコレクタは直流電源
に接続され、ベースは接地され、エミッタは出力端子に
接続されることを特徴とするローパスフィルタ回路。 - 【請求項６】 請求項２記載のハイパスフィルタ回路に
おいて、 前記第１の接合容量は、ｎｐｎトランジスタによって形
成され、そのｎｐｎトランジスタのコレクタは直流電源
に接続され、エミッタは入力端子に接続され、ベースは
出力端子に接続され、 前記第２の接合容量は、ｎｐｎトランジスタによって形
成され、そのｎｐｎトランジスタのコレクタは直流電源
に接続され、ベースは前記レベルシフト回路に接続さ
れ、エミッタは出力端子に接続されることを特徴とする
ハイパスフィルタ回路。 - 【請求項７】 請求項３記載のローパスフィルタ回路に
おいて、 さらに、ｐｎｐトランジスタを備え、そのエミッタは抵
抗を介して直流電源に接続され、そのコレクタは接地さ
れ、そのベースは出力端子に接続されることを特徴とす
るローパスフィルタ回路。 - 【請求項８】 請求項４記載のハイパスフィルタ回路に
おいて、 さらに、ｐｎｐトランジスタを備え、そのエミッタは抵
抗を介して直流電源に接続され、そのコレクタは接地さ
れ、そのベースは出力端子に接続されることを特徴とす
るハイパスフィルタ回路。 - 【請求項９】 請求項２，４，６，８のいずれかに記載
のハイパスフィルタ回路において、 前記レベルシフト回路は、その入力端子がｎｐｎトラン
ジスタのベースに接続され、そのトランジスタのコレク
タは直流電源に接続され、そのエミッタは１以上の直列
接続ダイオードのアノード入力に接続され、前記直列接
続ダイオードのカソード出力は定電流源を介して接地さ
れると共に、そのレベルシフト回路の出力端子に接続さ
れることを特徴とするハイパスフィルタ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8112659A JPH09298437A (ja) | 1996-05-07 | 1996-05-07 | フィルタ回路 |
| US08/733,150 US5760642A (en) | 1996-05-07 | 1996-10-16 | Filter circuit using a junction capacitor of a semiconductor |
| DE19645567A DE19645567C2 (de) | 1996-05-07 | 1996-11-05 | Filterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8112659A JPH09298437A (ja) | 1996-05-07 | 1996-05-07 | フィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09298437A true JPH09298437A (ja) | 1997-11-18 |
Family
ID=14592272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8112659A Pending JPH09298437A (ja) | 1996-05-07 | 1996-05-07 | フィルタ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5760642A (ja) |
| JP (1) | JPH09298437A (ja) |
| DE (1) | DE19645567C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065274A (ja) * | 2013-09-25 | 2015-04-09 | 株式会社デンソー | 接合分離型半導体集積回路とその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118443A (ja) * | 2000-10-06 | 2002-04-19 | Niigata Seimitsu Kk | フィルタ回路 |
| US7514990B1 (en) * | 2006-04-21 | 2009-04-07 | Marvell International Ltd | Very low frequency high pass filter |
| US8085956B2 (en) * | 2007-12-14 | 2011-12-27 | Knowles Electronics, Llc | Filter circuit for an electret microphone |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6412250A (en) * | 1987-07-06 | 1989-01-17 | Agency Ind Science Techn | Infrared optical window |
| JPH02272816A (ja) * | 1989-04-13 | 1990-11-07 | Mitsubishi Electric Corp | Ｃｒフィルタ回路 |
-
1996
- 1996-05-07 JP JP8112659A patent/JPH09298437A/ja active Pending
- 1996-10-16 US US08/733,150 patent/US5760642A/en not_active Expired - Fee Related
- 1996-11-05 DE DE19645567A patent/DE19645567C2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065274A (ja) * | 2013-09-25 | 2015-04-09 | 株式会社デンソー | 接合分離型半導体集積回路とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5760642A (en) | 1998-06-02 |
| DE19645567A1 (de) | 1997-11-20 |
| DE19645567C2 (de) | 1999-08-19 |
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| JPH0515083B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A02 | Decision of refusal |
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