JPH09305402A - 並列処理プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 バイパス制御を高速に行なうことである。 【解決手段】 バイパス制御回路１３は、レジスタ・フ
ァイル５の複数のアドレスに対応する複数のエントリに
よって、そのエントリに対応するデスティネーション・
アドレスを持つ命令の処理結果が８つの結果バッファｅ
１〜ｅ４，ｍ１〜ｍ４のいずれに存在するかを管理す
る。ラッチ回路Ｌ１がこれから必要とするデータのソー
ス・アドレスｓｒｃ１−１と、結果バッファｅ１〜ｅ
４，ｍ１〜ｍ４のいずれかに保持されている命令の処理
結果のデスティネーション・アドレスとが一致するとき
は、一致するデスティネーション・アドレスを持つ命令
の処理結果を、その命令の処理結果が保持されている結
果バッファからラッチ回路Ｌ１へ転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、並列処理プロセッ
サに関し、特に、バイパス制御を高速に行なうことので
きる並列処理プロセッサに関する。

【０００２】

【従来の技術】プロセッサの性能向上を図るため、複数
のパイプラインを備えている並列処理プロセッサがあ
る。まず、１つのパイプラインを備える従来のスカラ・
プロセッサについて、パイプライン処理およびハザード
について説明する。

【０００３】パイプライン処理について説明する。パイ
プライン処理は、複数の命令をオーバーラップさせて同
時実行する技術である。現在、パイプライン処理は、Ｃ
ＰＵ（Central Processing Unit ）の高速化のための基
本技術となっている。パイプライン処理では、パイプラ
インの１ステップで命令の一部分を担当し、実行する。
１個の命令の処理過程は、複数の小さな処理単位に分割
する。この処理単位をパイプライン・ステージ（以下、
「ステージ」と呼ぶ）と呼ぶ。各ステージが順に接続さ
れて、１本のパイプを形成する。

【０００４】パイプライン処理のスループットは、命令
がパイプラインを出ていく速度で決まる。各ステージ
は、お互いに連結しているので、すべてのステージが同
時に処理を完了しなければならない。１ステージにおい
て、処理に要する時間がマシン・サイクルと呼ばれるも
のである。このマシン・サイクルは、最も処理が遅いス
テージの処理時間によって決まる。

【０００５】ハザードについて説明する。パイプライン
処理では、命令を適切なマシン・サイクルで実行できな
い状況が存在する。このような状況をハザードと呼ぶ。
ハザードは、パイプライン・ストールの原因となる。パ
イプライン・ストールの発生は、プロセッサの性能低下
を引き起こす。ハザードの１つであるデータ・ハザード
について説明する。

【０００６】パイプライン処理では、命令の実行をオー
バーラップするので、命令の相対的な実行タイミングが
変わってしまう。このことを原因として生じるハザード
が、データ・ハザードである。以下、詳しく説明する。
データ・ハザードは、命令の逐次実行とパイプライン実
行とでオペランドへのアクセス順序が異なる場合に生じ
る。ここで、１つの例として、命令の実行過程を（１）
命令フェッチステージＩＦ、（２）命令デコードステー
ジＩＤ、（３）実行ステージＥＸ、（４）メモリ・アク
セスステージＭＥＭ、（５）書戻しステージＷＢの５ス
テップとする場合を考える。そして、クロック・サイク
ルごとに新しい命令をフェッチするとする。そして、さ
らに、命令は演算命令を考える。第１番目の命令フェッ
チステージＩＦにおいては、命令が命令キャッシュ（図
示せず）から命令デコーダ（図示せず）へフェッチされ
る。第２番目の命令デコードステージＩＤにおいては、
そのフェッチされた命令が命令デコーダによってデコー
ドされ、さらにそのデコードされた命令に従ってレジス
タファイル（図示せず）からオペランドがフェッチされ
る。第３番目の実行ステージＥＸにおいては、命令が実
行され、オペランドに対して演算が施される。この演算
結果は、実行ステージＥＸにおける結果バッファ（図示
せず）に保持される。第４番目のメモリ・アクセスステ
ージＭＥＭにおいては、実行ステージＥＸにおける結果
バッファに保持された演算結果を、メモリ・アクセスス
テージＭＥＭにおける結果バッファ（図示せず）に保持
する。第５番目の書戻しステージＷＢにおいては、メモ
リ・アクセスステージＭＥＭにおける結果バッファに保
持された演算結果をレジスタ・ファイルに書込む。以下
の２つの演算命令（加算命令ａｄｄおよび減算命令ｓｕ
ｂ）をパイプライン処理する場合を考える。

【０００７】ａｄｄ ａ１、ａ２、ａ３ ｓｕｂ ａ４、ａ１、ａ５ 加算命令ａｄｄおよび減算命令ｓｕｂにおいて、１番左
側は、デスティネーション・アドレス（演算結果を格納
するレジスタ・ファイルのアドレス）を示し、真ん中お
よび１番左側は、ソース・アドレス（オペランドが格納
されているレジスタ・ファイルのアドレス）を示す。減
算命令ｓｕｂは、加算命令ａｄｄのデスティネーション
・アドレスａ１を、ソースアドレスａ１としている。こ
のような場合に、データ・ハザードが生じる。

【０００８】図２６は、データ・ハザードを説明するた
めの図である。図２６を参照して、加算命令ａｄｄは、
第１番目のクロックで、命令フェッチステージＩＦに存
在し、第２番目のクロックで命令デコードステージＩＤ
に存在し、第３番目のクロックで実行ステージＥＸに存
在し、第４番目のクロックでメモリ・アクセスステージ
ＭＥＭに存在し、第５番目のクロックでは書戻しステー
ジＷＢに存在する。減算命令ｓｕｂは、第２番目のクロ
ックで命令フェッチステージＩＦに存在し、第３番目の
クロックでは命令デコードステージＩＤに存在し、第４
番目のクロックでは実行ステージＥＸに存在し、第５番
目のクロックではメモリ・アクセスステージＭＥＭに存
在し、第６番目のクロックでは書戻しステージＷＢに存
在する。加算命令ａｄｄは、書戻しステージＷＢ（第５
番目のクロック）で、デスティネーション・アドレスａ
１に従って、演算結果を、レジスタ・ファイルに書込む
（矢印Ａ）。一方、減算命令ｓｕｂは、命令デコードス
テージＩＤで（第３番目のクロック）、ソース・アドレ
スａ１に従って、レジスタ・ファイルからオペランドを
フェッチする（矢印Ｂ）。減算命令ｓｕｂは、加算命令
ａｄｄの演算結果を使用するが、減算命令ｓｕｂがレジ
スタ・ファイルからオペランドをフェッチする命令デコ
ードステージＩＤ（第３番目のクロック）においては、
加算命令ａｄｄの演算結果はレジスタ・ファイルには書
込まれていない。このような状況をデータ・ハザードと
呼ぶ。もし、データ・ハザードを回避しないと、減算命
令ｓｕｂは、間違ったオペランドをフェッチして、使用
してしまう。すなわち、減算命令ｓｕｂは、加算命令ａ
ｄｄの演算結果がレジスタ・ファイルに書込まれる前の
データを、レジスタ・ファイルのアドレスａ１から読出
してしまい、減算命令ｓｕｂが正しく処理されないこと
になる。

【０００９】データ・ハザードは、以下に示すバイパス
と呼ぶ簡単なハードウェア技術で解決できる。まず、２
つのラッチ回路と、２つのラッチ回路に保持されている
２つのオペランドに対して演算を施すＡＬＵ（Arithmet
ic and Logic Unit ）を含むプロセッサを考える。そし
て、ＡＬＵの演算結果を、必ず、２つのラッチ回路にフ
ィードバックするようにしておく。そして、さらに、Ａ
ＬＵの演算結果が、これから行なうＡＬＵでの演算に用
いるオペランドに等しい場合、レジスタ・ファイルから
読出したオペランドではなく、ＡＬＵでの演算結果を、
これから行なうＡＬＵの入力として用いるようにする。
このような仕組みがバイパス機構と呼ばれるものであ
る。データ・ハザードを解決するバイパス機構について
は、たとえば、“Computer Architecture A Quantitati
ve Approach"、David A.Patterson、John L.Hennessy
、MORGAN KAUFMANN PUBLISHERS, inc.に開示されてい
る。

【００１０】図２７は、バイパス機構を説明するための
図である。図２７を参照して、１番上は、デスティネー
ション・アドレスａ１およびソースアドレスａ２，ａ３
を持つ加算命令ａｄｄのパイプライン処理を示し、真ん
中は、デスティネーション・アドレスａ４およびソース
・アドレスａ１，ａ５を持つ減算命令ｓｕｂのパイプラ
イン処理を示し、１番下はデスティネーション・アドレ
スａ６およびソース・アドレスａ１，ａ７を持つ加算命
令ａｄｄのパイプライン処理を示す。図２７に示すよう
な５段構成のパイプライン構成では、命令（add a1, a
2, a3）の演算結果を、次に投入される命令（sub a4, a
1, a5）に対してのみならず、その次に投入される命令
（add a6, a1, a7）に対してもバイパスする必要があ
る。ここで、命令デコードステージＩＤの後半で、オペ
ランドのフェッチ（データの読出）Ｒを行ない、書戻し
ステージＷＢの前半で演算結果の書込を行なっている。
このため、命令（add a1, a2, a3）の演算結果を、命令
（add a6, a1, a7）の次に投入される命令に対してはバ
イパスをする必要はない。なぜならば、命令（add a6,a
1, a7）の次に投入される命令が実行ステージＥＸにく
るときには、命令（adda1, a2, a3）の演算結果は既に
レジスタ・ファイルに書込まれているからである。

【００１１】図２８は、バイパス機構を有する従来のス
カラ・プロセッサを示す概略ブロック図である。図２８
を参照して、従来のスカラ・プロセッサは、レジスタ・
ファイル５、マルチプレクサ２１１，２１３、ＡＬＵ２
１５、結果バッファ２１７，２１９、２個のラッチ回路
（図示せず）および４個の比較器（図示せず）を含む。
ここで、パイプライン構成は、上述した５段構成とす
る。

【００１２】命令が、書戻しステージＷＢに進むまで
の、その命令の演算結果を保持するために、２個の結果
バッファ２１７，２１９を設けている。先行する命令
（１つ先にＡＬＵ２１５で実行される命令または２つ先
にＡＬＵ２１５で実行される命令）の演算結果を、オペ
ランドとする命令が実行ステージＥＸに入った際、オペ
ランドとなる演算結果を生成した先行する命令は、実行
ステージＥＸからメモリ・アクセスステージＭＥＭに
（１つ先にＡＬＵ２１５で実行される命令の場合）、ま
たは、メモリ・アクセスステージＭＥＭから書戻しステ
ージＷＢに（２つ先にＡＬＵ２１５で実行された命令の
場合）、進んでいる（図２７参照）。

【００１３】２個の結果バッファ２１７，２１９に保持
されている２個の演算結果は、２個のマルチプレクサ２
１１，２１３を介して、ＡＬＵ２１５の２つのポートの
いずれの入力にもなり得る。マルチプレクサ２１１，２
１３の制御は、実行ステージＥＸに投入されようとする
命令のソース・アドレスが、先行する２つの命令のデス
ティネーション・アドレスと等しいか否かを判定して行
なう。もし、実行ステージＥＸに投入されようとする命
令のソース・アドレスと、先行する命令のデスティネー
ション・アドレスとが等しい場合は、レジスタ・ファイ
ル５からではなく、そのデスティネーション・アドレス
を持つ命令の演算結果が存在する結果バッファ（結果バ
ッファ２１７または結果バッファ２１９）から、オペラ
ンドを入力するように、マルチプレクサ２１１，２１３
の制御が行なわれる。

【００１４】また、実行ステージＥＸに投入されようと
する命令のソース・アドレスが、先行する２つの命令の
２つのデスティネーション・アドレスの両方に等しい場
合は、１つ先にＡＬＵ２１５で実行された命令の演算結
果を、結果バッファ２１７からオペランドを入力するよ
うにマルチプレクサ２１１，２１３の制御が行なわれ
る。このように、ソース・アドレスが、先行する２つの
命令の２つのデスティネーション・アドレスの両方に等
しい場合において、先行する２つの命令のうち、最も新
しい命令の演算結果が存在する結果バッファからオペラ
ンドを入力するようにすることを、優先順位付き選択と
呼ぶ。

【００１５】マルチプレクサ２１１，２１３を制御する
ために行なう、実行ステージＥＸに投入されようとする
命令のソース・アドレスと、先行する２つの命令の２つ
のデスティネーション・アドレスとの比較は、２つの比
較器によって行なわれる。ここで、上述したように２個
のラッチ回路と、４個の比較器が設けられているが、ソ
ース・アドレスは２つであるため、１つのソース・アド
レスに対して、１個のラッチ回路および２個の比較器が
用いられる。また、ＡＬＵ２１５は、１ステージで演算
を完了するので、バイパスさえ行なわれれば任意の命令
の組合せに対してパイプラインがストールすることはな
い。

【００１６】従来の並列処理プロセッサについて説明す
る。並列処理プロセッサは、上述したように、複数のパ
イプラインを設けて、１クロック・サイクル当りに複数
の命令の実行を開始するものである。たとえば、１クロ
ック・サイクルで、複数の演算命令に基づき複数の演算
を行なう。ここで、命令の実行を開始することを、命令
を発行すると呼ぶ場合もある。並列処理プロセッサを通
して、ＶＬＩＷ（VeryLong Instruction Word）プロセ
ッサがある。ＶＬＩＷプロセッサでは、１個の命令内に
並列に動作可能な複数のオペレーションを指定する。す
なわち、ＶＬＩＷプロセッサでは、１個の命令で、複数
のスカラ命令に相当する複数のオペレーションを指定す
る。このため、ＶＬＩＷプロセッサでは、スカラ・プロ
セッサに比べて１個のプログラムの実行に要する命令数
が減少する。ＶＬＩＷプロセッサでは、１個の命令で指
定された複数のオペレーションを複数の独立した機能ユ
ニットを用いて実行する。この機能ユニットには、ＡＬ
Ｕが含まれている。以下、ＶＬＩＷプロセッサにおい
て、複数のオペレーションを含む命令を「基準命令」と
呼び、１個の基準命令に含まれているオペレーション
を、単に「命令」と呼ぶことにする。

【００１７】

【発明が解決しようとする課題】ＶＬＩＷプロセッサに
おいても、各機能ユニットはパイプライン化されてい
る。このため、データ・ハザードが生じる。このため、
バイパス機構を設けている。ＶＬＩＷプロセッサでは、
並列に実行されている命令数が多い。このため、スカラ
・プロセッサに比べて、どの演算結果をバイパスするか
を決定するバイパス制御が複雑になる。ここで、各機能
ユニットのパイプライン構成が、上述した５段構成の場
合を考える。この場合、スカラ・プロセッサでは、実行
ステージＥＸおよびメモリ・アクセスステージＭＥＭに
存在する２つの命令の２つのデスティネーション・アド
レスと、命令デコードステージＩＤに存在する命令の２
つのソース・アドレスとを比較するために、４つの比較
器が必要になる。しかし、４つの命令を発行するＶＬＩ
Ｗプロセッサでは、４つの機能ユニットが設けられるた
め、６４個の比較器が必要になる。すなわち、１つのソ
ース・アドレスに対して、８つの比較器が必要になる。

【００１８】さらに、最も新しい命令の演算結果をバイ
パスするために、優先順位付き選択を行なわなければな
らない。スカラ・プロセッサの場合では、２つの演算結
果に対して優先順位付き選択を行なえばよい。しかし、
４つの命令を発行するＶＬＩＷプロセッサでは、４つの
機能ユニットを設けるため、８つの演算結果に対して優
先順位付き選択を行なわなければならない。

【００１９】以上のように、従来のＶＬＩＷプロセッサ
では、並列に発行できる命令数が増加すればするほど、
必要となる比較器が増加するとともに、優先順位付き選
択の対象も増加する。このため、並列に発行できる命令
数が増加すればするほど指数関数的に処理の複雑度が増
加する。処理が複雑になると、処理に要する時間が増加
する。マシン・サイクルは、最も遅いステージの処理時
間によって決まってしまう。このため、バイパス制御に
時間がかかることによって１ステージの処理に要する時
間が増加し、マシン・サイクルが増加してしまう。この
ようなマシン・サイクルの増加は、プロセッサの性能に
直接影響し、プロセッサの性能低下につながる。

【００２０】以上のように、従来の並列処理プロセッサ
としてのＶＬＩＷプロセッサでは、並列に発行できる命
令数が増加すればするほど、処理が複雑化し、バイパス
制御に時間がかかるため、性能が低下するという問題点
があった。

【００２１】この発明は、以上のような問題点を解決す
るためになされたもので、バイパス制御を高速に行なう
ことのできる並列処理プロセッサを提供することを目的
とする。

【００２２】

【課題を解決するための手段】本発明の請求項１の並列
処理プロセッサは、命令の処理結果を、その命令のデス
ティネーション・アドレスに従って格納するレジスタ・
ファイルを有している。そして、１つの基準命令に含ま
れる複数の命令を並列的に処理するものである。この並
列処理プロセッサは、複数の機能ユニット、バイパス手
段およびバイパス制御手段を備える。各機能ユニット
は、対応する命令を処理する。また、各機能ユニット
は、連続的に投入される対応する命令に対して、パイプ
ライン処理を行なう複数の処理ステージを有している。
バイパス手段は、複数の機能ユニットにおける複数の処
理ステージに存在する複数の処理結果を、選択的に、複
数の機能ユニットにおける複数の最初の処理ステージに
供給するためのものである。バイパス制御手段は、レジ
スタ・ファイルの複数のアドレスに対応する複数のエン
トリによって、エントリに対応するデスティネーション
・アドレスを持つ命令が、いずれの機能ユニットのいず
れの処理ステージに存在するかを管理する。そして、バ
イパス制御手段は、複数の機能ユニットの複数の処理ス
テージのいずれかに存在する命令が持つデスティネーシ
ョン・アドレスと、機能ユニットの最初の処理ステージ
で処理しようとする命令が持つソース・アドレスとが一
致する場合は、一致するソース・アドレスを持つ命令を
処理しようとする最初の処理ステージに、一致するデス
ティネーション・アドレスを持つ命令の処理結果を、一
致するデスティネーション・アドレスを持つ命令が存在
する処理ステージから供給するように、バイパス手段を
制御する。さらに、バイパス制御手段は、あるデスティ
ネーション・アドレスを持つ命令を管理している場合に
おいて、あるデスティネーション・アドレスと同じデス
ティネーション・アドレスを持つ新たな命令が、複数の
機能ユニットのいずれかに投入されるときは、その新た
に投入される命令をあるデスティネーション・アドレス
に対応するエントリによって管理する。

【００２３】本発明の請求項２の並列処理プロセッサ
は、請求項１に記載のものであって、バイパス制御手段
は、命令管理手段を含む。命令管理手段は、管理する命
令が、いずれの機能ユニットに存在するかを示すデータ
を持つ機能ユニットフィールドと、管理する命令が、い
ずれの処理ステージに存在するかを示すデータを持つ処
理ステージフィールドと、機能ユニットフィールドおよ
び処理ステージフィールドのデータが有効か無効かを示
すデータを持つ有効／無効フィールドとからなる。命令
管理手段は、複数のエントリに分かれている。また、バ
イパス制御手段は、新たな命令が投入される場合には、
その命令が持つデスティネーション・アドレスに対応す
るエントリの有効／無効フィールドをセットし、その命
令が投入される機能ユニットを表わすように、その命令
が持つデスティネーション・アドレスに対応するエント
リの機能ユニットフィールドをセットする。さらに、バ
イパス制御手段は、新たに投入される命令が、最初の処
理ステージの前のステージに存在するときに、その命令
が持つデスティネーション・アドレスに対応するエント
リの処理ステージフィールドをリセットする。さらに、
バイパス制御手段は、エントリの処理ステージフィール
ドを、そのエントリに対応するデスティネーション・ア
ドレスを持つ命令が、各処理ステージへ移行するごとに
新しくセットする。

【００２４】本発明の請求項３の並列処理プロセッサ
は、請求項１に記載のものであって、バイパス制御手段
は、命令管理手段を含む。命令管理手段は、管理する命
令が、いずれの機能ユニットに存在するかを示すデータ
を持つ機能ユニットフィールドと、管理する命令がいず
れの処理ステージに存在するかを示すデータを持つ処理
ステージフィールドとからなる。命令管理手段は、複数
のエントリに分かれる。機能ユニットフィールドにおい
ては、複数の機能ユニットと同数のビット数を有するビ
ット・ベクタによって、命令がいずれの機能ユニットに
存在するかを示す。バイパス制御手段は、機能ユニット
に新たな命令が投入される場合には、その命令が持つデ
スティネーション・アドレスに対応するエントリの機能
ユニットフィールドにおいて、その命令が投入される機
能ユニットに対応する、ビット・ベクタのビットをセッ
トし、新たに投入される命令が最初の処理ステージの前
のステージに存在するときに、その命令が持つデスティ
ネーション・アドレスに対応するエントリの処理ステー
ジフィールドをリセットする。バイパス制御手段は、エ
ントリの処理ステージフィールドを、そのエントリに対
応するデスティネーション・アドレスを持つ命令が、各
処理ステージへ移行するごとに新しくセットし、エント
リの機能ユニットフィールドにおいて、ビット・ベクタ
のいずれか１つのビットがセットされているときは、そ
のエントリの機能ユニットフィールドおよび処理ステー
ジフィールドのデータが有効とし、ビット・ベクタのい
ずれのビットもセットされていないときは、そのエント
リの機能ユニットフィールドおよび処理ステージフィー
ルドは無効とする。本発明の請求項５の並列処理プロセ
ッサは、命令の処理結果を、その命令のデスティネーシ
ョン・アドレスに従って格納するレジスタ・ファイルを
有している。そして、１つの基準命令に含まれる複数の
命令を並列的に処理するものである。この並列処理プロ
セッサは、複数の機能ユニット、バイパス手段およびバ
イパス制御手段を備える。各機能ユニットは、対応する
命令を処理する。また、各機能ユニットは、連続的に投
入される対応する命令に対して、パイプライン処理を行
なう複数の処理ステージを有している。バイパス手段
は、複数の機能ユニットにおける複数の処理ステージに
存在する複数の処理結果を、選択的に、複数の機能ユニ
ットにおける複数の最初の処理ステージに供給するため
のものである。バイパス制御手段は、レジスタ・ファイ
ルの複数のアドレスに対応する複数のエントリによっ
て、エントリに対応するデスティネーション・アドレス
を持つ命令が、いずれの機能ユニットに存在するかを管
理する。そして、バイパス制御手段は、複数の機能ユニ
ットの複数の処理ステージのいずれかに存在する命令が
持つデスティネーション・アドレスと、機能ユニットの
最初の処理ステージで処理しようとする命令が持つソー
ス・アドレスとが一致する場合は、一致するソース・ア
ドレスを持つ命令を処理しようとする最初の処理ステー
ジに、一致するデスティネーション・アドレスを持つ命
令の処理結果を、一致するデスティネーション・アドレ
スを持つ命令が存在する処理ステージから供給するよう
に、バイパス手段を制御する。さらに、バイパス制御手
段は、あるデスティネーション・アドレスを持つ命令を
管理している場合において、あるデスティネーション・
アドレスと同じデスティネーション・アドレスを持つ新
たな命令が、複数の機能ユニットのいずれかに投入され
るときは、その新たに投入される命令をあるデスティネ
ーション・アドレスに対応するエントリによって管理す
る。

【００２５】本発明の請求項５の並列処理プロセッサ
は、請求項４に記載のものであって、バイパス制御手段
は、命令管理手段を含む。命令管理手段は、管理する命
令が、いずれの機能ユニットに存在するかを示すデータ
を持つ機能ユニットフィールドと、機能ユニットフィー
ルドのデータが有効か無効かを示すデータを持つ有効／
無効フィールドとからなる。命令管理手段は、複数のエ
ントリに分かれている。バイパス制御手段は、機能ユニ
ットに新たな命令が投入される場合には、その命令が持
つデスティネーション・アドレスに対応するエントリの
有効／無効フィールドをセットし、その命令が投入され
る機能ユニットを表わすように、その命令が持つデステ
ィネーション・アドレスに対応するエントリの機能ユニ
ットフィールドをセットする。バイパス制御手段は、複
数の判断手段をさらに含む。複数の判断手段は、１つの
基準命令に含まれる複数の命令の複数のソース・アドレ
スに対応して設けられる。各判断手段は、新たに投入さ
れる命令の対応するソース・アドレスが、複数の機能ユ
ニットの複数の処理ステージのいずれに存在する命令の
デスティネーション・アドレスと一致するか否かを判断
するためのものである。判断手段は、複数の選択手段を
含む。複数の選択手段は、各機能ユニットの複数の処理
ステージに対応して設けられる。選択手段には、複数の
機能ユニットの、選択手段に対応する複数の処理ステー
ジに存在する複数の命令の複数のデスティネーション・
アドレスと、新たに投入される命令のソース・アドレス
に対応するエントリの機能ユニットフィールドのデータ
とが入力される。選択手段は、入力された機能ユニット
フィールドのデータが示す機能ユニットに対応する処理
ステージに存在する命令のデスティネーション・アドレ
スを出力する。判断手段は、複数の比較手段をさらに含
む。複数の比較手段は、複数の選択手段に対応して設け
られる。比較手段は、対応する選択手段から出力された
デスティネーション・アドレスと、新たに投入される命
令が持つソース・アドレスとを比較し、新たに投入され
る命令が持つソース・アドレスが、対応する選択手段か
ら出力されたデスティネーション・アドレスと一致する
か否かを判断する。

【００２６】本発明請求項６の並列処理プロセッサは、
命令の処理結果を、その命令のデスティネーション・ア
ドレスに従って格納するレジスタ・ファイルを有してい
る。そして、１つの基準命令に含まれる複数の命令を並
列的に処理するものである。この並列処理プロセッサ
は、複数の機能ユニット、バイパス手段およびバイパス
制御手段を備える。各機能ユニットは、対応する命令を
処理する。また、各機能ユニットは、連続的に投入され
る対応する命令に対して、パイプライン処理を行なう複
数の処理ステージを有している。バイパス手段は、複数
の機能ユニットにおける複数の処理ステージに存在する
複数の処理結果を、選択的に、複数の機能ユニットにお
ける複数の最初の処理ステージに供給するためのもので
ある。バイパス制御手段は、レジスタ・ファイルの複数
のアドレスに対応する複数のエントリによって、エント
リに対応するデスティネーション・アドレスを持つ命令
が、いずれの処理ステージに存在するかを管理する。そ
して、バイパス制御手段は、複数の機能ユニットの複数
の処理ステージのいずれかに存在する命令が持つデステ
ィネーション・アドレスと、機能ユニットの最初の処理
ステージで処理しようとする命令が持つソース・アドレ
スとが一致する場合は、一致するソース・アドレスを持
つ命令を処理しようとする最初の処理ステージに、一致
するデスティネーション・アドレスを持つ命令の処理結
果を、一致するデスティネーション・アドレスを持つ命
令が存在する処理ステージから供給するように、バイパ
ス手段を制御する。さらに、バイパス制御手段は、ある
デスティネーション・アドレスを持つ命令を管理してい
る場合において、あるデスティネーション・アドレスと
同じデスティネーション・アドレスを持つ新たな命令
が、複数の機能ユニットのいずれかに投入されるとき
は、その新たに投入される命令をあるデスティネーショ
ン・アドレスに対応するエントリによって管理する。

【００２７】本発明の請求項７の並列処理プロセッサ
は、請求項６に記載のものであって、バイパス制御手段
は、命令管理手段を含む。命令管理手段は、管理する命
令が、いずれの処理ステージに存在するかを示すデータ
を持つ処理ステージフィールドと、処理ステージフィー
ルドのデータが有効か無効かを示すデータを持つ有効／
無効フィールドとからなる。命令管理手段は、複数のエ
ントリに分かれている。バイパス制御手段は、機能ユニ
ットに新たな命令が投入される場合には、その命令が持
つデスティネーション・アドレスに対応するエントリの
有効／無効フィールドをセットする。バイパス制御手段
は、新たに投入される命令が、最初の処理ステージの前
のステージに存在するときに、その命令の持つデスティ
ネーション・アドレスに対応するエントリの処理ステー
ジフィールドをリセットする。バイパス制御手段は、エ
ントリの処理ステージフィールドを、そのエントリに対
応するデスティネーション・アドレスを持つ命令が各処
理ステージへ移行するごとに新しくセットする。バイパ
ス制御手段は、複数の判断手段をさらに含む。複数の判
断手段は、１つの基準命令に含まれる複数の命令の複数
のソース・アドレスに対応して設けられる。各判断手段
は、新たに投入される命令の対応するソース・アドレス
が複数の機能ユニットの複数の処理ステージのいずれに
存在する命令のデスティネーション・アドレスと一致す
るか否かを判断するためのものである。判断手段は、複
数の選択手段を含む。複数の選択手段は、複数の機能ユ
ニットに対応して設けられる。選択手段には、対応する
機能ユニットの複数の処理ステージに存在する複数の命
令のデスティネーション・アドレスと、新たに投入され
る命令のソース・アドレスに対応するエントリの処理ス
テージフィールドのデータとが入力される。選択手段
は、入力された処理ステージフィールドのデータが示す
処理ステージに対応する処理ステージに存在する命令の
デスティネーション・アドレスを出力する。判断手段
は、複数の比較手段をさらに含む。複数の比較手段は、
複数の選択手段に対応して設けられる。比較手段は、対
応する選択手段から出力されたデスティネーション・ア
ドレスと、新たに投入される命令が持つソース・アドレ
スとを比較し、新たに投入される命令が持つソース・ア
ドレスが、対応する選択手段から出力されたデスティネ
ーション・アドレスと一致するか否かを判断する。

【００２８】本発明の請求項８の並列処理プロセッサ
は、請求項２または５に記載のものであって、機能ユニ
ットフィールドにおいては、複数の機能ユニットと同数
のビット数を有するビット・ベクタによって、命令がい
ずれの機能ユニットに存在するかを示す。

【００２９】本発明の請求項９の並列処理プロセッサ
は、請求項２、３または７のいずれか１項に記載のもの
であって、処理ステージフィールドにおいては、各機能
ユニットにおける複数の処理ステージと同数のビット数
を有するビット・ベクタによって、命令がいずれの処理
ステージに存在するかを示す。命令管理手段は、命令が
存在する処理ステージに対応する、ビット・ベクタのビ
ットをセットする。

【００３０】本発明の請求項１０の並列処理プロセッサ
は、請求項２または７に記載のものであって、各機能ユ
ニットの最後の処理ステージは、そこに存在する処理結
果をデスティネーション・アドレスに従って、レジスタ
・ファイルに書込むものであり、バイパス手段は適用さ
れない。命令管理手段は、複数の処理ステージフィール
ド管理手段を含む。複数の処理ステージフィールド管理
手段は、複数のエントリに対応して設けられる。各処理
ステージフィールド管理手段は、対応するエントリの処
理ステージフィールドを管理するためのものである。処
理ステージフィールド管理手段は、更新手段と、参照手
段と、データ比較手段とを含む。更新手段は、対応する
エントリの処理ステージフィールドのデータを、命令が
各処理ステージへ移行するごとにその移行した処理ステ
ージに対応したものにセットする。参照手段は、最後の
処理ステージに対応する参照データを持つ。データ比較
手段は、処理ステージフィールドのデータと、参照手段
の参照データとを比較し、両者が一致したときに、対応
するエントリの有効／無効フィールドをリセットする。

【００３１】本発明の請求項１１の並列処理プロセッサ
は、請求項９に記載のものであって、各機能ユニットの
最後の処理ステージは、そこに存在する処理結果を、デ
スティネーション・アドレスに従って書込むものであ
り、バイパス手段は、適用されない。ビット・ベクタ
は、各機能ユニットにおける複数の処理ステージと同数
より１つ多いビット数を有している。ビット・ベクタの
１つのビットは、命令が最初の処理ステージに移行する
前のステージに存在することを示すためのものである。
命令管理手段は、複数の処理ステージフィールド管理手
段を含む。複数の処理ステージフィールド管理手段は、
複数のエントリに対応して設けられる。各処理ステージ
フィールド管理手段は、対応するエントリの処理ステー
ジフィールドを管理するためのものである。処理ステー
ジフィールド管理手段は、ビット・シフタであり、命令
がステージまたは各処理ステージへ移行するごとに、移
行したステージまたは各処理ステージに対応する、ビッ
ト・ベクタのビットをセットする。

【００３２】

【発明の実施の形態】以下、本発明による並列処理プロ
セッサとしてのＶＬＩＷプロセッサについて図面を参照
しながら説明する。ＶＬＩＷプロセッサは、一般には、
上述したように、１つの基準命令に含まれる複数の命令
を並列的に処理するものである。なお、以下に記載の信
号pipe［０］，pipe［１］，pipe［２］，pipe［３］，
stage［０］，stage ［１］，stage ［２］は、それぞ
れ、図中に記載のpipe（０），pipe（１），pipe
（２），pipe（３），stage （０），stage （１），st
age （２）と同じである。

【００３３】（実施の形態１）図１は、本発明の実施の
形態１によるＶＬＩＷプロセッサを示す概略ブロック図
である。図１を参照して、本発明の実施の形態１による
ＶＬＩＷプロセッサは、命令キャッシュ１、デコーダ
３、レジスタ・ファイル５、機能ユニット７−１，７−
２，７−３，７−４、データ・キャッシュ９およびバイ
パス制御回路１３を含む。機能ユニット７−１〜７−４
は、どのような命令も実行できると仮定する。レジスタ
・ファイル５からは、一度に、４個の命令の８個のソー
ス・アドレスに対応する８個のデータ（オペランド）を
読出すことができる。さらに、レジスタ・ファイル５に
は、バス１１を介して、一度に４個の命令の処理結果を
書込むことができる。データ・キャッシュ９には、４つ
のアドレスａｄｄｒに従って、一度に４つのデータｄａ
ｔａの書込ができる。さらに、データ・キャッシュ９か
らは、４つのアドレスａｄｄｒに従って、１度に、４つ
のデータｄａｔａの読出ができる。

【００３４】パイプライン処理について説明する。パイ
プライン構成は、５段構成で、第１番目の命令フェッチ
ステージＩＦと、第２番目の命令デコードステージＩＤ
と、第３番目の実行ステージＥＸと、第４番目のメモリ
・アクセスステージＭＥＭと、第５番目の書戻しステー
ジＷＢとからなる。命令フェッチステージＩＦにおいて
は、命令キャッシュ１から、基準命令がフェッチされる
（読出される）。命令デコードステージＩＤにおいて
は、デコーダ３によって、基準命令がデコードされる。
デコードされた基準命令に含まれる４つの命令は、４つ
の機能ユニット７−１〜７−４に投入され処理される。

【００３５】図２は、デコードされた基準命令の形式を
示した概略図である。図２を参照して、基準命令は、オ
ペコードｏｐ１，デスティネーション・アドレスｄｅｓ
１およびソース・アドレスｓｒｃ１−１，ｓｒｃ１−２
からなる命令（機能ユニット７−１に投入される命令）
と、オペコードｏｐ２，デスティネーション・アドレス
ｄｅｓ２およびソース・アドレスｓｒｃ２−１，ｓｒｃ
２−２からなる命令（機能ユニット７−２に投入される
命令）と、オペコードｏｐ３，デスティネーション・ア
ドレスｄｅｓ３，ソース・アドレスｓｒｃ３−１，ｓｒ
ｃ３−２からなる命令（機能ユニット７−３に投入され
る命令）と、オペコードｏｐ４，デスティネーション・
アドレスｄｅｓ４およびソース・アドレスｓｒｃ４−
１，ｓｒｃ４−２からなる命令（機能ユニット７−４に
投入される命令）とからなる。オペコードｏｐ１〜ｏｐ
４は、操作の種類を示す。

【００３６】再び図１を参照して説明する。実行ステー
ジＥＸ、メモリ・アクセスステージＭＥＭおよび書戻し
ステージＷＢにおける処理については、命令の種類に分
けて説明する。まず、命令が、演算命令の場合について
説明する。実行ステージＥＸにおいては、演算命令が実
行され、すなわち、演算が行なわれ、その演算結果（処
理結果）が、実行ステージＥＸの結果バッファ（図示せ
ず）に保持される。メモリ・アクセスステージＭＥＭに
おいては、実行ステージＥＸの結果バッファに保持され
た演算結果が、メモリ・アクセスステージＭＥＭの結果
バッファ（図示せず）に保持される。書戻しステージＷ
Ｂにおいては、メモリ・アクセスステージＭＥＭの結果
バッファに保持された演算結果を、レジスタ・ファイル
５に書込む。次に、命令が、メモリ・アクセス命令の場
合について説明する。実行ステージＥＸにおいては、ア
ドレスが計算され、実行ステージＥＸの結果バッファに
保持される。メモリ・アクセスステージＭＥＭにおいて
は、実行ステージＥＸの結果バッファに保持されたアド
レスに基づき、データ・キャッシュ９またはレジスタ・
ファイル５をアクセスする。メモリ・アクセス命令がロ
ード命令の場合には、データ・キャッシュ９からデータ
を読出して、メモリアクセスステージＭＥＭの結果バッ
ファに保持する。メモリ・アクセス命令がストア命令の
場合には、レジスタ・ファイル５からデータを読出し
て、メモリ・アクセスステージＭＥＭの結果バッファに
保持する。書戻しステージＷＢにおいては、メモリ・ア
クセス命令がロード命令の場合、メモリ・アクセスステ
ージＭＥＭの結果バッファに保持されているデータをレ
ジスタ・ファイル５に書込み、メモリ・アクセス命令が
ストア命令の場合は、メモリ・アクセスステージＭＥＭ
の結果バッファに保持されているデータをデータ・キャ
ッシュ９に書込む。

【００３７】命令デコードステージＩＤにおいては、各
命令の各オペランドを得るために、レジスタ・ファイル
５をアクセスする。得られた各オペランド（レジスタ・
ファイル５内の各データ）は、実行ステージＥＸで、各
機能ユニット７−１〜７−４に供給される。

【００３８】図３は、図１のＶＬＩＷプロセッサの一部
を示す概略ブロック図である。なお、図１と同様の部分
については同一の参照符号を付しその説明を適宜省略す
る。

【００３９】図３を参照して、図１のＶＬＩＷプロセッ
サの一部は、レジスタ・ファイル５、バイパス制御回路
１３、ラッチ回路Ｌ１〜Ｌ８、ＡＬＵａ１〜ａ４、結果
バッファｅ１〜ｅ４，ｍ１〜ｍ４、トライ・ステート・
バッファＴ１〜Ｔ７２およびバス１−１〜４−２を含
む。ここで、ラッチ回路Ｌ１，Ｌ２、ＡＬＵａ１および
結果バッファｅ１，ｍ１は、機能ユニット７−１を構成
する。ラッチ回路Ｌ３，Ｌ４、ＡＬＵａ２および結果バ
ッファｅ２，ｍ２は、機能ユニット７−２を構成する。
ラッチ回路Ｌ５，Ｌ６、ＡＬＵａ３および結果バッファ
ｅ３，ｍ３は、機能ユニット７−３を構成する。ラッチ
回路Ｌ７，Ｌ８、ＡＬＵａ４および結果バッファｅ４，
ｍ４は、機能ユニット７−４を構成する。

【００４０】ラッチ回路Ｌ１は、バス１−１およびトラ
イ・ステート・バッファＴ１を介して結果バッファｅ１
と接続され、バス１−１およびトライ・ステート・バッ
ファＴ９を介して結果バッファｅ１と接続され、バス１
−１およびトライ・ステート・バッファＴ１７を介して
結果バッファｅ２と接続され、バス１−１およびトライ
・ステート・バッファＴ２５を介して結果バッファｍ２
と接続され、バス１−１およびトライ・ステート・バッ
ファＴ３３を介して結果バッファｅ３と接続され、バス
１−１およびトライ・ステート・バッファＴ４１を介し
て結果バッファｍ３と接続され、バス１−１およびトラ
イ・ステート・バッファＴ４９を介して結果バッファｅ
４と接続され、バス１−１およびトライ・ステート・バ
ッファＴ５７を介して結果バッファｍ４と接続される。

【００４１】同様に、ラッチ回路Ｌ２は、バス１−２お
よびトライ・ステート・バッファＴ２，Ｔ１０，Ｔ１
８，Ｔ２６，Ｔ３４，Ｔ４２，Ｔ５０，Ｔ５８を介し
て、結果バッファｅ１，ｍ１，ｅ２，ｍ２，ｅ３，ｍ
３，ｅ４，ｍ４と接続される。同様に、ラッチ回路Ｌ３
は、バス２−１およびトライ・ステート・バッファＴ
３，Ｔ１１，Ｔ１９，Ｔ２７，Ｔ３５，Ｔ４３，Ｔ５
１，Ｔ５９を介して、結果バッファｅ１〜ｅ４，ｍ１〜
ｍ４と接続される。ラッチ回路Ｌ４も同様に、バス２−
２およびトライ・ステート・バッファＴ４，Ｔ１２，Ｔ
２０，Ｔ２８，Ｔ３６，Ｔ４４，Ｔ５２，Ｔ６０を介し
て結果バッファｅ１〜ｅ４，ｍ１〜ｍ４と接続される。
ラッチ回路Ｌ５も同様に、バス３−１およびトライ・ス
テート・バッファＴ５，Ｔ１３，Ｔ２１，Ｔ２９，Ｔ３
７，Ｔ４５，Ｔ５３，Ｔ６１を介して結果バッファｅ１
〜ｅ４，ｍ１〜ｍ４と接続される。ラッチ回路Ｌ６も同
様に、バス３−２およびトライ・ステート・バッファＴ
６，Ｔ１４，Ｔ２２，Ｔ３０，Ｔ３８，Ｔ４６，Ｔ５
４，Ｔ６２を介して結果バッファｅ１〜ｅ４，ｍ１〜ｍ
４と接続される。ラッチ回路Ｌ７も同様に、バス４−１
およびトライ・ステート・バッファＴ７，Ｔ１５，Ｔ２
３，Ｔ３１，Ｔ３９，Ｔ４７，Ｔ５５，Ｔ６３を介して
結果バッファｅ１〜ｅ４，ｍ１〜ｍ４と接続される。ラ
ッチ回路Ｌ８も同様に、バス４−２およびトライ・ステ
ート・バッファＴ８，Ｔ１６，Ｔ２４，Ｔ３２，Ｔ４
０，Ｔ４８，Ｔ５６，Ｔ６４を介して結果バッファｅ１
〜ｅ４，ｍ１〜ｍ４と接続される。

【００４２】ラッチ回路Ｌ１は、バス１−１およびトラ
イ・ステート・バッファＴ６５を介してレジスタ・ファ
イル５と接続される。ラッチ回路Ｌ２は、バス１−２お
よびトライ・ステート・バッファＴ６６を介してレジス
タ・ファイル５と接続される。ラッチ回路Ｌ３は、バス
２−１およびトライ・ステート・バッファＴ６７を介し
てレジスタ・ファイル５と接続される。ラッチ回路Ｌ４
は、バス２−２およびトライ・ステート・バッファＴ６
８を介してレジスタ・ファイル５と接続される。ラッチ
回路Ｌ５は、バス３−１およびトライ・ステート・バッ
ファＴ６９を介してレジスタ・ファイル５と接続され
る。ラッチ回路Ｌ６は、バス３−２およびトライ・ステ
ート・バッファＴ７０を介してレジスタ・ファイル５と
接続される。ラッチ回路Ｌ７は、バス４−１およびトラ
イ・ステート・バッファＴ７１を介してレジスタ・ファ
イル５と接続される。ラッチ回路Ｌ８は、バス４−２お
よびトライ・ステート・バッファＴ７２を介してレジス
タ・ファイル５と接続される。

【００４３】トライ・ステート・バッファＴ１〜Ｔ７２
は、バイパス制御回路１３からの対応する制御信号ｅ１
−１−１〜ｒ−４−２によって、オン／オフが制御され
る。

【００４４】トライ・ステート・バッファが、対応する
制御信号によりオンとなった場合には、そのトライ・ス
テート・バッファと対応するラッチ回路へ、そのトライ
・ステート・バッファに対応する結果バッファまたはレ
ジスタ・ファイルからデータが転送される。

【００４５】図４は、バイパス制御回路１３が生成す
る、トライ・ステート・バッファＴ１〜Ｔ７２を制御す
る制御信号ｅ１−１−１〜ｒ−４−２と、トライ・ステ
ート・バッファＴ１〜Ｔ７２との対応関係を示す図であ
る。図４を参照して、Ｔ１〜Ｔ７２は、図２のトライ・
ステート・バッファＴ１〜Ｔ７２を示す。なお、図４に
おいては、トライ・ステート・バッファを「ＴＳＢ」と
表わしている。また、図４を参照して、ｅ１−１−１〜
ｒ−４−２は、トライ・ステート・バッファＴ１〜Ｔ７
２を制御する制御信号を示す。そして、図４において、
１つの枠内に記載されているトライ・ステート・バッフ
ァと制御信号とは対応している。たとえば、トライ・ス
テート・バッファＴ１のオン／オフを制御するのは制御
信号ｅ１−１−１である。

【００４６】再び図３を参照して、バイパス制御につい
て簡単に説明する。ここで、ラッチ回路Ｌ１が必要とす
るデータのソース・アドレスをｓｒｃ１−１とし、ラッ
チ回路Ｌ２が必要とするデータのソース・アドレスをｓ
ｒｃ１−２とし、ラッチ回路Ｌ３が必要とするデータの
ソース・アドレスをｓｒｃ２−１とし、ラッチ回路Ｌ４
が必要とするデータのソース・アドレスをｓｒｃ２−２
とし、ラッチ回路Ｌ５が必要とするデータのソース・ア
ドレスをｓｒｃ３−１とし、ラッチ回路Ｌ６が必要とす
るデータのソース・アドレスをｓｒｃ３−２とし、ラッ
チ回路Ｌ７が必要とするデータのソース・アドレスをｓ
ｒｃ４−１とし、ラッチ回路Ｌ８が必要とするデータの
ソース・アドレスをｓｒｃ４−２とする。

【００４７】バイパス制御回路１３は、そこで管理して
いる命令が、いずれの機能ユニットのいずれのステージ
に存在するかを管理している。そして、バイパス制御回
路１３は、４つの機能ユニット７−１〜７−４の８つの
ステージのいずれかに存在する命令が持つデスティネー
ション・アドレスと、実行ステージＥＸで実行される命
令のソース・アドレスｓｒｃ１−１〜ｓｒｃ４−２とが
一致する場合は、一致するソース・アドレスに対応する
ラッチ回路へ、一致するデスティネーション・アドレス
を持つ命令が存在するステージの結果バッファから、そ
こに保持されている命令の処理結果（演算結果）を転送
する。すなわち、バイパス制御回路１３は、一致するソ
ース・アドレスに対応するラッチ回路と、一致するデス
ティネーション・アドレスを持つ命令が存在するステー
ジの結果バッファとの間にあるトライ・ステート・バッ
ファを、制御信号によってオンさせる。

【００４８】一方、バイパス制御回路１３は、ソース・
アドレスが、管理している命令のいずれのデスティネー
ション・アドレスとも一致しない場合には、そのソース
・アドレスに対応するラッチ回路へ、そのソース・アド
レスに従って、レジスタ・ファイル５からデータが転送
される。すなわち、バイパス制御回路１３は、管理して
いる命令のいずれのデスティネーション・アドレスとも
一致しないソース・アドレスに対応するラッチ回路と、
レジスタ・ファイル５との間にあるトライ・ステート・
バッファを、制御信号によってオンさせる。

【００４９】図３および図４を参照して、具体例を挙げ
ながらバイパス制御について説明する。結果バッファｅ
４に保持されているＡＬＵａ４の演算結果（データ）
と、これからラッチ回路Ｌ１で保持されるデータのソー
ス・アドレスとが一致しているとする。この一致は、バ
イパス制御回路１３によって検出され、バイパス制御回
路１３は、制御信号ｅ４−１−１を“１”とする。この
ような、“１”となっている制御信号ｅ４−１−１は、
トライ・ステート・バッファＴ４９をオンにする。この
ため、結果バッファｅ４に保持されているＡＬＵａ４の
演算結果（データ）が、バス１−１によって、ラッチ回
路Ｌ１に転送される。

【００５０】ＶＬＩＷプロセッサでは、スカラ・プロセ
ッサと異なり、４つの機能ユニット７−１〜７−４の８
つの結果バッファｅ１〜ｅ４，ｍ１〜ｍ４に保持されて
いる８つの演算結果（データ）が、４つの機能ユニット
７−１〜７−４の４つのＡＬＵａ１〜ａ４のいずれの入
力ともなり得る。

【００５１】図５は、図３のバイパス制御回路１３を示
す概略ブロック図である。図５を参照して、バイパス制
御回路は、フィールド制御回路２１−１，２１−２，２
１−３，２１−４、命令管理回路１５、アドレスデコー
ダ１７および制御信号発生回路１９を含む。命令管理回
路１５は、有効／無効フィールド（以下、「valid フィ
ールド」という）２３、機能ユニットフィールド（以
下、「pipeフィールド」という）２５およびステージフ
ィールド（以下、「stage 値フィールド」という）２７
からなる。

【００５２】図６は、図５の命令管理回路１５を示す概
略ブロック図である。なお、図５と同様の部分について
は同一の参照符号を付しその説明を適宜省略する。図６
を参照して、命令管理回路は、複数のエントリｆ１〜ｆ
ｎに分けられる。エントリｆ１〜ｆｎは、図３のレジス
タ・ファイル５のアドレスに対応して設けられ、その数
は、図３のレジスタ・ファイル５のアドレスの数と同じ
である。たとえば、図３のレジスタ・ファイル５のアド
レス“１”に対応するのが、エントリｆ１である。ま
た、デスティネーション・アドレス“１”は、図３のレ
ジスタ・ファイル５のアドレス“１”を示すため、デス
ティネーション・アドレス“１”に対応するのはエント
リｆ１である。さらに、ソース・アドレス“１”は図３
のレジスタ・ファイル５のアドレス“１”を示すため、
ソース・アドレス“１”に対応するのはエントリｆ１で
ある。

【００５３】再び図５を参照して説明する。フィールド
制御回路２１−１は、機能ユニット７−１に投入される
命令のデスティネーション・アドレスｄｅｓ１を受取
る。そして、フィールド制御回路２１−１は、受取った
デスティネーション・アドレスｄｅｓ１に対応するエン
トリ（図６参照）のデータを更新するための複数の信号
を生成する。この複数の信号は、信号address 、信号pi
pe set、信号valid setおよび信号stage rsetである。
フィールド制御回路２１−２は、機能ユニット７−２へ
投入される命令のデスティネーション・アドレスｄｅｓ
２を受取り、フィールド制御回路２１−３は、機能ユニ
ット７−３に投入される命令のデスティネーション・ア
ドレスｄｅｓ３を受取り、フィールド制御回路２１−４
は機能ユニット７−４に投入される命令のデスティネー
ション・アドレスｄｅｓ４を受取る。フィールド制御回
路２１−２〜２１−４の動作は、フィールド制御回路２
１−１と同様である。

【００５４】命令管理回路１５は、エントリによって、
そのエントリに対応するデスティネーション・アドレス
を持つ命令が、どの機能ユニットのどのステージに存在
するかを管理する。すなわち、命令管理回路１５は、エ
ントリによって、そのエントリに対応するデスティネー
ション・アドレスを持つ命令の処理結果（演算結果）が
現在どの機能ユニットのどの結果バッファに存在するか
を管理する。valid フィールド２３は、pipeフィールド
２５およびstage フィールド２７のデータが有効か無効
かを示すものである。pipeフィールド２５は、エントリ
に対応するデスティネーション・アドレスを持つ命令
が、現在どの機能ユニットに存在するかを示すものであ
る。すなわち、エントリに対応するデスティネーション
・アドレスを持つ命令の処理結果（演算結果）がどの機
能ユニットにあるかを示すものである。stage フィール
ド２７は、エントリに対応するデスティネーション・ア
ドレスを持つ命令が現在どのステージに存在するかを示
すものである。すなわち、エントリに対応するデスティ
ネーション・アドレスを持つ命令の処理結果（演算結
果）がどの結果バッファに存在するかを示すものであ
る。

【００５５】valid フィールド２３、pipeフィールド２
５およびstage フィールド２７は、フィールド制御回路
２１−１〜２１−４が生成した複数の信号に従ってセッ
トまたはリセットされる。信号address は、これからセ
ットまたはリセットしようとするエントリを、フィール
ド制御回路に入力されたデスティネーション・アドレス
に従って決定する。すなわち、信号address は、フィー
ルド制御回路に入力されたデスティネーション・アドレ
スに対応するエントリを選択するものである。信号vali
d set は、信号address に従ったエントリのvalid フィ
ールド２３をセットする。これによって、信号address
に従ったエントリのpipeフィールド２５およびstage フ
ィールドのデータが有効であることが示される。信号pi
pe setは、信号address に従ったエントリのpipeフィー
ルド２５をセットする。すなわち、信号pipe setは、フ
ィールド制御回路に入力されたデスティネーション・ア
ドレスを持つ命令が投入される機能ユニットを示すよう
にpipeフィールド２５をセットする。信号stage reset
は、信号address に従ったエントリのstage フィールド
２７をリセットする。そして、信号address に従ったエ
ントリのstage フィールド２７は、そのエントリに対応
するデスティネーション・アドレスを持つ命令がステー
ジを移行するごとに新しくセットされる。このことにつ
いては後で詳しく説明する。

【００５６】アドレスデコーダ１７は、図１のデコーダ
３から、４つの命令の８個のソース・アドレスｓｒｃ１
−１〜ｓｒｃ４−２を受取り、デコードして、命令管理
回路１５に転送する。命令管理回路１５は、アドレスデ
コーダ１７から転送された８個のソース・アドレスｓｒ
ｃ１−１〜ｓｒｃ４−２に対応するエントリのフィール
ド（valid フィールド２３，pipeフィールド２５および
stage フィールド２７）のデータを制御信号発生回路１
９に転送する。８個のソース・アドレスｓｒｃ１−１〜
ｓｒｃ４−２が入力されているため、valid フィールド
２３からは、８個の１ビットのデータ（信号valid ）
が、pipeフィールド２５からは、２ビットの８個のデー
タ（信号pipe）が、stage フィールド２７からは２ビッ
トの８個のデータ（信号stage ）が、制御信号発生回路
１９に入力されることになる。制御信号発生回路１９
は、命令管理回路１５の３つのフィールド２３，２５，
２７から入力されたデータに基づき、トライ・ステート
・バッファＴ１〜Ｔ７２を制御する制御信号ｅ１−１−
１〜ｒ−４−２（図４参照）を発生する。

【００５７】図７は、図５の制御信号発生回路１９を示
す概略ブロック図である。図７を参照して、制御信号発
生回路は、８つの制御回路Ｓ１−１，Ｓ１−２，Ｓ２−
１，Ｓ２−２，Ｓ３−１，Ｓ３−２，Ｓ４−１，Ｓ４−
２を含む。８つの制御回路Ｓ１−１〜Ｓ４−２は、８つ
のソース・アドレスｓｒｃ１−１〜ｓｒｃ４−２に対応
して設けられている。たとえば、ソース・アドレスｓｒ
ｃ１−１に対応して設けられるのが制御回路Ｓ１−１で
ある。図３，図４，図５および図７を参照して、制御回
路Ｓ１−１に注目して説明する。制御回路Ｓ１−１は、
ソース・アドレスｓｒｃ１−１に対応するエントリの３
つのフィールド２３，２５，２７から３つの信号を受取
る。すなわち、valid フィールド２３からは、１ビット
の信号valid を、pipeフィールド２５からは２ビットの
信号pipeを、stage フィールド２７からは２ビットの信
号stage を受取る。信号valid は、信号pipeおよび信号
stage が有効か無効かを示すものである。信号pipeは、
ソース・アドレスｓｒｃ１−１と同じデスティネーショ
ン・アドレスを持つ命令（命令の処理結果）がどの機能
ユニットに存在するかを示すものである。信号stage
は、ソース・アドレスｓｒｃ１−１と同じデスティネー
ション・アドレスを持つ命令（命令の処理結果）がどの
ステージに存在するかを示すものである。制御回路Ｓ１
−１は、このような信号valid 、信号pipeおよび信号st
age に基づいて、バス１−１に接続されたトライ・ステ
ート・バッファＴ１，Ｔ９，Ｔ１７，Ｔ２５，Ｔ３３，
Ｔ４１，Ｔ４９，Ｔ５７，Ｔ６５を制御する制御信号ｅ
１−１−１〜ｅ４−１−１、ｍ１−１−１〜ｍ４−１−
１、ｒ１−１−１を生成する。

【００５８】制御回路Ｓ１−２〜Ｓ４−２の動作は、制
御回路Ｓ１−１の動作と同様である。すなわち、制御回
路Ｓ１−２は、ソース・アドレスｓｒｃ１−２に対応し
て用いられ、ソース・アドレスｓｒｃ１−２に対応する
エントリのフィールド２３，２５，２７から信号valid
，信号pipeおよび信号stage を受ける。そして、制御
回路Ｓ１−２は、制御信号ｅ１−１−２〜ｅ２−１−
２，ｍ１−１−２〜ｍ４−１−２，ｒ−１−２を生成す
る。制御回路Ｓ２−１は、ソース・アドレスｓｒｃ２−
１に対応して用いられ、ソース・アドレスｓｒｃ２−１
に対応するエントリのフィールド２３，２４，２７から
の信号valid ，信号pipeおよび信号stage を受ける。そ
して、制御回路Ｓ２−１は、制御信号ｅ１−２−１〜ｅ
４−２−１，ｍ１−２−１〜ｍ４−２−１，ｒ−２−１
を生成する。制御回路Ｓ２−２は、ソース・アドレスｓ
ｒｃ２−２に対応して用いられ、ソース・アドレスｓｒ
ｃ２−２に対応するエントリのフィールド２３，２５，
２７から、信号valid ，信号pipeおよび信号stage を受
ける。そして、制御回路Ｓ２−２は、制御信号ｅ１−２
−２〜ｅ４−２−２，ｍ１−２−２〜ｍ４−２−２，ｒ
−２−２を受ける。制御回路Ｓ３−１は、ソース・アド
レスｓｒｃ３−１に対応して用いられ、ソース・アドレ
スｓｒｃ３−１に対応するエントリのフィールド２３，
２５，２７から、信号valid ，信号pipeおよび信号stag
e を受ける。そして、制御回路Ｓ３−１は、制御信号ｅ
１−３−１〜ｅ４−３−１，ｍ１−３−１〜ｍ４−３−
１，ｒ−３−１を生成する。

【００５９】制御回路Ｓ３−２は、ソース・アドレスｓ
ｒｃ３−２に対応して用いられ、ソース・アドレスｓｒ
ｃ３−２に対応するエントリのフィールド２３，２５，
２７から、信号valid ，信号pipeおよび信号stage を受
ける。そして、制御回路Ｓ３−２は、制御信号ｅ１−３
−２〜ｅ４−３−２，ｍ１−３−２〜ｍ４−３−２，ｒ
−３−２を生成する。制御回路Ｓ４−１は、ソース・ア
ドレスｓｒｃ４−１に対応して用いられ、ソース・アド
レスｓｒｃ４−１に対応するエントリのフィールド２
３，２５，２７から、信号valid ，信号pipeおよび信号
stage を受ける。そして、制御回路Ｓ４−１は、制御信
号ｅ１−４−１〜ｅ４−４−１，ｍ１−４−１〜ｍ４−
４−１，ｒ−４−１を生成する。制御回路Ｓ４−２は、
ソース・アドレスｓｒｃ４−２に対応して用いられ、ソ
ース・アドレスｓｒｃ４−２に対応するエントリのフィ
ールド２３，２４，２７から、信号valid ，信号pipeお
よび信号stage を受ける。そして、制御回路Ｓ４−２
は、制御信号ｅ１−４−２〜ｅ４−４−２，ｍ１−４−
２〜ｍ４−４−２，ｒ−４−２を生成する。

【００６０】図８は、図７の制御回路Ｓ１−１の詳細を
示す回路図である。図８を参照して、制御回路Ｓ１−１
は、３入力のＡＮＤ回路２９〜５１およびＮＯＲ回路５
３を含む。ＡＮＤ回路２９〜３３，３７〜５１の入力に
付されている丸印（○）は、反転された信号がＡＮＤ回
路に入力されることを表わす。信号pipe［０］は、２ビ
ットの信号pipeの第１ビット目を示すものであり、信号
pipe［１］は、２ビットの信号pipeの第２ビット目を示
すものである。信号stage ［０］は、２ビットの信号st
age の第１ビット目を示すものであり、信号stage
［１］は、２ビットの信号stage の第２ビット目を示す
ものである。

【００６１】ＡＮＤ回路２９〜３５には、信号valid 、
信号pipe［０］および信号pipe［１］が入力される。Ａ
ＮＤ回路３７〜５１には、信号stage ［０］および信号
stage ［１］が入力される。ＡＮＤ回路３７，３９に
は、ＡＮＤ回路２９の出力信号が入力される。ＡＮＤ回
路４１，４３には、ＡＮＤ回路３１の出力信号が入力さ
れる。ＡＮＤ回路４５，４７には、ＡＮＤ回路３３の出
力信号が入力される。ＡＮＤ回路４９，５１には、ＡＮ
Ｄ回路３５の出力信号が入力される。ＮＯＲ回路５３に
は、ＡＮＤ回路３７〜５１の出力信号が入力される。Ａ
ＮＤ回路２９〜３５は、機能ユニットを識別するための
ものである。すなわち、ソース・アドレスｓｒｃ１−１
に対応するエントリで管理している命令（命令の処理結
果）がどの機能ユニットに存在するかを識別するための
ものである。ソース・アドレスｓｒｃ１−１に対応する
エントリのpipeフィールド２５およびstage フィールド
２７のデータが有効な場合、すなわち、信号pipe
［０］，信号pipe［１］，信号stage ［０］，信号stag
e ［１］が有効なときは、信号validは“１”となって
いる。ＡＮＤ回路３７〜５１は、ステージを識別するた
めのものである。すなわち、ソース・アドレスｓｒｃ１
−１に対応するエントリによって管理している命令（命
令の処理結果）がどのステージにあるのかを識別するた
めのものである。

【００６２】このようにＡＮＤ回路２９〜５１によっ
て、ソース・アドレスｓｒｃ１−１と一致するデスティ
ネーション・アドレスを持つ命令がどの機能ユニットの
どのステージに存在するかを特定する。すなわち、ソー
ス・アドレスｓｒｃ１−１と一致するデスティネーショ
ン・アドレスを持つ命令の処理結果がどの機能ユニット
のどの結果バッファに存在するかを特定する。そして、
特定された結果バッファに保持されている命令の処理結
果を、バス１−１を介して、ラッチ回路Ｌ１に転送する
ため、バス１−１に接続され、特定された結果バッファ
に対応するトライ・ステート・バッファをオンにするた
めの制御信号ｅ１−１−１〜ｅ４−１−１，ｍ１−１−
１〜ｍ４−１−１を発生する。

【００６３】図３および図８を参照して、具体的な例を
挙げて説明する。ここで、信号pipeが“０”のときは機
能ユニット７−１を示し、信号pipeが“１”のときは機
能ユニット７−２を示し、信号pipeが“２”のときは機
能ユニット７−３を示し、信号pipeが“３”のときは機
能ユニット７−４を示すとする。また、信号stage が
“０”のときは命令デコードステージＩＤを示し、信号
stage が“１”のときは実行ステージＥＸを示し、信号
stage が“２”のときはメモリ・アクセスステージＭＥ
Ｍを示し、信号stage が“３”のときは書戻しステージ
ＷＢを示すとする。信号pipeが“０”で信号stage が
“１”の場合は、ソース・アドレスｓｒｃ１−１と一致
するデスティネーション・アドレスを持つ命令（命令の
処理結果）が、機能ユニット７−１の実行ステージＥＸ
の結果バッファｅ１に存在することを示す。このため、
トライ・ステート・バッファＴ１をオンにして、結果バ
ッファｅ１に格納されている命令の処理結果を、ラッチ
回路Ｌ１へバイパスする必要がある。そこで、信号pipe
が“０”であるため、信号pipe［０］および信号pipe
［１］が“０”となっている。そして、信号valid が
“１”の場合は、ＡＮＤ回路２９の出力のみが“１”と
なる。また、信号stage が“１”であるため、信号stag
e ［０］が“０”であり、信号stage ［１］が“１”と
なっている。このため、ＡＮＤ回路３７の出力のみが
“１”となる。すなわち、制御信号ｅ１−１−１のみが
“１”となる。この“１”となった制御信号ｅ１−１−
１によって、トライ・ステート・バッファＴ１がオンに
なる。

【００６４】ソース・アドレスｓｒｃ１−１に対応する
エントリのpipeフィールド２５およびstage フィールド
２７のデータが無効である場合、すなわち、信号pipe
［０］，信号pipe［１］，信号stage ［０］，信号stag
e ［１］が無効の場合には、信号valid は“０”となっ
ている。ソース・アドレスｓｒｃ１−１に対応するエン
トリのpipeフィールド２５およびstage フィールド２７
のデータが無効であるということは、ソース・アドレス
ｓｒｃ１−１と一致するデスティネーション・アドレス
を持つ命令の処理結果が、いずれの機能ユニットのいず
れの結果バッファにも存在しないことを示す。したがっ
て、このような場合には、レジスタ・ファイル５からソ
ース・アドレスｓｒｃ１−１に対応するデータをラッチ
回路Ｌ１へ読出す必要がある。すなわち、トライ・ステ
ート・バッファＴ６５をオンにする制御信号を発生する
必要がある。ここで、信号valid が“０”であるため、
ＡＮＤ回路２９〜３５のすべての出力信号は“０”とな
る。さらに、ＡＮＤ回路２９〜３５のすべての出力信号
が“０”であるため、ＡＮＤ回路３７〜５１のすべての
出力信号も“０”となる。これによって、ＮＯＲ回路５
３の出力信号のみが“１”となる。すなわち、制御信号
ｒ−１−１のみが“１”となり、トライ・ステート・バ
ッファＴ６５をオンにする。なお、図７の制御回路Ｓ１
−２〜Ｓ４−２の構成は、図８に示した制御回路Ｓ１−
１の構成と同じである。

【００６５】図９は、図５のstage フィールド２７の一
部およびstage フィールド２７の一部を管理するための
stage フィールド管理回路を示す概略ブロック図であ
る。図９を参照して、stage フィールド５５は、図５の
stage フィールド２７のうち、１つのエントリに対応す
るものである。すなわち、stage フィールド５５は、１
つのエントリのstage フィールドである。そして、stag
e フィールド５５に対応して、stage フィールド管理回
路５４が設けられる。すなわち、命令管理回路１５（図
６）は、複数のエントリｆ１〜ｆｎに対応して複数のst
age フィールド管理回路５４を備えていることになる。

【００６６】stage フィールド管理回路５４は、加算回
路５７、データ比較器５９および参照回路６１を含む。

【００６７】エントリのstage フィールド５５は、その
エントリに対応するデスティネーション・アドレスを持
つ命令がどのステージに存在するかを示すものである。
すなわち、エントリのstage フィールド５５は、そのエ
ントリに対応するデスティネーション・アドレスを持つ
命令の処理結果がどの結果バッファに存在するかを示す
ためのものである。ここで、stage フィールド５５が初
期状態または信号stage reset によってリセットされた
状態の場合には、stage フィールド５５は“０”となっ
ている。すなわち、エントリのstage フィールド５５
は、そのエントリに対応するデスティネーション・アド
レスを持つ命令が命令デコードステージＩＤに存在する
ときは、“０”となっている。エントリのstage フィー
ルド５５は、そのエントリに対応するデスティネーショ
ン・アドレスを持つ命令が実行ステージＥＸに存在する
ときは、すなわち、そのエントリに対応するデスティネ
ーション・アドレスを持つ命令の処理結果が実行ステー
ジＥＸの結果バッファに存在するときは、“１”となっ
ている。エントリのstage フィールド５５は、そのエン
トリに対応するデスティネーション・アドレスを持つ命
令がメモリ・アクセスステージＭＥＭに存在するとき
は、すなわち、そのエントリに対応するデスティネーシ
ョン・アドレスを持つ命令の処理結果がメモリ・アクセ
スステージＭＥＭの結果バッファに存在するときは、
“２”となっている。エントリのstage フィールド５５
は、そのエントリに対応するデスティネーション・アド
レスを持つ命令が書戻しステージＷＢに存在するとき
は、すなわち、そのエントリに対応するデスティネーシ
ョン・アドレスを持つ命令の処理結果が書戻しステージ
ＷＢに存在するときは、“３”となっている。

【００６８】このようにstage フィールド５５のデータ
をセットしていくのは（更新していくのは）は、stage
フィールド管理回路５４である。stage フィールド５５
の値には、クロック・サイクルごとに、すなわち、命令
がステージを移行するごとに、加算回路５７によって、
“１”が加算される。そして、その加算値は、再びstag
e フィールド５５に格納される。データ比較器５９は、
stage フィールド５５の値と、参照回路６１に格納され
ている値“３”とを比較する。そして、データ比較器５
９は、stage フィールド５５の値が“３”のときは、信
号valid resetを生成する。すなわち、命令が、書戻し
ステージＷＢに移行した場合には、データ比較器５９か
ら信号valid reset が出力され、stage フィールド管理
回路５４に対応するエントリのvalid フィールドがリセ
ットされる。リセットされたvalid フィールドは、pipe
フィールドおよびstage フィールドが無効であることを
示す。このように、命令が書戻しステージＷＢに存在す
るときに、信号valid reset を出力するのは、命令が書
戻しステージＷＢに存在するときはバイパスする必要が
なく、レジスタ・ファイル５から直接データを読出せば
よいからである。

【００６９】再び図３，図５および図６を参照して、命
令管理回路１５のセットまたはリセットについて、具体
例を挙げながら説明する。機能ユニット７−１に投入さ
れる命令のデスティネーション・アドレスｄｅｓ１が
“１”とする。このとき、フィールド制御回路２１−１
は、信号address を“１”とする。信号address “１”
は、デスティネーション・アドレスｄｅｓ１“１”に対
応するエントリｆ１を選択する。すなわち、この選択さ
れたエントリｆ１の３つのフィールド２３，２５，２７
がセットまたはリセットされることになる。そして、フ
ィールド制御回路２１−１は、エントリｆ１のvalid フ
ィールド２３を“１”にセットするための信号valid se
t を発生する。なお、valid フィールド２３が“１”の
ときには、pipeフィールド２５およびstage フィールド
２７のデータが有効であることを示し、valid フィール
ド２３が“０”の場合には、pipeフィールド２５および
stage フィールド２７のデータが無効であることを示
す。

【００７０】また、フィールド制御回路２１−１は、エ
ントリｆ１のpipeフィールド２５を“０”にセットする
ための信号pipe setを発生する。なお、pipeフィールド
２５が“０”のときは、機能ユニット７−１を示し、pi
peフィールド２５が“１”のときは機能ユニット７−２
を示し、pipeフィールド２５が“２”のときは機能ユニ
ット７−３を示し、pipeフィールド２５が“３”のとき
は機能ユニット７−４を示す。さらに、フィールド制御
回路２１−１は、エントリｆ１のstage フィールド２７
をリセットするための信号stage reset を発生する。な
お、stage フィールド２７に、信号stage reset が与え
られた場合には、stage フィールド２７は“０”とな
る。また、stage フィールド２７が“０”の場合は、命
令が命令デコードステージＩＤに存在することを示し、
stage フィールド２７が“１”の場合は、命令が実行ス
テージＥＸに存在することを示し、stage フィールド２
７が“２”の場合には、命令がメモリ・アクセスステー
ジＭＥＭに存在することを示し、stage フィールド２７
が“３”のときは命令が書戻しステージＷＢに存在する
ことを示す。

【００７１】次に、図３、図５、図７、図８、図６を参
照して、具体例を挙げながら、バイパス制御回路１３が
行なうバイパス制御について説明する。アドレスデコー
ダ１７に入力されるソース・アドレスｓｒｃ１−１が
“２”とする。アドレスデコーダ１７は、ソース・アド
レスｓｒｃ１−１“２”に対応する命令管理回路１５の
エントリｆ２を読出し、ソース・アドレスｓｒｃ１−１
“２”に対応するエントリｆ２のvalid フィールド２
３、pipeフィールド２５およびstage フィールド２７の
データを制御信号発生回路１９に送信する。すなわち、
制御回路Ｓ１−１（図７）には、valid フィールド２３
から信号valid が入力され、pipeフィールド２５からは
信号pipeが入力され、stage フィールド２７からは信号
stage が入力されることになる。ここで、信号valid が
“１”、信号pipeが“１”、信号stage が“１”とす
る。すなわち、ソース・アドレスｓｒｃ１−１と一致す
るデスティネーション・アドレスを持つ命令（命令の処
理結果）は、機能ユニット７−２の結果バッファｅ２に
存在することになる。この場合において、信号valid が
“１”、信号pipe［０］が“０”、信号pipe［１］が
“１”であるため、ＡＮＤ回路３１（図８）の出力のみ
が“１”となる。また、信号stage ［０］が“０”、信
号stage ［１］が“１”であるため、ＡＮＤ回路４１の
出力のみが“１”となる。すなわち、制御信号ｅ２−１
−１のみが“１”となる。これによって図３のトライ・
ステート・バッファＴ１７がオンし、結果バッファｅ２
に保持されている命令の処理結果がバス１−１を介して
ラッチ回路Ｌ１に転送されることになる。

【００７２】図５および図６を参照して、実施の形態１
によるＶＬＩＷプロセッサでは、優先順位付選択（比
較）が不要な理由を説明する。命令管理回路１５が、あ
るエントリによって、命令を管理している場合におい
て、そのエントリに対応するデスティネーション・アド
レスを持つ命令が、機能ユニット７−１〜７−４のいず
れかに投入されるときは、すなわち、フィールド制御回
路２１−１〜２１−４のいずれかに、そのエントリに対
応するデスティネーション・アドレスが新たに入力され
るときは、そのエントリは新たに投入される命令を管理
する。たとえば、デスティネーション・アドレス“１”
に対応するエントリは、エントリｆ１ひとつであるた
め、現在管理している命令のデスティネーション・アド
レスが“１”である場合において、次に投入される命令
のデスティネーション・アドレスも“１”である場合に
は、エントリｆ１に上書きされることになるのである。
このように、命令管理回路１５では、上書きされるの
で、優先順位付選択は不要になる。

【００７３】以上のように、実施の形態１によるＶＬＩ
Ｗプロセッサでは、バイパス制御回路によって、命令の
処理結果がいずれの機能ユニットのいずれの結果バッフ
ァに存在するかを管理して、バイパス制御を行なってい
る。このため、デスティネーション・アドレスとソース
・アドレスとを比較するための比較器が不要になるとと
もに、優先順位付選択をも不要になる。その結果、実施
の形態１によるＶＬＩＷプロセッサでは、回路が簡単に
なり、高速にバイパス制御を行なうことができる。

【００７４】（実施の形態２）実施の形態２による並列
処理プロセッサとしてのＶＬＩＷプロセッサの構成は、
図１および図３に示した実施の形態１によるＶＬＩＷプ
ロセッサの構成と同様である。実施の形態２によるＶＬ
ＩＷプロセッサの命令デコードステージＩＤでデコード
された基準命令の形式は図２のものと同様である。実施
の形態２によるＶＬＩＷプロセッサにおいて、トライ・
ステート・バッファＴ１〜Ｔ７２と、トライ・ステート
・バッファＴ１〜Ｔ７２を制御する制御信号ｅ１−１−
１〜ｒ４−２との関係は、図４に示したものと同様であ
る。実施の形態２によるＶＬＩＷプロセッサのバイパス
制御回路は、図４に示した実施の形態１によるバイパス
制御回路と同様である。

【００７５】実施の形態２によるＶＬＩＷプロセッサの
命令管理回路は、図６に示した実施の形態１によるＶＬ
ＩＷプロセッサの命令管理回路と同様である。ただし、
以下の点が異なる。実施の形態１によるＶＬＩＷプロセ
ッサの命令管理回路は、pipeフィールド２５において、
４つの機能ユニット７−１〜７−４を、２ビットで表現
している。これに対し、実施の形態２によるＶＬＩＷプ
ロセッサでは、pipeフィールド２５において、４つの機
能ユニット７−１〜７−４を、４ビットのビット・ベク
タで表現している。たとえば、実施の形態２によるＶＬ
ＩＷプロセッサの命令管理回路では、pipeフィールド２
５の第１ビットが“１”の場合は、管理している命令
が、機能ユニット７−１に存在することを示し、pipeフ
ィールド２５の第２ビットが“１”の場合は、管理して
いる命令が、機能ユニット７−２に存在することを示
し、pipeフィールド２５の第３ビットが“１”の場合
は、管理している命令が、機能ユニット７−３に存在す
ることを示し、pipeフィールド２５の第４ビットが
“１”の場合は、管理している命令が、機能ユニット７
−４に存在することを示す。このように、実施の形態２
によるＶＬＩＷプロセッサでは、機能ユニット７−１〜
７−４と同数のビット数を有するビット・ベクタで、各
機能ユニットを表現する。pipeフィールド２５におい
て、４ビットのビット・ベクタで、各機能ユニットを表
現しているため、pipeフィールド２５から、制御信号発
生回路１９（図５）に与えられる信号pipeのビット数も
４ビットになる。

【００７６】実施の形態２によるＶＬＩＷプロセッサの
制御信号発生回路は、図７に示した実施の形態１による
ＶＬＩＷプロセッサの制御信号発生回路と同様である。
ただし、異なるのは以下の点である。上述のように、pi
peフィールド２５（図６）において、各機能ユニット７
−１〜７−４を、４ビットのビット・ベクタで表現して
いるため、pipeフィールド２５から制御回路Ｓ１−１〜
Ｓ４−２に与えられる信号pipeが４ビットになる。これ
によって、実施の形態２によるＶＬＩＷプロセッサの制
御回路Ｓ１−１〜Ｓ４−２の具体的な回路構成は、図８
に示した実施の形態１によるＶＬＩＷプロセッサの制御
回路Ｓ１−１〜Ｓ４−２の具体的な回路構成と異なって
くる。

【００７７】図１０は、実施の形態２によるＶＬＩＷプ
ロセッサの制御回路Ｓ１−１（図７）の詳細を示す回路
図である。なお、図８と同様な部分については同様の参
照符号を付し、その説明は適宜省略する。図１０を参照
して、制御回路Ｓ１−１は、ＡＮＤ回路６３〜６９，３
７〜５１およびＮＯＲ回路５３を含む。ＡＮＤ回路６３
〜６９には、信号valid が入力される。ＡＮＤ回路６３
には、信号pipe［０］が入力される。ＡＮＤ回路６５に
は、信号pipe［１］が入力される。ＡＮＤ回路６７に
は、信号pipe［２］が入力される。ＡＮＤ回路６９に
は、信号pipe［３］が入力される。

【００７８】図５も参照して、信号pipe［０］は、pipe
フィールドの第１ビット目に対応し、すなわち、信号pi
peの第１ビット目を示し、信号pipe［１］は、pipeフィ
ールドの第２ビット目に対応し、すなわち、信号pipeの
第２ビット目を示し、信号pipe［２］は、pipeフィール
ドの第３ビット目に対応し、すなわち、信号pipeの第３
ビット目を示し、信号pipe［３］は、pipeフィールドの
第４ビット目に対応し、すなわち、信号pipeの第４ビッ
ト目を示すものである。すなわち、信号pipe［０］が
“１”のときには、管理する命令（命令の処理結果）が
機能ユニット７−１に存在することを示し、信号pipe
［１］が“１”の場合は、管理する命令（命令の処理結
果）が機能ユニット７−２に存在することを示し、信号
pipe［２］が“１”の場合は、管理する命令（命令の処
理結果）が機能ユニット７−３に存在することを示し、
信号pipe［４］が“１”の場合は、管理する命令（命令
の処理結果）が機能ユニット７−４に存在することを示
す。したがって、ＡＮＤ回路６３〜６９によって、管理
している命令がどの機能ユニットに存在するかを識別で
きる。なお、制御回路Ｓ１−２〜Ｓ４−２の具体的な回
路構成は図１０に示した制御回路Ｓ１−１と同じであ
る。

【００７９】実施の形態２によるＶＬＩＷプロセッサの
stage フィールドおよびstage フィールド管理回路は、
図９に示した実施の形態１によるstage フィールドおよ
びstage フィールド管理回路と同様である。

【００８０】以上のように、実施の形態２によるＶＬＩ
Ｗプロセッサでは、バイパス制御回路のpipeフィールド
２５（図５）において、４つの機能ユニット７−１〜７
−４（図３）を４ビットのビット・ベクタで表現してい
る。すなわち、機能ユニットと同数のビット数を有する
ビット・ベクタで、機能ユニットを表現している。この
ため、制御回路（図１０）が、実施の形態１によるＶＬ
ＩＷプロセッサの制御回路（図８）より簡単になる。そ
の結果、実施の形態２によるＶＬＩＷプロセッサでは、
実施の形態１によるＶＬＩＷプロセッサに比し、さらに
高速に、バイパス制御を行なうことができる。

【００８１】（実施の形態３）実施の形態３による並列
処理プロセッサとしてのＶＬＩＷプロセッサの構成は、
図１および図３に示した実施の形態１によるＶＬＩＷプ
ロセッサと同様である。実施の形態３によるＶＬＩＷプ
ロセッサの命令デコードステージＩＤでデコードされた
基準命令の形式は図２に示したものと同様である。

【００８２】実施の形態３によるＶＬＩＷプロセッサの
トライ・ステート・バッファＴ１〜Ｔ７２と、制御信号
ｅ１−１−１〜ｒ−４−２との対応関係は、図４に示し
たのと同様である。実施の形態４によるＶＬＩＷプロセ
ッサのバイパス制御回路は、図５に示した実施の形態１
によるＶＬＩＷプロセッサのバイパス制御回路と同様で
ある。

【００８３】実施の形態３によるＶＬＩＷプロッセサの
命令管理回路は、図６に示した実施の形態１によるＶＬ
ＩＷプロセッサの命令管理回路と同様である。ただし、
以下の点が異なる。実施の形態１によるＶＬＩＷプロセ
ッサのstage フィールド２７では、管理している命令が
存在するステージを、２ビットで表現している。これに
対し、実施の形態３によるＶＬＩＷプロセッサの命令管
理回路のstage フィールド２７では、管理している命令
が存在するステージを４ビットのビット・ベクタで表現
している。たとえば、命令デコードステージＩＤに、命
令が存在する場合は、stage フィールド２７の第１ビッ
トを“１”にセットし、実行ステージＥＸに命令が存在
する場合は、stage フィールド２７の第２ビットを
“１”にセットし、メモリ・アクセスステージＭＥＭに
命令が存在する場合は、stage フィールド２７の第３ビ
ットを“１”にセットし、書戻しステージＷＢに命令が
存在する場合は、stage フィールド２７の第４ビットを
“１”にセットする。このように、stage フィールド２
７においては、４つのステージを４ビットのビット・ベ
クタで表現しているため、stage フィールド２７から制
御信号発生回路１９（図５）へ与えられる信号stage も
４ビットとなる。

【００８４】実施の形態３によるＶＬＩＷプロセッサの
制御信号発生回路は、図７に示した実施の形態１による
ＶＬＩＷプロセッサの制御信号発生回路と同様である。
ただし以下の点が異なる。上述したように、実施の形態
３によるＶＬＩＷプロセッサでは、stage フィールド２
７において、４つのステージを４つのビット・ベクタで
表現しているため、stage フィールド２７から制御回路
Ｓ１−１〜Ｓ４−２に与えられる信号stage も４ビット
になる。このため、制御回路Ｓ１−１〜Ｓ４−２の具体
的な回路構成が実施の形態１によるＶＬＩＷプロセッサ
の制御回路Ｓ１−１〜Ｓ４−２と異なってくる。

【００８５】図１１は、本発明の実施の形態３によるＶ
ＬＩＷプロセッサの制御回路（図７）の詳細を示す回路
図である。なお、図８と同様の部分については同一の参
照符号を付しその説明を適宜省略する。

【００８６】図１１を参照して、制御回路Ｓ１−１は、
ＡＮＤ回路２９〜３５，７１〜８５およびＮＯＲ回路５
３を含む。ＡＮＤ回路７１，７３には、ＡＮＤ回路２９
の出力信号が入力される。ＡＮＤ回路７５，７７には、
ＡＮＤ回路３１の出力信号が入力される。ＡＮＤ回路７
９，８１には、ＡＮＤ回路３３からの出力信号が入力さ
れる。ＡＮＤ回路８３，８５には、ＡＮＤ回路３５から
の出力信号が入力される。ＡＮＤ回路７１，７５，７
９，８３には、信号stage ［１］が入力される。ＡＮＤ
回路７３，７７，８１，８５には、信号stage ［２］が
入力される。

【００８７】ここで、信号stage ［１］は、stage フィ
ールド２７（図５）の第２ビット目の値、すなわち、信
号stage の第２ビット目を示している。すなわち、信号
stage ［１］は、管理している命令が、命令実行ステー
ジＥＸに存在するか否かを示す信号である。信号stage
［２］は、stage フィールド２７の第３ビット目の値、
すなわち、信号stage の第３ビット目を示している。す
なわち、stage ［２］は、管理している命令が、メモリ
・アクセスステージＭＥＭに存在するか否かを示す信号
である。具体的に言うと、信号［１］が、“１”のとき
は、管理している命令が、命令実行ステーションＥＸに
存在することを示す。また、信号［２］が“１”のとき
は、管理している命令が、メモリ・アクセスステージＭ
ＥＭに存在することを示す。なお、制御回路Ｓ１−１で
は、実行ステージＥＸの結果バッファｅ１〜ｅ４および
メモリ・アクセスステージＭＥＭの結果バッファｍ１〜
ｍ４に保持されている命令の処理結果をバイパスするこ
とを目的としているため、stage フィールド２７の第１
ビット目に対応する信号stage ［０］および、stage フ
ィールド２７の第４ビット目に対応する信号stage
［３］は、制御回路Ｓ１−１に入力する必要はない。こ
こで、図８（実施の形態１）では、ステージを識別する
ためのＡＮＤ回路３７〜５１は、３入力となっている
が、図１１において、ステージを識別するためのＡＮＤ
回路７１〜８５は、２入力となっている。

【００８８】図３および図１１を参照して、具体例を挙
げて動作について説明する。ラッチ回路Ｌ１が必要とす
るデータのソース・アドレスと、結果バッファｅ３に存
在する命令の処理結果（データ）のデスティネーション
・アドレスとが一致する場合を考える。この場合、信号
valid および信号pipe［０］は“１”であり、信号pipe
［１］は０である。このため、ＡＮＤ回路３３の出力信
号のみが“１”となる。そして、stage ［１］が“１”
であり、信号stage ［２］が“０”である。このため、
ＡＮＤ回路７９の出力信号のみが“１”となる。すなわ
ち、制御信号ｅ３−１−１のみが“１”となる。これに
よってトライ・ステート・バッファＴ３３がオンにな
り、結果バッファｅ３に保持されている命令の処理結果
がラッチ回路Ｌ１に転送されることになる。

【００８９】また、ラッチ回路Ｌ１にこれから投入され
るデータのソース・アドレスが８つの結果バッファｅ１
〜ｅ４，ｍ１〜ｍ４に保持されている８つの命令の処理
結果の８つのデスティネーション・アドレスのいずれと
も一致しない場合には、信号valid が“０”である。こ
のため、ＡＮＤ回路７１〜８５の出力信号はすべて
“０”になる。これによって、ＮＯＲ回路５３の出力
が、“１”となる。すなわち、制御信号ｒ−１−１が
“１”となる。これによって、トライ・ステート・バッ
ファＴ６５がオンし、レジスタ・ファイル５からデータ
がラッチ回路Ｌ１に投入される。なお、制御回路Ｓ１−
２〜Ｓ４−２の回路構成は、図１１に示した制御回路と
同じである。

【００９０】図１２は、実施の形態３によるＶＬＩＷプ
ロセッサのstage フィールド２７（図５）の一部および
stage フィールド２７の一部を管理するビット・シフタ
を示す概略ブロック図である。図１２を参照して、stag
e フィールドの一部８７は、stage フィールド２７（図
５）の一部であって、１つのエントリに対応するもので
ある。したがって、stage フィールドの一部８７に対応
して設けられるビット・シフタ８９もまた、１つのエン
トリに対応するものである。stage フィールドの一部８
７では、４ビットのビット・ベクタで、ステージを識別
している。したがって、ビット・シフタ８９によって、
命令が命令デコードステージＩＤに存在するときには、
stage フィールドの一部８７の第１ビット目［０］を
“１”にセットし、命令が実行ステージＥＸに存在する
ときには、stage フィールドの一部８７の第２ビット目
［１］を“１”にセットし、命令がメモリ・アクセスス
テージＭＥＭに存在するときは、stage フィールドの一
部８７の第３ビット目［２］を“１”にセットし、命令
が書戻しステージＷＢに存在するときは、stage フィー
ルドの一部８７の第４ビット目［３］を“１”にセット
する。

【００９１】すなわち、ビット・シフタ８９は、各ステ
ージへ移行するごとに、すなわち、クロック・サイクル
ごとに、移行したステージに対応する、ビット・ベクタ
のビットをセットする。たとえば、命令が、実行ステー
ジＥＸに存在するときは、stage フィールドの一部８７
のビット・ベクタは、０１００になっている。validフ
ィールド２３（図５）をリセットするための信号valid
reset は、命令が、書戻しステージＷＢに進んだときに
発生すればよい。このため、stage フィールドの一部８
７の第４ビット［３］の値をそのまま信号valid reset
とする。

【００９２】以上のように、実施の形態３によるＶＬＩ
Ｗプロセッサでは、ステージをビット・ベクタで表わし
ている。すなわち、４つのステージを４ビットのビット
・ベクタで表わしている。このため、制御回路（図１
１）およびstage フィールド２７（図５）を管理する回
路（図１２のビット・シフタ８９）が、実施の形態１に
よるＶＬＩＷプロセッサの制御回路（図８）およびstag
e フィールド２７を管理する回路（図９のstage フィー
ルド管理回路５４）に比し、簡単になる。その結果、実
施の形態３によるＶＬＩＷプロセッサでは、さらに、高
速に、制御信号ａ１−１−１〜ｒ−４−２および信号va
lid reset を発生することができ、さらに、高速にバイ
パス制御を行なうことができる。

【００９３】また、実施の形態２によるＶＬＩＷプロセ
ッサの特徴部分と、実施の形態３によるＶＬＩＷプロセ
ッサの特徴部分とを組合せることができる。すなわち、
４つの機能ユニット７−１〜７−４を４ビットのビット
・ベクタで表わし、かつ、４つのステージ（命令デコー
ドステージＩＤ、実行ステージＥＸ、メモリ・アクセス
ステージＭＥＭおよび書戻しステージＷＢ）を４ビット
のビット・ベクタで表わす。このようにした場合、制御
回路Ｓ１−１〜Ｓ４−２（図７）の具体例な回路構成が
異なってくる。

【００９４】図１３は、実施の形態２によるＶＬＩＷプ
ロセッサの特徴部分と実施の形態３によるＶＬＩＷプロ
セッサの特徴部分とを組合せた場合の制御回路Ｓ１−１
（図７）の詳細を示す回路図である。図１３を参照し
て、制御回路Ｓ１−１は、ＡＮＤ回路６３〜６９，７１
〜８５およびＮＯＲ回路５３を含む。なお、図１０およ
び図１１と同様の部分については同一の参照符号を付し
説明は省略する。また、制御回路Ｓ１−２〜Ｓ４−２の
具体的な回路構成も、図１３の制御回路Ｓ１−１と同じ
である。このように、実施の形態２によるＶＬＩＷプロ
セッサの特徴部分と実施の形態３によるＶＬＩＷプロセ
ッサの特徴部分を組合せた場合には、実施の形態２によ
るＶＬＩＷプロセッサの制御回路（図１０）または実施
の形態３によるＶＬＩＷプロセッサの制御回路（図１
１）に比し、制御回路が簡単になる。その結果、実施の
形態２によるＶＬＩＷプロセッサまたは実施の形態３に
よるＶＬＩＷプロセッサよりもさらに高速にバイパス制
御を行なうことができる。

【００９５】（実施の形態４）実施の形態４による並列
処理プロセッサとしてのＶＬＩＷプロセッサの構成は、
図１および図３に示した実施の形態１によるＶＬＩＷプ
ロセッサの構成と同様である。実施の形態４によるＶＬ
ＩＷプロセッサの命令デコードステージＩＤでデコード
された基準命令の形式は、図２に示したものと同様であ
る。実施の形態４によるＶＬＩＷプロセッサのトライ・
ステート・バッファＴ１〜Ｔ７２と、制御信号ｅ１−１
−１〜ｒ−４−２との対応関係は、図４に示したものと
同様である。

【００９６】図１４は、実施の形態４によるＶＬＩＷプ
ロセッサのバイパス制御回路１３（図３）を示す概略ブ
ロック図である。なお、図５と同様の部分については同
一の参照符号を付しその説明を適宜省略する。図１４を
参照して、バイパス制御回路は、フィールド制御回路２
１−１〜２１−４、命令管理回路８８、アドレスデコー
ダ１７および制御信号発生回路９０を含む。命令管理回
路８８は、機能ユニットフィールド（以下、「pipeフィ
ールド」という）２５およびステージフィールド（以
下、「stage フィールド」という）２７を含む。

【００９７】図５のバイパス制御回路と、図１４のバイ
パス制御回路が異なるのは、図１４のバイパス制御回路
には、図５のバイパス制御回路のようなvalid フィール
ド２３がないことである。実施の形態４によるＶＬＩＷ
プロセッサのバイパス制御回路では、以下のようにし
て、pipeフィールド２５およびstage フィールド２７の
データが有効か無効かを判断している。

【００９８】なお、命令管理回路８８は、図６の命令管
理回路と同様に、複数のエントリｆ１〜ｆｎに分かれて
いる。

【００９９】pipeフィールド２５は、実施の形態２によ
るＶＬＩＷプロセッサのpipeフィールドと同様のもので
ある。すなわち、４つの機能ユニット７−１〜７−４
を、４ビットのビット・ベクタで表わしている。そし
て、あるエントリのpipeフィールド２５において、ビッ
ト・ベクタの第１ビット〜第４ビットの値のうちいずれ
か１つが“１”の場合は、そのエントリのpipeフィール
ド２５およびstage フィールド２７のデータは有効であ
るとする。一方、あるエントリのpipeフィールド２５に
おいて、ビット・ベクタの第１ビット〜第４ビットの値
のすべてが“０”の場合は、そのエントリのpipeフィー
ルド２５およびstage フィールド２７のデータは無効で
あるとする。

【０１００】このようにする場合には、一番最初にpipe
フィールド２５のビット・ベクタのすべてのビットを
“０”に初期化しておく必要がある。また、命令が書戻
しステージＷＢに存在する場合は、その命令が持つデス
ティネーション・アドレスに対応するエントリのpipeフ
ィールド２５において、ビット・ベクタのすべてのビッ
トをリセットする必要がある。なぜならば、命令（命令
の処理結果）が書戻しステージＷＢに存在するときに
は、レジスタ・ファイルから直接データを読出せばよ
く、バイパスする必要がないからである。また、stage
フィールド２７を管理するstage フィールド管理回路
は、図９に示したものと同様である。したがって、pipe
フィールド２５において、ビット・ベクタのすべてのビ
ットのリセットは、図９のstage フィールド管理回路５
４が発生する信号valid reset によって行なわれる。

【０１０１】pipeフィールド２５では、４ビットのビッ
ト・ベクタによって機能ユニットを表わしているため、
制御信号発生回路９０には、それに対応して４ビットの
信号pipeがpipeフィールド２５から与えられることにな
る。なお、ソース・アドレスｓｒｃ１−１〜ｓｒｃ４−
２は８個であるため、pipeフィールド２５からは、４ビ
ットの８個の信号pipeが制御信号発生回路９０に与えら
れる。

【０１０２】図１５は、図１４の制御信号発生回路９０
を示す概略ブロック図である。なお、図７と同様の部分
については同一の参照符号を付しその説明は適宜省略す
る。図１５を参照して、制御回路Ｓ１−１には、４ビッ
トの信号pipeおよび２ビットの信号stage が与えられ
る。これに応じて、制御回路Ｓ１−１は制御信号ｅ１−
１−１〜ｅ４−１−１，ｍ１−１−１〜ｍ４−１−１，
ｒ−１−１を発生する。なお、制御回路Ｓ１−２〜Ｓ４
−２についても制御回路Ｓ１−１と同様である。

【０１０３】図１６は、図１５の制御回路Ｓ１−１の詳
細を示す回路図である。図１６を参照して、制御回路Ｓ
１−１は、ＡＮＤ回路９１〜１０５およびＮＯＲ回路５
３を含む。ＡＮＤ回路９１〜１０５には、信号stage
［０］および信号stage ［１］が入力される。ＡＮＤ回
路９１，９３には、信号pipe［０］が入力される。ＡＮ
Ｄ回路９５，９７には、信号pipe［１］が入力される。
ＡＮＤ回路９９，１０１には、信号pipe［２］が入力さ
れる。ＡＮＤ回路１０３，１０５には、信号pipe［３］
が入力される。ここで、信号pipe［０］、信号pipe
［１］、信号pipe［２］および信号pipe［３］は、それ
ぞれ、図１０（実施の形態２）に示した信号pipe
［０］、信号pipe［１］、信号pipe［２］および信号pi
pe［３］と同様である。信号stage ［０］および信号st
age ［１］は、それぞれ、図１０に示した信号stage
［０］および信号stage ［１］と同様のものである。

【０１０４】図１６の制御回路Ｓ１−１の動作につい
て、図３も参照しながら具体例を挙げて説明する。ラッ
チ回路Ｌ１でこれから必要とされるデータのソース・ア
ドレスと、結果バッファｅ３に保持されている命令の処
理結果（データ）のデスティネーション・アドレスとが
一致している場合を考える。この場合には、信号pipe
［０］、信号pipe［１］および信号pipe［３］は“０”
であり、信号pipe［２］は“１”である。また、信号st
age ［０］は“０”であり、信号stage ［１］は“１”
である。このため、ＡＮＤ回路９９の出力信号のみが
“１”となる。すなわち制御信号ｅ３−１−１のみが
“１”となる。このため、トライ・ステート・バッファ
Ｔ３３がオンになり、結果バッファｅ３に保持されてい
る命令の処理結果がラッチ回路Ｌ１に転送されることに
なる。また、ラッチ回路Ｌ１にこれから必要とされるデ
ータのソース・アドレスが、結果バッファｅ１〜ｅ４，
ｍ１〜ｍ４に存在する命令の処理結果（データ）のデス
ティネーション・アドレスのいずれとも一致しない場
合、すなわち、ラッチ回路Ｌ１でこれから必要とされる
データのソース・アドレスに対応するエントリのpipeフ
ィールドおよびstage フィールドのデータが無効である
場合は、信号pipe［０］〜pipe［３］のすべてが“０”
となる。したがって、ＡＮＤ回路９１〜１０５の出力信
号はすべて“０”となる。これによって、ＮＯＲ回路５
３から出力される制御信号ｒ−１−１は“１”となる。
これに応じて、トライ・ステート・バッファＴ６５がオ
ンになり、レジスタ・ファイル５から直接データがラッ
チ回路Ｌ１に読出されることになる。なお、制御回路ｓ
１−２〜ｓ４−２の回路構成も、図１６に示した制御回
路ｓ１−１の回路構成と同じである。

【０１０５】以上のように、実施の形態４によるＶＬＩ
Ｗプロセッサでは、pipeフィールド２５において、４つ
の機能ユニットを４ビットのビット・ベクタで表わし、
pipeフィールド２５に、図５に示したようなvalid フィ
ールド２３の役割を果たさせている。このため、実施の
形態４によるＶＬＩＷプロセッサでは、その命令管理回
路８８が、実施の形態１による命令管理回路１５（図
５）に比し小さくなる。

【０１０６】また、実施の形態４によるＶＬＩＷプロセ
ッサでは、４つの機能ユニットを４ビットのビットベク
タで表わすことで、pipeフィールド２５に、図５に示し
たようなvalid フィールド２３の役割を果たさせてい
る。このため、図５で示したようなvalid フィールド２
３からの信号valid がなくなる。これによって、制御回
路Ｓ１−１〜Ｓ４−２が、実施の形態１によるＶＬＩＷ
プロセッサの制御回路Ｓ１−１〜Ｓ４−２（図８）に比
し、簡単になる。その結果、実施の形態４によるＶＬＩ
Ｗプロセッサでは、実施の形態１によるＶＬＩＷプロセ
ッサに比し、バイパス制御をさらに高速に行なうことが
できる。

【０１０７】また、実施の形態４によるＶＬＩＷプロセ
ッサは、実施の形態３によるＶＬＩＷプロセッサの特徴
部分と組合せることができる。すなわち、実施の形態４
によるＶＬＩＷプロセッサのstage フィールド２７にお
いて、４つのステージを４ビットのビット・ベクタで表
わす。こうすることで、制御回路Ｓ１−１〜Ｓ４−２が
図１６の制御回路に比し簡単になる。

【０１０８】図１７は、実施の形態４によるＶＬＩＷプ
ロセッサと、実施の形態３によるＶＬＩＷプロセッサの
特徴部分を組合せた場合の制御回路Ｓ１−１（図１５）
の詳細を示す回路図である。なお、図１６と同様の部分
については同一の参照符号を付しその説明は適宜省略す
る。図１７を参照して、制御回路Ｓ１−１は、ＡＮＤ回
路１０７〜１２１およびＮＯＲ回路５３を含む。ＡＮＤ
回路１０７，１１１，１１５，１１９には、信号stage
［１］が入力される。ＡＮＤ回路１０９，１１３，１１
７，１２１には、信号stage ［２］が入力される。信号
stage ［１］は、図１１の信号stage ［１］と同様のも
のであり、信号stage ［２］は、図１１の信号stage
［２］と同様のものである。

【０１０９】図１７の制御回路Ｓ１−１の動作について
具体例を挙げて説明する。ラッチ回路Ｌ１でこれから必
要とされるデータのソース・アドレスと、結果バッファ
ｅ３に保持されている命令の処理結果（データ）のデス
ティネーション・アドレスとが一致する場合を考える。
この場合には、信号pipe［０］、信号pipe［１］および
信号pipe［３］が“０”であり、信号pipe［２］が
“１”である。さらに、信号stage ［１］が“１”であ
り、信号stage ［２］が“０”である。このため、ＡＮ
Ｄ回路１１５の出力信号のみが“１”となる。すなわち
制御信号ｅ３−１−１のみが“１”となる。これによっ
て、トライ・ステート・バッファＴ３３がオンし、結果
バッファｅ３に保持されている命令の処理結果（デー
タ）が、ラッチ回路Ｌ１に転送される。

【０１１０】また、ラッチ回路Ｌ１にこれから必要とさ
れるデータのソース・アドレスが、８個の結果バッファ
ｅ１〜ｅ４，ｍ１〜ｍ４に保持されている８個の命令の
処理結果（データ）のデスティネーション・アドレスの
いずれとも一致しない場合は、すなわち、ラッチ回路Ｌ
１にこれから必要とされるデータのソース・アドレスに
対応するエントリのpipeフィールド２５およびstage フ
ィールド２７のデータが無効である場合は、信号pipe
［０］〜pipe［３］がすべて“０”となる。このため、
ＡＮＤ回路１０７〜１２１の出力信号はすべて“０”と
なる。これによって、ＮＯＲ回路５３から出力される制
御信号ｒ−１−１は“１”となる。これによって、トラ
イ・ステート・バッファＴ６５がオンになり、レジスタ
・ファイル５から直接ラッチ回路Ｌ１にデータが読出さ
れることになる。なお、制御回路Ｓ１−２〜Ｓ４−２の
回路構成も、図１７に示した制御回路Ｓ１−１の回路構
成と同じである。

【０１１１】以上のように、実施の形態４によるＶＬＩ
Ｗプロセッサと、実施の形態３によるＶＬＩＷプロセッ
サの特徴部分を組合せた場合には、制御回路Ｓ１−１〜
Ｓ４−２（図１７）が、実施の形態４によるＶＬＩＷプ
ロセッサの制御回路Ｓ１−１〜Ｓ４−２（図１６）より
簡単になる。その結果、実施の形態４によるＶＬＩＷプ
ロセッサと実施の形態３によるＶＬＩＷプロセッサの特
徴部分を組合せた場合には、実施の形態４によるＶＬＩ
Ｗプロセッサよりもさらに高速にバイパス制御を行なう
ことができる。

【０１１２】（実施の形態５）実施の形態５による並列
プロセッサとしてのＶＬＩＷプロセッサの全体構成は、
図１に示した実施の形態１によるＶＬＩＷプロセッサの
全体構成と同様である。

【０１１３】図１８は、実施の形態５によるＶＬＩＷプ
ロセッサの一部を示す概略ブロック図である。なお、図
３と同様の部分については同一の参照符号を付しその説
明を適宜省略する。

【０１１４】図１８を参照して、結果バッファｅ１〜ｅ
４，ｍ１〜ｍ４に対応して、アドレス保持回路ｅｅ１〜
ｅｅ４，ｍｍ１〜ｍｍ４が設けられる。アドレス保持回
路ｅｅ１は、結果バッファｅ１に保持されている命令の
処理結果のデスティネーション・アドレスｅ１−ａを保
持している。アドレス保持回路ｅｅ２は、結果バッファ
ｅ２に保持されている命令の処理結果のデスティネーシ
ョン・アドレスｅ２−ａを保持している。アドレス保持
回路ｅｅ３は、結果バッファｅ３に保持されている命令
の処理結果のデスティネーション・アドレスｅ３−ａを
保持している。アドレス保持回路ｅｅ４は、結果バッフ
ァｅ４に保持されている命令の処理結果のデスティネー
ション・アドレスｅ４−ａを保持している。

【０１１５】アドレス保持回路ｍｍ１は、結果バッファ
ｍ１に保持されている命令の処理結果のデスティネーシ
ョン・アドレスｍ１−ａを保持している。アドレス保持
回路ｍｍ２は、結果バッファｍ２に保持されている命令
の処理結果のデスティネーション・アドレスｍ２−ａを
保持している。アドレス保持回路ｍｍ３は、結果バッフ
ァｍ３に保持されている命令の処理結果のデスティネー
ション・アドレスｍ３−ａを保持している。アドレス保
持回路ｍｍ４は、結果バッファｍ４に保持されている命
令の処理結果のデスティネーション・アドレスｍ４−ａ
を保持している。

【０１１６】ここで、アドレス保持回路ｅｅ１〜ｅｅ
４，ｍｍ１〜ｍｍ４は、図３のＶＬＩＷプロセッサにお
いても、図示していないが、設けられているものであ
る。したがって、アドレス保持回路ｅｅ１〜ｅｅ４，ｍ
ｍ１〜ｍｍ４は、実施の形態４によるＶＬＩＷプロセッ
サのために特別に設けたわけではない。後で詳しく説明
するが、バイパス制御回路１２３には、アドレス保持回
路ｅｅ１〜ｅｅ４，ｍｍ１〜ｍｍ４に保持されているデ
スティネーション・アドレスｅ１−ａ〜ｅ４−ａ，ｍ１
−ａ〜ｍ４−ａが入力される。

【０１１７】図１９は、図１８のバイパス制御回路１２
３を示す概略ブロック図である。なお、図５と同様の部
分については同一の参照符号を付しその説明を適宜省略
する。

【０１１８】図１９を参照して、バイパス制御回路は、
フィールド制御回路２１−１〜２１−４、命令管理回路
１２５、アドレスデコーダ１７および制御信号発生回路
１２７を含む。命令管理回路１２５は、有効／無効フィ
ールド（以下、「valid フィールド」という）２３およ
び機能ユニットフィールド（以下、「pipeフィールド」
という）２５を含む。命令管理回路１２５は、図６に示
した命令管理回路と同様に、複数のエントリｆ１〜ｆｎ
に分かれている。図１９のバイパス制御回路が、図５の
バイパス制御回路と異なるのは、図１９のバイパス制御
回路には、図５のようなstage フィールド２７が存在し
ないことである。したがって、図１９の命令管理回路１
２５には、図９に示すようなstage フィールド管理回路
５４も設けられていない。制御信号発生回路１２７に
は、アドレス保持回路ｅｅ１〜ｅｅ４，ｍｍ１〜ｍｍ４
に保持されているデスティネーション・アドレスｅ１−
ａ〜ｅ４−ａ，ｍ１−ａ〜ｍ４−ａおよびラッチ回路Ｌ
１〜Ｌ８がこれから必要とするデータのソース・アドレ
スｓｒｃ１−１〜ｓｒｃ４−２が入力される。

【０１１９】図２０は、図１９の制御信号発生回路１２
７を示す概略ブロック図である。なお、図７と同様の部
分については同一の参照符号を付しその説明を適宜省略
する。

【０１２０】図２０を参照して、制御信号発生回路１２
７は、制御回路Ｓ１−１〜Ｓ４−２を含む。制御回路Ｓ
１−１〜Ｓ４−２には、アドレス保持回路ｅｅ１〜ｅｅ
４，ｍｍ１〜ｍｍ４に保持されているデスティネーショ
ン・アドレスｅ１−ａ〜ｅ４−ａ，ｍ１−ａ〜ｍ４−ａ
が入力される。そして、制御回路Ｓ１−１には、対応す
るソース・アドレスｓｒｃ１−１およびソース・アドレ
スｓｒｃ１−１に対応するエントリからの信号valid 、
信号pipeが入力される。制御回路Ｓ１−２〜Ｓ４−２に
ついても同様に、対応するソース・アドレスｓｒｃ１−
２〜ｓｒｃ４−２およびソース・アドレスｓｒｃ１−２
〜ｓｒｃ４−２に対応するエントリからの信号valid ，
信号pipeが入力される。

【０１２１】図２１は、図２０の制御回路Ｓ１−１の詳
細を示す回路図である。なお、図８と同様の部分につい
ては同一の参照符号を付しその説明を適宜省略する。ま
た、図２１の信号pipe［０］および信号pipe［１］は、
図８の信号pipe［０］および信号pipe［１］と同様のも
のである。

【０１２２】図２１を参照して、制御回路Ｓ１−１は、
判断回路１２８、ＡＮＤ回路１３７〜１５５およびＮＯ
Ｒ回路５３含む。判断回路１２８は、選択回路１２９，
１３１および比較器１３３，１３５を含む。判断回路１
２８は、ラッチ回路Ｌ１がこれから必要とするデータの
ソース・アドレスｓｒｃ１−１が、４つの機能ユニット
７−１〜７−４の８つの結果バッファｅ１〜ｅ４，ｍ１
〜ｍ４のいずれに存在する命令の処理結果のデスティネ
ーション・アドレスｍ１−ａ〜ｍ４−ａ，ｅ１−ａ〜ｅ
４−ａと一致するか否かを判断するものである。詳しく
説明する。

【０１２３】選択回路１２９は、デスティネーション・
アドレスｍ１−ａ〜ｍ４−ａを受ける。そして、選択回
路１２９は、信号pipeが“０”のときはデスティネーシ
ョン・アドレスｍ１−ａを選択し、信号pipeが“１”の
ときはデスティネーション・アドレスｍ２−ａを選択
し、信号pipeが“２”のときはデスティネーション・ア
ドレスｍ３−ａを選択し、信号pipeが“３”のときはデ
スティネーション・アドレスｍ４−ａを選択する。選択
回路１３１は、信号pipeが“０”のときはデスティネー
ション・アドレスｅ１−ａを選択し、信号pipeが“１”
のときはデスティネーション・アドレスｅ２−ａを選択
し、信号pipeが“２”のときはデスティネーション・ア
ドレスｅ３−ａを選択し、信号pipeが“３”のときはデ
スティネーション・アドレスｅ４−ａを選択する。

【０１２４】比較器１３３は、選択回路１２９で選択さ
れたデスティネーション・アドレスと、ソース・アドレ
スｓｒｃ１−１とを比較する。そして、比較器１３３
は、選択回路１２９で選択されたデスティネーション・
アドレスと、ソース・アドレスｓｒｃ１−１とが一致す
る場合には、ＡＮＤ回路１３７に出力信号“１”を出力
し、一致しない場合には出力信号“０”を出力する。比
較器１３５は、選択回路１３１で選択されたデスティネ
ーション・アドレスとソース・アドレスｓｒｃ１−１と
を比較する。そして、比較器１３５は、選択回路１３１
で選択されたデスティネーション・アドレスとソース・
アドレスｓｒｃ１−１とが一致する場合には、出力信号
“１”を出力し、一致しない場合には出力信号“０”を
出力する。

【０１２５】ＡＮＤ回路１３７，１３９は、信号valid
が入力されているため、ソース・アドレスｓｒｃ１−１
に対応するエントリのpipeフィールド２５のデータが有
効か否かを調べるためのものである。信号valid が
“１”の場合、すなわち、pipeフィールドのデータが有
効である場合を考えると、比較器１３３の出力信号のみ
が“１”の場合は、ＡＮＤ回路１３７の出力信号が
“１”となり、比較器１３５の出力信号のみが“１”の
ときは、ＡＮＤ回路１３９の出力信号のみが“１”とな
る。信号valid が“１”の場合に、比較器１３３，１３
５の両方から出力信号“１”が出力された場合を考え
る。このときには、比較器１３５の出力信号は、ＡＮＤ
回路１３７に反転して入力されているため、ＡＮＤ回路
１３７の出力信号は“０”となり、ＡＮＤ回路１３９の
出力信号のみが“１”となる。すなわち、命令実行ステ
ージＥＸの結果バッファｅ１〜ｅ４に保持されている命
令の処理結果（データ）を、メモリ・アクセスステージ
ＭＥＭの結果バッファｍ１〜ｍ４に保持されている命令
の処理結果よりも、優先的にバイパスするためである。

【０１２６】ＡＮＤ回路１４１〜１４７には、ＡＮＤ回
路１３７からの出力信号が入力される。ＡＮＤ回路１４
９〜１５５には、ＡＮＤ回路１３９からの出力信号が入
力される。ＡＮＤ回路１４１〜１５５には、信号pipe
［０］および信号pipe［１］が入力される。ＮＯＲ回路
５３には、ＡＮＤ回路１４１〜１５５からの出力信号が
入力される。ＡＮＤ回路１４１〜１５５は、制御信号ｍ
１−１−１〜ｍ４−１−１，ｅ１−１−１〜ｅ４−１−
１を出力し、ＮＯＲ回路５３は制御信号ｒ−１−１を出
力する。

【０１２７】図２１の制御回路Ｓ１−１の動作について
図１８も参照しながら具体例を挙げて説明する。ラッチ
回路Ｌ１がこれから必要とするデータのソース・アドレ
スｓｒｃ１−１が、結果バッファｅ３に保持されている
命令の処理結果（データ）のデスティネーション・アド
レスｅ３−ａと一致する場合を考える。なお、このとき
信号valid は“１”である。選択回路１２９は、デステ
ィネーション・アドレスｍ３−ａを選択し、選択回路１
３１は、デスティネーション・アドレスｅ３−ａを選択
する。比較器１３３は、デスティネーション・アドレス
ｍ３−ａとソース・アドレスｓｒｃ１−１とを比較し、
“０”を出力する。比較器１３５は、デスティネーショ
ン・アドレスｅ３−ａとソース・アドレスｓｒｃ１−１
を比較し、出力信号“１”を出力する。このため、ＡＮ
Ｄ回路１３７の出力信号は“０”になり、ＡＮＤ回路１
３９の出力信号は“１”となる。信号pipe［０］は
“１”であり、信号pipe［１］は“０”である。このた
め、ＡＮＤ回路１５３の出力信号のみが“１”となる。
すなわち、制御信号ｅ３−１−１のみが“１”となる。
これによって、トライ・ステート・バッファＴ３３がオ
ンになり、結果バッファｅ３に保持されている命令の処
理結果（データ）はラッチ回路Ｌ１に転送される。

【０１２８】ラッチ回路Ｌ１にこれから必要とされるデ
ータのソース・アドレスｓｒｃ１−１が４つの機能ユニ
ット７−１〜７−４の８つの結果バッファｅ１〜ｅ４，
ｍ１〜ｍ４のいずれに存在する命令の処理結果のデステ
ィネーション・アドレスとも一致しない場合、すなわ
ち、ソース・アドレスｓｒｃ１−１に対応するエントリ
のpipeフィールド２５のデータが無効の場合には、信号
valid が“０”であるため、ＡＮＤ回路１３７，１３９
の出力信号は“０”となり、ＡＮＤ回路１４１〜１５５
の出力信号も“０”となる。このため、ＮＯＲ回路５３
の信号が“１”となる。すなわち、制御信号ｒ−１−１
のみが１となる。これによって、トライ・ステータス・
バッファＴ６５がオンになり、レジスタ・ファイル５か
ら直接ラッチ回路Ｌ１にデータが読出される。なお、制
御回路Ｓ１−２〜Ｓ４−２についても、図２１に示す制
御回路Ｓ１−１と同じ回路構成である。

【０１２９】以上のように、実施の形態５によるＶＬＩ
Ｗプロセッサでは、バイパス制御回路によって、命令の
処理結果がいずれの機能ユニットに存在するかを管理し
て、バイパス制御を行なっている。このため、１つのソ
ース・アドレスに対して、２個の比較器１３３，１３５
を設ければ足りる。また、１つのソース・アドレスに対
して２個のデータの優先順位付選択を行なえば足りる。
これに対し、従来のＶＬＩＷプロセッサでは、１つのソ
ース・アドレスに対して８個の比較器が必要となる。ま
た、従来のＶＬＩＷプロセッサでは、８個のデータの優
先順位付選択が必要となる。このように、実施の形態５
によるＶＬＩＷプロセッサでは、従来のＶＬＩＷプロセ
ッサに比し、回路が簡単になり、優先順位付選択も簡単
になる。このため、従来のＶＬＩＷプロセッサに比し、
高速にバイパス制御を行なうことができる。

【０１３０】実施の形態５によるＶＬＩＷプロセッサ
と、実施の形態２によるＶＬＩＷプロセッサの特徴部分
とを組合せることができる。すなわち、図１９のpipeフ
ィールド２５において、４つの機能ユニットを２ビット
で表わすのではなく、４つの機能ユニットを４ビットの
ビット・ベクタで表わすものである。これによって、pi
peフィールド２５から出力される信号pipeも４ビットと
なる。したがって、図２０に示す制御回路Ｓ１−１〜Ｓ
４−２の具体的な回路構成が、図２１の回路構成と異な
ってくる。

【０１３１】図２２は、実施の形態５によるＶＬＩＷプ
ロセッサと、実施の形態２によるＶＬＩＷプロセッサの
特徴部分とを組合せた場合の制御回路Ｓ１−１（図２
０）の詳細を示す回路図である。なお、図２１と同様の
部分については同一の参照符号を付しその説明を適宜省
略する。

【０１３２】図２２を参照して、制御回路は、判断回路
１２８、ＡＮＤ回路１３７，１３９，１５７〜１７１お
よびＮＯＲ回路５３を含む。

【０１３３】図２２を参照して、ＡＮＤ回路１５７〜１
６３には、ＡＮＤ回路１３７からの出力信号が入力され
る。ＡＮＤ回路１６５〜１７１には、ＡＮＤ回路１３９
からの出力信号が入力される。ＡＮＤ回路１５７，１６
５には、信号pipe［０］が入力される。ＡＮＤ回路１５
９，１６７には、信号pipe［１］が入力される。ＡＮＤ
回路１６１，１６９には、信号pipe［２］が入力され
る。ＡＮＤ回路１６３，１７１には、信号pipe［３］が
入力される。なお、信号pipe［０］〜信号pipe［３］
は、図１０の信号pipe［０］〜信号pipe［３］（実施の
形態２）と同様のものである。ＡＮＤ回路１５７〜１７
１の出力信号は、ＮＯＲ回路１５３に入力される。ＡＮ
Ｄ回路１５７〜１７１は、制御信号ｍ１−１−１〜ｍ４
−１−１，ｅ１−１−１〜ｅ３−１−１を出力し、ＮＯ
Ｒ回路５３は、制御信号ｒ−１−１を出力する。

【０１３４】図２２の制御回路Ｓ１−１の動作につい
て、図１８も参照しながら具体例を挙げて説明する。ラ
ッチ回路Ｌ１がこれから必要とするデータのソース・ア
ドレスｓｒｃ−１−１が、結果バッファｅ３に保持され
ている命令の処理結果（データ）のデスティネーション
・アドレスｅ３−ａと一致する場合を考える。このとき
信号valid は“１”である。判断回路１２８の処理につ
いては、図２１において具体例を挙げた場合と同様であ
るため説明を省略する。ＡＮＤ回路１３７の出力は
“０”となり、ＡＮＤ回路１３９の出力信号のみが
“１”となる。信号pipe［０］、信号pipe［１］および
信号pipe［３］は“０”で、信号pipe［２］だけが
“１”である。なぜならば、結果バッファｅ３は、機能
ユニット７−３に存在するからである。したがって、Ａ
ＮＤ回路１６９の出力信号のみが１となる。すなわち制
御信号ｅ３−１−１のみが“１”となる。これによって
トライ・ステート・バッファＴ３３がオンし、結果バッ
ファｅ３に保持されている命令の処理結果（データ）
が、ラッチ回路Ｌ１へ転送される。

【０１３５】なお、ラッチ回路Ｌ１にこれから必要とさ
れるデータのソース・アドレスｓｒｃ１−１が４つの機
能ユニット７−１〜７−４の８つの結果バッファｅ１−
ｅ４，ｍ１−ｍ４に保持されているいずれの命令の処理
結果のデスティネーション・アドレスとも一致しない場
合（信号valid が“０”の場合）の、図２２の制御回路
Ｓ１−１の動作については、図２１の制御回路Ｓ１−１
の場合と同様である。また、他の制御回路Ｓ１−２〜Ｓ
４−２の回路構成は、図２２の制御回路Ｓ１−１と同じ
ものである。

【０１３６】以上のように、実施の形態５によるＶＬＩ
Ｗプロセッサと実施の形態２によるＶＬＩＷプロセッサ
の特徴とを組合せた場合には、制御回路Ｓ１−１〜Ｓ４
−２が、実施の形態４によるＶＬＩＷプロセッサの制御
回路Ｓ１−１〜Ｓ４−２よりも簡単になる。したがっ
て、実施の形態５によるＶＬＩＷプロセッサと実施の形
態２によるＶＬＩＷプロセッサの特徴部分を組合せた場
合には、実施の形態４によるＶＬＩＷプロセッサよりも
さらに高速にバイパス制御を行なうことができる。

【０１３７】（実施の形態６）実施の形態６による並列
処理プロセッサとしてのＶＬＩＷプロセッサの構成は、
図１および図１８のＶＬＩＷプロセッサの構成と同様で
ある。実施の形態６によるＶＬＩＷプロセッサのデコー
ドステージＩＤでデコードされた基準命令の形式は、図
２に示したものと同様である。実施の形態６によるＶＬ
ＩＷプロセッサにおいて、トライ・ステート・バッファ
Ｔ１〜Ｔ７２と、トライ・ステート・バッファＴ１〜Ｔ
７２を制御する制御信号ｅ１−１−１〜ｒ−４−２との
対応関係は、図４に示したものと同様である。

【０１３８】図２３は、実施の形態６によるＶＬＩＷプ
ロセッサのバイパス制御回路１２３（図１８）を示す概
略ブロック図である。なお、図５と同様の部分について
は同一の参照符号を付しその説明を適宜省略する。

【０１３９】図２３を参照して、バイパス制御回路は、
フィールド制御回路２１−１〜２１−４、命令管理回路
１７３、アドレスデコーダ１７および制御信号発生回路
１７５を含む。命令管理回路１７３は、valid フィール
ド２３およびstage フィールド２７を含む。

【０１４０】命令管理回路１７３は、図６の命令管理回
路と同様に、複数のエントリｆ１〜ｆｎに分かれてい
る。図２３の命令管理回路１７３が、図５の命令管理回
路１５と異なるのは、図２３の命令管理回路１７３に
は、図５のpipeフィールド２５がないことである。した
がって、フィールド制御回路２１−１〜２１−４から与
えられる信号pipe setもない。制御信号発生回路１７５
は、ラッチ回路Ｌ１〜Ｌ８にこれから入力されようとす
る８つのデータのソース・アドレスｓｒｃ１−１〜ｓｒ
ｃ４−２を受ける。また、制御信号発生回路１７５は、
アドレス保持回路ｅｅ１〜ｅｅ４，ｍｍ１〜ｍｍ４に保
持されているデスティネーション・アドレスｅ１−ａ〜
ｅ４−ａ，ｍ１−ａ〜ｍ４−ａを受ける。

【０１４１】図２４は、図２３の制御信号発生回路１７
５を示す概略ブロック図である。なお、図７と同様の部
分については同一の参照符号を付しその説明を適宜省略
する。

【０１４２】図２４を参照して、制御信号発生回路１７
５は、制御回路Ｓ１−１〜Ｓ４−２を含む。制御回路Ｓ
１−１〜Ｓ４−２は、デスティネーション・アドレスｅ
１−ａ〜ｅ４−ａ，ｍ１−ａ〜ｍ４−ａを受ける。制御
回路Ｓ１−１は、対応するソース・アドレスｓｒｃ１−
１およびソース・アドレスｓｒｃ１−１に対応するエン
トリからの信号valid 、信号pipeを受ける。同様に、制
御回路Ｓ１−２〜Ｓ４−２も、対応するソース・アドレ
スｓｒｃ１−２〜ｓｒｃ４−２およびソース・アドレス
ｓｒｃ１−２〜ｓｒｃ４−２に対応するエントリからの
信号valid 、信号pipeを受ける。

【０１４３】図２５は、図２４の制御回路Ｓ１−１の詳
細を示す回路図である。なお、図８と同様の部分につい
ては同一の参照符号を付しその説明を適宜省略する。図
２５を参照して、制御回路Ｓ１−１は、判断回路１７
７、ＡＮＤ回路１９５〜２０９およびＮＯＲ回路５３を
含む。判断回路１７７は、選択回路１７９〜１８５およ
び比較器１８７〜１９３を含む。判断回路１７７は、ラ
ッチ回路Ｌ１にこれから必要とされるデータのソース・
アドレスｓｒｃ１−１が、４つの機能ユニット７−１〜
７−４の８つの結果バッファｅ１〜ｅ４，ｍ１〜ｍ４の
いずれに存在する命令の処理結果（データ）のデスティ
ネーション・アドレスと一致するか否かを判断するため
のものである。以下詳しく説明する。

【０１４４】比較回路１７９には、デスティネーション
・アドレスｅ１−ａ，ｍ１−ａが入力され、比較回路１
８１にはデスティネーション・アドレスｅ２−ａ，ｍ２
−ａが入力され、比較回路１８３には、デスティネーシ
ョン・アドレスｅ３−ａ，ｍ３−ａが入力され、比較回
路１８５にはデスティネーション・アドレスｅ４−ａ，
ｍ４−ａが入力される。また、比較回路１７９〜１８５
には、信号stage が入力される。信号stage が“１”の
場合は、すなわち、信号stage が実行ステージＥＸを表
わしている場合は、比較回路１７９はデスティネーショ
ン・アドレスｅ１−ａを、比較回路１８１はデスティネ
ーション・アドレスｅ２−ａを、比較回路１８３はデス
ティネーション・アドレスｅ３−ａを、比較回路１８５
はデスティネーション・アドレスｅ４−ａを選択する。
信号stage が“２”の場合は、すなわち信号stage がメ
モリ・アクセスステージＭＥＭを表わしている場合は、
比較回路１７９はデスティネーション・アドレスｍ１−
ａを、比較回路１８１はデスティネーション・アドレス
ｍ２−ａを、比較回路１８３はデスティネーション・ア
ドレスｍ３−ａを、比較回路１８５はデスティネーショ
ン・アドレスｍ４−ａを選択する。信号stage が“１”
および“２”以外の場合は、比較器１７９〜１８５は、
“０”を出力する。

【０１４５】比較器１８７は、選択回路１７９が選択し
たデスティネーション・アドレスとソース・アドレスｓ
ｒｃ１−１を比較し、一致した場合には“１”を出力
し、一致しない場合には“０”を出力する。比較器１８
９は、選択回路１８１で選択されたデスティネーション
・アドレスとソース・アドレスｓｒｃ１−１を比較し、
一致した場合は“１”を出力し、一致しない場合は
“０”を出力する。比較器１９１は、選択回路１８３で
選択されたデスティネーション・アドレスとソース・ア
ドレスｓｒｃ１−１とを比較し、一致した場合には
“１”を出力し、一致しない場合は“０”を出力する。
比較器１９３は、選択回路１８５が選択したデスティネ
ーション・アドレスとソース・アドレスｓｒｃ１−１と
を比較し、一致した場合には“１”を出力し、一致しな
い場合には“０”を出力する。

【０１４６】このように、判断回路１７７は、ラッチ回
路Ｌ１にこれから必要とされるデータのソース・アドレ
スｓｒｃ１−１が、４つの機能ユニット７−１〜７−４
の８つの結果バッファｅ１−ｅ４，ｍ１−ｍ４のいずれ
に存在する命令の処理結果（データ）のデスティネーシ
ョン・アドレスと一致するか否かを判断することによっ
て、ラッチ回路Ｌ１がこれから必要とするデータのソー
ス・アドレスｓｒｃ１−１と一致するデスティネーショ
ン・アドレスを持つ命令の処理結果がどの機能ユニット
に存在するかを識別している。

【０１４７】すなわち、比較器１８７の出力信号が
“１”のときには、ソース・アドレスｓｒｃ１−１と一
致するデスティネーション・アドレスを持つ命令の処理
結果が機能ユニット７−１にあることを示し、比較器１
８９の出力信号が“１”のときは、ソース・アドレスｓ
ｒｃ１−１と一致するデスティネーション・アドレスを
持つ命令の処理結果が機能ユニット７−２にあることを
示し、比較器１９１の出力信号が“１”のときは、ソー
ス・アドレスｓｒｃ１−１と一致するデスティネーショ
ン・アドレスを持つ命令の処理結果が機能ユニット７−
３にあることを示し、比較器１９３の出力信号が“１”
のときは、ソース・アドレスｓｒｃ１−１と一致するデ
スティネーション・アドレスを持つ命令の処理結果が機
能ユニット７−４にあることを示す。

【０１４８】信号stage ［０］が“１”のときには、信
号stage は“２”または“３”である。そして、信号st
age が“２”のときは、実行ステージＥＸを表わす。こ
のため、信号stage ［０］は、実行ステージＥＸの結果
バッファｅ１〜ｅ４に対応するトライ・ステート・バッ
ファＴ１，Ｔ１７，Ｔ３３，Ｔ４９を制御するための制
御信号ｍ１−１−１，ｍ２−１−１，ｍ３−１−１，ｍ
４−１−１を発生するＡＮＤ回路１９７，２０１，２０
５，２０９に入力される。信号stage ［１］が“１”の
ときは信号stage は“１”または“３”である。そし
て、信号stage が“１”のときは、メモリ・アクセスス
テージＭＥＭを表わす。このため、信号stage ［１］
は、メモリ・アクセスステージＭＥＭの結果バッファｍ
１〜ｍ４に対応するトライ・ステート・バッファＴ９，
Ｔ２５，Ｔ４１，Ｔ５７を制御する制御信号ｅ１−１−
１，ｅ２−１−１，ｅ３−１−１，ｅ４−１−１を発生
するＡＮＤ回路１９５，１９９，２０３，２０７に入力
される。

【０１４９】このように、ＡＮＤ回路１９５〜２０９の
すべてに、信号stage ［０］および信号stage ［１］を
入力する必要はない。ここで、信号stage ［０］が
“１”のときや、信号stage ［１］が“１”のときは、
信号stage が“３”のときもあるが、このことは問題に
ならない。なぜならば、すべてのＡＮＤ回路１９５〜２
０９に信号valid が入力されているからである。すなわ
ち、信号stage が“３”のときは、命令の処理結果が書
戻しステージＷＢに存在することを示しており、この場
合には、レジスタ・ファイル５から直接データを読出せ
ばよいので、信号valid が“０”にされるからである。

【０１５０】制御回路Ｓ１−１では、機能ユニット７−
１の結果バッファｅ１，ｍ１に保持されている命令の処
理結果よりも、機能ユニット７−２の結果バッファｅ
２，ｍ２に保持されている命令の処理結果を、機能ユニ
ット７−２の結果バッファｅ２，ｍ２に保持されている
命令の処理結果よりも、機能ユニット７−３の結果バッ
ファｅ３，ｍ３に保持されている命令の処理結果を、機
能ユニット７−３の結果バッファｅ３，ｍ３に保持され
ている命令の処理結果よりも、機能ユニット７−４の結
果バッファｅ４，ｍ４に保持されている命令の処理結果
を、ラッチ回路Ｌ１にバイパスするようにしている。こ
のため、ＡＮＤ回路１９５，１９７には、比較器１８
７，１８９，１９１，１９３の出力信号が入力され、Ａ
ＮＤ回路１９９，２０１には、比較器１８９，１９１，
１９３の出力信号が入力され、ＡＮＤ回路２０３，２０
５には、比較器１９１，１９３から出力信号が入力さ
れ、ＡＮＤ回路２０７，２０９には比較器１９３からの
出力信号が入力される。

【０１５１】制御回路Ｓ１−１の動作について、図１８
も参照しながら、具体例を挙げて説明する。ラッチ回路
Ｌ１にこれから必要とされるデータのソース・アドレス
ｓｒｃ１−１が、アドレス保持回路ｅ１に保持されてい
るデスティネーション・アドレスｅ１−ａとのみ一致す
る場合を考える。このとき、信号stage は、“１”であ
る。このため、選択回路１７９からは、デスティネーシ
ョン・アドレスｅ１−ａが出力され、選択回路１８１か
らはデスティネーション・アドレスｅ２−ａが出力さ
れ、選択回路１８３からはデスティネーション・アドレ
スｅ３−ａが出力され、選択回路１８５からはデスティ
ネーション・アドレスｍ４−ａが出力されることにな
る。そして、比較器１８７の出力のみが“１”になり、
比較器１８９〜１９３の出力は“０”となる。そして、
信号stage ［０］は、“０”であり、信号stage ［１］
は“１”である。また、信号valid を“１”とする。こ
のような場合には、ＡＮＤ回路１９５の出力信号のみが
“１”となる。すなわち制御信号ｅ１−１−１のみが
“１”となる。これによって、トライ・ステート・バッ
ファＴ１がオンになり、結果バッファｅ１に保持されて
いる命令の処理結果がラッチ回路Ｌ１に転送されること
になる。

【０１５２】ラッチ回路Ｌ１にこれから必要とされるデ
ータのソース・アドレスｒｓｃ１−１が、アドレス保持
回路ｅｅ１〜ｅｅ４，ｍｍ１〜ｍｍ４に保持されている
デスティネーション・アドレスｅ１−ａ〜ｅ４−ａ，ｍ
１−ａ〜ｍ４−ａのいずれとも一致しない場合は、すな
わち、信号valid が“０”の場合には、ＡＮＤ回路１９
５〜２０９の出力信号はすべて“０”となる。このた
め、ＮＯＲ回路５３から出力される制御信号ｒ−１−１
のみが“１”となる。これにより、トライ・ステート・
バッファＴ６５がオンし、レジスタ・ファイル５から直
接ラッチ回路Ｌ１にデータが読出される。なお、制御回
路Ｓ１−２〜Ｓ４−２についても、図２５の制御回路Ｓ
１−１と同じ回路構成である。

【０１５３】以上のように、実施の形態６によるＶＬＩ
Ｗプロセッサでは、命令管理回路１７３のエントリによ
って、そのエントリに対応するデスティネーション・ア
ドレスを持つ命令が、どのステージに存在するかを管理
している。このため、１つのソース・アドレスに対し
て、４つの比較器１８７〜１９３を設ければ足りる。こ
れに対して、従来のＶＬＩＷプロセッサでは、１つのソ
ース・アドレスに対して８つの比較器が必要になる。さ
らに、実施の形態６によるＶＬＩＷプロセッサでは、１
つのソース・アドレスに対して、４つの比較器１８７〜
１９３を設ければ足りることから、４つの比較器１８７
〜１９３から出力される４つの出力信号に対して優先順
位付選択をすれば足りる。これに対して従来のＶＬＩＷ
プロセッサでは、１つのソース・アドレスにつき８個の
データの優先順位付選択をする必要がある。以上のよう
に、実施の形態６によるＶＬＩＷプロセッサでは、回路
が簡単になるとともに優先順位付選択をする対象も少な
いため、高速にバイパス制御を行なうことができる。

【０１５４】実施の形態６によるＶＬＩＷプロセッサ
と、実施の形態３によるＶＬＩＷプロセッサの特徴部分
とを組合せることもできる。すなわち、stage フィール
ド２７において、４つのステージを４ビットのビット・
ベクタで表わす。こうすることで、stage フィールド２
７を管理するために、stage フィールド管理回路５４
（図９）ではなく、ビット・シフタ８９（図１２）を設
けることができる。このため、実施の形態６によるＶＬ
ＩＷプロセッサに比し、さらに回路を簡単化でき、さら
に高速にバイパス制御を行なうことができる。

【０１５５】

【発明の効果】この発明の第１の発明に係る並列処理プ
ロセッサでは、レジスタ・ファイルの複数のアドレスに
対応する複数のエントリによって、そのエントリに対応
するデスティネーション・アドレスを持つ命令が、いず
れの機能ユニットのいずれの処理ステージに存在するか
を管理している。また、あるデスティネーション・アド
レスを持つ命令を管理している場合において、あるデス
ティネーション・アドレスと同じデスティネーション・
アドレスを持つ新たな命令が、複数の機能ユニットのい
ずれかに投入されるときは、その新たに投入される命令
をあるデスティネーション・アドレスに対応するエント
リによって管理する。このため、アドレス比較のための
比較器が不要になるとともに、優先順位付選択も不要に
なる。その結果、この発明の第１の発明に係る並列処理
プロセッサでは、回路が簡単になり、高速にバイパス制
御を行なうことができる。

【０１５６】この発明の第２の発明に係る並列処理プロ
セッサでは、レジスタ・ファイルの複数のアドレスに対
応する複数のエントリによって、そのエントリに対応す
るデスティネーション・アドレスを持つ命令が、いずれ
の機能ユニットに存在するかを管理している。あるデス
ティネーション・アドレスを持つ命令を管理している場
合において、あるデスティネーション・アドレスと同じ
デスティネーション・アドレスを持つ新たな命令が、複
数の機能ユニットのいずれかに投入されるときは、その
新たに投入される命令をあるデスティネーション・アド
レスに対応するエントリによって管理する。このため、
アドレス比較のための比較器が従来の並列処理プロセッ
サに比し、少なくて済む。これに伴い、従来の並列処理
プロセッサに比し、優先順位付選択のための比較も少な
くて済む。その結果、この発明の第２の発明に係る並列
処理プロセッサでは、高速にバイパス制御を行なうこと
ができる。

【０１５７】この発明の第３の発明に係る並列処理プロ
セッサでは、レジスタ・ファイルの複数のアドレスに対
応する複数のエントリによって、そのエントリに対応す
るデスティネーション・アドレスを持つ命令が、いずれ
の処理ステージに存在するかを管理する。あるデスティ
ネーション・アドレスを持つ命令を管理している場合に
おいて、あるデスティネーション・アドレスと同じデス
ティネーション・アドレスを持つ新たな命令が、複数の
機能ユニットのいずれかに投入されるときは、その新た
に投入される命令をあるデスティネーション・アドレス
に対応するエントリによって管理する。このため、従来
の並列処理プロセッサに比し、アドレス比較のための比
較器が少なくて済む。これに伴い、優先順位付選択のた
めの比較も、従来の並列処理プロセッサに比し少なくな
る。その結果、この発明の第３の発明に係る並列処理プ
ロセッサでは、高速にバイパス制御を行なうことができ
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態１によるＶＬＩＷプロセ
ッサを示す概略ブロック図である。

【図２】 図１のＶＬＩＷプロセッサの命令デコードス
テージＩＤでデコードされた基準命令の形式を示す図で
ある。

【図３】 図１のＶＬＩＷプロセッサの一部を示す概略
ブロック図である。

【図４】 トライ・ステート・バッファ（図３）と、ト
ライ・ステート・バッファを制御する制御信号との対応
関係を示す図である。

【図５】 図３のバイパス制御回路を示す概略ブロック
図である。

【図６】 図５の命令管理回路を示す概略ブロック図で
ある。

【図７】 図５の制御信号発生回路を示す概略ブロック
図である。

【図８】 図７の制御回路Ｓ１−１の詳細を示す回路図
である。

【図９】 stage フィールド（図５）の一部およびstag
e フィールドの一部を管理するstage フィールド管理回
路を示す概略ブロック図である。

【図１０】 本発明の実施の形態２によるＶＬＩＷプロ
セッサの制御回路Ｓ１−１（図７）の詳細を示す回路図
である。

【図１１】 本発明の実施の形態３によるＶＬＩＷプロ
セッサの制御回路Ｓ１−１（図７）の詳細を示す回路図
である。

【図１２】 本発明の実施の形態３によるＶＬＩＷプロ
セッサにおいて、stage フィールド（図５）の一部およ
びstage フィールドの一部を管理するビット・シフタを
示す概略ブロック図である。

【図１３】 本発明の実施の形態２によるＶＬＩＷプロ
セッサの特徴部分と実施の形態３によるＶＬＩＷプロセ
ッサの特徴部分とを組合せた場合において、制御回路Ｓ
１−１（図７）の詳細を示す回路図である。

【図１４】 本発明の実施の形態４によるＶＬＩＷプロ
セッサのバイパス制御回路（図３）を示す概略ブロック
図である。

【図１５】 図１４の制御信号発生回路を示す概略ブロ
ック図である。

【図１６】 図１５の制御回路Ｓ１−１の詳細を示す回
路図である。

【図１７】 本発明の実施の形態３によるＶＬＩＷプロ
セッサの特徴部分と、本発明の実施の形態４によるＶＬ
ＩＷプロセッサとを組合せた場合において、制御回路Ｓ
１−１（図１５）の詳細を示す回路図である。

【図１８】 本発明の実施の形態５によるＶＬＩＷプロ
セッサの一部を示す概略ブロック図である。

【図１９】 図１８のバイパス制御回路を示す概略ブロ
ック図である。

【図２０】 図１９の制御信号発生回路を示す概略ブロ
ック図である。

【図２１】 図２０の制御回路Ｓ１−１の詳細を示す回
路図である。

【図２２】 本発明の実施の形態２によるＶＬＩＷプロ
セッサの特徴部分と、本発明の実施の形態５によるＶＬ
ＩＷプロセッサとを組合せた場合において、制御回路Ｓ
１−１（図２０）の詳細を示す回路図である。

【図２３】 本発明の実施の形態６によるＶＬＩＷプロ
セッサのバイパス制御回路（図１８）を示す概略ブロッ
ク図である。

【図２４】 図２３の制御信号発生回路を示す概略ブロ
ック図である。

【図２５】 図２４の制御回路Ｓ１−１の詳細を示す回
路図である。

【図２６】 従来のスカラ・プロセッサにおいて、デー
タ・ハザードを説明するための図である。

【図２７】 従来のスカラ・プロセッサにおいて、バイ
パス機構を説明するための図である。

【図２８】 バイパス機構を有する従来のスカラ・プロ
セッサを示す概略ブロック図である。

【符号の説明】

１ 命令キャッシュ、３ デコーダ、５ レジスタ・フ
ァイル、７−１〜７−４ 機能ユニット、９ データ・
キャッシュ、１１ バス、１３，１２３ バイパス制御
回路、１５，８８，１２５，１７３ 命令管理回路、１
７ アドレスデコーダ、１９，９０，１２７，１７５
制御信号発生回路、２１−１〜２１−４フィールド制御
回路、２３ valid フィールド、２５ pipeフィール
ド、２７stage フィールド、２９〜５１，６３〜８５，
９１〜１２１，１３７〜１７１，１９５〜２０９ ＡＮ
Ｄ回路、５３ ＮＯＲ回路、５４ stage フィールド管
理回路、５５，８７ stage フィールドの一部、５７
加算回路、５９ データ比較器、６１ 参照回路、８９
ビット・シフタ、１２８，１７７ 判断回路、１２
９，１３１，１７９〜１８５ 選択回路、１３３，１３
５，１８７〜１９３比較器、２１１，２１３ マルチプ
レクサ、２１５ ＡＬＵ、２１７，２１９結果バッフ
ァ、１−１〜４−２ バス、ａ１〜ａ４ ＡＬＵ、Ｌ１
〜Ｌ８ ラッチ回路、ｅ１〜ｅ４，ｍ１〜ｍ４ 結果バ
ッファ、ｏｐ１〜ｏｐ４ オペコード、ｓｒｃ１−１〜
ｓｒｃ４−２ ソース・アドレス、ｅ１−１−１〜ｒ−
４−２ 制御信号、ｄｅｓ１〜ｄｅｓ４ デスティネー
ション・アドレス、ＩＦ 命令フェッチステージ、ＩＤ
命令デコードステージ、ＥＸ 実行ステージ、ＭＥＭ
メモリ・アクセスステージ、ＷＢ 書戻しステージ、
pipe, valid, stage,address, pipe set, valid set, s
tage reset, valid reset, pipe［０］，pipe［１］，p
ipe［２］，pipe［３］，stage ［０］，stage
［１］，stage ［２］，stage ［３］ 信号、Ｓ１−１
〜Ｓ４−２ 制御回路、ｅｅ１〜ｅｅ４，ｍｍ１〜１ｍ
ｍ４ アドレス保持回路。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 命令の処理結果を、その命令のデスティ
   ネーション・アドレスに従って格納するレジスタ・ファ
   イルを有するとともに、１つの基準命令に含まれる複数
   の前記命令を並列的に処理する並列処理プロセッサであ
   って、 各々が、対応する前記命令を処理する複数の機能ユニッ
   トを備え、 前記各機能ユニットは、連続的に投入される前記対応す
   る命令に対して、パイプライン処理を行なう複数の処理
   ステージを有し、 前記並列処理プロセッサは、 前記複数の機能ユニットにおける複数の前記処理ステー
   ジに存在する複数の前記処理結果を、選択的に、前記複
   数の機能ユニットにおける複数の最初の前記処理ステー
   ジに供給するためのバイパス手段と、 前記レジスタ・ファイルの複数のアドレスに対応する複
   数のエントリによって、前記エントリに対応する前記デ
   スティネーション・アドレスを持つ前記命令が、いずれ
   の前記機能ユニットのいずれの前記処理ステージに存在
   するかを管理し、前記複数の機能ユニットの前記複数の
   処理ステージのいずれかに存在する前記命令が持つ前記
   デスティネーション・アドレスと、前記機能ユニットの
   前記最初の処理ステージで処理しようとする前記命令が
   持つソース・アドレスとが一致する場合は、前記一致す
   るソース・アドレスを持つ前記命令を処理しようとする
   前記最初の処理ステージに、前記一致するデスティネー
   ション・アドレスを持つ前記命令の前記処理結果を、前
   記一致するデスティネーション・アドレスを持つ前記命
   令が存在する前記処理ステージから供給するように、前
   記バイパス手段を制御するバイパス制御手段とをさらに
   備え、 前記バイパス制御手段は、あるデスティネーション・ア
   ドレスを持つ前記命令を管理している場合において、前
   記あるデスティネーション・アドレスと同じ前記デステ
   ィネーション・アドレスを持つ新たな前記命令が、前記
   複数の機能ユニットのいずれかに投入されるときは、そ
   の新たに投入される前記命令を前記あるデスティネーシ
   ョン・アドレスに対応する前記エントリによって管理す
   る、並列処理プロセッサ。
2. 【請求項２】 前記バイパス制御手段は、 管理する前記命令が、いずれの前記機能ユニットに存在
   するかを示すデータを持つ機能ユニットフィールドと、
   管理する前記命令が、いずれの前記処理ステージに存在
   するかを示すデータを持つ処理ステージフィールドと、
   前記機能ユニットフィールドおよび前記処理ステージフ
   ィールドのデータが有効か無効かを示すデータを持つ有
   効／無効フィールドとからなる命令管理手段を含み、 前記命令管理手段は、前記複数のエントリに分かれ、 前記バイパス制御手段は、新たな前記命令が投入される
   場合には、その命令が持つデスティネーション・アドレ
   スに対応する前記エントリの前記有効／無効フィールド
   をセットし、その命令が投入される前記機能ユニットを
   表わすように、その命令が持つデスティネーション・ア
   ドレスに対応する前記エントリの前記機能ユニットフィ
   ールドをセットし、 前記バイパス制御手段は、新たに投入される前記命令
   が、前記最初の処理ステージの前のステージに存在する
   ときに、その命令が持つデスティネーション・アドレス
   に対応する前記エントリの前記処理ステージフィールド
   をリセットし、 前記バイパス制御手段は、前記エントリの前記処理ステ
   ージフィールドを、そのエントリに対応する前記デステ
   ィネーション・アドレスを持つ前記命令が、前記各処理
   ステージへ移行するごとに新しくセットする、請求項１
   に記載の並列処理プロセッサ。
3. 【請求項３】 前記バイパス制御手段は、 管理する前記命令が、いずれの機能ユニットに存在する
   かを示すデータを持つ機能ユニットフィールドと、管理
   する前記命令がいずれの前記処理ステージに存在するか
   を示すデータを持つ処理ステージフィールドとからなる
   命令管理手段を含み、 前記命令管理手段は、前記複数のエントリに分かれ、 前記機能ユニットフィールドにおいては、前記複数の機
   能ユニットと同数のビット数を有するビット・ベクタに
   よって、前記命令がいずれの機能ユニットに存在するか
   を示し、 前記バイパス制御手段は、前記機能ユニットに新たな前
   記命令が投入される場合には、その命令が持つ前記デス
   ティネーション・アドレスに対応する前記エントリの前
   記機能ユニットフィールドにおいて、その命令が投入さ
   れる前記機能ユニットに対応する、前記ビット・ベクタ
   のビットをセットし、新たに投入される前記命令が前記
   最初の処理ステージの前のステージに存在するときに、
   その命令が持つデスティネーション・アドレスに対応す
   る前記エントリの前記処理ステージフィールドをリセッ
   トし、 前記バイパス制御手段は、前記エントリの前記処理ステ
   ージフィールドを、そのエントリに対応する前記デステ
   ィネーション・アドレスを持つ前記命令が、前記各処理
   ステージへ移行するごとに新しくセットし、前記エント
   リの前記機能ユニットフィールドにおいて、前記ビット
   ・ベクタのいずれか１つのビットがセットされていると
   きは、そのエントリの前記機能ユニットフィールドおよ
   び前記処理ステージフィールドのデータが有効とし、前
   記ビット・ベクタのいずれのビットもセットされていな
   いときは、そのエントリの前記機能ユニットフィールド
   および前記処理ステージフィールドは無効とする、請求
   項１に記載の並列処理プロセッサ。
4. 【請求項４】 命令の処理結果を、その命令のデスティ
   ネーション・アドレスに従って格納するレジスタ・ファ
   イルを有するとともに、１つの基準命令に含まれる複数
   の前記命令を並列的に処理する並列処理プロセッサであ
   って、 各々が、対応する前記命令を処理する複数の機能ユニッ
   トを備え、 前記各機能ユニットは、連続的に投入される前記対応す
   る命令に対して、パイプライン処理を行なう複数の処理
   ステージを有し、 前記並列処理プロセッサは、 前記複数の機能ユニットにおける複数の前記処理ステー
   ジに存在する複数の前記処理結果を、選択的に、前記複
   数の機能ユニットにおける複数の最初の前記処理ステー
   ジに供給するためのバイパス手段と、 前記レジスタ・ファイルの複数のアドレスに対応する複
   数のエントリによって、前記エントリに対応する前記デ
   スティネーション・アドレスを持つ前記命令が、いずれ
   の前記機能ユニットに存在するかを管理し、前記複数の
   機能ユニットの前記複数の処理ステージのいずれかに存
   在する前記命令が持つ前記デスティネーション・アドレ
   スと、前記機能ユニットの前記最初の処理ステージで処
   理しようとする前記命令が持つソース・アドレスとが一
   致する場合は、前記一致するソース・アドレスを持つ前
   記命令を処理しようとする前記最初の処理ステージに、
   前記一致するデスティネーション・アドレスを持つ前記
   命令の前記処理結果を、前記一致するデスティネーショ
   ン・アドレスを持つ前記命令が存在する前記処理ステー
   ジから供給するように、前記バイパス手段を制御するバ
   イパス制御手段とをさらに備え、 前記バイパス制御手段は、あるデスティネーション・ア
   ドレスを持つ前記命令を管理している場合において、前
   記あるデスティネーション・アドレスと同じ前記デステ
   ィネーション・アドレスを持つ新たな前記命令が、前記
   複数の機能ユニットのいずれかに投入されるときは、そ
   の新たに投入される前記命令を前記あるデスティネーシ
   ョン・アドレスに対応する前記エントリによって管理す
   る、並列処理プロセッサ。
5. 【請求項５】 前記バイパス制御手段は、 管理する前記命令が、いずれの前記機能ユニットに存在
   するかを示すデータを持つ機能ユニットフィールドと、
   前記機能ユニットフィールドのデータが有効か無効かを
   示すデータを持つ有効／無効フィールドとからなる命令
   管理手段を含み、 前記命令管理手段は、前記複数のエントリに分かれ、 前記バイパス制御手段は、前記機能ユニットに新たな前
   記命令が投入される場合には、その命令が持つデスティ
   ネーション・アドレスに対応する前記エントリの前記有
   効／無効フィールドをセットし、その命令が投入される
   前記機能ユニットを表わすように、その命令が持つデス
   ティネーション・アドレスに対応する前記エントリの前
   記機能ユニットフィールドをセットし、 前記バイパス制御手段は、 １つの前記基準命令に含まれる前記複数の命令の複数の
   前記ソース・アドレスに対応して設けられ、各々が、新
   たに投入される前記命令の対応するソース・アドレス
   が、前記複数の機能ユニットの前記複数の処理ステージ
   のいずれに存在する前記命令のデスティネーション・ア
   ドレスと一致するか否かを判断するための複数の判断手
   段をさらに含み、 前記判断手段は、 前記各機能ユニットの前記複数の処理ステージに対応し
   て設けられる複数の選択手段を含み、 前記選択手段には、前記複数の機能ユニットの、前記選
   択手段に対応する複数の前記処理ステージに存在する複
   数の前記命令の複数の前記デスティネーション・アドレ
   スと、新たに投入される前記命令の前記ソース・アドレ
   スに対応する前記エントリの前記機能ユニットフィール
   ドのデータとが入力され、 前記選択手段は、入力された前記機能ユニットフィール
   ドのデータが示す前記機能ユニットに対応する前記処理
   ステージに存在する命令のデスティネーション・アドレ
   スを出力し、 前記判断手段は、 前記複数の選択手段に対応して設けられる複数の比較手
   段をさらに含み、 前記比較手段は、対応する前記選択手段から出力された
   前記デスティネーション・アドレスと、新たに投入され
   る前記命令が持つ前記ソース・アドレスとを比較し、新
   たに投入される前記命令が持つ前記ソース・アドレス
   が、対応する前記選択手段から出力された前記デスティ
   ネーション・アドレスと一致するか否かを判断する、請
   求項４に記載の並列処理プロセッサ。
6. 【請求項６】 命令の処理結果を、その命令のデスティ
   ネーション・アドレスに従って格納するレジスタ・ファ
   イルを有するとともに、１つの基準命令に含まれる複数
   の前記命令を並列的に処理する並列処理プロセッサであ
   って、 各々が、対応する前記命令を処理する複数の機能ユニッ
   トを備え、 前記各機能ユニットは、連続的に投入される前記対応す
   る命令に対して、パイプライン処理を行なう複数の処理
   ステージを有し、 前記並列処理プロセッサは、 前記複数の機能ユニットにおける複数の前記処理ステー
   ジに存在する複数の前記処理結果を、選択的に、前記複
   数の機能ユニットにおける複数の最初の前記処理ステー
   ジに供給するためのバイパス手段と、 前記レジスタ・ファイルの複数のアドレスに対応する複
   数のエントリによって、前記エントリに対応する前記デ
   スティネーション・アドレスを持つ前記命令が、いずれ
   の前記処理ステージに存在するかを管理し、前記複数の
   機能ユニットの前記複数の処理ステージのいずれかに存
   在する前記命令が持つ前記デスティネーション・アドレ
   スと、前記機能ユニットの前記最初の処理ステージで処
   理しようとする前記命令が持つソース・アドレスとが一
   致する場合は、前記一致するソース・アドレスを持つ前
   記命令を処理しようとする前記最初の処理ステージに、
   前記一致するデスティネーション・アドレスを持つ前記
   命令の前記処理結果を、前記一致するデスティネーショ
   ン・アドレスを持つ前記命令が存在する前記処理ステー
   ジから供給するように、前記バイパス手段を制御するバ
   イパス制御手段とをさらに備え、 前記バイパス制御手段は、あるデスティネーション・ア
   ドレスを持つ前記命令を管理している場合において、前
   記あるデスティネーション・アドレスと同じ前記デステ
   ィネーション・アドレスを持つ新たな前記命令が、前記
   複数の機能ユニットのいずれかに投入されるときは、そ
   の新たに投入される前記命令を前記あるデスティネーシ
   ョン・アドレスに対応する前記エントリによって管理す
   る、並列処理プロセッサ。
7. 【請求項７】 前記バイパス制御手段は、 管理する前記命令が、いずれの前記処理ステージに存在
   するかを示すデータを持つ処理ステージフィールドと、
   前記処理ステージフィールドのデータが有効か無効かを
   示すデータを持つ有効／無効フィールドとからなる命令
   管理手段を含み、 前記命令管理手段は、前記複数のエントリに分かれ、 前記バイパス制御手段は、 前記機能ユニットに新たな前記命令が投入される場合に
   は、その命令が持つデスティネーション・アドレスに対
   応する前記エントリの前記有効／無効フィールドをセッ
   トし、 前記バイパス制御手段は、新たに投入される前記命令
   が、前記最初の処理ステージの前のステージに存在する
   ときに、その命令が持つデスティネーション・アドレス
   に対応する前記エントリの前記処理ステージフィールド
   をリセットし、 前記バイパス制御手段は、前記エントリの前記処理ステ
   ージフィールドを、そのエントリに対応する前記デステ
   ィネーション・アドレスを持つ前記命令が前記各処理ス
   テージへ移行するごとに新しくセットし、 前記バイパス制御手段は、 １つの前記基準命令に含まれる複数の前記命令の複数の
   前記ソース・アドレスに対応して設けれ、各々が、新た
   に投入される前記命令の対応するソース・アドレスが前
   記複数の機能ユニットの前記複数の処理ステージのいず
   れに存在する前記命令のデスティネーション・アドレス
   と一致するか否かを判断するための複数の判断手段をさ
   らに含み、 前記判断手段は、 前記複数の機能ユニットに対応して設けられる複数の選
   択手段を含み、 前記選択手段には、対応する前記機能ユニットの前記複
   数の処理ステージに存在する複数の前記命令のデスティ
   ネーション・アドレスと、新たに投入される前記命令の
   ソース・アドレスに対応するエントリの前記処理ステー
   ジフィールドのデータとが入力され、 前記選択手段は、入力された前記処理ステージフィール
   ドのデータが示す前記処理ステージに対応する前記処理
   ステージに存在する前記命令の前記デスティネーション
   ・アドレスを出力し、 前記判断手段は、 前記複数の選択手段に対応して設けられる複数の比較手
   段をさらに含み、 前記比較手段は、対応する前記選択手段から出力された
   前記デスティネーション・アドレスと、新たに投入され
   る前記命令が持つ前記ソース・アドレスとを比較し、新
   たに投入される前記命令が持つソース・アドレスが、対
   応する前記選択手段から出力された前記デスティネーシ
   ョン・アドレスと一致するか否かを判断する、請求項６
   に記載の並列処理プロセッサ。
8. 【請求項８】 前記機能ユニットフィールドにおいて
   は、前記複数の機能ユニットと同数のビット数を有する
   ビット・ベクタによって、前記命令がいずれの前記機能
   ユニットに存在するかを示す、請求項２または５に記載
   の並列処理プロセッサ。
9. 【請求項９】 前記処理ステージフィールドにおいて
   は、前記各機能ユニットにおける前記複数の処理ステー
   ジと同数のビット数を有するビット・ベクタによって、
   前記命令がいずれの前記処理ステージに存在するかを示
   し、 前記命令管理手段は、前記命令が存在する前記処理ステ
   ージに対応する、前記ビット・ベクタのビットをセット
   する、請求項２、３または７のいずれか１項に記載の並
   列処理プロセッサ。
10. 【請求項１０】 前記各機能ユニットの最後の前記処理
    ステージは、そこに存在する前記処理結果を前記デステ
    ィネーション・アドレスに従って、前記レジスタ・ファ
    イルに書込むものであり、前記バイパス手段は適用され
    ず、 前記命令管理手段は、 前記複数のエントリに対応して設けられ、各々が、対応
    する前記エントリの前記処理ステージフィールドを管理
    するための複数の処理ステージフィールド管理手段を含
    み、 前記処理ステージフィールド管理手段は、 対応する前記エントリの前記処理ステージフィールドの
    前記データを、前記命令が前記各処理ステージへ移行す
    るごとに、その移行した前記処理ステージに対応したも
    のにセットする更新手段と、 前記最後の処理ステージに対応する参照データを持つ参
    照手段と、 前記処理ステージフィールドのデータと、前記参照手段
    の前記参照データとを比較し、両者が一致したときに、
    対応する前記エントリの前記有効／無効フィールドをリ
    セットするデータ比較手段とを含む、請求項２または７
    に記載の並列処理プロセッサ。
11. 【請求項１１】 前記各機能ユニットの最後の前記処理
    ステージは、そこに存在する前記処理結果を、前記デス
    ティネーション・アドレスに従って書込むものであり、
    前記バイパス手段は、適用されず、 前記ビット・ベクタは、前記各機能ユニットにおける前
    記複数の処理ステージと同数より１つ多いビット数を有
    し、 前記ビット・ベクタの１つのビットは、前記命令が前記
    最初の処理ステージに移行する前の前記ステージに存在
    することを示すためのものであり、 前記命令管理手段は、 前記複数のエントリに対応して設けられ、各々が、対応
    する前記エントリの前記処理ステージフィールドを管理
    するための複数の処理ステージフィールド管理手段を含
    み、 前記処理ステージフィールド管理手段は、ビット・シフ
    タであり、前記命令が前記ステージまたは前記各処理ス
    テージへ移行するごとに、移行した前記ステージまたは
    前記各処理ステージに対応する、前記ビット・ベクタの
    ビットをセットする、請求項９に記載の並列処理プロセ
    ッサ。