JPH09305423A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH09305423A JPH09305423A JP8148597A JP14859796A JPH09305423A JP H09305423 A JPH09305423 A JP H09305423A JP 8148597 A JP8148597 A JP 8148597A JP 14859796 A JP14859796 A JP 14859796A JP H09305423 A JPH09305423 A JP H09305423A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 15
- 238000001514 detection method Methods 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】
【課題】 高スループットの演算処理性能を確保したま
ま、従来のＲＩＳＣプロセッサ用の演算処理装置よりも
優れた故障検出を可能にする。 【解決手段】 制御信号生成回路３０は、演算器１０の
命令有効信号３０１と演算器２０の命令有効信号３０２
とを入力し、Ｘオペランド選択回路１１，Ｙオペランド
選択回路１２および演算制御信号選択回路１３を切り替
える選択回路制御信号３１１と、Ｘオペランド選択回路
２１，Ｙオペランド選択回路２２および演算制御信号選
択回路２３を切り替える選択回路制御信号３１２と、演
算器１０の命令有効信号３０１および演算器２０の命令
有効信号３０２のいずれか一方が有効のときに演算結果
比較有効信号３３０を生成し、演算結果比較回路４０は
演算結果比較有効信号３３０に応じて演算器１０の出力
データ１１１と演算器２０の出力データ２１１とを比較
し演算結果比較エラー出力信号４０１を出力する。
ま、従来のＲＩＳＣプロセッサ用の演算処理装置よりも
優れた故障検出を可能にする。 【解決手段】 制御信号生成回路３０は、演算器１０の
命令有効信号３０１と演算器２０の命令有効信号３０２
とを入力し、Ｘオペランド選択回路１１，Ｙオペランド
選択回路１２および演算制御信号選択回路１３を切り替
える選択回路制御信号３１１と、Ｘオペランド選択回路
２１，Ｙオペランド選択回路２２および演算制御信号選
択回路２３を切り替える選択回路制御信号３１２と、演
算器１０の命令有効信号３０１および演算器２０の命令
有効信号３０２のいずれか一方が有効のときに演算結果
比較有効信号３３０を生成し、演算結果比較回路４０は
演算結果比較有効信号３３０に応じて演算器１０の出力
データ１１１と演算器２０の出力データ２１１とを比較
し演算結果比較エラー出力信号４０１を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は演算処理装置に関
し、特に高スループットな演算処理と容易な故障検出と
の両立が要求される演算処理装置に関する。
し、特に高スループットな演算処理と容易な故障検出と
の両立が要求される演算処理装置に関する。
【０００２】
【従来の技術】近年、特に高度な耐故障性能を要求され
るメインフレームなどの大型コンピュータも、その中央
処理装置は１チップへの集積化がなされるようになって
きた。ところが、これらの中央処理装置における演算処
理装置においては、高度な障害検出／診断機能のために
各部に複雑なチェック回路が必要になり、そのハードウ
ェア量は全演算処理装置内の３０％以上を占めることも
珍しくなくなってきている。また、これらのチェック回
路を簡略化するための手段として、同一の演算器を２重
化して持ち、その出力結果どうしを比較することで演算
器の故障を検出する方法が使用されることも多い。この
ような従来技術として、例えば、特開昭６３−２２０３
３３号公報に記載された「情報処理装置」などがある。
るメインフレームなどの大型コンピュータも、その中央
処理装置は１チップへの集積化がなされるようになって
きた。ところが、これらの中央処理装置における演算処
理装置においては、高度な障害検出／診断機能のために
各部に複雑なチェック回路が必要になり、そのハードウ
ェア量は全演算処理装置内の３０％以上を占めることも
珍しくなくなってきている。また、これらのチェック回
路を簡略化するための手段として、同一の演算器を２重
化して持ち、その出力結果どうしを比較することで演算
器の故障を検出する方法が使用されることも多い。この
ような従来技術として、例えば、特開昭６３−２２０３
３３号公報に記載された「情報処理装置」などがある。
【０００３】一方、ワークステーションやパーソナルコ
ンピュータに使用される１チップＲＩＳＣ（Ｒｅｄｕｃ
ｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔ
ｅｒ）プロセッサでは、スーパースカラやＶＬＩＷ（Ｖ
ｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒ
ｄ）等の命令並列実行機能を持つようになった。このた
め、複数の演算器を内蔵し、非常に高スループットの演
算性能を獲得するに至っている。
ンピュータに使用される１チップＲＩＳＣ（Ｒｅｄｕｃ
ｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔ
ｅｒ）プロセッサでは、スーパースカラやＶＬＩＷ（Ｖ
ｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒ
ｄ）等の命令並列実行機能を持つようになった。このた
め、複数の演算器を内蔵し、非常に高スループットの演
算性能を獲得するに至っている。
【０００４】
【発明が解決しようとする課題】上述した従来の技術に
おける第１の問題点は、故障検出／障害処理のために複
雑なチェック回路を有したり演算器の２重化を行ったメ
インフレーム用の１チッププロセッサでは、演算処理性
能が同一世代のＲＩＳＣチップと比較して見劣りするこ
とである。その理由は、本来演算処理に必要のない障害
処理用ハードウェア量が非常に多くなることで演算処理
回路全体を集積化した際のＬＳＩ（Ｌａｒｇｅ Ｓｃａ
ｌｅｄ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）上の
物理的な専有面積が増大するため、スーパースカラやＶ
ＬＩＷのようなＲＩＳＣプロセッサのように多数の演算
処理装置を１チップに集積化するアーキテクチャと比較
してより少ない数の演算処理装置しか１チップに集積化
することができず、そのため１クロックサイクルに実行
できる演算処理数がより減ってしまうからである。この
ため、同一の半導体プロセスを使用していながら、メイ
ンフレームのような大型コンピュータのプロセッサ性能
が名目上はより見劣りする結果となってしまう。
おける第１の問題点は、故障検出／障害処理のために複
雑なチェック回路を有したり演算器の２重化を行ったメ
インフレーム用の１チッププロセッサでは、演算処理性
能が同一世代のＲＩＳＣチップと比較して見劣りするこ
とである。その理由は、本来演算処理に必要のない障害
処理用ハードウェア量が非常に多くなることで演算処理
回路全体を集積化した際のＬＳＩ（Ｌａｒｇｅ Ｓｃａ
ｌｅｄ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）上の
物理的な専有面積が増大するため、スーパースカラやＶ
ＬＩＷのようなＲＩＳＣプロセッサのように多数の演算
処理装置を１チップに集積化するアーキテクチャと比較
してより少ない数の演算処理装置しか１チップに集積化
することができず、そのため１クロックサイクルに実行
できる演算処理数がより減ってしまうからである。この
ため、同一の半導体プロセスを使用していながら、メイ
ンフレームのような大型コンピュータのプロセッサ性能
が名目上はより見劣りする結果となってしまう。
【０００５】第２の問題点は、ＲＩＳＣプロセッサのよ
うな演算処理装置では、演算性能は高いものの、固定的
な故障が発生して誤った演算結果を出力してもすぐには
判明しないことである。その理由は、ＲＩＳＣプロセッ
サの演算処理装置が演算性能を限界まで引き上げること
を目的に設計されているために、できる限り最小のハー
ドウェア量で構成され、故障検出を目的としたチェック
回路等は省かれているためである。このため、いくら演
算性能が優れていても、高信頼性が要求されるメインフ
レーム用のプロセッサとして使用することはできない。
うな演算処理装置では、演算性能は高いものの、固定的
な故障が発生して誤った演算結果を出力してもすぐには
判明しないことである。その理由は、ＲＩＳＣプロセッ
サの演算処理装置が演算性能を限界まで引き上げること
を目的に設計されているために、できる限り最小のハー
ドウェア量で構成され、故障検出を目的としたチェック
回路等は省かれているためである。このため、いくら演
算性能が優れていても、高信頼性が要求されるメインフ
レーム用のプロセッサとして使用することはできない。
【０００６】本発明の目的は、前記のような問題点を解
決し、高スループットの演算処理性能を確保したまま、
従来のＲＩＳＣプロセッサ用の演算処理装置よりも優れ
た故障検出を可能にする演算処理装置を提供することに
ある。
決し、高スループットの演算処理性能を確保したまま、
従来のＲＩＳＣプロセッサ用の演算処理装置よりも優れ
た故障検出を可能にする演算処理装置を提供することに
ある。
【０００７】
【課題を解決するための手段】本発明の演算処理装置
は、複数のオペランドデータ入力，演算動作の制御情報
入力および演算動作の実行開始信号入力を備える第１の
演算器と、前記第１の演算器と同一構成の第２の演算器
と、前記第１の演算器の入力において前記第１の演算器
への入力となる複数のオペランドデータおよび演算動作
の制御情報と前記第２の演算器への入力となる複数のオ
ペランドデータおよび演算動作の制御情報とのいずれか
を選択する第１の選択回路と、前記第２の演算器の入力
において前記第２の演算器への入力となる複数のオペラ
ンドデータおよび演算動作の制御情報と前記第１の演算
器への入力となる複数のオペランドデータおよび演算動
作の制御情報とのいずれかを選択する第２の選択回路
と、前記第１の演算器に対する有効な命令が発行された
ことを示す第１の有効信号と前記第２の演算器に対する
有効な命令が発行されたことを示す第２の有効信号とに
応じて、前記第１の選択回路を切り替える第１の制御信
号と、前記第２の選択回路を切り替える第２の制御信号
と、前記第１の演算器の演算実行開始を指示する第１の
実行信号と、前記第２の演算器の演算実行開始を指示す
る第２の実行信号とを生成する制御信号生成回路と、前
記第１の有効信号と前記第２の有効信号との特定の組み
合わせの場合に前記第１の演算器の出力結果と前記第２
の演算器の出力結果とを比較し、比較結果が不一致であ
った場合にそれを報告するエラー信号を出力する演算結
果比較回路とを有することを特徴とする。
は、複数のオペランドデータ入力，演算動作の制御情報
入力および演算動作の実行開始信号入力を備える第１の
演算器と、前記第１の演算器と同一構成の第２の演算器
と、前記第１の演算器の入力において前記第１の演算器
への入力となる複数のオペランドデータおよび演算動作
の制御情報と前記第２の演算器への入力となる複数のオ
ペランドデータおよび演算動作の制御情報とのいずれか
を選択する第１の選択回路と、前記第２の演算器の入力
において前記第２の演算器への入力となる複数のオペラ
ンドデータおよび演算動作の制御情報と前記第１の演算
器への入力となる複数のオペランドデータおよび演算動
作の制御情報とのいずれかを選択する第２の選択回路
と、前記第１の演算器に対する有効な命令が発行された
ことを示す第１の有効信号と前記第２の演算器に対する
有効な命令が発行されたことを示す第２の有効信号とに
応じて、前記第１の選択回路を切り替える第１の制御信
号と、前記第２の選択回路を切り替える第２の制御信号
と、前記第１の演算器の演算実行開始を指示する第１の
実行信号と、前記第２の演算器の演算実行開始を指示す
る第２の実行信号とを生成する制御信号生成回路と、前
記第１の有効信号と前記第２の有効信号との特定の組み
合わせの場合に前記第１の演算器の出力結果と前記第２
の演算器の出力結果とを比較し、比較結果が不一致であ
った場合にそれを報告するエラー信号を出力する演算結
果比較回路とを有することを特徴とする。
【０００８】また、本発明の演算処理装置は、Ｘオペラ
ンド入力データ，Ｙオペランド入力データおよび演算制
御信号を入力する第１の演算器と、Ｘオペランド入力デ
ータ，Ｙオペランド入力データおよび演算制御信号を入
力する第２の演算器と、前記第１の演算器へのＸオペラ
ンド入力データまたは前記第２の演算器へのＸオペラン
ド入力データを選択する第１のＸオペランド選択回路
と、前記第２の演算器へのＸオペランド入力データまた
は前記第１の演算器へのＸオペランド入力データを選択
する第２のＸオペランド選択回路と、前記第１の演算器
へのＹオペランド入力データまたは前記第２の演算器へ
のＹオペランド入力データを選択する第１のＹオペラン
ド選択回路と、前記第２の演算器へのＹオペランド入力
データまたは前記第１の演算器へのＹオペランド入力デ
ータを選択する第２のＹオペランド選択回路と、前記第
１の演算器への演算制御信号または前記第２の演算器へ
の演算制御信号を選択する第１の演算制御信号選択回路
と、前記第２の演算器への演算制御信号または前記第１
の演算器への演算制御信号を選択する第２の演算制御信
号選択回路と、前記第１の演算器の命令有効信号と前記
第２の演算器の命令有効信号とを入力し、前記第１のＸ
オペランド選択回路，前記第１のＹオペランド選択回路
および前記第１の演算制御信号選択回路を切り替える第
１の選択回路制御信号と、前記第２のＸオペランド選択
回路，前記第２のＹオペランド選択回路および前記第２
の演算制御信号選択回路を切り替える選択回路制御信号
と、前記第１の演算器の命令有効信号および前記第２の
演算器の命令有効信号のいずれか一方が有効のときに演
算結果比較有効信号を生成する制御信号生成回路と、前
記演算結果比較有効信号に応じて前記第１の演算器の出
力データと前記第２の演算器の出力データとを比較し、
演算結果比較エラー出力信号を出力する演算結果比較回
路とを有することを特徴とする。
ンド入力データ，Ｙオペランド入力データおよび演算制
御信号を入力する第１の演算器と、Ｘオペランド入力デ
ータ，Ｙオペランド入力データおよび演算制御信号を入
力する第２の演算器と、前記第１の演算器へのＸオペラ
ンド入力データまたは前記第２の演算器へのＸオペラン
ド入力データを選択する第１のＸオペランド選択回路
と、前記第２の演算器へのＸオペランド入力データまた
は前記第１の演算器へのＸオペランド入力データを選択
する第２のＸオペランド選択回路と、前記第１の演算器
へのＹオペランド入力データまたは前記第２の演算器へ
のＹオペランド入力データを選択する第１のＹオペラン
ド選択回路と、前記第２の演算器へのＹオペランド入力
データまたは前記第１の演算器へのＹオペランド入力デ
ータを選択する第２のＹオペランド選択回路と、前記第
１の演算器への演算制御信号または前記第２の演算器へ
の演算制御信号を選択する第１の演算制御信号選択回路
と、前記第２の演算器への演算制御信号または前記第１
の演算器への演算制御信号を選択する第２の演算制御信
号選択回路と、前記第１の演算器の命令有効信号と前記
第２の演算器の命令有効信号とを入力し、前記第１のＸ
オペランド選択回路，前記第１のＹオペランド選択回路
および前記第１の演算制御信号選択回路を切り替える第
１の選択回路制御信号と、前記第２のＸオペランド選択
回路，前記第２のＹオペランド選択回路および前記第２
の演算制御信号選択回路を切り替える選択回路制御信号
と、前記第１の演算器の命令有効信号および前記第２の
演算器の命令有効信号のいずれか一方が有効のときに演
算結果比較有効信号を生成する制御信号生成回路と、前
記演算結果比較有効信号に応じて前記第１の演算器の出
力データと前記第２の演算器の出力データとを比較し、
演算結果比較エラー出力信号を出力する演算結果比較回
路とを有することを特徴とする。
【０００９】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。
して詳細に説明する。
【００１０】図１は、本発明の一実施の形態に係る演算
処理装置の構成を示す回路ブロック図である。本実施の
形態に係る演算処理装置は、演算器＃０（１０）と、Ｘ
オペランド選択回路＃０（１１）と、Ｙオペランド選択
回路＃０（１２）と、演算制御信号選択回路＃０（１
３）と、演算器＃１（２０）と、Ｘオペランド選択回路
＃１（２１）と、Ｙオペランド選択回路＃１（２２）
と、演算制御信号選択回路＃１（２３）と、制御信号生
成回路（３０）と、演算結果比較回路（４０）とから、
その主要部が構成されている。なお、図１中、符号１０
１は演算器＃０（１０）へのＸオペランド入力データ、
１０２は演算器＃０（１０）へのＹオペランド入力デー
タ、１０３は演算器＃０（１０）への演算制御信号、１
１１は演算器＃０（１０）からの出力データ、２０１は
演算器＃１（２０）へのオペランド入力データ、２０２
は演算器＃１（２０）へのＹオペランド入力データ、２
０３は演算器＃１（２０）への演算制御信号、２１１は
演算器＃１（２０）からの出力データ、３０１は演算器
＃０側命令有効信号、３０２は演算器＃１側命令有効信
号、３１１は演算器＃０側選択回路制御信号、３１２は
演算器＃１側選択回路制御信号、３２１は演算器＃０側
演算実行信号、３２２は演算器＃１側演算実行信号、３
３０は演算結果比較有効信号、４０１は演算結果比較エ
ラー出力信号をそれぞれ示す。
処理装置の構成を示す回路ブロック図である。本実施の
形態に係る演算処理装置は、演算器＃０（１０）と、Ｘ
オペランド選択回路＃０（１１）と、Ｙオペランド選択
回路＃０（１２）と、演算制御信号選択回路＃０（１
３）と、演算器＃１（２０）と、Ｘオペランド選択回路
＃１（２１）と、Ｙオペランド選択回路＃１（２２）
と、演算制御信号選択回路＃１（２３）と、制御信号生
成回路（３０）と、演算結果比較回路（４０）とから、
その主要部が構成されている。なお、図１中、符号１０
１は演算器＃０（１０）へのＸオペランド入力データ、
１０２は演算器＃０（１０）へのＹオペランド入力デー
タ、１０３は演算器＃０（１０）への演算制御信号、１
１１は演算器＃０（１０）からの出力データ、２０１は
演算器＃１（２０）へのオペランド入力データ、２０２
は演算器＃１（２０）へのＹオペランド入力データ、２
０３は演算器＃１（２０）への演算制御信号、２１１は
演算器＃１（２０）からの出力データ、３０１は演算器
＃０側命令有効信号、３０２は演算器＃１側命令有効信
号、３１１は演算器＃０側選択回路制御信号、３１２は
演算器＃１側選択回路制御信号、３２１は演算器＃０側
演算実行信号、３２２は演算器＃１側演算実行信号、３
３０は演算結果比較有効信号、４０１は演算結果比較エ
ラー出力信号をそれぞれ示す。
【００１１】演算器＃０（１０）と演算器＃１（２０）
とは、全く同一の機能および構成を持つ演算器である。
とは、全く同一の機能および構成を持つ演算器である。
【００１２】演算器＃０（１０）の入力には、図示して
いない外部のブロックより供給されるＸオペランド入力
データ（１０１）およびＹオペランド入力データ（１０
２）の２つの被演算データと、演算器＃０（１０）の機
能を制御する演算制御信号（１０３）とが存在する。
いない外部のブロックより供給されるＸオペランド入力
データ（１０１）およびＹオペランド入力データ（１０
２）の２つの被演算データと、演算器＃０（１０）の機
能を制御する演算制御信号（１０３）とが存在する。
【００１３】また同様に、演算器＃１（２０）の入力に
も、図示していない外部のブロックより供給されるＸオ
ペランド入力データ（２０１）およびＹオペランド入力
データ（２０２）の２つの被演算データと、演算器＃１
（２０）の機能を制御する演算制御信号（２０３）とが
存在する。
も、図示していない外部のブロックより供給されるＸオ
ペランド入力データ（２０１）およびＹオペランド入力
データ（２０２）の２つの被演算データと、演算器＃１
（２０）の機能を制御する演算制御信号（２０３）とが
存在する。
【００１４】通常の構成では、これらの入力信号は演算
器＃０（１０）と演算器＃１（２０）とにそれぞれ独立
に供給され、演算器＃０（１０）と演算器＃１（２０）
とは２つの独立した演算器としてそれぞれ動作すること
になる。
器＃０（１０）と演算器＃１（２０）とにそれぞれ独立
に供給され、演算器＃０（１０）と演算器＃１（２０）
とは２つの独立した演算器としてそれぞれ動作すること
になる。
【００１５】しかし、本実施の形態に係る演算処理装置
では、演算器＃０（１０）の入力において、演算器＃０
（１０）への入力データ（１０１，１０２，１０３）の
組み合わせと演算器＃１（２０）への入力データ（２０
１，２０２，２０３）の組み合わせとのいずれかを選択
するＸオペランド選択回路＃０（１１），Ｙオペランド
選択回路＃０（１２）および制御信号選択回路＃０（１
３）の組を有する。
では、演算器＃０（１０）の入力において、演算器＃０
（１０）への入力データ（１０１，１０２，１０３）の
組み合わせと演算器＃１（２０）への入力データ（２０
１，２０２，２０３）の組み合わせとのいずれかを選択
するＸオペランド選択回路＃０（１１），Ｙオペランド
選択回路＃０（１２）および制御信号選択回路＃０（１
３）の組を有する。
【００１６】また同様に、演算器＃１（２０）の入力に
おいても、演算器＃１（２０）への入力データ（２０
１，２０２，２０３）の組み合わせと演算器＃０（１
０）への入力データ（１０１，１０２，１０３）の組み
合わせとのいずれかを選択するＸオペランド選択回路＃
１（２１），Ｙオペランド選択回路＃１（２２）および
制御信号選択回路＃１（２３）の組を有する。
おいても、演算器＃１（２０）への入力データ（２０
１，２０２，２０３）の組み合わせと演算器＃０（１
０）への入力データ（１０１，１０２，１０３）の組み
合わせとのいずれかを選択するＸオペランド選択回路＃
１（２１），Ｙオペランド選択回路＃１（２２）および
制御信号選択回路＃１（２３）の組を有する。
【００１７】さらに加えて、演算器＃０（１０）に発行
されたオペランド入力データ（１０１，１０２）および
演算制御信号（１０３）が有効であり演算開始を通知す
る演算器＃０命令有効信号（３０１）と、演算器＃１
（２０）に発行されたオペランド入力データ（２０１，
２０２）および演算制御信号（２０３）が有効であり演
算開始を通知する演算器＃１命令有効信号（３０２）と
が存在する。
されたオペランド入力データ（１０１，１０２）および
演算制御信号（１０３）が有効であり演算開始を通知す
る演算器＃０命令有効信号（３０１）と、演算器＃１
（２０）に発行されたオペランド入力データ（２０１，
２０２）および演算制御信号（２０３）が有効であり演
算開始を通知する演算器＃１命令有効信号（３０２）と
が存在する。
【００１８】命令有効信号（３０１，３０２）は、演算
器＃０（１０）および演算器＃１（２０）に直接入力さ
れずに、これらの命令有効信号（３０１，３０２）を入
力とする制御信号生成回路（３０）を有する。
器＃０（１０）および演算器＃１（２０）に直接入力さ
れずに、これらの命令有効信号（３０１，３０２）を入
力とする制御信号生成回路（３０）を有する。
【００１９】制御信号生成回路（３０）は、演算器＃０
（１０）の入力に存在する選択回路の組（１１，１２，
１３）の演算器＃０側選択回路制御信号（３１１）と、
演算器＃１（２０）の入力に存在する選択回路の組（２
１，２２，２３）の演算器＃１側選択回路制御信号（３
１２）とを生成する。また、制御信号生成回路（３０）
は、実際に演算器＃０（１０）に演算命令の実行開始を
通知する演算器＃０側演算実行信号（３２１）と、演算
器＃１（２０）に演算命令の実行開始を通知する演算器
＃１側演算実行信号（３２２）とを生成する。
（１０）の入力に存在する選択回路の組（１１，１２，
１３）の演算器＃０側選択回路制御信号（３１１）と、
演算器＃１（２０）の入力に存在する選択回路の組（２
１，２２，２３）の演算器＃１側選択回路制御信号（３
１２）とを生成する。また、制御信号生成回路（３０）
は、実際に演算器＃０（１０）に演算命令の実行開始を
通知する演算器＃０側演算実行信号（３２１）と、演算
器＃１（２０）に演算命令の実行開始を通知する演算器
＃１側演算実行信号（３２２）とを生成する。
【００２０】図２は、制御信号生成回路（３０）の動作
を表す真理値表である。演算器＃０側命令有効信号（３
０１）と演算器＃１側命令有効信号（３０２）とを入力
として、それぞれの各組み合わせにおける出力信号の論
理値を表している。
を表す真理値表である。演算器＃０側命令有効信号（３
０１）と演算器＃１側命令有効信号（３０２）とを入力
として、それぞれの各組み合わせにおける出力信号の論
理値を表している。
【００２１】各命令有効信号（３０１，３０２）は、そ
の値が１である場合がアクティブであり、それぞれ対応
する演算器（１０，２０）に対して有効な命令が発行さ
れたことを示す。出力信号として演算器＃０側演算実行
信号（３２１）と演算器＃１側演算実行信号（３２２）
とは、その値が１である場合に対応する各演算器（１
０，２０）に実際の演算実行を開始するように指示す
る。
の値が１である場合がアクティブであり、それぞれ対応
する演算器（１０，２０）に対して有効な命令が発行さ
れたことを示す。出力信号として演算器＃０側演算実行
信号（３２１）と演算器＃１側演算実行信号（３２２）
とは、その値が１である場合に対応する各演算器（１
０，２０）に実際の演算実行を開始するように指示す
る。
【００２２】また、演算器＃０側選択回路制御信号（３
１１）および演算器＃１側選択回路制御信号（３１２）
は、その値が０の場合には通常の自身に対して発行され
たオペランド入力データおよび演算制御信号を選択して
演算器に入力するように選択回路（１１，１２，１３）
および選択回路（２１，２２，２３）を制御し、その値
が１である場合には他方の演算器に対して発行されたオ
ペランド入力データおよび演算制御信号を入力するよう
に選択回路（１１，１２，１３）および選択回路（２
１，２２，２３）を制御する。
１１）および演算器＃１側選択回路制御信号（３１２）
は、その値が０の場合には通常の自身に対して発行され
たオペランド入力データおよび演算制御信号を選択して
演算器に入力するように選択回路（１１，１２，１３）
および選択回路（２１，２２，２３）を制御し、その値
が１である場合には他方の演算器に対して発行されたオ
ペランド入力データおよび演算制御信号を入力するよう
に選択回路（１１，１２，１３）および選択回路（２
１，２２，２３）を制御する。
【００２３】次に、このように構成された本実施の形態
に係る演算処理装置の動作について説明する。
に係る演算処理装置の動作について説明する。
【００２４】演算器＃０側命令有効信号（３０１）と演
算器＃１側命令有効信号（３０２）とがともに値０であ
る場合は、どちらの演算器にも有効な命令が発行されて
いない状態であり、各演算実行信号（３２１，３２２）
はともにノンアクティブ状態を出力し、いずれの演算器
（１０，２０）とも演算を実行しないように制御する。
また、各選択回路制御信号（３１１，３１２）も特別な
動作は必要ないことから通常の入力を選択するような値
０を出力する。
算器＃１側命令有効信号（３０２）とがともに値０であ
る場合は、どちらの演算器にも有効な命令が発行されて
いない状態であり、各演算実行信号（３２１，３２２）
はともにノンアクティブ状態を出力し、いずれの演算器
（１０，２０）とも演算を実行しないように制御する。
また、各選択回路制御信号（３１１，３１２）も特別な
動作は必要ないことから通常の入力を選択するような値
０を出力する。
【００２５】演算器＃０側命令有効信号（３０１）と演
算器＃１側命令有効信号（３０２）とがともに値１であ
る場合は、両方の演算器（１０，２０）に対して別々の
有効な命令が発行されている状態となる。この場合に
は、各演算実行信号（３２１，３２２）はともにアクテ
ィブ状態を出力して両方の演算器（１０，２０）がそれ
ぞれ演算を実行するように制御し、かつ各選択回路制御
信号（３１１，３１２）も通常入力を選択して演算器＃
０（１０）と演算器＃１（２０）とが２つの独立した演
算器として同時に別々の命令を実行するように動作す
る。
算器＃１側命令有効信号（３０２）とがともに値１であ
る場合は、両方の演算器（１０，２０）に対して別々の
有効な命令が発行されている状態となる。この場合に
は、各演算実行信号（３２１，３２２）はともにアクテ
ィブ状態を出力して両方の演算器（１０，２０）がそれ
ぞれ演算を実行するように制御し、かつ各選択回路制御
信号（３１１，３１２）も通常入力を選択して演算器＃
０（１０）と演算器＃１（２０）とが２つの独立した演
算器として同時に別々の命令を実行するように動作す
る。
【００２６】これに対して、演算器＃０側命令有効信号
（３０１）のみが値１でアクティブとなり演算器＃１側
命令有効信号（３０２）が値０の場合は、演算器＃０
（１０）にのみ有効な命令が発行され、演算器＃１（２
０）は実行命令がない状態を示している。この際には、
演算器＃０側演算実行信号（３２１）および演算器＃１
側演算実行信号（３２２）がともにアクティブ状態を出
力していずれも演算を実行するようにしておく。同時
に、演算器＃０側選択回路制御信号（３１１）は通常入
力を選択するように、演算器＃１側選択回路制御信号
（３１２）は他方の演算器、この場合は演算器＃０（１
０）に発行されたオペランド入力データ（１０１，１０
２）および演算制御信号（１０３）を選択するように制
御される。これにより、本来有効命令が存在しなかった
演算器＃１（２０）に、演算器＃０（１０）に発行され
た有効命令と全く同一のオペランド入力データ（１０
１，１０２）および演算制御信号（１０３）を与えて演
算器＃０（１０）での演算と同一の演算を演算器＃１
（２０）で実行させることになる。
（３０１）のみが値１でアクティブとなり演算器＃１側
命令有効信号（３０２）が値０の場合は、演算器＃０
（１０）にのみ有効な命令が発行され、演算器＃１（２
０）は実行命令がない状態を示している。この際には、
演算器＃０側演算実行信号（３２１）および演算器＃１
側演算実行信号（３２２）がともにアクティブ状態を出
力していずれも演算を実行するようにしておく。同時
に、演算器＃０側選択回路制御信号（３１１）は通常入
力を選択するように、演算器＃１側選択回路制御信号
（３１２）は他方の演算器、この場合は演算器＃０（１
０）に発行されたオペランド入力データ（１０１，１０
２）および演算制御信号（１０３）を選択するように制
御される。これにより、本来有効命令が存在しなかった
演算器＃１（２０）に、演算器＃０（１０）に発行され
た有効命令と全く同一のオペランド入力データ（１０
１，１０２）および演算制御信号（１０３）を与えて演
算器＃０（１０）での演算と同一の演算を演算器＃１
（２０）で実行させることになる。
【００２７】同様に、演算器＃１側命令有効信号（３０
２）のみが値１でアクティブとなり演算器＃０側命令有
効信号（３０１）が値０の場合は、演算器＃１（２０）
にのみ有効な命令が発行され、演算器＃０（１０）は実
行命令がない状態を示している。したがって、この場合
にも、演算器＃１側命令実行信号（３２２）および演算
器＃０側命令実行信号（３２１）がともにアクティブ状
態を出力していずれも演算を実行するようにしておき、
同時に演算器＃１側選択回路制御信号（３１２）は通常
入力を選択するように、演算器＃０側選択回路制御信号
（３１１）は他方の演算器、この場合は演算器＃１（２
０）に発行されたオペランド入力データ（２０１，２０
２）および演算制御信号（２０３）を選択するように制
御される。これにより、本来有効命令が存在しなかった
演算器＃０（１０）に、演算器＃１（２０）に発行され
た有効命令と全く同一のオペランド入力データ（２０
１，２０２）および演算制御信号（２０３）を与えて演
算器＃１（２０）での演算と同一の演算を演算器＃０
（１０）で実行させることになる。
２）のみが値１でアクティブとなり演算器＃０側命令有
効信号（３０１）が値０の場合は、演算器＃１（２０）
にのみ有効な命令が発行され、演算器＃０（１０）は実
行命令がない状態を示している。したがって、この場合
にも、演算器＃１側命令実行信号（３２２）および演算
器＃０側命令実行信号（３２１）がともにアクティブ状
態を出力していずれも演算を実行するようにしておき、
同時に演算器＃１側選択回路制御信号（３１２）は通常
入力を選択するように、演算器＃０側選択回路制御信号
（３１１）は他方の演算器、この場合は演算器＃１（２
０）に発行されたオペランド入力データ（２０１，２０
２）および演算制御信号（２０３）を選択するように制
御される。これにより、本来有効命令が存在しなかった
演算器＃０（１０）に、演算器＃１（２０）に発行され
た有効命令と全く同一のオペランド入力データ（２０
１，２０２）および演算制御信号（２０３）を与えて演
算器＃１（２０）での演算と同一の演算を演算器＃０
（１０）で実行させることになる。
【００２８】このようにして、どちらか一方の演算器に
しか有効な命令が発行されなかった場合には、２つの演
算器（１０，２０）で同一の演算を実行し、それぞれ出
力データ（１１１，２１１）を得ることになる。ここ
で、両者の出力データ（１１１，２１１）を比較するこ
とでもし不一致となれば、いずれかの演算器が故障して
おり正しい結果を出力できていないことになる。これに
より、演算器の故障検出が可能になる。そのために、図
１中に示したように演算器＃０からの出力データ（１１
１）と演算器＃１からの出力データ（２１１）とを入力
とする演算結果比較回路（４０）が存在する。
しか有効な命令が発行されなかった場合には、２つの演
算器（１０，２０）で同一の演算を実行し、それぞれ出
力データ（１１１，２１１）を得ることになる。ここ
で、両者の出力データ（１１１，２１１）を比較するこ
とでもし不一致となれば、いずれかの演算器が故障して
おり正しい結果を出力できていないことになる。これに
より、演算器の故障検出が可能になる。そのために、図
１中に示したように演算器＃０からの出力データ（１１
１）と演算器＃１からの出力データ（２１１）とを入力
とする演算結果比較回路（４０）が存在する。
【００２９】しかし、演算結果比較回路（４０）では、
常に各演算器（１０，１１）の出力データ（１１１，２
１１）を比較してよいわけではなく、いずれか一方の演
算器にしか有効な命令が発行されていない場合に限られ
る。このため、制御信号生成回路（３０）からは、前記
４種の制御信号以外にも演算結果比較回路（４０）に演
算結果比較有効信号（３３０）を生成し、演算結果比較
回路（３０）に通知する機能が含まれる。図２の真理値
表に記述されているとおり、演算結果比較有効信号（３
３０）は、演算器＃０側命令有効信号（３０１）と演算
器＃１側命令有効信号（３０２）とのどちらか一方がア
クティブであった場合のみにアクティブ状態である値１
を出力する。
常に各演算器（１０，１１）の出力データ（１１１，２
１１）を比較してよいわけではなく、いずれか一方の演
算器にしか有効な命令が発行されていない場合に限られ
る。このため、制御信号生成回路（３０）からは、前記
４種の制御信号以外にも演算結果比較回路（４０）に演
算結果比較有効信号（３３０）を生成し、演算結果比較
回路（３０）に通知する機能が含まれる。図２の真理値
表に記述されているとおり、演算結果比較有効信号（３
３０）は、演算器＃０側命令有効信号（３０１）と演算
器＃１側命令有効信号（３０２）とのどちらか一方がア
クティブであった場合のみにアクティブ状態である値１
を出力する。
【００３０】演算結果比較回路（４０）は、演算結果比
較有効信号（３３０）がアクティブな場合のみ、各演算
器（１０，２０）からの出力データ（１１１，２１１）
の比較を実行し、もし比較結果が不一致であった場合に
は演算結果比較エラー出力信号（４０１）をアクティブ
にして、演算器（１０，２０）に故障があることを図示
していない外部のブロックに対して通知する。
較有効信号（３３０）がアクティブな場合のみ、各演算
器（１０，２０）からの出力データ（１１１，２１１）
の比較を実行し、もし比較結果が不一致であった場合に
は演算結果比較エラー出力信号（４０１）をアクティブ
にして、演算器（１０，２０）に故障があることを図示
していない外部のブロックに対して通知する。
【００３１】このように、本実施の形態に係る演算処理
装置では、同一構成の２つの演算器に対してそれぞれ命
令有効信号が発行される。通常は、同時に両方の演算器
に命令有効信号が発行され、別々のオペランド入力デー
タおよび演算制御信号による演算を実行する。この場合
には同時に２つの演算が行われることになり、演算スル
ープットを上げることができる。ところが、実際にプロ
グラムを実行する場合には、瞬間的には同時に２命令が
発行されることはあっても、常に同時に２命令が発行さ
れ続けることはない。そこで、どちらか一方にしか命令
有効信号が発行されなかった場合には、命令を実行して
いないもう一方の演算器の入力部にある選択回路を切り
替えて同一のオペランド入力データおよび演算制御信号
を分配し、命令発行がなされた演算器と同一の演算を実
行させる。そして、両者の演算結果を比較して比較結果
が不一致になった場合には、故障状態にあることを検出
する。これにより、スーパースカラプロセッサと同等の
演算スループットを実現しながら、命令レベルでの並列
性が低下した場合には間欠的に２重化チェックを行うこ
とでより優れた故障検出を可能にする。
装置では、同一構成の２つの演算器に対してそれぞれ命
令有効信号が発行される。通常は、同時に両方の演算器
に命令有効信号が発行され、別々のオペランド入力デー
タおよび演算制御信号による演算を実行する。この場合
には同時に２つの演算が行われることになり、演算スル
ープットを上げることができる。ところが、実際にプロ
グラムを実行する場合には、瞬間的には同時に２命令が
発行されることはあっても、常に同時に２命令が発行さ
れ続けることはない。そこで、どちらか一方にしか命令
有効信号が発行されなかった場合には、命令を実行して
いないもう一方の演算器の入力部にある選択回路を切り
替えて同一のオペランド入力データおよび演算制御信号
を分配し、命令発行がなされた演算器と同一の演算を実
行させる。そして、両者の演算結果を比較して比較結果
が不一致になった場合には、故障状態にあることを検出
する。これにより、スーパースカラプロセッサと同等の
演算スループットを実現しながら、命令レベルでの並列
性が低下した場合には間欠的に２重化チェックを行うこ
とでより優れた故障検出を可能にする。
【００３２】図３は、制御信号生成回路（３０）の実際
の回路構成例を示す回路ブロックである。この制御信号
生成回路（３０）は、演算器＃０側命令有効信号（３０
１）および演算器＃１側命令有効信号（３０２）を入力
し演算器＃０側選択回路制御信号（３１１）を出力する
反転入力付き論理積回路（３１）と、演算器＃０側命令
有効信号（３０１）および演算器＃１側命令有効信号
（３０２）を入力し演算器＃０側演算実行信号（３２
１）および演算器＃１側演算実行信号（３２２）を出力
する論理和回路（３２）と、演算器＃０側命令有効信号
（３０１）および演算器＃１側命令有効信号（３０２）
を入力し演算結果比較有効信号（３３０）を出力する排
他的論理和回路（３３）と、演算器＃０側命令有効信号
（３０１）および演算器＃１側命令有効信号（３０２）
を入力し演算器＃１側選択回路制御信号（３１２）を出
力する反転入力付き論理積回路（３４）とから構成され
ている。
の回路構成例を示す回路ブロックである。この制御信号
生成回路（３０）は、演算器＃０側命令有効信号（３０
１）および演算器＃１側命令有効信号（３０２）を入力
し演算器＃０側選択回路制御信号（３１１）を出力する
反転入力付き論理積回路（３１）と、演算器＃０側命令
有効信号（３０１）および演算器＃１側命令有効信号
（３０２）を入力し演算器＃０側演算実行信号（３２
１）および演算器＃１側演算実行信号（３２２）を出力
する論理和回路（３２）と、演算器＃０側命令有効信号
（３０１）および演算器＃１側命令有効信号（３０２）
を入力し演算結果比較有効信号（３３０）を出力する排
他的論理和回路（３３）と、演算器＃０側命令有効信号
（３０１）および演算器＃１側命令有効信号（３０２）
を入力し演算器＃１側選択回路制御信号（３１２）を出
力する反転入力付き論理積回路（３４）とから構成され
ている。
【００３３】図３に示した制御信号生成回路（３０）
は、図２に示した真理値表に従って生成される回路であ
るが、非常に小規模の組み合わせ論理回路で構成でき、
ハードウェア量増大等の影響はほとんどないことが判
る。
は、図２に示した真理値表に従って生成される回路であ
るが、非常に小規模の組み合わせ論理回路で構成でき、
ハードウェア量増大等の影響はほとんどないことが判
る。
【００３４】以上、説明してきたように、本発明は、ス
ーパースカラプロセッサ等の複数の命令発行を同時に行
う高性能プロセッサにおいては一般的になってきた同一
の演算器を複数搭載するアーキテクチャに非常によく適
合し、その一方でわずかな回路の投入で間欠的であるに
せよ２重化チェックによる故障検出を可能にする。一般
に、命令レベルでの並列性はそれほど高くなく、同時に
２つの異なる演算命令が実行される頻度は少ないと考え
られるので、固定的な故障の発生等には充分対応可能で
ある。また、この際には、各演算器には、一切のチェッ
ク回路は不要となる。したがって、従来のメインフレー
ム用の演算器よりは大幅に面積を縮小することが可能に
なる。
ーパースカラプロセッサ等の複数の命令発行を同時に行
う高性能プロセッサにおいては一般的になってきた同一
の演算器を複数搭載するアーキテクチャに非常によく適
合し、その一方でわずかな回路の投入で間欠的であるに
せよ２重化チェックによる故障検出を可能にする。一般
に、命令レベルでの並列性はそれほど高くなく、同時に
２つの異なる演算命令が実行される頻度は少ないと考え
られるので、固定的な故障の発生等には充分対応可能で
ある。また、この際には、各演算器には、一切のチェッ
ク回路は不要となる。したがって、従来のメインフレー
ム用の演算器よりは大幅に面積を縮小することが可能に
なる。
【００３５】なお、上記実施の形態においては、各演算
器に入力されるオペランド入力データをＸオペランド入
力データおよびＹオペランド入力データの２つとした
が、オペランド入力データが３つ以上であっても、本発
明が同様に成立することはいうまでもない。
器に入力されるオペランド入力データをＸオペランド入
力データおよびＹオペランド入力データの２つとした
が、オペランド入力データが３つ以上であっても、本発
明が同様に成立することはいうまでもない。
【００３６】
【発明の効果】以上説明したように、本発明の第１の効
果は、演算処理のスループットの向上ができるというこ
とである。その理由は、演算処理装置内に２つの同一演
算器を持ち、同時に異なるオペランド入力データに対す
る演算処理が可能であるからである。
果は、演算処理のスループットの向上ができるというこ
とである。その理由は、演算処理装置内に２つの同一演
算器を持ち、同時に異なるオペランド入力データに対す
る演算処理が可能であるからである。
【００３７】第２の効果は、従来のＲＩＳＣ用プロセッ
サなどの高スループットを実現した演算処理装置と比較
して、より優れた故障検出が可能になることである。そ
の理由は、演算処理装置内の２つの同一の演算器のうち
どちらか一方にしか演算命令が発行されなかった場合に
演算実行を行っていないもう一方の演算器に同一のオペ
ランド入力データを渡して演算処理を行い、その結果を
本来の演算処理を行っている演算器の出力結果と比較す
ることで演算器の２重化チェックによる故障検出が可能
だからである。
サなどの高スループットを実現した演算処理装置と比較
して、より優れた故障検出が可能になることである。そ
の理由は、演算処理装置内の２つの同一の演算器のうち
どちらか一方にしか演算命令が発行されなかった場合に
演算実行を行っていないもう一方の演算器に同一のオペ
ランド入力データを渡して演算処理を行い、その結果を
本来の演算処理を行っている演算器の出力結果と比較す
ることで演算器の２重化チェックによる故障検出が可能
だからである。
【図１】本発明の一実施の形態に係る演算処理装置の構
成を示す回路ブロック図である。
成を示す回路ブロック図である。
【図２】図１中の制御信号生成回路の動作を表す真理値
表である。
表である。
【図３】図１中の制御信号生成回路の具体的な回路構成
例を示す回路ブロック図である。
例を示す回路ブロック図である。
１０ 演算器＃０ １１ Ｘオペランド選択回路＃０ １２ Ｙオペランド選択回路＃０ １３ 演算制御信号選択回路＃０ ２０ 演算器＃１ ２１ Ｘオペランド選択回路＃１ ２２ Ｙオペランド選択回路＃１ ２３ 演算制御信号選択回路＃１ ３０ 制御信号生成回路 ３１ 反転入力付き論理積回路 ３２ 論理和回路 ３３ 排他的論理和回路 ３４ 反転入力付き論理積回路 ４０ 演算結果比較回路 １０１ 演算器＃０へのＸオペランド入力データ １０２ 演算器＃０へのＹオペランド入力データ １０３ 演算器＃０への演算制御信号 １１１ 演算器＃０からの出力データ ２０１ 演算器＃１へのＸオペランド入力データ ２０２ 演算器＃１へのＹオペランド入力データ ２０３ 演算器＃１への演算制御信号 ２１１ 演算器＃１からの出力データ ３０１ 演算器＃０側命令有効信号 ３０２ 演算器＃１側命令有効信号 ３１１ 演算器＃０側選択回路制御信号 ３１２ 演算器＃１側選択回路制御信号 ３２１ 演算器＃０側演算実行信号 ３２２ 演算器＃１側演算実行信号 ３３０ 演算結果比較有効信号 ４０１ 演算結果比較エラー出力信号
Claims (3)
- 【請求項１】 複数のオペランドデータ入力，演算動作
の制御情報入力および演算動作の実行開始信号入力を備
える第１の演算器と、 前記第１の演算器と同一構成の第２の演算器と、 前記第１の演算器の入力において前記第１の演算器への
入力となる複数のオペランドデータおよび演算動作の制
御情報と前記第２の演算器への入力となる複数のオペラ
ンドデータおよび演算動作の制御情報とのいずれかを選
択する第１の選択回路と、 前記第２の演算器の入力において前記第２の演算器への
入力となる複数のオペランドデータおよび演算動作の制
御情報と前記第１の演算器への入力となる複数のオペラ
ンドデータおよび演算動作の制御情報とのいずれかを選
択する第２の選択回路と、 前記第１の演算器に対する有効な命令が発行されたこと
を示す第１の有効信号と前記第２の演算器に対する有効
な命令が発行されたことを示す第２の有効信号とに応じ
て、前記第１の選択回路を切り替える第１の制御信号
と、前記第２の選択回路を切り替える第２の制御信号
と、前記第１の演算器の演算実行開始を指示する第１の
実行信号と、前記第２の演算器の演算実行開始を指示す
る第２の実行信号とを生成する制御信号生成回路と、 前記第１の有効信号と前記第２の有効信号との特定の組
み合わせの場合に前記第１の演算器の出力結果と前記第
２の演算器の出力結果とを比較し、比較結果が不一致で
あった場合にそれを報告するエラー信号を出力する演算
結果比較回路とを有することを特徴とする演算処理装
置。 - 【請求項２】 Ｘオペランド入力データ，Ｙオペランド
入力データおよび演算制御信号を入力する第１の演算器
と、 Ｘオペランド入力データ，Ｙオペランド入力データおよ
び演算制御信号を入力する第２の演算器と、 前記第１の演算器へのＸオペランド入力データまたは前
記第２の演算器へのＸオペランド入力データを選択する
第１のＸオペランド選択回路と、 前記第２の演算器へのＸオペランド入力データまたは前
記第１の演算器へのＸオペランド入力データを選択する
第２のＸオペランド選択回路と、 前記第１の演算器へのＹオペランド入力データまたは前
記第２の演算器へのＹオペランド入力データを選択する
第１のＹオペランド選択回路と、 前記第２の演算器へのＹオペランド入力データまたは前
記第１の演算器へのＹオペランド入力データを選択する
第２のＹオペランド選択回路と、 前記第１の演算器への演算制御信号または前記第２の演
算器への演算制御信号を選択する第１の演算制御信号選
択回路と、 前記第２の演算器への演算制御信号または前記第１の演
算器への演算制御信号を選択する第２の演算制御信号選
択回路と、 前記第１の演算器の命令有効信号と前記第２の演算器の
命令有効信号とを入力し、前記第１のＸオペランド選択
回路，前記第１のＹオペランド選択回路および前記第１
の演算制御信号選択回路を切り替える第１の選択回路制
御信号と、前記第２のＸオペランド選択回路，前記第２
のＹオペランド選択回路および前記第２の演算制御信号
選択回路を切り替える選択回路制御信号と、前記第１の
演算器の命令有効信号および前記第２の演算器の命令有
効信号のいずれか一方が有効のときに演算結果比較有効
信号を生成する制御信号生成回路と、 前記演算結果比較有効信号に応じて前記第１の演算器の
出力データと前記第２の演算器の出力データとを比較
し、演算結果比較エラー出力信号を出力する演算結果比
較回路とを有することを特徴とする演算処理装置。 - 【請求項３】 前記制御信号生成回路が、前記第１の演
算器の選択回路制御信号を出力する反転入力付き論理積
回路と、演算実行信号を出力する論理和回路と、演算結
果比較有効信号を出力する排他的論理和回路と、前記第
２の演算器の選択回路制御信号を出力する反転入力付き
論理積回路とから構成される請求項２記載の演算処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8148597A JPH09305423A (ja) | 1996-05-20 | 1996-05-20 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8148597A JPH09305423A (ja) | 1996-05-20 | 1996-05-20 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09305423A true JPH09305423A (ja) | 1997-11-28 |
Family
ID=15456325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8148597A Pending JPH09305423A (ja) | 1996-05-20 | 1996-05-20 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09305423A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010079922A (ja) * | 1998-03-18 | 2010-04-08 | Koninkl Philips Electronics Nv | マトリックスのコサイン変換を計算するためのデータ処理装置およびその方法 |
| JP2012194599A (ja) * | 2011-03-14 | 2012-10-11 | Nec Corp | 演算装置及びエラー検出方法 |
-
1996
- 1996-05-20 JP JP8148597A patent/JPH09305423A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010079922A (ja) * | 1998-03-18 | 2010-04-08 | Koninkl Philips Electronics Nv | マトリックスのコサイン変換を計算するためのデータ処理装置およびその方法 |
| USRE46712E1 (en) | 1998-03-18 | 2018-02-13 | Koninklijke Philips N.V. | Data processing device and method of computing the cosine transform of a matrix |
| JP2012194599A (ja) * | 2011-03-14 | 2012-10-11 | Nec Corp | 演算装置及びエラー検出方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
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