JPH09306171A - 多ポートメモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセル内の１つの接点を２つのゲートで
同時に駆動しない回路構成を有すると共に、メモリセル
の書き換え時間の削減と消費電力の削減とを計り得る多
ポートメモリ回路を提供すること。 【解決手段】 この多ポートメモリ回路では、メモリセ
ル１００ｂがＮＯＲゲート１０２として第１のＮＯＲゲ
ート及び第２のＮＯＲゲートを備え、第１のＮＯＲゲー
トの第１の入力に第２のＮＯＲゲートの出力を接続する
と共に、第２のＮＯＲゲートの第１の入力に第１のＮＯ
Ｒゲートの出力を接続し、且つ第１のＮＯＲゲートの第
２の入力と第２のＮＯＲゲートの第２の入力とのそれぞ
れに書き込みワード線１０，１１によって開閉を制御さ
れたＭＯＳトランジスタ１を介して書き込みビット線１
２，１３を接続した構成となっており、書き込み時にメ
モリセル１００ｂ内の全接点に対して同時に２つ以上の
ゲートが駆動しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主として演算処理
装置に使用されると共に、複数の機能分けされたポート
を有する多ポートメモリ回路に関する。

【０００２】

【従来の技術】従来、一般的な演算処理装置には、演算
するデータを一時的に保持するレジスタファイルが備え
られ、このレジスタファイルには複数のデータを同時に
演算器に供給するための読み出しポートを複数有する多
ポートメモリが使用される。又、レジスタファイルには
読み出しと同時に書き込みを行い得るように読み出しポ
ートとは独立した書き込みポートも持たされている。因
みに、キャッシュメモリ等のＬＳＩチップ内蔵メモリに
複数のデータに同時にアクセスできるように複数のポー
トを持たせることもある。

【０００３】図７は、従来の多ポートメモリ回路の基本
構成を示した回路図である。この多ポートメモリ回路
は、１９９５年のアイトリプルイー、カスタム・インテ
グレーテッド・サーキッツ・カンファレンス（ＩＥＥＥ
ＣＵＳＴＯＭＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴＳＣ
ＯＮＦＥＲＥＮＣＥ）に記載されたもので、レジスタフ
ァイルの回路として設計され、２つの読み出しポート及
び２つの書き込みポートを持つメモリ回路となってい
る。

【０００４】図７を参照すれば、従来の多ポートメモリ
として使用されるメモリセル１００ａにおいては、２つ
のインバータ１０１の入出力を互いに接続してフィード
バックループを作ってここにデータ値を保存し、書き込
みワード線１０，１１で制御されたＭＯＳトランジスタ
１を介して書き込みビット線１２，１３の組を接続して
いる。又、読み出しビット線２２，２３は直列の２つの
ＭＯＳトランジスタ１によりグランドに接続され、一方
のＭＯＳトランジスタ１のゲートは読み出しワード線２
０，２１に、他方のＭＯＳトランジスタ１のゲートはフ
ィードパックループの２つの接点（以下も同様に、回路
構成上の接続箇所を示すものとする）に接続されてい
る。更に、メモリセル１００ａのインバータ１０１の対
には一方の接点に０が、他方の接点に１が書き込まれて
いる。

【０００５】そこで、インバータ１０１の対に保持され
たデータ値を読み出す場合、最初にプリチャージ回路１
０５のプリチャージ信号３０をｌｏｗレベルにして、プ
リチャージ回路１０５によって読み出しビット線２２，
２３をｈｉｇｈレベルにプリチャージしておく。次に、
プレチャージを行うと読み出しビット線２２，２３は同
電位になる。その後、措定されたアドレスによって該当
するアドレスデコーダ１０６が読み出しワード線２０，
２１をｈｉｇｈレベルにして読み出し用のＭＯＳトラン
ジスタ１をオンさせる。この結果、インバータ１０１の
対のうちの１を保持している方の接点にゲートを接続し
たＭＯＳトランジスタ１がオン状態になり、読み出しビ
ット線２２，２３の片方の電位がｌｏｗレベルに下げら
れる。これをセンスアップ１０４で検出して読み出しデ
ータ線２４，２５にデータ値を取り出す。最後に、読み
出しワード線２０，２１をｌｏｗレベルに下げてＭＯＳ
トランジスタ１をオフ状態にする。

【０００６】一方、メモリセル１００ａにデータ値を書
き込む場合、最初の状態としてメモリセル１００ａのイ
ンバータ１０１の対の左側の接点に０が、右側の接点に
１が保持されているとすると、この状態で逆のパターン
を書き込むときの動作を説明する。この場合、最初に書
き込みデータ線１４に０を与えて、書き込みビット線１
２の２本の対のうち左側を１，右側を０にする。次に、
アドレスデコーダ１０６によって指定されたアドレスに
相当する書き込みワード線１０がｈｉｇｈレベルになっ
てＭＯＳトランジスタ１をオンさせる。この結果、書き
込みビット線１２に書き込まれたデータ値はＭＯＳトラ
ンジスタ１を通してメモリセル１００ａの接点のデータ
値を変化させようとする。このとき、インバータ１０１
はフィードバックループになっているので元のデータ値
を保持しようとするが、書き込みビット線１２をドライ
ブするインバータ１０１の駆動能力が高いため、書き込
み側の信号が優勢になってデータ値が書き換えられる。
最後に、データ値が書き換えられたら書き込みワード線
１０をｌｏｗレベルに下げ、ＭＯＳトランジスタ１をオ
フ状態にする。尚、書き込みデータ線１５，書き込みワ
ード線１１，書き込みビット線１３の組の場合でも同様
な書き込みが行われる。

【０００７】図８は、この多ポートメモリ回路における
書き込み動作時のメモリセル１００ａの信号変化を示し
たタイミングチャートである。

【０００８】ここでは、書き込みビット線の左側，右側
が図示のような状態にあって、書き込みワード線がｈｉ
ｇｈレベルになると、書き込みビット線のデータ値が書
き込みワード線に制御されたＭＯＳトランジスタ１を通
してインバータ１０１の入力に伝えられ、この信号がイ
ンバータ１０１を通して反対側の接点にそれぞれ伝えら
れ、これによって左書き込みワード線からインバータ入
力への信号及び上側インバータ出力信号と右書き込みワ
ード線からインバータ入力への信号及び下側インバータ
出力信号とが得られる様子を示している。又、ここでは
信号が伝えられるまでにインバータ１０１の固有な遅延
があり、実際にはインバータ１０１の対によるフィード
バックループの接点に生じる電位が書き込みビット線か
らＭＯＳトランジスタ１を通じて伝えられた信号とイン
バータ１０１の出力とが合成されたものになるため、信
号電位の変化が遅れる様子（インバータ対の左側接点の
信号電位，インバータ対の右側接点の信号電位）を示し
ている。

【０００９】因みに、上述したレジスタファイル，多ポ
ートメモリ回路，並びにメモリセルに関連した他の周知
技術としては、特開平２−２０８８９０号公報に開示さ
れたマルチポート・ビデオ・ＤＲＡＭ，特開平２−２２
７７５３号公報に開示されたマルチポートキャッシュメ
モリを備えた計算機，特開平３−１２２８９１号公報に
開示されたマルチポートメモリ装置，特開平４−２２８
１８１号公報に開示されたマルチポートバイポーラＣＭ
ＯＳメモリセル，特開平５−１５１７６９号公報に開示
されたマルチポートメモリ等が挙げられる。

【００１０】

【発明が解決しようとする課題】上述した多ポートメモ
リ回路の場合、メモリセル内の１つの接点をビット線を
駆動するインバータとメモリセル内の２つのインバータ
とが同時に駆動しようとするため、メモリセルのデータ
値を書き換えるときに書き込みビット線のインバータが
書き込みビット線を駆動しようとする力と、メモリセル
のインバータがデータ値を保持しようとする力とが衝突
し、これによってメモリセルのデータ値が安定するまで
に相当の時間がかかってしまうという問題がある。

【００１１】又、データ値が安定するまでの間、電源か
らグランドまで貫通する電流が流れるパスが保存される
ため、大きな電流が流れて消費電力が大きくなってしま
うという問題もある。

【００１２】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、メモリセル内の１
つの接点を２つのゲートで同時に駆動しない回路構成を
有すると共に、メモリセルの書き換え時間の削減と消費
電力の削減とを計り得る多ポートメモリ回路を提供する
ことにある。

【００１３】

【課題を解決するための手段】本発明によれば、読み出
しポート及び独立した書き込みポートを含む複数ポート
を有すると共に、メモリセルを含む多ポートメモリ回路
において、メモリセルはＮＯＲゲートを有する多ポート
メモリ回路が得られる。

【００１４】この多ポートメモリ回路において、メモリ
セルはＮＯＲゲートとして第１のＮＯＲゲート及び第２
のＮＯＲゲートを備え、更に、第１のＮＯＲゲートの第
１の入力に第２のＮＯＲゲートの出力を接続すると共
に、該第２のＮＯＲゲートの第１の入力に該第１のＮＯ
Ｒゲートの出力を接続しており、且つ該第１のＮＯＲゲ
ートの第２の入力と該第２のＮＯＲゲートの第２の入力
とのそれぞれにワード線によって開閉を制御されたトラ
ンジスタを介してビット線を接続して成ることは好まし
い。

【００１５】一方、本発明によれば、読み出しポート及
び独立した書き込みポートを含む複数ポートを有すると
共に、メモリセルを含む多ポートメモリ回路において、
メモリセルはＮＡＮＤゲートを有する多ポートメモリ回
路が得られる。

【００１６】この多ポートメモリ回路において、メモリ
セルはＮＡＮＤゲートとして第１のＮＡＮＤゲート及び
第２のＮＡＮＤゲートを備え、更に、第１のＮＡＮＤゲ
ートの第１の入力に第２のＮＡＮＤゲートの出力を接続
すると共に、該第２のＮＡＮＤゲートの第１の入力に該
第１のＮＡＮＤゲートの出力を接続しており、且つ該第
１のＮＯＲゲートの第２の入力と該第２のＮＡＮＤゲー
トの第２の入力とのそれぞれにワード線によって開閉を
制御されたトランジスタを介してビット線を接続して成
ることは好ましい。

【００１７】

【作用】本発明の多ポートメモリ回路では、メモリセル
にＮＯＲゲートやＮＡＮＤゲートを持たせており、こう
したＮＯＲゲートやＮＡＮＤゲートにおいて２つの入力
のうちの１つをデータ値を保持するためのフィードバッ
クループを形成することに使用し、残りの１つの入力を
書き込みビット線に接続し、データ値の書き換えに使用
している。このため、メモリセル内の１つの接点を２つ
のゲートが同時に駆動することが無く、保持データが安
定するまでの時間が削減され、又電源からグランドまで
貫通するパスが無くなるので無駄な貫通電流による消費
電力が不要になる。

【００１８】

【発明の実施の形態】以下に実施例を挙げ、本発明の多
ポートメモリ回路について、図面を参照して詳細に説明
する。

【００１９】図１は、本発明の実施例１に係る多ポート
メモリ回路の基本構成を示した回路図である。

【００２０】この多ポートメモリ回路では、図７に示し
た一対のインバータ１０１を含むメモリセル１００ａと
は異なり、２つのＮＯＲゲート１０２（一方のものは第
１のＮＯＲゲート，他方のものは第２のＮＯＲゲートと
呼ばれても良い）を含むメモリセル１００ｂを使用して
いる。

【００２１】このメモリセル１００ｂでは、ＮＯＲゲー
ト１０２の２つの入力のうち一方をフィードバックルー
プを形成するのに使用してフィードバックループにデー
タ値を保持させ、ＮＯＲゲートの２つの入力のうち他方
を書き込みワード線１０，１１によって制御されるＭＯ
Ｓトランジスタ１を介して書き込みビット線１２，１３
に接続している。読み出しビット線２２，２３は直列の
２つのＭＯＳトランジスタ１でグランドに接続され、一
方のＭＯＳトランジスタ１のゲートは読み出しワード２
０，２１に接続され、他方のＭＯＳトランジスタ１のゲ
ートはフィードパックループの２つの接点に接続されて
いる。

【００２２】即ち、換言すれば、ここでのメモリセル１
００ｂは、ＮＯＲゲート１０２として第１のＮＯＲゲー
ト及び第２のＮＯＲゲートを備え、第１のＮＯＲゲート
の第１の入力に第２のＮＯＲゲートの出力を接続すると
共に、第２のＮＯＲゲートの第１の入力に第１のＮＯＲ
ゲートの出力を接続しており、且つ第１のＮＯＲゲート
の第２の入力と第２のＮＯＲゲートの第２の入力とのそ
れぞれに書き込みワード線１０，１１によって開閉を制
御されたＭＯＳトランジスタ１を介して書き込みビット
線１２，１３を接続して成っている。

【００２３】そこで、ここでのメモリセル１００ｂの動
作を説明する。読み出しポートに関しては図７に示した
従来回路と同様な構成であって同様に動作する。即ち、
フィードバックループのうちの１が保持された接点の側
の読み出しビット線がｌｏｗレベルになり、これをセン
スアンプ１０４が検出して、読み出しデータ線２４，２
５に出力する。

【００２４】一方、書き込み動作に関しては、メモリセ
ル１００ｂのフィードバックループの２つの接点のう
ち、左側が０、右側が１となるようにデータが保持され
ており、この保持データが反転するような書き込みが行
われるものとして説明する。この場合、最初に書き込み
データ線１４に０を与え、書き込みビット線１２の左側
のビット線に１，右側に０を与える。ビット線のデータ
値が確定した後、アドレスレコーダ１０６によって書き
込みワード線１０がｈｉｇｈレベルになるとＭＯＳトラ
ンジスタ１がオンする。図中上側のＮＯＲゲート１０２
はフィードバック側の入力が０，書き込み側の入力が１
になるために出力が０となるが、下側のＮＯＲゲート１
０２では入力が共に０となるために出力が１となって、
最初の状態とは保持するデータ値が反転される。最後
に、書き込みワード線１０がｌｏｗレベルになり、ルー
プの左側の接点に１，右側の接点に０が書き込まれる。
尚、書き込みデータ線１５，書き込みワード線１１，書
き込みビット線１３の組においても同様な書き込み動作
が行われる。

【００２５】以上に説明した動作において、メモリセル
１００ｂにおいて保持データが書き換えられる間は、全
部の接点において２つ以上のゲートによって同時に別の
データ値に駆動されることが無いようになっている。

【００２６】図２は、この多ポートメモリ回路における
書き込み動作時のメモリセルの信号変化を示したタイミ
ングチャートである。

【００２７】ここでは書き込みワード線の左側，右側が
図示のような状態で立ち上がると、書き込みビット線の
データの内容がＭＯＳトランジスタ１を通じてＮＯＲゲ
ート１０２に伝わり、ＮＯＲゲート１０２ではこの信号
を受けて、出力を変化させることによって、左書き込み
ワード線からＮＯＲゲート入力への信号及び上側インバ
ータ出力信号と右書き込みワード線からＮＯＲゲート入
力への信号及び下側インバータ出力信号とが得られる様
子を示している。又、ここではＮＯＲゲート１０２の対
によるフィードバックループの接点の電位は、ＮＯＲゲ
ート１０２の出力そのものとなるので、図８に示したよ
うに従来回路のフィードバックループの接点の電位の変
化に比べて、この多ポートメモリ回路での電位の変化は
速くなっている（ＮＯＲゲート対の左側接点の信号電
位，ＮＯＲゲート対の右側接点の信号電位）ことが判
る。

【００２８】又、この多ポートメモリ回路の場合、メモ
リセル１００ｂをＮＯＲゲート１０２で構成することに
よって、１つのセル当たりのトランジスタ数（ＭＯＳト
ランジスタ１の数）が４個増加している。しかし、実際
に多ポートメモリ回路をＬＳＩとしてレイアウトをする
と、メモリの読み出しや書き込みのために必要なビット
線やワード線の本数が多く、メモリセル１００ｂの面積
は配線の配置によって決定されてしまうので、トランジ
スタ数が４個増えても面積に対する影響は殆ど無い。

【００２９】図３は、本発明の実施例２に係る多ポート
メモリ回路の要部構成であるメモリセル１００ｃを示し
た回路図である。

【００３０】この多ポートメモリ回路では、先の実施例
１のメモリセル１００ｂのＮＯＲゲート１０２をＮＡＮ
Ｄゲート１０３に置き換えてメモリセル１００ｃとした
以外は実施例１の回路構成と同じになっている。

【００３１】即ち、このメモリセル１００ｃは、ＮＡＮ
Ｄゲート１０３として第１のＮＡＮＤゲート及び第２の
ＮＡＮＤゲートを備え、第１のＮＡＮＤゲートの第１の
入力に第２のＮＡＮＤゲートの出力を接続すると共に、
第２のＮＡＮＤゲートの第１の入力に第１のＮＡＮＤゲ
ートの出力を接続しており、且つ第１のＮＯＲゲートの
第２の入力と第２のＮＡＮＤゲートの第２の入力とのそ
れぞれに書き込みワード線１０，１１によって開閉を制
御されたＭＯＳトランジスタ１を介して書き込みビット
線１２，１３を接続して成っている。

【００３２】このメモリセル１００ｃでは、ＮＡＮＤゲ
ート１０３を使用しているので、ＮＯＲゲート１０２を
使用した場合と比べて動作は殆ど同じであるが、書き込
み時の動作が異なっている。即ち、書き込み時には書き
込みワード線１０がｈｉｇｈレベルになってＭＯＳトラ
ンジスタ１がオン状態になると、メモリセル１００ｃを
構成する２つのＮＡＮＤゲート１０３のうち、０が与え
られている書き込みビット線に接続されたＮＡＮＤゲー
ト１０３の出力が１になり、続いてもう一方のＮＡＮＤ
ゲート１０３の出力が０となることによって、保持され
たデータが変更される。１つの接点を同時に２つ以上の
ゲートが駆動しないのは、ＮＯＲゲート１０２を用いた
場合と同様である。

【００３３】図４は、本発明の実施例３に係る多ポート
メモリ回路の要部構成であるメモリセル１００ｄを示し
た回路図である。

【００３４】このメモリセル１００ｄでは、ＮＡＮＤゲ
ート１０３を用いて書き込みワード線及びメモリセル１
００ｄ内における接続をｐ型のＭＯＳトランジスタ２に
変更している。ＮＡＮＤゲート１０３をメモリセル１０
０ｄに使用する場合、書き込みビット線に接続されるＮ
ＡＮＤゲート１０３の入力のレベルが共にｌｏｗレベル
になると、２つのＮＡＮＤゲート１０３の出力が共にｈ
ｉｇｈレベルになり、メモリとしての機能を成さなくな
る。書き込みビット線との接続にｎ型のＭＯＳトランジ
スタを使うと、ｎ型のＭＯＳトランジスタの閾電圧だけ
ｈｉｇｈレベルが低下するため、ｌｏｗレベルと判別さ
れる恐れがあり、メモリとして動作できなくなる。この
ため、書き込みワード線により制御するトランジスタを
ｐ型のＭＯＳトランジスタ２にすることによって、ｈｉ
ｇｈレベルが低下することを防ぐことができる。即ち、
ここでは書き込みワード線を通常はｈｉｇｈレベルにし
ておき、ＭＯＳトランジスタ２をオンさせるときに書き
込みワード線をｌｏｗレベルにする相違はあるが、その
他の動作は実施例２の場合と同様である。

【００３５】以上の内容は、メモリセルにおける書き込
みポートの部分の構成に関するものであり、読み出しポ
ートの回路構成を問わないものとなっている。

【００３６】図５は、実施例１のメモリセル１００ｂに
対して読み出しポートの構成を変えた実施例４に係るメ
モリセル１００ｅの回路構成を示したものである。

【００３７】このメモリセル１００ｅにおける読み出し
時の動作は、最初に読み出しビット線２２をｈｉｇｈレ
ベル等の等しい電位にプリチャージする。次に、読み出
しワード線２０をｈｉｇｈレベルにしてメモリセル１０
０ｅによって書き込みビット線にプリチャージされた電
荷を引き抜く。最後に、センスアンプによって電位の変
化を読み取って出力する。

【００３８】図６は、実施例４のメモリセル１００ｅに
おけるＮＯＲゲート１０２を３入力にして、そのうちの
２つのＮＯＲゲート１０２の入力を２つの書き込みポー
トに割り当て、残りの１つの入力でフィードバックルー
プを形成した実施例５に係るメモリセル１００ｆの回路
構成を示したものである。

【００３９】この構成のメモリセル１００ｆは書き込み
動作に注意が必要となる。即ち、書き込み時には書き込
みワード線をｌｏｗレベルにして、ＭＯＳトランジスタ
１をオフ状態にする前に、書き込みビット線をｌｏｗレ
ベルにしなくてはならない。メモリセル１００ｆのフィ
ードバックループを構成するＮＯＲゲート１０２の入力
に電荷が残り、１つでも１に固定されると、ＮＡＮＤゲ
ート１０２の出力が０に固定されてしまうため、他のポ
ートから書き込もうとしても、メモリセル１００ｆのデ
ータ値が書き換えられなかったり、フィードバックを形
成する接点のレベルが共に０になるからである。先に書
き込みワード線にゲートが接続されたＭＯＳトランジス
タ１をオンしておき、書き込みビット線の２本の対のう
ち、一方に書き込み用のパルスを与え、フィードバック
ループの保持内容が書き変わったら、書き込みワード線
に接続されたＭＯＳトランジスタ１がオフする前に書き
込みビット線を共にｌｏｗレベルにする。書き込みビッ
ト線に与えるパルスの立ち上がりは、書き込みワード線
で制御されるＭＯＳトランジスタ１がオンする前でも後
でも構わない。この実施例５の場合も、書き込み動作の
間は１つの接点を２つ以上のゲートが駆動することが無
いようになっている。

【００４０】

【発明の効果】以上に述べた通り、本発明の多ポートメ
モリ回路によれば、ＮＯＲゲートやＮＡＮＤゲートでメ
モリセルを構成しているため、メモリセル内の全部の接
点に対して書き込み動作中に２つ以上のゲートが駆動す
ることが無く、これによりメモリセルの書き込みの時に
信号レベルの衝突が無くなり、書き込み速度が向上して
メモリセルの書き換え時間の削減化が計られる他、電源
からグラウンドに対する貫通電流が少なくなって消費電
力を削減できるようになる。又、本発明の多ポートメモ
リ回路では、実際のレイアウトにおいてビット線やワー
ド線の本数が多く、それらの配線によってメモリセルの
面積が決まるため、トランジスタ数が増加してもその影
響がメモリセルの面積に殆ど現れずに回路構成できると
いう長所がある。

【図面の簡単な説明】

【図１】本発明の実施例１に係る多ポートメモリ回路の
基本構成を示した回路図である。

【図２】図２に示す多ポートメモリ回路における書き込
み動作時のメモリセルの信号変化を示したタイミングチ
ャートである。

【図３】本発明の実施例２に係る多ポートメモリ回路の
要部構成であるメモリセルを示した回路図である。

【図４】本発明の実施例３に係る多ポートメモリ回路の
要部構成であるメモリセルを示した回路図である。

【図５】本発明の実施例４に係る多ポートメモリ回路の
要部構成であるメモリセルを示した回路図である。

【図６】本発明の実施例５に係る多ポートメモリ回路の
要部構成であるメモリセルを示した回路図である。

【図７】従来の多ポートメモリ回路の基本構成を示した
回路図である。

【図８】図７に示す多ポートメモリ回路における書き込
み動作時のメモリセルの信号変化を示したタイミングチ
ャートである。

【符号の説明】

１ ＭＯＳトランジスタ １０，１１ 書き込みワード線 １２，１３ 書き込みビット線 １４，１５ 書き込みデータ線 ２０，２１ 読み出しワード線 ２２，２３ 読み出しビット線 ２４ 読み出しデータ線 １００ａ〜１００ｆ メモリセル １０１ インバータ １０２ ＮＯＲゲート １０３ ＮＡＮＤゲート １０４ センスアンプ １０５ プリチャージ回路 １０６ アドレスデコーダ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 読み出しポート及び独立した書き込みポ
   ートを含む複数のポートを有すると共に、メモリセルを
   含む多ポートメモリ回路において、前記メモリセルはＮ
   ＯＲゲートを有することを特徴とする多ポートメモリ回
   路。
2. 【請求項２】 請求項１記載の多ポートメモリ回路にお
   いて、前記メモリセルは前記ＮＯＲゲートとして第１の
   ＮＯＲゲート及び第２のＮＯＲゲートを備え、更に、前
   記第１のＮＯＲゲートの第１の入力に前記第２のＮＯＲ
   ゲートの出力を接続すると共に、該第２のＮＯＲゲート
   の第１の入力に該第１のＮＯＲゲートの出力を接続して
   おり、且つ該第１のＮＯＲゲートの第２の入力と該第２
   のＮＯＲゲートの第２の入力とのそれぞれにワード線に
   よって開閉を制御されたトランジスタを介してビット線
   を接続して成ることを特徴とする多ポートメモリ回路。
3. 【請求項３】 読み出しポート及び独立した書き込みポ
   ートを含む複数のポートを有すると共に、メモリセルを
   含む多ポートメモリ回路において、前記メモリセルはＮ
   ＡＮＤゲートを有することを特徴とする多ポートメモリ
   回路。
4. 【請求項４】 請求項３記載の多ポートメモリ回路にお
   いて、前記メモリセルは前記ＮＡＮＤゲートとして第１
   のＮＡＮＤゲート及び第２のＮＡＮＤゲートを備え、更
   に、前記第１のＮＡＮＤゲートの第１の入力に前記第２
   のＮＡＮＤゲートの出力を接続すると共に、該第２のＮ
   ＡＮＤゲートの第１の入力に該第１のＮＡＮＤゲートの
   出力を接続しており、且つ該第１のＮＯＲゲートの第２
   の入力と該第２のＮＡＮＤゲートの第２の入力とのそれ
   ぞれにワード線によって開閉を制御されたトランジスタ
   を介してビット線を接続して成ることを特徴とする多ポ
   ートメモリ回路。