JPH09306178A - 半導体メモリ装置のデータ出力バッファ制御回路 - Google Patents

半導体メモリ装置のデータ出力バッファ制御回路

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JPH09306178A
JPH09306178A JP8343117A JP34311796A JPH09306178A JP H09306178 A JPH09306178 A JP H09306178A JP 8343117 A JP8343117 A JP 8343117A JP 34311796 A JP34311796 A JP 34311796A JP H09306178 A JPH09306178 A JP H09306178A
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data
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JP8343117A
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Kakushu Ryu
鶴洙 柳
Shogaku Gen
鍾學 元
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Abstract

(57)【要約】 【課題】 外部から供給されるシステムクロックに同期
してデータを高速で出力する同期式半導体メモリ装置の
デ−タ出力バッファ制御回路を提供する。 【解決手段】 本発明は、チップの外部から供給される
システムクロックの入力に同期して動作される半導体メ
モリ装置のデ−タ出力バッファ制御回路において、前記
システムクロックの第１エッジに同期してチップ内部か
ら出力されるデータをデータ出力ライン対に伝送する出
力レジスタと、予め設定された出力モ−ド制御信号を前
記システムクロックに同期して出力する出力モ−ド制御
信号発生手段と、前記内部クロックの第１エッジから第
２エッジまで前記出力モ−ド制御信号をゲ−ティング出
力する出力バッファ制御手段と、前記出力バッファ制御
手段から出力される信号に応答して前記出力レジスタの
出力を外部に供給するデータ出力手段とから構成される
ことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
データ出力バッファ制御回路に関し、特に、外部システ
ムクロックに同期して動作される同期式半導体メモリ装
置のデータ出力バッファ制御回路に関するものである。
【０００２】
【従来の技術】通常に、半導体メモリ装置には内部メモ
リセルからアクセスされるデータを外部に出力するため
のデータ出力バッファを有している。一般的なダイナミ
ックランダムアクセスメモリのデータ出力バッファは、
データにより制御されてデータのレベルをＣＭＯＳのレ
ベルにプルアップさせてチップの出力パッドに伝送する
もので、当該技術分野ではよく知られている。そして、
データのアクセスを高速にするための同期式半導体メモ
リ装置のデータ出力バッファは、チップの外部から供給
されるシステムクロックＣＬＫにより直接にデータ出力
を制御せず、前記システムクロックＣＬＫにより制御さ
れるデータにより制御される構成を有し、その構成は図
１に示す通りである。
【０００３】図１は従来の半導体メモリ装置のデータ出
力バッファ制御回路図であって、外部から供給されるシ
ステムクロックＣＬＫにより制御されるデータによって
出力が制御される構成を示す。
【０００４】図２は図１に示したデータ出力バッファの
詳細構成図であって、データライン対ＤＩＯ／ＤＩＯＢ
のデータ信号と出力制御信号ＰＩＤＯＣを内部クロック
ＰＩＣＬＫの入力により制御してデータを出力する構成
を示す。
【０００５】図３は図１及び図２の動作を説明するため
の動作タイミング図であって、図１に示した各部の出力
タイミング関係を示すもので、これを参照して図１の動
作を説明すれば、下記の通りである。
【０００６】外部から供給されるシステムクロックＣＬ
Ｋが供給されると、内部クロック発生器１２は前記シス
テムクロックＣＬＫの立上りエッジを検出して、一定の
デュレーション(duration)を有する内部クロックＰＩＣ
ＬＫを図３に示すように発生し、出力ノードに接続され
た出力レジスタ１４及び出力バッファ２０に供給する。
出力レジスタ１４は、このように発生された内部クロッ
クＰＩＣＬＫの入力により、内部に貯臓された出力デー
タ信号を図３のように出力ライン対ＤＩＯ／ＤＩＯＢに
伝送する。このとき、出力モード制御回路１６から出力
される出力モード信号ＯＵＴＭＯＤＥと、この信号が入
力される出力バッファ制御回路１８の出力制御信号ＰＩ
ＤＯＣの出力状態は、出力バッファ２０を制御する前に
図３のように論理“ハイ”に予め決定されて出力され
る。
【０００７】前記出力バッファ制御回路１８の出力ノー
ドに接続されている出力バッファ２０内の伝送ゲート２
２、２４、２６は、前述した内部クロック発生器１２が
図３のような内部クロックＰＩＣＬＫを出力するとき、
これに応答してデータライン対ＤＩＯ／ＤＩＯＢと出力
レジスタ１４の出力を出力ノードに接続されているラッ
チ３０、３２、３４にそれぞれ伝送する。即ち、前記出
力バッファ２０では、内部クロックＰＩＣＬＫに同期し
て上記のように発生された出力制御信号ＰＩＤＯＣと、
出力レジスタ１４のデータ入出力ライン対ＤＩＯ／ＤＩ
ＯＢから出力されるデータが入力されて、データ出力ラ
イン対ＤＯ／ＤＯＢのデータが決定される。このよう
に、内部クロックＰＩＣＬＫに同期して出力制御信号Ｐ
ＩＤＯＣとデータ入出力ライン対ＤＩＯ／ＤＩＯＢを通
じたデータ信号が、それぞれのラッチ３０、３２、３４
に伝送されると、ＮＡＮＤゲート３６、３８はそれぞれ
前記ラッチ３４の出力制御信号ＰＩＤＯＣと前記ラッチ
３０から出力されるデータ信号ＤＯ、出力制御信号ＰＩ
ＤＯＣと前記ラッチ３２から出力されるデータ信号ＤＯ
Ｂをそれぞれ論理組合せて、出力ノードにそれぞれ接続
されたインバータ４０、４２を通じてプルアップ及びプ
ルダウンＮＭＯＳトランジスタ４４、４６のゲートに供
給する。従って、内部クロックＰＩＣＬＫにより、出力
レジスタ１４のデータ入出力ライン対ＤＩＯ／ＤＩＯＢ
の信号が出力バッファ２０に入力されると、前記プルア
ップ及びプルダウンＮＭＯＳトランジスタ４４、４６は
互いに排他的に動作されて、図３に示すようなデータを
出力パッド等に伝送するようになる。
【０００８】しかし、上記のように動作される従来の同
期式半導体メモリ装置のデータ出力制御は、出力バッフ
ァ制御回路１８から出力される出力制御信号ＰＩＤＯＣ
の論理が出力バッファ２０を制御する前に決定されて出
力されることになり、内部クロックＰＩＣＬＫにより出
力レジスタ１４のデータ入出力ライン対ＤＩＯ／ＤＩＯ
Ｂから出力されるデータの出力周期と出力バッファ２０
の出力周期とが同一になり、出力バッファ２０から出力
されるデータレベルの遷移が入力データ信号の遷移と同
一になるので、高速でデータを出力することができなく
なるという問題と、雑音の影響を多く受けるという問題
を引起す。
【０００９】また、上記のような従来のデータ出力バッ
ファ制御回路は、出力バッファに入力されるデータと同
じデュレーションを有するデータを出力することによ
り、データ出力バッファの出力周期を制御できないとい
う問題が発生する。
【００１０】
【発明が解決しようとする課題】従って本発明の目的
は、外部から供給されるシステムクロックに同期してデ
ータを高速で出力する同期式半導体メモリ装置のデータ
出力バッファ制御回路を提供することにある。
【００１１】本発明の他の目的は、出力バッファの出力
周期を可変させ得る同期式半導体メモリ装置のデータ出
力バッファ制御回路を提供することにある。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明は、チップの外部から供給されるシステ
ムクロックの入力に同期して動作される半導体メモリ装
置のデータ出力バッファ制御回路において、前記システ
ムクロックの第１エッジに同期してチップ内部から出力
されるデータをデータ出力ライン対に伝送する出力レジ
スタと、予め設定された出力モード制御信号を前記シス
テムクロックに同期して出力する出力モード制御信号発
生手段と、前記内部クロックの第１エッジから次の内部
クロックの第１エッジまで前記出力モード制御信号をゲ
ーティング出力する出力バッファ制御手段と、前記出力
バッファ制御手段から出力される信号に応答して前記出
力レジスタの出力を外部に供給するデータ出力手段とか
ら構成されることを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付の図面を参照して詳細に説明する。図面の説明に
おいて、同一の構成要素に対してはできるだけ同一の参
照符号を使用する。
【００１４】図４は本発明による半導体メモリ装置のデ
ータ出力バッファ制御回路図で、外部から供給されるシ
ステムクロックＣＬＫに同期し、データを高速で出力す
るバッファの構成を示す。
【００１５】図５は、図４に示した出力バッファ制御回
路１９の詳細図である。同図の構成において、内部クロ
ック発生器１２から出力される内部クロックパルスＰＩ
ＣＬＫの第１エッジ、例えば立上りエッジを検出して出
力制御パルスを発生し、この出力制御パルスに応答して
出力モード制御回路１６から出力される出力モード制御
信号ＯＵＴＭＯＤＥを出力制御信号ＰＩＤＯＣとしてゲ
ーティングする出力バッファ制御回路１９の詳細図を示
すものである。ここで、出力バッファの特徴は、内部ク
ロックＰＩＣＬＫの第２エッジ、例えば下降エッジから
第１エッジまで出力モード制御信号ＯＵＴＭＯＤＥをゲ
ーティングして出力することにある。
【００１６】図６は図４に示したデータ出力バッファ２
１の詳細図で、前記出力レジスタ１４のデータ出力ライ
ン対ＤＯ／ＤＯＢのデータを前記出力制御信号ＰＩＤＯ
Ｃによって制御し、出力端子ＤＯＵＴにパッファリング
する構成を示している。
【００１７】図７は図４の動作を説明するための動作タ
イミング図で、図８は図５に示した出力バッファ制御回
路１９の動作を説明するための動作タイミング図であ
る。以下、本発明により構成された図４の実施例の具体
的な動作を図５、図６、及び図７の動作タイミング図を
参照して詳細に説明する。
【００１８】外部から供給されるシステムクロックＣＬ
Ｋが供給されると、内部クロック発生器１２は前記シス
テムクロックＣＬＫの上昇エッジを検出し、一定のデュ
レーションを有する内部クロックＰＩＣＬＫを図７のよ
うに発生し、出力ノードに接続された出力レジスタ１
４、出力モード制御回路１６、及び出力バッファ制御回
路１９にそれぞれ供給する。このとき、前記内部クロッ
ク発生１２の構成は同期式半導体メモリ装置で利用され
る自動パルス発生器を利用することができる。
【００１９】出力レジスタ１４は前記内部クロックＰＩ
ＣＬＫに同期して出力されるデータを図７のようにデー
タ出力ライン対ＤＯ／ＤＯＢに伝送する。そして、出力
モード制御回路１６は、予め設定された出力モード制御
信号ＯＵＴＭＯＤＥを、前記内部クロック発生器１２か
ら出力される内部クロックＰＩＣＬＫの第１エッジ、例
えば上昇エッジに同期して図７のように出力する。前記
出力モード制御回路１６の出力ノードと内部クロック発
生器１２の出力ノードに接続された出力バッファ制御回
路１９は、前記内部クロックＰＩＣＬＫの立上りエッジ
との周期の間、前記出力モード制御信号ＯＵＴＭＯＤＥ
を図７のようにゲーティングして出力制御信号ＰＩＤＯ
Ｃとして出力する。前記出力バッファ制御回路１９の動
作を図５及び図８のタイミング図を参照して説明すれ
ば、下記の通りである。
【００２０】内部クロックＰＩＣＬＫが図８に示すよう
に入力されると、これは奇数個のインバータで構成され
た反転遅延器５０の入力ノードに入力されると同時にＮ
ＡＮＤゲート５２の第１入力ノードに供給される。この
反転遅延器５２は前記図８のように入力される内部クロ
ックＰＩＣＬＫを遅延及び反転させて、図８のＯＵＴ５
０のような信号を前記ＮＡＮＤゲート５２の第２入力ノ
ードに供給する。従って、内部クロックＰＩＣＬＫが連
続して入力されると、前記ＮＡＮＤゲート５２は前記内
部クロックＰＩＣＬＫの立上りエッジごとにトリガ (tr
igger)され、反転遅延器５０の遅延時間に対応すデュレ
ーションを有する論理“ロウ”のパルスを図８のＯＵＴ
５２のように出力する。このとき、前記内部クロックＰ
ＩＣＬＫに同期する出力モード制御信号ＯＵＴＭＯＤＥ
が図８のように論理“ハイ”にエネーブルされた状態の
場合には、ＮＡＮＤゲート５４とインバータ５６の動作
により出力制御信号ＰＩＤＯＣは図８のように出力され
る。即ち、出力モード制御信号ＯＵＴＭＯＤＥがエネー
ブルされたときには、内部クロックＰＩＣＬＫの立上り
エッジ検出制御のみにより、出力モード制御信号ＯＵＴ
ＭＯＤＥを所定時間の間にディスエーブル（論理“ロ
ウ”に遷移する区間）されるパルス形態の信号に変換し
て出力する。即ち、出力制御信号ＰＩＤＯＣは内部クロ
ックＰＩＣＬＫが立上りエッジである場合にはディスエ
ーブル (disable)され、前記内部クロックＰＩＣＬＫが
立下エッジになる場合にはエネーブルされる。
【００２１】上記のように、内部クロックＰＩＣＬＫに
より制御される出力制御信号ＰＩＤＯＣは図６に示すよ
うに構成される出力バッファ２１に供給される。従っ
て、出力制御信号ＰＩＤＯＣの初期出力が論理“ロウ”
にディスエーブルされた場合は、出力バッファ２１内の
ＮＡＮＤゲート５８、６０はそれぞれ全部論理“ハイ”
を出力する。これにより、インバータ６２、６４の出力
ノードにゲートがそれぞれ接続されているプルアップ及
びプルダウンＮＭＯＳトランジスタ６６、６８がすべて
ターンオフされ、出力端子ＤＯＵＴのレベルは図７に示
したようにハイインピーダンス（Ｈｉ−Ｚ）の状態で出
力される。このような状態で、内部クロックＰＩＣＬＫ
によりデータ出力ライン対ＤＯ／ＤＯＢを通じたデータ
信号及び相補データ信号が前略ＮＡＮＤデート５８、６
０の第２入力ノードに入力され、内部クロックＰＩＣＬ
Ｋが下降エッジに遷移すると、出力制御信号ＰＩＤＯＣ
が図７に示したように再び論理“ハイ”にエネーブルさ
れる。それにより、電源電圧Ｖｃｃと接地電圧Ｖｓｓと
の間に接続されたプルアップ及びプルダウンＮＭＯＳト
ランジスタ６６、６８が、データ出力ライン対ＤＯ／Ｄ
ＯＢ上のデータ及び相補データのレベルによって駆動さ
れ、図７のようにデータを出力端子ＤＯＵＴに出力する
ことになる。このように、出力バッファ２１内のプルア
ップ及びプルダウンＮＭＯＳトランジスタ６６、６８が
動作され、データが出力される状態で内部クロックＰＩ
ＣＬＫが論理“ハイ”に遷移すると、前述したように出
力制御信号ＰＩＤＯＣが図７に示すようにさらに論理
“ロウ”に遷移する。それにより、出力バッファ２１の
出力端子ＤＯＵＴが早い速度で遷移され、データの高速
出力が可能になる。
【００２２】従って、上記のように構成されるデータ出
力バッファ制御回路は内部クロックＰＩＣＬＫによりデ
ータ出力バッファ２１の初期出力状態をハイインピーダ
ンス状態にした後、データまたは内部クロックＰＩＣＬ
Ｋに同期した出力制御信号ＰＩＤＯＣにより出力バッフ
ァ内のプルアップ及びプルダウンＮＭＯＳトランジスタ
を駆動することにより、データの遷移を高速にすること
ができる。
【００２３】図９は、本発明による出力バッファ制御回
路の他の実施例を示すものである。同図に示した出力バ
ッファ制御回路は、前述した図５のような構成を有する
回路の内部クロックＰＩＣＬＫの入力ノードに、クロッ
クの入力を遅延させる遅延回路７０がさらに加える構成
からなっている。このような遅延回路７０は、内部クロ
ックＰＩＣＬＫの入力を遅延して図８のように発生され
る出力制御信号ＰＩＤＯＣの出力を遅延させるものであ
る。前記のような遅延回路７０により内部クロックＰＩ
ＣＬＫの入力が遅延されると、図８のように出力される
出力制御信号ＰＩＤＯＣの出力も共に遅延されることに
より、出力バッファ２１のエネーブルとディスエーブル
の時間を容易に調整することができる。
【００２４】
【発明の効果】以上述べてきたように本発明は、外部か
ら供給されるシステムクロックに同期する同期式半導体
メモリ装置の内部クロックにより、データの出力をハイ
インピーダンスから遷移して出力する。それにより、高
速でデータを伝送することが可能で、また、データ出力
バッファのエネーブル／ディスエーブルの時点を容易に
調節可能である利点を有する。
【図面の簡単な説明】
【図１】従来技術による半導体メモリ装置のデータ出力
バッファ制御回路図。
【図２】図１に示したデータ出力バッファの詳細構成
図。
【図３】図１及び図２の動作を説明するための動作タイ
ミング図。
【図４】本発明による半導体メモリ装置のデータ出力バ
ッファ制御回路図。
【図５】図４に示した出力バッファ制御回路図の詳細
図。
【図６】図４に示したデータ出力バッファの詳細図。
【図７】図４の動作を説明するための動作タイミング
図。
【図８】図５に示したバッファ制御回路の動作タイミン
グ図。
【図９】本発明による出力バッファ制御回路の他の実施
例示図。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 チップの外部から供給されるシステムク
    ロックの入力に同期して動作される半導体メモリ装置の
    データ出力バッファ制御回路において、 前記システムクロックの第１エッジに同期してチップ内
    部から出力されるデータをデータ出力ライン対に伝送す
    る出力レジスタと、 予め設定された出力モード制御信号を前記システムロッ
    クに同期して出力する出力モード制御信号発生手段と、 前記内部クロックに第１エッジから次の内部クロックの
    第１エッジまで前記出力モード制御信号をゲーティング
    出力する出力バッファ制御手段と、 前記出力バッファ制御手段から出力される信号に応答し
    て前記出力レジスタの出力を外部に供給するデータ出力
    手段とから構成されることを特徴とする同期式半導体メ
    モリ装置のデータ出力バッファ制御回路。
  2. 【請求項２】 前記出力バッファ制御手段は、 前記システムクロックの第１エッジを検出して所定の幅
    を有する制御パルスを発生する発生手段と、 前記発生された制御パルスと前記システムクロックに同
    期する出力モード制御信号を論理組合せて、前記制御パ
    ルスの第２エッジと第１エッジとの区間で前記出力モー
    ド制御信号を出力する手段とから構成される請求項１記
    載の同期式半導体メモリ装置のデータ出力バッファ制御
    回路。
  3. 【請求項３】 前記データ出力手段は、 電源電圧と出力ノードとの間に接続され、プルアップ信
    号に応答して前記出力ノードをプルアップするプルアッ
    プトランジスタ及び前記出力ノードと接地電圧との間に
    接続され、プルダウン信号に応答して前記出力ノードの
    レベルをプルダウンするプルダウントランジスタで構成
    されるデータドライバと、 前記出力バッファ制御手段から出力される出力制御信号
    の非活性化に応答して前記プルアップ及びプルダウント
    ランジスタをターンオフ(turn off)させ、前記出力制御
    信号の活性化にエネーブルされて前記データ出力ライン
    対のデータ及び相補データを前記プルアップ及びプルダ
    ウントランジスタのゲートに供給する手段とから構成さ
    れる請求項１又は２に記載の同期式半導体メモリ装置の
    データ出力バッファ制御回路。
  4. 【請求項４】 チップ外部から供給されるシステムクロ
    ックに入力に同期して動作される半導体メモリ装置のデ
    ータ出力バッファ制御回路において、 前記システムクロックのエッジに応答して所定のパルス
    幅を有する内部クロックを発生するクロック発生手段
    と、 前記内部クロックに同期してチップ内部から出力される
    データをデータ出力ライン対に伝送する出力レジスタ
    と、 出力モード制御信号を前記内部クロックに同期し出力す
    る出力モード制御信号発生手段と、 前記内部クロックの第１エッジから次の内部クロックの
    第１エッジまで前記出力モード制御信号をゲーティング
    出力する出力バッファ制御手段と、 前記出力バッファ制御手段から出力される信号に応答し
    て前記出力レジスタの出力を外部に供給するデータ出力
    手段とから構成されることを特徴とする同期式半導体メ
    モリ装置のデータ出力バッファ制御回路。
  5. 【請求項５】 前記出力バッファ制御手段は、 前記システムクロックの第１エッジを検出して所定の幅
    を有する制御パルスを発生するパルス発生手段と、 前記発生された制御パルスと前記システムクロックに同
    期する出力モード制御信号を論理組合せて前記制御パル
    スの第２エッジと第１エッジとの区間で前記出力モード
    制御信号を出力する手段とから構成される請求項４記載
    の同期式半導体メモリ装置のデータ出力バッファ制御回
    路。
  6. 【請求項６】 前記出力バッファ制御手段は、前記内部
    クロックを所定時間遅延して入力する遅延手段を備える
    請求項５記載の同期式半導体メモリ装置のデータ出力バ
    ッファ制御回路。
  7. 【請求項７】 前記データ出力手段は、 電源電圧と出力ノードとの間に接続され、プルアップ信
    号に応答して前記出力ノードをプルアップするプルアッ
    プトランジスタ及び前記出力ノードと接地電圧との間に
    接続され、プルダウン信号に応答して前記出力ノードの
    レベルをプルダウンするプルダウントランジスタで構成
    されるデータドライバと、 前記出力バッファ制御手段から出力される出力制御信号
    の非活性化に応答して前記プルアップ及びプルダウント
    ランジスタをターンオフさせ、前記出力制御信号の活性
    化にエネーブルされ、前記データ出力ライン対のデータ
    及び相補データを前記プルアップ及びプルダウントラン
    ジスタのゲートに供給する手段とから構成される請求項
    ５記載の同期式半導体メモリ装置のデータ出力バッファ
    制御回路。
JP8343117A 1995-12-22 1996-12-24 半導体メモリ装置のデータ出力バッファ制御回路 Pending JPH09306178A (ja)

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KR1995P54749 1995-12-22

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