JPH09306191A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09306191A JPH09306191A JP14224196A JP14224196A JPH09306191A JP H09306191 A JPH09306191 A JP H09306191A JP 14224196 A JP14224196 A JP 14224196A JP 14224196 A JP14224196 A JP 14224196A JP H09306191 A JPH09306191 A JP H09306191A
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Abstract
(57)【要約】
【課題】電気的に書込み／消去可能な不揮発性半導体記
憶装置において、過剰消去されたセルトランジスタの検
出を行なうこと。 【解決手段】メモリセルソース線に第１の電位を供給す
る第１の電圧供給回路と、メモリセルゲートにＸデコー
ダーを介して第２の電位を供給する第２の電圧供給回路
を設け、過剰消去セルか否かの判定読み出しを行なう。
この読み出しにより選択セルトランジスタが導通状態で
あれば電流比較器より電流が流れこのセルトランジスタ
が過剰消去されたセルであると判定できる。
憶装置において、過剰消去されたセルトランジスタの検
出を行なうこと。 【解決手段】メモリセルソース線に第１の電位を供給す
る第１の電圧供給回路と、メモリセルゲートにＸデコー
ダーを介して第２の電位を供給する第２の電圧供給回路
を設け、過剰消去セルか否かの判定読み出しを行なう。
この読み出しにより選択セルトランジスタが導通状態で
あれば電流比較器より電流が流れこのセルトランジスタ
が過剰消去されたセルであると判定できる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に電気的に書込み及び消去可能な不揮
発性半導体記憶装置（フラッシュ型ＥＥＰＲＯＭ）に関
する。
憶装置に関し、特に電気的に書込み及び消去可能な不揮
発性半導体記憶装置（フラッシュ型ＥＥＰＲＯＭ）に関
する。
【０００２】
【従来の技術】この種の従来の不揮発性半導体記憶装置
は、図３に示すように、データを記憶するためのメモリ
セルアレイ３１２と、外部アドレス信号を入力とし、内
部アドレス信号を出力とするアドレスバッファ３０６
と、アドレスバッファ３０６の出力である内部アドレス
信号により任意のワード線Ｘｎを選択するＸデコーダー
３１１と、アドレス信号により任意のビット線を選択す
るＹ選択トランジスタ群３１０と、Ｘデコーダー３１１
とＹ選択トランジスタ群３１０とによって選択されたメ
モリセルのデータを増幅するセンスアンプ３０９と、こ
のセンスアンプ３０９の出力をデータ入出力端子に出力
するためのＩ／Ｏバッファ３０７と、Ｘデコーダー３１
１とＹ選択トランジスタ群３１０によって選択されたメ
モリセルにデータ入出力端子３０１より入力されたデー
タを書込むための書込み回路３０８と、チップイネーブ
ル信号、出力イネーブル信号及びデータ書込み用電源
（Ｖｐｐ電源）を入力とし、アドレスバッファ３０６、
Ｘデコーダー３１１、Ｙ選択トランジスタ群３１０、セ
ンスアンプ３０９、書込み回路３０８、Ｉ／Ｏバッファ
３０７の動作を制御する内部制御信号を出力とする制御
回路３１３と、から構成されている。
は、図３に示すように、データを記憶するためのメモリ
セルアレイ３１２と、外部アドレス信号を入力とし、内
部アドレス信号を出力とするアドレスバッファ３０６
と、アドレスバッファ３０６の出力である内部アドレス
信号により任意のワード線Ｘｎを選択するＸデコーダー
３１１と、アドレス信号により任意のビット線を選択す
るＹ選択トランジスタ群３１０と、Ｘデコーダー３１１
とＹ選択トランジスタ群３１０とによって選択されたメ
モリセルのデータを増幅するセンスアンプ３０９と、こ
のセンスアンプ３０９の出力をデータ入出力端子に出力
するためのＩ／Ｏバッファ３０７と、Ｘデコーダー３１
１とＹ選択トランジスタ群３１０によって選択されたメ
モリセルにデータ入出力端子３０１より入力されたデー
タを書込むための書込み回路３０８と、チップイネーブ
ル信号、出力イネーブル信号及びデータ書込み用電源
（Ｖｐｐ電源）を入力とし、アドレスバッファ３０６、
Ｘデコーダー３１１、Ｙ選択トランジスタ群３１０、セ
ンスアンプ３０９、書込み回路３０８、Ｉ／Ｏバッファ
３０７の動作を制御する内部制御信号を出力とする制御
回路３１３と、から構成されている。
【０００３】次に、この従来の不揮発性半導体記憶装置
のデータ読み出し時の動作について説明する。
のデータ読み出し時の動作について説明する。
【０００４】従来の不揮発性半導体記憶装置では、デー
タはメモリセルのしきい値電圧の高さにより記憶され
る。
タはメモリセルのしきい値電圧の高さにより記憶され
る。
【０００５】図４は、不揮発性半導体記憶装置のデータ
読み出し回路として電流増幅型のセンスアンプの構成を
示したものである。図４を参照して、いま、入力アドレ
スに対応してワード線Ｘ1、Ｙ選択トランジスタ４０３
が選択されたとすると、メモリセルトランジスタ４０６
のゲートに電源電圧ＶＣＣが印加され、そのドレインは
電流比較器４０１に接続される。この時、メモリセルト
ランジスタ４０６が未書込み状態であれば、そのしきい
値電圧は電源電圧ＶＣＣ（５Ｖ）に比べ十分低く（１〜
２Ｖ程度）、メモリセルトランジスタは導通状態とな
り、電流比較器４０１より、ビット（ｂｉｔ）線１に電
流Ｉｎが流れる。
読み出し回路として電流増幅型のセンスアンプの構成を
示したものである。図４を参照して、いま、入力アドレ
スに対応してワード線Ｘ1、Ｙ選択トランジスタ４０３
が選択されたとすると、メモリセルトランジスタ４０６
のゲートに電源電圧ＶＣＣが印加され、そのドレインは
電流比較器４０１に接続される。この時、メモリセルト
ランジスタ４０６が未書込み状態であれば、そのしきい
値電圧は電源電圧ＶＣＣ（５Ｖ）に比べ十分低く（１〜
２Ｖ程度）、メモリセルトランジスタは導通状態とな
り、電流比較器４０１より、ビット（ｂｉｔ）線１に電
流Ｉｎが流れる。
【０００６】これに対して、メモリセルが書込み後の状
態であれば、そのしきい値電圧は、電源電圧ＶＣＣ（５
Ｖ）よりも高くなり（９Ｖ以上）、このためゲートに電
源電圧印加時において、メモリセルは非導通状態とな
り、ビット線１の電流Ｉｎは０となる（電流は流れな
い）。なお、電流比較器４０１は、ビット線１〜ｍのＹ
選択トランジスタで選択されたビット線に流れる電流
を、基準電流発生器４０２にて生成された基準電流Ｉｒ
と比較し比較結果によりセンスアンプ出力Ｓoutを出力
するもので、基準電流発生器４０２は、メモリセルトラ
ンジスタ４０６等の同等のメモリセルトランジスタ４１
０（ダミーセル）と、ゲートが電源に接続されたｎ型Ｍ
ＯＳトランジスタ４０５と、から構成される。
態であれば、そのしきい値電圧は、電源電圧ＶＣＣ（５
Ｖ）よりも高くなり（９Ｖ以上）、このためゲートに電
源電圧印加時において、メモリセルは非導通状態とな
り、ビット線１の電流Ｉｎは０となる（電流は流れな
い）。なお、電流比較器４０１は、ビット線１〜ｍのＹ
選択トランジスタで選択されたビット線に流れる電流
を、基準電流発生器４０２にて生成された基準電流Ｉｒ
と比較し比較結果によりセンスアンプ出力Ｓoutを出力
するもので、基準電流発生器４０２は、メモリセルトラ
ンジスタ４０６等の同等のメモリセルトランジスタ４１
０（ダミーセル）と、ゲートが電源に接続されたｎ型Ｍ
ＯＳトランジスタ４０５と、から構成される。
【０００７】したがって、メモリセルトランジスタのデ
ータ読み出しは、メモリセルトランジスタのしきい値が
十分高いか否か、換言すればメモリセルトランジスタが
導通状態か否かによって判定される。
ータ読み出しは、メモリセルトランジスタのしきい値が
十分高いか否か、換言すればメモリセルトランジスタが
導通状態か否かによって判定される。
【０００８】しかし、書込み状態（非導通状態）にある
メモリセルトランジスタ４０６のデータを読み出すと
き、同一ビット線１にあるメモリセルトランジスタ４０
８が一括消去時に過剰消去（ｏｖｅｒ ｅｒａｓｅ）さ
れ、そのしきい値が負（０Ｖ以下）の状態である場合に
は、非選択のワード線Ｘｎに接続されたメモリセルトラ
ンジスタ４０８は導通状態であり、電流Ｉｎが流れ、メ
モリセルトランジスタ４０６のデータ読み出しが正常に
行なわれない。
メモリセルトランジスタ４０６のデータを読み出すと
き、同一ビット線１にあるメモリセルトランジスタ４０
８が一括消去時に過剰消去（ｏｖｅｒ ｅｒａｓｅ）さ
れ、そのしきい値が負（０Ｖ以下）の状態である場合に
は、非選択のワード線Ｘｎに接続されたメモリセルトラ
ンジスタ４０８は導通状態であり、電流Ｉｎが流れ、メ
モリセルトランジスタ４０６のデータ読み出しが正常に
行なわれない。
【０００９】そこで、例えば米国特許（ＵＳＰ）第４，
８４１，４８２号には、どのビット線上に、過剰消去セ
ルトランジスタが存在するかを判定するため、ワード線
Ｘ1からＸnまで全て非選択（０Ｖ）にし、Ｙ選択トラン
ジスタ群４０３をオンさせ、電流比較器４０１よりビッ
ト線１に電流Ｉｎが流れるか否かを判定し、ビット線１
に過剰消去セルトランジスタが１ヶでも存在すれば電流
Ｉｎが流れるため、過剰消去セルトランジスタの存在を
検出することができる。
８４１，４８２号には、どのビット線上に、過剰消去セ
ルトランジスタが存在するかを判定するため、ワード線
Ｘ1からＸnまで全て非選択（０Ｖ）にし、Ｙ選択トラン
ジスタ群４０３をオンさせ、電流比較器４０１よりビッ
ト線１に電流Ｉｎが流れるか否かを判定し、ビット線１
に過剰消去セルトランジスタが１ヶでも存在すれば電流
Ｉｎが流れるため、過剰消去セルトランジスタの存在を
検出することができる。
【００１０】さらに、過剰消去セルを検出するだけでは
なく、積極的に過剰消去状態を解消するようにした構成
も提案されている（例えば米国特許第５，２３７，５３
５号参照）。この場合には上述の過剰消去セルの検出方
法により検出されたビット線上のすべてのメモリセルト
ランジスタに対して、過剰消去状態を解消するために、
弱い書込みを行なうものである。
なく、積極的に過剰消去状態を解消するようにした構成
も提案されている（例えば米国特許第５，２３７，５３
５号参照）。この場合には上述の過剰消去セルの検出方
法により検出されたビット線上のすべてのメモリセルト
ランジスタに対して、過剰消去状態を解消するために、
弱い書込みを行なうものである。
【００１１】
【発明が解決しようとする課題】従来の過剰消去セル判
定の読み出し方法は、過剰消去セルトランジスタが存在
してもビット線単位でしか判定できなかった。
定の読み出し方法は、過剰消去セルトランジスタが存在
してもビット線単位でしか判定できなかった。
【００１２】また、過剰消去セルトランジスタのしきい
値電圧を上げるためには、過剰消去セルが存在するビッ
ト線上の全てのメモリセルトランジスタに弱い書き込み
をすることが必要とされ、このため過剰消去状態ではな
いメモリセルトランジスタのしきい値電圧を上げてしま
うという問題があった。
値電圧を上げるためには、過剰消去セルが存在するビッ
ト線上の全てのメモリセルトランジスタに弱い書き込み
をすることが必要とされ、このため過剰消去状態ではな
いメモリセルトランジスタのしきい値電圧を上げてしま
うという問題があった。
【００１３】従って、本発明の目的は、上記問題点を解
消しつつ、過剰消去されたセルトランジスタの検出を行
なうことを可能とした電気的に書込み／消去可能な不揮
発性半導体記憶装置を提供することにある。
消しつつ、過剰消去されたセルトランジスタの検出を行
なうことを可能とした電気的に書込み／消去可能な不揮
発性半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る電気的に書込み／消去可能な不揮発性
半導体記憶装置は、メモリセルのしきい値を下げる制御
を行った後のメモリセルのしきい値が所望のレベルにあ
るか否かを検出する手段として、メモリセルのソースに
第１の電位を供給する第１の電圧供給手段と、Ｘデコー
ダーを介して選択されたワード線に第２の電位、非選択
ワード線に第３の電位をそれぞれ供給する第２の電圧供
給回路と、を備えたことを特徴とする。
め、本発明に係る電気的に書込み／消去可能な不揮発性
半導体記憶装置は、メモリセルのしきい値を下げる制御
を行った後のメモリセルのしきい値が所望のレベルにあ
るか否かを検出する手段として、メモリセルのソースに
第１の電位を供給する第１の電圧供給手段と、Ｘデコー
ダーを介して選択されたワード線に第２の電位、非選択
ワード線に第３の電位をそれぞれ供給する第２の電圧供
給回路と、を備えたことを特徴とする。
【００１５】本発明においては、前記第１の電位は０Ｖ
と異なる正の電位、前記第２の電位は前記第１の電位と
同等又はこれより高い電位であることを特徴とする。
と異なる正の電位、前記第２の電位は前記第１の電位と
同等又はこれより高い電位であることを特徴とする。
【００１６】また、本発明においては、前記第２の電位
を外部より入力された任意の電位より供給することを特
徴とする。
を外部より入力された任意の電位より供給することを特
徴とする。
【００１７】さらに、本発明においては、前記第３の電
位を０Ｖとすることを特徴とする。
位を０Ｖとすることを特徴とする。
【００１８】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は本発明の実施の形態
の構成をブロック図にて示したものである。
を参照して以下に説明する。図１は本発明の実施の形態
の構成をブロック図にて示したものである。
【００１９】図１を参照して、従来の不揮発性半導体記
憶装置のデータ読み出し回路（図４参照）に加えて、電
源電圧から変化させた電圧を、メモリセルソース線、Ｘ
デコーダー３１１を介して選択されたワード線に印加す
る電圧供給回路１０１、１０２を備えている。
憶装置のデータ読み出し回路（図４参照）に加えて、電
源電圧から変化させた電圧を、メモリセルソース線、Ｘ
デコーダー３１１を介して選択されたワード線に印加す
る電圧供給回路１０１、１０２を備えている。
【００２０】例えば、メモリセルトランジスタ４０６の
データを読み出す場合は、入力アドレス信号により、Ｘ
デコーダー３１１にて選択されたワード線Ｘ1に電源電
圧ＶＣＣを印加し、メモリセルソース線は電圧供給回路
１０１によりＧＮＤレベルに固定され、Ｙ選択トランジ
スタ４０３をオンさせ読み出しを行なう。
データを読み出す場合は、入力アドレス信号により、Ｘ
デコーダー３１１にて選択されたワード線Ｘ1に電源電
圧ＶＣＣを印加し、メモリセルソース線は電圧供給回路
１０１によりＧＮＤレベルに固定され、Ｙ選択トランジ
スタ４０３をオンさせ読み出しを行なう。
【００２１】この時、ドレインは電流比較器４０１に接
続され、メモリセル４０６が未書込み状態であれば、し
きい値電圧は電源電圧ＶＣＣ（５Ｖ）に比べ十分低く
（１〜２Ｖ程度）、メモリセルは導通状態となり、電流
比較器４０１よりビット線１に電流Ｉｎが流れる。
続され、メモリセル４０６が未書込み状態であれば、し
きい値電圧は電源電圧ＶＣＣ（５Ｖ）に比べ十分低く
（１〜２Ｖ程度）、メモリセルは導通状態となり、電流
比較器４０１よりビット線１に電流Ｉｎが流れる。
【００２２】これに対して、書込み状態であれば、その
しきい値電圧は電源電圧よりも高く（９Ｖ以上）、メモ
リセルは非導通状態となり電流Ｉｎは０となる。
しきい値電圧は電源電圧よりも高く（９Ｖ以上）、メモ
リセルは非導通状態となり電流Ｉｎは０となる。
【００２３】次に、過剰消去セルか否かの判定読み出し
を行なう場合には、メモリセルソース線に電圧供給回路
１０１にて生成された電圧（例えば３Ｖ）を印加し、Ｘ
デコーダー３１１にて選択されたワード線Ｘ1には電圧
供給回路１０２にて生成された電圧（例えば３Ｖ）を印
加し、メモリセルトランジスタ４０６のゲートとソース
の電位差を０Ｖにし、読み出しを行なう。もし、メモリ
セルトランジスタ４０６が過剰消去により導通状態（し
きい値電圧が０Ｖ以下）にあるならば、電流比較器４０
１より電流Ｉｎが流れ、これによりメモリセルトランジ
スタ４０６が過剰消去セルと判定できる。
を行なう場合には、メモリセルソース線に電圧供給回路
１０１にて生成された電圧（例えば３Ｖ）を印加し、Ｘ
デコーダー３１１にて選択されたワード線Ｘ1には電圧
供給回路１０２にて生成された電圧（例えば３Ｖ）を印
加し、メモリセルトランジスタ４０６のゲートとソース
の電位差を０Ｖにし、読み出しを行なう。もし、メモリ
セルトランジスタ４０６が過剰消去により導通状態（し
きい値電圧が０Ｖ以下）にあるならば、電流比較器４０
１より電流Ｉｎが流れ、これによりメモリセルトランジ
スタ４０６が過剰消去セルと判定できる。
【００２４】このとき、他の非選択ワード線は０Ｖと
し、メモリセルトランジスタのゲートとソースの電位差
を−３Ｖとし、同一ビット線上の非選択メモリセルトラ
ンジスタの中に過剰消去セルが存在していたとしても、
過剰消去セルを擬似的に非導通状態としておくことがで
きる。
し、メモリセルトランジスタのゲートとソースの電位差
を−３Ｖとし、同一ビット線上の非選択メモリセルトラ
ンジスタの中に過剰消去セルが存在していたとしても、
過剰消去セルを擬似的に非導通状態としておくことがで
きる。
【００２５】このときのワード線、ビット線、セルソー
スの電位を通常読み出し時と比較した結果を表１に示
す。
スの電位を通常読み出し時と比較した結果を表１に示
す。
【００２６】
【表１】
【００２７】通常読み出し時には、選択ワード線が５
Ｖ、非選択ワード線は０Ｖ、セルソースＶＸＳは共に０
Ｖとし、ビット線のプリチャージ電位は１Ｖとなる。過
剰消去セル判定読み出し時には、選択ワード線が３Ｖ、
非選択ワード線は０Ｖ、セルソースＶＸＳは共に３Ｖと
し、ビット線のプリチャージ電位は４Ｖとされる。
Ｖ、非選択ワード線は０Ｖ、セルソースＶＸＳは共に０
Ｖとし、ビット線のプリチャージ電位は１Ｖとなる。過
剰消去セル判定読み出し時には、選択ワード線が３Ｖ、
非選択ワード線は０Ｖ、セルソースＶＸＳは共に３Ｖと
し、ビット線のプリチャージ電位は４Ｖとされる。
【００２８】さらに、電圧供給回路１と電圧供給回路２
の出力電圧を組み合わせることにより、過剰消去セルの
判定レベルを０Ｖだけでなく２Ｖ〜０Ｖまで設定するこ
とができる。
の出力電圧を組み合わせることにより、過剰消去セルの
判定レベルを０Ｖだけでなく２Ｖ〜０Ｖまで設定するこ
とができる。
【００２９】次に、本発明の第２の実施形態を図２を参
照して説明する。
照して説明する。
【００３０】本発明の第２の実施の形態の基本的な動作
は前記第１の実施形態と同じであるが、メモリセルソー
ス線には電圧供給回路１で生成された電圧（例えば３
Ｖ）を印加し、選択されたワード線には、電圧供給回路
２で生成された電圧（例えば４Ｖ）を印加し、ゲートと
ソースの電位差を１Ｖとし読み出しを行ない、しきい値
電圧が１Ｖ以下であれば導通状態にあり電流Ｉｎが流れ
る。
は前記第１の実施形態と同じであるが、メモリセルソー
ス線には電圧供給回路１で生成された電圧（例えば３
Ｖ）を印加し、選択されたワード線には、電圧供給回路
２で生成された電圧（例えば４Ｖ）を印加し、ゲートと
ソースの電位差を１Ｖとし読み出しを行ない、しきい値
電圧が１Ｖ以下であれば導通状態にあり電流Ｉｎが流れ
る。
【００３１】この読み出しを行なうことで製品としての
マージンチェックが可能になる。このときのワード線に
印加する電圧は、外部端子にて印加された任意の電圧が
電圧供給回路２を介してワード線に印加される。
マージンチェックが可能になる。このときのワード線に
印加する電圧は、外部端子にて印加された任意の電圧が
電圧供給回路２を介してワード線に印加される。
【００３２】
【発明の効果】以上説明したように本発明によれば、過
剰消去セル判定の読み出し時にメモリセルソース線に電
圧を印加し、選択されたセルトランジスタが過剰消去セ
ルか否かの判定が可能になる。また、過剰消去セルトラ
ンジスタが特定されることにより、その過剰消去セルの
みの弱い書込みが可能になるため、同一ビット線上の他
のセルトランジスタのしきい値電圧を上げることがな
い。さらに、過剰消去セルを正常のしきい値電圧まで戻
すことにより、正常の読み出しが可能になるという効果
を有する。
剰消去セル判定の読み出し時にメモリセルソース線に電
圧を印加し、選択されたセルトランジスタが過剰消去セ
ルか否かの判定が可能になる。また、過剰消去セルトラ
ンジスタが特定されることにより、その過剰消去セルの
みの弱い書込みが可能になるため、同一ビット線上の他
のセルトランジスタのしきい値電圧を上げることがな
い。さらに、過剰消去セルを正常のしきい値電圧まで戻
すことにより、正常の読み出しが可能になるという効果
を有する。
【図１】本発明の第１の実施の形態の構成を示す図であ
る。
る。
【図２】本発明の第２の実施の形態の構成を示す図であ
る。
る。
【図３】不揮発性半導体記憶装置の従来例のブロック図
である。
である。
【図４】従来の電流増幅形センスアンプの例を示す図で
ある。
ある。
４０３〜４０５ ｎ型ＭＯＳトランジスタ ４０６〜４１０ メモリセルトランジスタ ４０１ 電流比較器 ４０２ 基準電流発生器 ３０１ データ入出力端子 ３０２ Ｖｐｐ端子 ３０３ ＣＥ￣（反転）端子 ３０４ ＯＥ￣（反転）端子 ３０５ アドレス端子 ３０６ アドレスバッファ ３０７ Ｉ／Ｏバッファ ３０８ 書込み回路 ３０９ センスアンプ ３１０ Ｙ選択トランジスタ群 ３１１ Ｘデコーダー ３１２ メモリセルアレイ
Claims (5)
- 【請求項１】ゲートがワード線に接続されドレインがビ
ット線に接続されたメモリセルトランジスタの過剰消去
状態を判定する読み出し時に、メモリセルトランジスタ
のソースに共通に所定の正電圧からなる第１の所定の電
圧を印加し、選択ワード線に所定の正電圧からなる第２
の電圧を印加するという具合に通常読み出し時に電圧を
可変させて印加する手段を備えたことを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】電気的に書込み及び消去可能な不揮発性半
導体記憶装置において、 メモリセルのしきい値を下げる制御を行った後のメモリ
セルのしきい値が所望のレベルにあるか否かを検出する
手段として、 メモリセルのソースに第１の電位を供給する第１の電圧
供給手段と、 Ｘデコーダーを介して選択されたワード線に第２の電
位、非選択ワード線に第３の電位をそれぞれ供給する第
２の電圧供給回路と、 を備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項３】前記第１の電位は０Ｖと異なる正の電位、
前記第２の電位は前記第１の電位と同等又はこれより高
い電位であることを特徴とする請求項２記載の不揮発性
半導体記憶装置。 - 【請求項４】前記第２の電位を外部より入力された任意
の電位より供給することを特徴とする請求項２記載の不
揮発性半導体記憶装置。 - 【請求項５】前記第３の電位を０Ｖとすることを特徴と
する請求項２〜４のいずれか一に記載の不揮発性半導体
記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14224196A JPH09306191A (ja) | 1996-05-13 | 1996-05-13 | 不揮発性半導体記憶装置 |
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