JPH09306844A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
- Publication number
- JPH09306844A JPH09306844A JP8118639A JP11863996A JPH09306844A JP H09306844 A JPH09306844 A JP H09306844A JP 8118639 A JP8118639 A JP 8118639A JP 11863996 A JP11863996 A JP 11863996A JP H09306844 A JPH09306844 A JP H09306844A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mixed crystal
- semiconductor device
- substrate
- crystal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/15—Diffusion of dopants within, into or out of semiconductor bodies or layers from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
Abstract
(57)【要約】
【課題】 不純物を含有してなるＳｉ基板上にエピタキ
シャル層を形成する際の、上記不純物のエピタキシャル
層へのオートドーピングを抑制する。 【解決手段】 まず不純物としてホウ素を含有してなる
Ｓｉ基板１１上に不純物を含まないＳｉ層１２を形成
し、次いでＳｉ層１２上にＳｉ1-x Ｇｅx の混晶層１３
を形成する。続いてこの混晶層１３上に不純物を含まな
いＳｉ層１４を形成し、その後、Ｓｉ層１４上に、Ｓｉ
基板１１におけるホウ素の濃度よりも低い濃度の不純物
を含有してなるエピタキシャル層１５を形成して半導体
装置１を製造する。
シャル層を形成する際の、上記不純物のエピタキシャル
層へのオートドーピングを抑制する。 【解決手段】 まず不純物としてホウ素を含有してなる
Ｓｉ基板１１上に不純物を含まないＳｉ層１２を形成
し、次いでＳｉ層１２上にＳｉ1-x Ｇｅx の混晶層１３
を形成する。続いてこの混晶層１３上に不純物を含まな
いＳｉ層１４を形成し、その後、Ｓｉ層１４上に、Ｓｉ
基板１１におけるホウ素の濃度よりも低い濃度の不純物
を含有してなるエピタキシャル層１５を形成して半導体
装置１を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン基板上に
エピタキシャル層が形成されてなる半導体装置を製造す
る方法とその半導体装置とに関するものである。
エピタキシャル層が形成されてなる半導体装置を製造す
る方法とその半導体装置とに関するものである。
【０００２】
【従来の技術】従来、この種の半導体装置としては、例
えばバイポーラＩＣ等が知られている。バイポーラＩＣ
を製造する場合には、１×１０18atoms/ｃｍ3 以上の高
濃度の不純物埋め込み層、例えばＰ型の不純物であるホ
ウ素の埋込み層を有するシリコン基板上に、この埋込み
層よりも低濃度、例えば１×１０15atoms/ｃｍ3 以下の
濃度の不純物が含有されてなるエピタキシャル層を成長
させる場合がある。
えばバイポーラＩＣ等が知られている。バイポーラＩＣ
を製造する場合には、１×１０18atoms/ｃｍ3 以上の高
濃度の不純物埋め込み層、例えばＰ型の不純物であるホ
ウ素の埋込み層を有するシリコン基板上に、この埋込み
層よりも低濃度、例えば１×１０15atoms/ｃｍ3 以下の
濃度の不純物が含有されてなるエピタキシャル層を成長
させる場合がある。
【０００３】
【発明が解決しようとする課題】ところが、上記した従
来の半導体装置の製造にあっては、エピタキシャル層を
形成する際の加熱によって、シリコン基板中のホウ素が
一旦、雰囲気ガス中に飛び出し、それが再びエピタキシ
ャル層中に取り込まれる、いわゆるオートドーピング現
象が起こる。このため、シリコン基板界面付近の不純物
プロファイルが急峻にならずにダレてしまい、目的とし
たデバイス特性が得られないといった不具合が多く発生
している。
来の半導体装置の製造にあっては、エピタキシャル層を
形成する際の加熱によって、シリコン基板中のホウ素が
一旦、雰囲気ガス中に飛び出し、それが再びエピタキシ
ャル層中に取り込まれる、いわゆるオートドーピング現
象が起こる。このため、シリコン基板界面付近の不純物
プロファイルが急峻にならずにダレてしまい、目的とし
たデバイス特性が得られないといった不具合が多く発生
している。
【０００４】そこで、従来では以下のような３つの手法
にてオートドピングの抑制を図っている。 （１）エピタキシャル層の導電型がＮ型である場合に
は、エピタキシャル層を形成するための昇温中からドー
ピングガスであるホスフィン（ＰＨ3 ）をエピタキシャ
ル成長炉内に供給し、シリコン基板から炉内の雰囲気ガ
ス中に飛び出したホウ素を相殺してエピタキシャル成長
を行う。 （２）エピタキシャル層の導電型がＰ型である場合に
は、エピタキシャル層の成長を２段階に分ける。そして
１段階目で、シリコン基板からのホウ素の外方拡散を抑
制するための、不純物を含まないエピタキシャル層を成
長させる。その後、炉内に飛び出したＰ型のホウ素を含
む雰囲気ガスを一定時間、水素ガスの炉内への供給によ
り排出してから、２段階目で所望のエピタキシャル層の
成長を行う。 （３）炉内の雰囲気ガス中にできる限りホウ素を飛び出
させないよう、例えば９５０℃〜１０００℃程度の低温
でエピタキシャル層を成長させる。
にてオートドピングの抑制を図っている。 （１）エピタキシャル層の導電型がＮ型である場合に
は、エピタキシャル層を形成するための昇温中からドー
ピングガスであるホスフィン（ＰＨ3 ）をエピタキシャ
ル成長炉内に供給し、シリコン基板から炉内の雰囲気ガ
ス中に飛び出したホウ素を相殺してエピタキシャル成長
を行う。 （２）エピタキシャル層の導電型がＰ型である場合に
は、エピタキシャル層の成長を２段階に分ける。そして
１段階目で、シリコン基板からのホウ素の外方拡散を抑
制するための、不純物を含まないエピタキシャル層を成
長させる。その後、炉内に飛び出したＰ型のホウ素を含
む雰囲気ガスを一定時間、水素ガスの炉内への供給によ
り排出してから、２段階目で所望のエピタキシャル層の
成長を行う。 （３）炉内の雰囲気ガス中にできる限りホウ素を飛び出
させないよう、例えば９５０℃〜１０００℃程度の低温
でエピタキシャル層を成長させる。
【０００５】しかしながら、最近では、半導体装置の微
細化の進展に伴って、デバイス形成領域が益々狭小にな
っており、上記手法によってもオートドーピングの抑制
が充分になされているとは言えない状態となっている。
細化の進展に伴って、デバイス形成領域が益々狭小にな
っており、上記手法によってもオートドーピングの抑制
が充分になされているとは言えない状態となっている。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、まず、不純物を含有してなるシリコン基
板上に、シリコンとゲルマニウムとの混晶層を形成し、
次いでこの混晶層上に、上記シリコン基板における不純
物の濃度よりも低い濃度の不純物を含有してなるエピタ
キシャル層を形成することを上記課題の解決手段とし
た。
の製造方法は、まず、不純物を含有してなるシリコン基
板上に、シリコンとゲルマニウムとの混晶層を形成し、
次いでこの混晶層上に、上記シリコン基板における不純
物の濃度よりも低い濃度の不純物を含有してなるエピタ
キシャル層を形成することを上記課題の解決手段とし
た。
【０００７】本発明に係る半導体装置は、不純物を含有
してなるシリコン基板と、このシリコン基板上に形成さ
れかつシリコン基板における不純物の濃度よりも低い濃
度の不純物を含有してなるエピタキシャル層とを備え、
シリコン基板とエピタキシャル層との間に、シリコンと
ゲルマニウムとの混晶層が形成されてなることを上記課
題の解決手段とした。
してなるシリコン基板と、このシリコン基板上に形成さ
れかつシリコン基板における不純物の濃度よりも低い濃
度の不純物を含有してなるエピタキシャル層とを備え、
シリコン基板とエピタキシャル層との間に、シリコンと
ゲルマニウムとの混晶層が形成されてなることを上記課
題の解決手段とした。
【０００８】シリコンとゲルマニウムとの混晶層は、ゲ
ルマニウムの含有率が、ある範囲において不純物、特に
ホウ素の拡散係数を小さくし、その拡散速度を遅くする
層であることが知られている。本発明に係る半導体装置
の製造方法では、シリコン基板上にこのような混晶層を
形成した後、エピタキシャル層を形成するため、特にシ
リコン基板に含有されている不純物がホウ素である場
合、エピタキシャル層の形成時に、混晶層がキャップ層
となってシリコン基板のホウ素が雰囲気ガス中へ飛び出
すことが抑制される。よって、エピタキシャル層を形成
する際に、オートドーピングが起こり難い。
ルマニウムの含有率が、ある範囲において不純物、特に
ホウ素の拡散係数を小さくし、その拡散速度を遅くする
層であることが知られている。本発明に係る半導体装置
の製造方法では、シリコン基板上にこのような混晶層を
形成した後、エピタキシャル層を形成するため、特にシ
リコン基板に含有されている不純物がホウ素である場
合、エピタキシャル層の形成時に、混晶層がキャップ層
となってシリコン基板のホウ素が雰囲気ガス中へ飛び出
すことが抑制される。よって、エピタキシャル層を形成
する際に、オートドーピングが起こり難い。
【０００９】また本発明に係る半導体装置は、シリコン
基板とエピタキシャル層との間にシリコンとゲルマニウ
ムとの混晶層が形成されていることから、シリコン基板
上に上記混晶層を形成した後、混晶上にエピタキシャル
層を形成する手順で製造される。よって、その製造に際
してシリコン基板のホウ素が雰囲気ガス中へ飛び出すこ
とが抑えられてオートドーピングが抑制されたものとな
る。
基板とエピタキシャル層との間にシリコンとゲルマニウ
ムとの混晶層が形成されていることから、シリコン基板
上に上記混晶層を形成した後、混晶上にエピタキシャル
層を形成する手順で製造される。よって、その製造に際
してシリコン基板のホウ素が雰囲気ガス中へ飛び出すこ
とが抑えられてオートドーピングが抑制されたものとな
る。
【００１０】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法および半導体装置の実施形態を図面に基づいて
説明する。図１は本発明に係る半導体装置の製造方法の
一実施形態を示す工程図であり、図２はこの実施形態の
方法によって形成された半導体装置を示した要部断面図
である。本実施形態では、不純物を含有してなるシリコ
ン基板（以下、Ｓｉ基板と記す）基板として、ホウ素を
高濃度、例えば１×１０18atoms/ｃｍ3 の濃度で含有す
る埋込み層１１ａを備えたＳｉ基板１１を用いる。そし
てまずステップ（以下、ＳＴと記す）１として、Ｓｉ基
板１１の洗浄処理を行い、その後Ｓｉ基板１１上にＳｉ
層１２を形成する。
製造方法および半導体装置の実施形態を図面に基づいて
説明する。図１は本発明に係る半導体装置の製造方法の
一実施形態を示す工程図であり、図２はこの実施形態の
方法によって形成された半導体装置を示した要部断面図
である。本実施形態では、不純物を含有してなるシリコ
ン基板（以下、Ｓｉ基板と記す）基板として、ホウ素を
高濃度、例えば１×１０18atoms/ｃｍ3 の濃度で含有す
る埋込み層１１ａを備えたＳｉ基板１１を用いる。そし
てまずステップ（以下、ＳＴと記す）１として、Ｓｉ基
板１１の洗浄処理を行い、その後Ｓｉ基板１１上にＳｉ
層１２を形成する。
【００１１】すなわち、最初にＳｉ基板１１をフッ酸を
用いて洗浄し、Ｓｉ基板１１表面に存在する自然酸化膜
等を除去する。次いで、所要の温度に加熱したアンモニ
ア−過酸化水素水溶液でＳｉ基板１１を洗浄処理し、続
いて希フッ酸でＳｉ基板１１の洗浄処理を行って、Ｓｉ
基板１１表面に付着している有機性、無機性の汚染物質
を除去する。次いでＳｉ基板１１を、例えば化学的気相
成長法（以下、ＣＶＤ法と記す）方式のエピタキシャル
装置の炉内に搬送する。そして、水素ガス雰囲気にて５
分程度、Ｓｉ基板１１を１０００℃〜１１００℃で加熱
処理して、上記洗浄処理後にＳｉ基板１１表面に形成さ
れた自然酸化膜を除去する。
用いて洗浄し、Ｓｉ基板１１表面に存在する自然酸化膜
等を除去する。次いで、所要の温度に加熱したアンモニ
ア−過酸化水素水溶液でＳｉ基板１１を洗浄処理し、続
いて希フッ酸でＳｉ基板１１の洗浄処理を行って、Ｓｉ
基板１１表面に付着している有機性、無機性の汚染物質
を除去する。次いでＳｉ基板１１を、例えば化学的気相
成長法（以下、ＣＶＤ法と記す）方式のエピタキシャル
装置の炉内に搬送する。そして、水素ガス雰囲気にて５
分程度、Ｓｉ基板１１を１０００℃〜１１００℃で加熱
処理して、上記洗浄処理後にＳｉ基板１１表面に形成さ
れた自然酸化膜を除去する。
【００１２】次に同じエピタキシャル装置にて、Ｓｉ基
板１１の加熱温度を７００℃〜８００℃程度に降温し、
不純物を含まない、いわゆるノンドープのＳｉ層１２を
Ｓｉ基板１１上にエピタキシャル成長させる。このＳｉ
層１２は、Ｓｉ基板１１の格子定数と、次工程でＳｉ層
１２上に形成するシリコン−ゲルマニウム（以下、Ｓｉ
1-x Ｇｅx と記す）の混晶層１３の格子定数との不整合
による歪みを緩和するためのバッファ層として設けるも
のである。また、後述するエピタキシャル層１５の形成
時において、Ｓｉ基板１１の埋込み層１１ａからのホウ
素の外方拡散を抑制するための層として設けるものであ
る。
板１１の加熱温度を７００℃〜８００℃程度に降温し、
不純物を含まない、いわゆるノンドープのＳｉ層１２を
Ｓｉ基板１１上にエピタキシャル成長させる。このＳｉ
層１２は、Ｓｉ基板１１の格子定数と、次工程でＳｉ層
１２上に形成するシリコン−ゲルマニウム（以下、Ｓｉ
1-x Ｇｅx と記す）の混晶層１３の格子定数との不整合
による歪みを緩和するためのバッファ層として設けるも
のである。また、後述するエピタキシャル層１５の形成
時において、Ｓｉ基板１１の埋込み層１１ａからのホウ
素の外方拡散を抑制するための層として設けるものであ
る。
【００１３】Ｓｉ層１２をエピタキシャル成長させるた
めの原料ガスとしては、例えばモノシラン（Ｓｉ
Ｈ4 ）、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）、ジシラン
（Ｓｉ2 Ｈ 6 ）等のシラン系のガスが挙げられる。また
このときの反応圧力としては、例えば１．３３×１０3
Ｐａ〜１．０１×１０5 Ｐａ（１０Ｔｏｒｒ〜７６０Ｔ
ｏｒｒ）程度の範囲における所定の圧力とする。さらに
Ｓｉ層１２の膜厚は、次工程でＳｉ層１２上に混晶層１
３をエピタキシャル成長させる場合に、Ｓｉ層１２の界
面においても混晶層１３を結晶性良く成長できる厚みに
する。本実施形態ではＳｉ層１２を、例えば３０ｎｍ〜
７０ｎｍ程度の膜厚に形成する。
めの原料ガスとしては、例えばモノシラン（Ｓｉ
Ｈ4 ）、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）、ジシラン
（Ｓｉ2 Ｈ 6 ）等のシラン系のガスが挙げられる。また
このときの反応圧力としては、例えば１．３３×１０3
Ｐａ〜１．０１×１０5 Ｐａ（１０Ｔｏｒｒ〜７６０Ｔ
ｏｒｒ）程度の範囲における所定の圧力とする。さらに
Ｓｉ層１２の膜厚は、次工程でＳｉ層１２上に混晶層１
３をエピタキシャル成長させる場合に、Ｓｉ層１２の界
面においても混晶層１３を結晶性良く成長できる厚みに
する。本実施形態ではＳｉ層１２を、例えば３０ｎｍ〜
７０ｎｍ程度の膜厚に形成する。
【００１４】続いてＳＴ２として、同じエピタキシャル
装置にて、Ｓｉ基板１１の加熱温度を６００℃〜７００
℃程度に降温し、Ｓｉ基板１１上にＳｉ層１２を介して
Ｓｉ 1-x Ｇｅx の混晶層１３をエピタキシャル成長させ
る。ここで、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）
との混晶層（以下、Ｓｉ1- x Ｇｅx の混晶層と記す）
は、この混晶層中において不純物、特にホウ素の拡散速
度を遅らせる層であることが知られている。またＳｉ
1-x Ｇｅx の混晶層は、Ｓｉ中とＧｅ中とでホウ素の拡
散に関与する点欠陥が異なる。すなわち、Ｓｉ中では格
子間原子（self-interstitial)、Ｇｅ中では空孔とな
る。このため、混晶層中におけるホウ素の拡散機構がＧ
ｅの含有率によって異なり、特にある範囲のＧｅの含有
率においてホウ素の拡散速度を遅らせることが知見され
ている。
装置にて、Ｓｉ基板１１の加熱温度を６００℃〜７００
℃程度に降温し、Ｓｉ基板１１上にＳｉ層１２を介して
Ｓｉ 1-x Ｇｅx の混晶層１３をエピタキシャル成長させ
る。ここで、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）
との混晶層（以下、Ｓｉ1- x Ｇｅx の混晶層と記す）
は、この混晶層中において不純物、特にホウ素の拡散速
度を遅らせる層であることが知られている。またＳｉ
1-x Ｇｅx の混晶層は、Ｓｉ中とＧｅ中とでホウ素の拡
散に関与する点欠陥が異なる。すなわち、Ｓｉ中では格
子間原子（self-interstitial)、Ｇｅ中では空孔とな
る。このため、混晶層中におけるホウ素の拡散機構がＧ
ｅの含有率によって異なり、特にある範囲のＧｅの含有
率においてホウ素の拡散速度を遅らせることが知見され
ている。
【００１５】図３は、９００℃にて熱処理を行ったとき
のＳｉ1-x Ｇｅx の混晶層中のホウ素の拡散係数とＧｅ
の含有率との相関関係を示す図である（「1995 秋期応
用物理学会予稿集 No.1 p175」）。この図から、Ｇｅ
の含有率が０．２〜０．５５程度の範囲においてホウ素
の拡散が遅くなっていることが認められる。
のＳｉ1-x Ｇｅx の混晶層中のホウ素の拡散係数とＧｅ
の含有率との相関関係を示す図である（「1995 秋期応
用物理学会予稿集 No.1 p175」）。この図から、Ｇｅ
の含有率が０．２〜０．５５程度の範囲においてホウ素
の拡散が遅くなっていることが認められる。
【００１６】そこで本実施形態では、図３のデータか
ら、混晶層１３におけるＧｅの含有率が例えばｘ＝０．
２〜０．５５程度であるＳｉ1-x Ｇｅx の混晶層１３を
エピタキシャル成長させる。このエピタキシャル成長で
のＧｅの原料ガスとしては、例えばゲルマンガス（Ｇｅ
Ｈ4 ）を、またＳｉの原料ガスとしては、先に述べたＳ
ｉ層１２と同様のガスをそれぞれ用いることができる。
またこれらのガス流量比は、混晶層１３におけるＧｅの
含有率に基づき設定する。そして混晶層１３を結晶性良
く積むことができる厚みに形成する。ここでは混晶層１
３を、例えば２００〜２５０ｎｍ程度の厚みに形成す
る。
ら、混晶層１３におけるＧｅの含有率が例えばｘ＝０．
２〜０．５５程度であるＳｉ1-x Ｇｅx の混晶層１３を
エピタキシャル成長させる。このエピタキシャル成長で
のＧｅの原料ガスとしては、例えばゲルマンガス（Ｇｅ
Ｈ4 ）を、またＳｉの原料ガスとしては、先に述べたＳ
ｉ層１２と同様のガスをそれぞれ用いることができる。
またこれらのガス流量比は、混晶層１３におけるＧｅの
含有率に基づき設定する。そして混晶層１３を結晶性良
く積むことができる厚みに形成する。ここでは混晶層１
３を、例えば２００〜２５０ｎｍ程度の厚みに形成す
る。
【００１７】こうして混晶層１３を形成した後は、ＳＴ
３として、同じエピタキシャル装置にて、Ｓｉ基板１１
の加熱温度を７００℃〜８００℃程度に昇温し、不純物
を含まない、ノンドープのＳｉ層１４を混晶層１３上に
エピタキシャル成長させる。このＳｉ層１４は、Ｓｉ
1-x Ｇｅx の混晶層１３の格子定数と、次工程で形成す
るエピタキシャル層１５の格子定数との不整合による歪
みを緩和するためのバッファ層として設けるものであ
る。またエピタキシャル層１５の形成の際に、混晶層１
３からエピタキシャル層１５へのＧｅの外方拡散を抑制
するための層として設けるものである。このＳｉ層１４
は、例えば先に述べたＳｉ層１２と同様の条件にて形成
する。またＳｉ層１４の膜厚は、次工程でＳｉ層１４上
にエピタキシャル層１５を形成する場合に、Ｓｉ層１４
の界面においてもエピタキシャル層１５を結晶性良く成
長できる厚みにする。本実施形態ではＳｉ層１４を、例
えば１００ｎｍ〜１５０ｎｍ程度の膜厚に形成する。
３として、同じエピタキシャル装置にて、Ｓｉ基板１１
の加熱温度を７００℃〜８００℃程度に昇温し、不純物
を含まない、ノンドープのＳｉ層１４を混晶層１３上に
エピタキシャル成長させる。このＳｉ層１４は、Ｓｉ
1-x Ｇｅx の混晶層１３の格子定数と、次工程で形成す
るエピタキシャル層１５の格子定数との不整合による歪
みを緩和するためのバッファ層として設けるものであ
る。またエピタキシャル層１５の形成の際に、混晶層１
３からエピタキシャル層１５へのＧｅの外方拡散を抑制
するための層として設けるものである。このＳｉ層１４
は、例えば先に述べたＳｉ層１２と同様の条件にて形成
する。またＳｉ層１４の膜厚は、次工程でＳｉ層１４上
にエピタキシャル層１５を形成する場合に、Ｓｉ層１４
の界面においてもエピタキシャル層１５を結晶性良く成
長できる厚みにする。本実施形態ではＳｉ層１４を、例
えば１００ｎｍ〜１５０ｎｍ程度の膜厚に形成する。
【００１８】次にＳＴ４として、同じエピタキシャル装
置にて、Ｓｉ基板１１の加熱温度を９００℃〜１０５０
℃程度に昇温し、埋込み層１１ａのホウ素濃度よりも低
濃度の不純物を含有してなる例えばＳｉのエピタキシャ
ル層１５を形成する。この形成に使用するＳｉの原料ガ
スとしては、例えばＳｉ層１２の形成に用いる原料ガス
と同様のものを用いることができる。またここでは、反
応圧力を１．０１×１０5 Ｐａ（７６０Ｔｏｒｒ）程度
に設定し、エピタキシャル層１５を成長させる。以上の
工程によって、図２に示すＳｉ基板１１とエピタキシャ
ル層１５との間に、Ｓｉ層１２、混晶層１３およびＳｉ
層１４がこの順に積層形成された、本発明に係る半導体
装置の一実施形態となる半導体装置１を製造することが
できる。
置にて、Ｓｉ基板１１の加熱温度を９００℃〜１０５０
℃程度に昇温し、埋込み層１１ａのホウ素濃度よりも低
濃度の不純物を含有してなる例えばＳｉのエピタキシャ
ル層１５を形成する。この形成に使用するＳｉの原料ガ
スとしては、例えばＳｉ層１２の形成に用いる原料ガス
と同様のものを用いることができる。またここでは、反
応圧力を１．０１×１０5 Ｐａ（７６０Ｔｏｒｒ）程度
に設定し、エピタキシャル層１５を成長させる。以上の
工程によって、図２に示すＳｉ基板１１とエピタキシャ
ル層１５との間に、Ｓｉ層１２、混晶層１３およびＳｉ
層１４がこの順に積層形成された、本発明に係る半導体
装置の一実施形態となる半導体装置１を製造することが
できる。
【００１９】前述したように、本実施形態の方法では、
Ｓｉ基板１１上に、ノンドープのＳｉ層１２、ホウ素の
拡散速度を遅くする層であるＳｉ1-x Ｇｅx の混晶層１
３、およびノンドープのＳｉ層１４を順次積層形成した
後、エピタキシャル層１５を形成する。よって、エピタ
キシャル層１５の形成時に、これらＳｉ層１２、混晶層
１３、Ｓｉ層１４がキャップ層となってＳｉ基板１の埋
込み層１１ａのホウ素が雰囲気ガス中へ飛び出すことを
抑えるので、エピタキシャル層１５の形成時におけるホ
ウ素のオートドーピングを抑制することができる。
Ｓｉ基板１１上に、ノンドープのＳｉ層１２、ホウ素の
拡散速度を遅くする層であるＳｉ1-x Ｇｅx の混晶層１
３、およびノンドープのＳｉ層１４を順次積層形成した
後、エピタキシャル層１５を形成する。よって、エピタ
キシャル層１５の形成時に、これらＳｉ層１２、混晶層
１３、Ｓｉ層１４がキャップ層となってＳｉ基板１の埋
込み層１１ａのホウ素が雰囲気ガス中へ飛び出すことを
抑えるので、エピタキシャル層１５の形成時におけるホ
ウ素のオートドーピングを抑制することができる。
【００２０】また従来のＳｉのエピタキシャル成長の際
に比較してＳｉ層１２、混晶層１３、Ｓｉ層１４を低温
で形成するので、これらの形成時におけるホウ素の外方
拡散も抑制することができる。さらにＳｉ層１４を介し
てエピタキシャル層１５を形成するので、この層１５を
形成する際の混晶層１３からのＧｅの外方拡散を防止す
ることができる。さらにＳｉ基板１１と混晶層３との結
晶の歪みを緩和するＳｉ層１２によって、結晶性の良い
混晶層３を得ることができるとともに、混晶層１３とエ
ピタキシャル層１５との結晶の歪みを緩和するＳｉ層１
４によって、結晶性の良いエピタキシャル層１５を得る
ことができる。
に比較してＳｉ層１２、混晶層１３、Ｓｉ層１４を低温
で形成するので、これらの形成時におけるホウ素の外方
拡散も抑制することができる。さらにＳｉ層１４を介し
てエピタキシャル層１５を形成するので、この層１５を
形成する際の混晶層１３からのＧｅの外方拡散を防止す
ることができる。さらにＳｉ基板１１と混晶層３との結
晶の歪みを緩和するＳｉ層１２によって、結晶性の良い
混晶層３を得ることができるとともに、混晶層１３とエ
ピタキシャル層１５との結晶の歪みを緩和するＳｉ層１
４によって、結晶性の良いエピタキシャル層１５を得る
ことができる。
【００２１】また、こうして製造された半導体装置１
は、オートドーピングが抑制されたものとなるので、Ｓ
ｉ基板１１界面付近における不純物プロファイルのダレ
が防止されて急峻になり、目的としたデバイス特性を有
するものとなる。したがって、本実施形態によれば、半
導体装置の微細化および高性能化を一層進展させること
ができる。
は、オートドーピングが抑制されたものとなるので、Ｓ
ｉ基板１１界面付近における不純物プロファイルのダレ
が防止されて急峻になり、目的としたデバイス特性を有
するものとなる。したがって、本実施形態によれば、半
導体装置の微細化および高性能化を一層進展させること
ができる。
【００２２】なお、本実施形態では、不純物を含有して
なるＳｉ基板として、例えばホウ素を高濃度で含有する
埋込み層を備えたＳｉ基板を用いたが、例えば不純物と
してホウ素を高濃度に含有するＳｉ基板を用いても、同
様の効果を得ることができるのはもちろんである。
なるＳｉ基板として、例えばホウ素を高濃度で含有する
埋込み層を備えたＳｉ基板を用いたが、例えば不純物と
してホウ素を高濃度に含有するＳｉ基板を用いても、同
様の効果を得ることができるのはもちろんである。
【００２３】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、不純物の、特にホウ素の拡散
速度を遅くする層である混晶層をシリコン基板上に形成
した後、エピタキシャル層を形成するため、エピタキシ
ャル層を形成する際のオートドーピングを抑制できる。
よって、オートドーピング現象によるシリコン基板界面
付近における不純物プロファイルのダレを防止でき、目
的としたデバイス特性を有する半導体装置を製造するこ
とができる。
装置の製造方法によれば、不純物の、特にホウ素の拡散
速度を遅くする層である混晶層をシリコン基板上に形成
した後、エピタキシャル層を形成するため、エピタキシ
ャル層を形成する際のオートドーピングを抑制できる。
よって、オートドーピング現象によるシリコン基板界面
付近における不純物プロファイルのダレを防止でき、目
的としたデバイス特性を有する半導体装置を製造するこ
とができる。
【００２４】また本発明に係る半導体装置は、シリコン
基板とエピタキシャル層との間にシリコンとゲルマニウ
ムとの混晶層が形成されており、上記発明の方法によっ
て製造されることとなるため、エピタキシャル層の形成
に際してオートドーピングが抑制されたものとなる。よ
って、シリコン基板界面付近における不純物プロファイ
ルが急峻で、目的としたデバイス特性を有するものとな
る。したがって、本発明に係る方法および装置によれ
ば、半導体装置の微細化および高性能化を一層進展させ
ることができる。
基板とエピタキシャル層との間にシリコンとゲルマニウ
ムとの混晶層が形成されており、上記発明の方法によっ
て製造されることとなるため、エピタキシャル層の形成
に際してオートドーピングが抑制されたものとなる。よ
って、シリコン基板界面付近における不純物プロファイ
ルが急峻で、目的としたデバイス特性を有するものとな
る。したがって、本発明に係る方法および装置によれ
ば、半導体装置の微細化および高性能化を一層進展させ
ることができる。
【図１】本発明に係る半導体装置の製造方法の一実施形
態を示す工程図である。
態を示す工程図である。
【図２】本発明に係る半導体装置の一実施形態を示す要
部側断面図である。
部側断面図である。
【図３】Ｓｉ1-x Ｇｅx の混晶層中におけるホウ素の拡
散係数とＧｅの含有率との相関図である。
散係数とＧｅの含有率との相関図である。
１ 半導体装置 １１ Ｓｉ基板 １２、１４ Ｓ
ｉ層 １３ Ｓｉ1-x Ｇｅx の混晶層 １５ エピタキシャ
ル層
ｉ層 １３ Ｓｉ1-x Ｇｅx の混晶層 １５ エピタキシャ
ル層
Claims (4)
- 【請求項１】 不純物を含有してなるシリコン基板上
に、シリコンとゲルマニウムとの混晶層を形成する工程
と、 該混晶層上に、前記シリコン基板における前記不純物の
濃度よりも低い濃度の不純物を含有してなるエピタキシ
ャル層を形成する工程とを有していることを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記混晶層を形成する工程の前に、前記
シリコン基板上に不純物を含まないシリコン層を形成す
る工程を有し、かつ前記混晶層を形成する工程と前記エ
ピタキシャル層を形成する工程との間に、前記混晶層上
に不純物を含まないシリコン層を形成する工程を有する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 不純物を含有してなるシリコン基板と、
このシリコン基板上に形成されかつ該シリコン基板にお
ける前記不純物の濃度よりも低い濃度の不純物を含有し
てなるエピタキシャル層とを備えた半導体装置におい
て、 前記シリコン基板と前記エピタキシャル層との間には、
シリコンとゲルマニウムとの混晶層が形成されてなるこ
とを特徴とする半導体装置。 - 【請求項４】 前記シリコン基板と前記混晶層との間、
および該混晶層と前記エピタキシャル層との間にはそれ
ぞれ、不純物を含まないシリコン層が形成されているこ
とを特徴とする請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118639A JPH09306844A (ja) | 1996-05-14 | 1996-05-14 | 半導体装置の製造方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118639A JPH09306844A (ja) | 1996-05-14 | 1996-05-14 | 半導体装置の製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306844A true JPH09306844A (ja) | 1997-11-28 |
Family
ID=14741526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8118639A Pending JPH09306844A (ja) | 1996-05-14 | 1996-05-14 | 半導体装置の製造方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306844A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2779005A1 (fr) * | 1998-05-19 | 1999-11-26 | Sgs Thomson Microelectronics | Procede de depot par epitaxie d'une couche de silicium sur un substrat de silicium fortement dope |
| JP2001189279A (ja) * | 1999-11-05 | 2001-07-10 | Fr Telecom | 窒素のバリアを形成することにより、半導体構成要素中へのホウ素の拡散を防止する方法、およびそのようにして得られた半導体構成要素 |
| JP2004363510A (ja) * | 2003-06-09 | 2004-12-24 | Sumitomo Mitsubishi Silicon Corp | 半導体基板の製造方法 |
| JP2012094905A (ja) * | 2007-03-09 | 2012-05-17 | Cree Inc | 中間層構造を有する厚い窒化物半導体構造、及び厚い窒化物半導体構造を製造する方法 |
-
1996
- 1996-05-14 JP JP8118639A patent/JPH09306844A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2779005A1 (fr) * | 1998-05-19 | 1999-11-26 | Sgs Thomson Microelectronics | Procede de depot par epitaxie d'une couche de silicium sur un substrat de silicium fortement dope |
| EP0961313A1 (fr) * | 1998-05-19 | 1999-12-01 | STMicroelectronics SA | Procédé de dépÔt par épitaxie d'une couche de silicium sur un substrat de silicium fortement dopé |
| JP2001189279A (ja) * | 1999-11-05 | 2001-07-10 | Fr Telecom | 窒素のバリアを形成することにより、半導体構成要素中へのホウ素の拡散を防止する方法、およびそのようにして得られた半導体構成要素 |
| JP2004363510A (ja) * | 2003-06-09 | 2004-12-24 | Sumitomo Mitsubishi Silicon Corp | 半導体基板の製造方法 |
| JP2012094905A (ja) * | 2007-03-09 | 2012-05-17 | Cree Inc | 中間層構造を有する厚い窒化物半導体構造、及び厚い窒化物半導体構造を製造する方法 |
| US9054017B2 (en) | 2007-03-09 | 2015-06-09 | Cree, Inc. | Thick nitride semiconductor structures with interlayer structures and methods of fabricating thick nitride semiconductor structures |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5013859B2 (ja) | 半導体装置、および薄層歪緩和バッファ成長方法 | |
| US6982208B2 (en) | Method for producing high throughput strained-Si channel MOSFETS | |
| JP2007511892A (ja) | 緩和シリコンゲルマニウム層のエピタキシャル成長 | |
| JPH05347249A (ja) | 低温シリコン・エピタキシアル成長方法 | |
| US7648853B2 (en) | Dual channel heterostructure | |
| US7507642B2 (en) | Vapor-phase growth method, semiconductor manufacturing method and semiconductor device manufacturing method | |
| JP2010103142A (ja) | 半導体装置の製造方法 | |
| JP4826475B2 (ja) | 半導体ウェーハの製造方法 | |
| JP6927429B2 (ja) | ＳｉＣエピタキシャル基板の製造方法 | |
| JP4158607B2 (ja) | 半導体基板の製造方法 | |
| US7863162B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH09306844A (ja) | 半導体装置の製造方法および半導体装置 | |
| US7202142B2 (en) | Method for producing low defect density strained -Si channel MOSFETS | |
| JPWO2002099890A1 (ja) | 半導体層及びその形成方法、並びに半導体装置及びその製造方法 | |
| JP2701793B2 (ja) | 半導体装置の製造方法 | |
| JP2012148944A (ja) | 半導体基板及びその製造方法 | |
| CN106298457A (zh) | 一种SiGe/Si外延片生长方法 | |
| JP4550870B2 (ja) | 半導体装置の製造方法 | |
| JP2003528443A (ja) | バイポーラトランジスタの層状構造体およびその製造法 | |
| JP4635062B2 (ja) | 半導体装置の製造方法 | |
| JP2006173323A (ja) | 歪みシリコンウェーハの製造方法 | |
| JP2010074016A (ja) | 半導体装置およびその製造方法 | |
| JP2003017499A (ja) | 半導体装置及びその製造方法 | |
| JP2002305205A (ja) | 半導体装置及びその製造方法 |