JPH09307009A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
- Publication number
- JPH09307009A JPH09307009A JP14831196A JP14831196A JPH09307009A JP H09307009 A JPH09307009 A JP H09307009A JP 14831196 A JP14831196 A JP 14831196A JP 14831196 A JP14831196 A JP 14831196A JP H09307009 A JPH09307009 A JP H09307009A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- floating gate
- electrons
- source
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】データ書き換えごとにデータ保持特性が劣化す
るのを抑制するようにした、浮遊ゲートを有する半導体
不揮発性記憶装置の提供。 【解決手段】浮遊ゲートに蓄積された電子をソースにＦ
Ｎトンネル放出する消去動作の後、引き続き、ソース、
ドレイン及び半導体基板を接地電位にして、制御ゲート
に正電圧と負電圧の一連の電気パルスを印加する。
るのを抑制するようにした、浮遊ゲートを有する半導体
不揮発性記憶装置の提供。 【解決手段】浮遊ゲートに蓄積された電子をソースにＦ
Ｎトンネル放出する消去動作の後、引き続き、ソース、
ドレイン及び半導体基板を接地電位にして、制御ゲート
に正電圧と負電圧の一連の電気パルスを印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置に関し、特に浮遊ゲートを有する半導体不揮発性
記憶装置に関する。
憶装置に関し、特に浮遊ゲートを有する半導体不揮発性
記憶装置に関する。
【０００２】
【従来の技術】電気的に書き換えのできる不揮発性記憶
装置（ＥＥＰＲＯＭ、Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅ
ａｄＯｎｌｙ Ｍｅｍｏｒｙ）のうち複数の記憶素子を
有し、それらを同時に一括して消去できる機能を有する
ものをフラッシュメモリという。この種の記憶装置の基
本単位であるメモリセルの一例としてスタックゲート型
と呼ばれる構造のメモリセルを図５に示す。
装置（ＥＥＰＲＯＭ、Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅ
ａｄＯｎｌｙ Ｍｅｍｏｒｙ）のうち複数の記憶素子を
有し、それらを同時に一括して消去できる機能を有する
ものをフラッシュメモリという。この種の記憶装置の基
本単位であるメモリセルの一例としてスタックゲート型
と呼ばれる構造のメモリセルを図５に示す。
【０００３】図５を参照して、Ｐ型の半導体基板１の表
面に約１０ｎｍ（１００オングストローム）のゲート絶
縁膜２を有し、ゲート絶縁膜２上には多結晶シリコンよ
りなる浮遊ゲート３、さらに浮遊ゲート３上には約２５
０Ａの膜厚の層間絶縁膜４が形成され、層間絶縁膜４上
には制御ゲート５を有しており、浮遊ゲート３を挟んで
半導体基板１表面にはＮ型不純物によるソース７とドレ
イン６が形成される。図５に示した、従来のこのタイプ
のメモリセルの動作を簡単に説明する。
面に約１０ｎｍ（１００オングストローム）のゲート絶
縁膜２を有し、ゲート絶縁膜２上には多結晶シリコンよ
りなる浮遊ゲート３、さらに浮遊ゲート３上には約２５
０Ａの膜厚の層間絶縁膜４が形成され、層間絶縁膜４上
には制御ゲート５を有しており、浮遊ゲート３を挟んで
半導体基板１表面にはＮ型不純物によるソース７とドレ
イン６が形成される。図５に示した、従来のこのタイプ
のメモリセルの動作を簡単に説明する。
【０００４】メモリセルの書込みは、ドレイン６に例え
ば＋７Ｖ、半導体基板１とソース７に０Ｖ（接地電位）
を印加し、さらに例えば制御ゲート５に＋１２Ｖを印加
する。浮遊ゲート３の電位はゲート絶縁膜２と層間絶縁
膜４を介して容量結合された制御ゲート５、ソース７、
ドレイン６、半導体基板１の電位から一義的に決定され
る。通常、浮遊ゲート３の電位をドレイン６の電位と同
程度に設定するとソース７とドレイン６間に流れる電流
により発生するホットな電子が浮遊ゲート３に注入され
る量が最大になる為、上述したような各電位が設定され
ることが多い。その結果、電子が浮遊ゲート３に注入さ
れ、浮遊ゲート３の電位を負のレベルまで押し下げる
為、メモリセルのしきい値は正方向にシフトする。通常
メモリセルのしきい値は約＋７Ｖに設定される。
ば＋７Ｖ、半導体基板１とソース７に０Ｖ（接地電位）
を印加し、さらに例えば制御ゲート５に＋１２Ｖを印加
する。浮遊ゲート３の電位はゲート絶縁膜２と層間絶縁
膜４を介して容量結合された制御ゲート５、ソース７、
ドレイン６、半導体基板１の電位から一義的に決定され
る。通常、浮遊ゲート３の電位をドレイン６の電位と同
程度に設定するとソース７とドレイン６間に流れる電流
により発生するホットな電子が浮遊ゲート３に注入され
る量が最大になる為、上述したような各電位が設定され
ることが多い。その結果、電子が浮遊ゲート３に注入さ
れ、浮遊ゲート３の電位を負のレベルまで押し下げる
為、メモリセルのしきい値は正方向にシフトする。通常
メモリセルのしきい値は約＋７Ｖに設定される。
【０００５】一方、メモリセルの消去は、上述したよう
な注入された電子を浮遊ゲート３から引き抜くことをい
うが、次のような方法がとられることが多い。
な注入された電子を浮遊ゲート３から引き抜くことをい
うが、次のような方法がとられることが多い。
【０００６】すなわち、ソース７に例えば＋５Ｖ、制御
ゲート５に例えば−１０Ｖ、半導体基板１及びドレイン
に０Ｖ（接地電位）印加とする。上述したように、各部
の電位により浮遊ゲート３の電位は決まるが、データが
書き込まれた状態は浮遊ゲート３が負電位になっている
為、その分電位差がさらにかかり、ソース７と浮遊ゲー
ト３の間のトンネル絶縁膜２には強い電界が印加され、
量子力学的なＦｏｗｌｅｒ−Ｎｏｌｄｈｅｉｍトンネル
電流（「ＦＮトンネル電流」という）の機構で浮遊ゲー
ト３からソース７に電子が引き抜かれて、メモリセルの
消去が行われる。
ゲート５に例えば−１０Ｖ、半導体基板１及びドレイン
に０Ｖ（接地電位）印加とする。上述したように、各部
の電位により浮遊ゲート３の電位は決まるが、データが
書き込まれた状態は浮遊ゲート３が負電位になっている
為、その分電位差がさらにかかり、ソース７と浮遊ゲー
ト３の間のトンネル絶縁膜２には強い電界が印加され、
量子力学的なＦｏｗｌｅｒ−Ｎｏｌｄｈｅｉｍトンネル
電流（「ＦＮトンネル電流」という）の機構で浮遊ゲー
ト３からソース７に電子が引き抜かれて、メモリセルの
消去が行われる。
【０００７】ここで浮遊ゲート３に電子を注入してメモ
リセルのしきい値を正方向にシフトさせる状態を『書込
み』、一方浮遊ゲート３から電子を引き抜きメモリセル
のしきい値を負方向にシフトさせた状態を『消去』とし
たが、書込み及び消去はメモリセルの異なった２種類の
状態を表していればよいので、必ずしもこの表現に限ら
れる訳ではないのはいうまでもない。
リセルのしきい値を正方向にシフトさせる状態を『書込
み』、一方浮遊ゲート３から電子を引き抜きメモリセル
のしきい値を負方向にシフトさせた状態を『消去』とし
たが、書込み及び消去はメモリセルの異なった２種類の
状態を表していればよいので、必ずしもこの表現に限ら
れる訳ではないのはいうまでもない。
【０００８】しかし、このような従来のフラッシュメモ
リにおいて、ソースへ電子を引き抜く従来の消去方法に
は、消去後のメモリセルのしきい値がばらつくという問
題がある。
リにおいて、ソースへ電子を引き抜く従来の消去方法に
は、消去後のメモリセルのしきい値がばらつくという問
題がある。
【０００９】これは、浮遊ゲート３からソース７へ電子
をＦＮトンネルさせて消去するのであるが、ＦＮトンネ
ル電流は、ゲート絶縁膜２の膜厚やソース７と浮遊ゲー
ト３の重なり面積等の各メモリセルの物理パラメータに
大きく依存し、これらの物理パラメータはメモリセル間
で少しずつばらついているため、消去時の浮遊ゲートか
らソース７に引き抜かれる電子の量にばらつきが生じる
のである。
をＦＮトンネルさせて消去するのであるが、ＦＮトンネ
ル電流は、ゲート絶縁膜２の膜厚やソース７と浮遊ゲー
ト３の重なり面積等の各メモリセルの物理パラメータに
大きく依存し、これらの物理パラメータはメモリセル間
で少しずつばらついているため、消去時の浮遊ゲートか
らソース７に引き抜かれる電子の量にばらつきが生じる
のである。
【００１０】この消去後のメモリセルのしきい値のばら
つきを制御するために、例えば特開平５−２５８５８３
号公報には、電気的に複数の記憶素子を消去する際に
は、所定の電圧の電気パルスを消去する複数の記憶素子
に同時に印加することにより、記憶素子のしきい値を、
一度予め設定した消去しきい値以下にし、その後制御ゲ
ートに正電圧を印加して記憶素子のしきい値を高めるこ
とで、予め設定した消去しきい値に揃えることを特徴と
する不揮発性半導体装置の制御方法が提案されている。
つきを制御するために、例えば特開平５−２５８５８３
号公報には、電気的に複数の記憶素子を消去する際に
は、所定の電圧の電気パルスを消去する複数の記憶素子
に同時に印加することにより、記憶素子のしきい値を、
一度予め設定した消去しきい値以下にし、その後制御ゲ
ートに正電圧を印加して記憶素子のしきい値を高めるこ
とで、予め設定した消去しきい値に揃えることを特徴と
する不揮発性半導体装置の制御方法が提案されている。
【００１１】すなわち、図６に示すように、始めに第１
段階として半導体基板１とドレイン６を０Ｖにし、ソー
ス７に例えば＋５Ｖ、制御ゲート５に例えば−１０Ｖを
印加し、浮遊ゲート３に蓄積された電子をソースにＦＮ
トンネルで引き抜き、引き続き第２段階として半導体基
板１とドレイン６、ソース７を０Ｖにして、制御ゲート
５に例えば＋１４Ｖを印加して、半導体基板１より浮遊
ゲート３に電子をＦＮトンネル注入し戻す。
段階として半導体基板１とドレイン６を０Ｖにし、ソー
ス７に例えば＋５Ｖ、制御ゲート５に例えば−１０Ｖを
印加し、浮遊ゲート３に蓄積された電子をソースにＦＮ
トンネルで引き抜き、引き続き第２段階として半導体基
板１とドレイン６、ソース７を０Ｖにして、制御ゲート
５に例えば＋１４Ｖを印加して、半導体基板１より浮遊
ゲート３に電子をＦＮトンネル注入し戻す。
【００１２】第２段階で浮遊ゲート３にＦＮ注入され戻
される電子量は、第１段階動作で浮遊ゲート３から電子
が引き抜かれた度合により、より多く第１段階で電子が
引き抜かれた場合には、第２段階動作時のゲート絶縁膜
２に印加される電界は増し、浮遊ゲート３にＦＮ注入さ
れ戻される電子量は増大する。
される電子量は、第１段階動作で浮遊ゲート３から電子
が引き抜かれた度合により、より多く第１段階で電子が
引き抜かれた場合には、第２段階動作時のゲート絶縁膜
２に印加される電界は増し、浮遊ゲート３にＦＮ注入さ
れ戻される電子量は増大する。
【００１３】このフィードバック機能により、第２段階
終了時には、浮遊ゲート３の電位を一定値に収束させる
ことができ、メモリセルのしきい値のばらつきを抑制で
きる。
終了時には、浮遊ゲート３の電位を一定値に収束させる
ことができ、メモリセルのしきい値のばらつきを抑制で
きる。
【００１４】
【発明が解決しようとする課題】このような従来のフラ
ッシュメモリにおいて、消去の際に、ソース７に正電圧
を印加して浮遊ゲート３から電子を引き抜く方法を用い
る場合、通常、ソース７近傍の半導体基板１表面が深く
空乏化し、電子が価電子帯から伝導帯にバンド間トンネ
ルする現象により電子、正孔対生成がおこる。生成され
た電子はソース７に引き抜かれるが、正孔の大部分は半
導体基板１内部へ、一部はゲート絶縁膜２中に注入され
る。
ッシュメモリにおいて、消去の際に、ソース７に正電圧
を印加して浮遊ゲート３から電子を引き抜く方法を用い
る場合、通常、ソース７近傍の半導体基板１表面が深く
空乏化し、電子が価電子帯から伝導帯にバンド間トンネ
ルする現象により電子、正孔対生成がおこる。生成され
た電子はソース７に引き抜かれるが、正孔の大部分は半
導体基板１内部へ、一部はゲート絶縁膜２中に注入され
る。
【００１５】ゲート絶縁膜２中に注入され捕獲される正
孔は、消去動作の度に増大する。ゲート絶縁膜２中の浮
遊ゲート３側近くに捕獲された正孔は、浮遊ゲート３か
らみた電子のトンネル絶縁膜のエネルギー障壁を実効的
に低下させ、浮遊ゲート３に蓄積された電子は低下した
エネルギー障壁のゲート絶縁膜２を介して抜けやすくな
り、データの保持特性が劣化するという信頼性上大きな
問題を引き起こす。
孔は、消去動作の度に増大する。ゲート絶縁膜２中の浮
遊ゲート３側近くに捕獲された正孔は、浮遊ゲート３か
らみた電子のトンネル絶縁膜のエネルギー障壁を実効的
に低下させ、浮遊ゲート３に蓄積された電子は低下した
エネルギー障壁のゲート絶縁膜２を介して抜けやすくな
り、データの保持特性が劣化するという信頼性上大きな
問題を引き起こす。
【００１６】またゲート絶縁膜２中の半導体基板１側近
くに捕獲された正孔は、半導体基板１からみた電子のト
ンネル絶縁膜のエネルギー障壁を実効的に低下させ、メ
モリセルの読みだし等の制御ゲートに正電圧を印加する
動作時に、半導体基板１より電子が低下したエネルギー
障壁のゲート絶縁膜２を介して浮遊ゲート３へ意図に反
し誤注入され、『消去』レベルのしきい値が『書込み』
レベルに変動してしまうという所謂ゲートディスターブ
による『誤書込み』の問題も引き起こす。
くに捕獲された正孔は、半導体基板１からみた電子のト
ンネル絶縁膜のエネルギー障壁を実効的に低下させ、メ
モリセルの読みだし等の制御ゲートに正電圧を印加する
動作時に、半導体基板１より電子が低下したエネルギー
障壁のゲート絶縁膜２を介して浮遊ゲート３へ意図に反
し誤注入され、『消去』レベルのしきい値が『書込み』
レベルに変動してしまうという所謂ゲートディスターブ
による『誤書込み』の問題も引き起こす。
【００１７】上記特開平５−２５８５８３号公報に提案
される従来例の消去方法は、ソース７に正電圧を印加し
て浮遊ゲート３から電子を引き抜く動作の後に、引き続
き制御ゲート５に正電圧を印加して半導体基板より浮遊
ゲートに電子をＦＮ注入しメモリセルのしきい値を収束
させるものであるが、この際、ゲート絶縁膜２の半導体
基板側近傍に捕獲された電子の多くは半導体基板に離脱
されるため、上記したゲートディスターブの誤書込み問
題は抑制されるが、ゲート絶縁膜２の浮遊ゲート３側近
傍に捕獲された正孔は離脱されずに残り、このため上記
したデータ保持特性の劣化を引き起こす問題は依然残
る。
される従来例の消去方法は、ソース７に正電圧を印加し
て浮遊ゲート３から電子を引き抜く動作の後に、引き続
き制御ゲート５に正電圧を印加して半導体基板より浮遊
ゲートに電子をＦＮ注入しメモリセルのしきい値を収束
させるものであるが、この際、ゲート絶縁膜２の半導体
基板側近傍に捕獲された電子の多くは半導体基板に離脱
されるため、上記したゲートディスターブの誤書込み問
題は抑制されるが、ゲート絶縁膜２の浮遊ゲート３側近
傍に捕獲された正孔は離脱されずに残り、このため上記
したデータ保持特性の劣化を引き起こす問題は依然残
る。
【００１８】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、浮遊ゲートを有する半
導体不揮発性記憶装置のデータ書き換え時に生じるトン
ネル絶縁膜中に捕獲される正孔を抑制し、データの保持
特性の劣化を防ぎ、信頼性を向上させ、データ書き換え
可能な回数を増大させ、装置の性能を向上させることに
ある。
れたものであって、その目的は、浮遊ゲートを有する半
導体不揮発性記憶装置のデータ書き換え時に生じるトン
ネル絶縁膜中に捕獲される正孔を抑制し、データの保持
特性の劣化を防ぎ、信頼性を向上させ、データ書き換え
可能な回数を増大させ、装置の性能を向上させることに
ある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ソース、及びドレインと、前記ソース、
ドレイン間のゲート絶縁膜、浮遊ゲート、層間絶縁膜、
及び制御ゲートが積層して構成されてなる記憶素子を有
する半導体不揮発性記憶装置において、前記浮遊ゲート
に蓄積された電子を放出する動作のあと、前記制御ゲー
トに正電圧と負電圧の一連の電気パルスを印加し、前記
ゲート絶縁膜に捕獲された電荷を放出させる動作を駆動
する手段を備えたことを特徴とする半導体不揮発性記憶
装置を提供する。
め、本発明は、ソース、及びドレインと、前記ソース、
ドレイン間のゲート絶縁膜、浮遊ゲート、層間絶縁膜、
及び制御ゲートが積層して構成されてなる記憶素子を有
する半導体不揮発性記憶装置において、前記浮遊ゲート
に蓄積された電子を放出する動作のあと、前記制御ゲー
トに正電圧と負電圧の一連の電気パルスを印加し、前記
ゲート絶縁膜に捕獲された電荷を放出させる動作を駆動
する手段を備えたことを特徴とする半導体不揮発性記憶
装置を提供する。
【００２０】本発明の半導体不揮発性記憶装置の駆動制
御方法によれば、浮遊ゲートに蓄積された電子をソース
にＦＮトンネル放出する消去動作の後、引き続き、ソー
ス、ドレイン及び半導体基板を接地電位にして、制御ゲ
ートに正電圧と負電圧の一連の電気パルスを印加する動
作を続けて行い、ゲート絶縁膜中に捕獲された正孔を浮
遊ゲート側近傍と半導体基板側近傍の両側とも離脱さ
せ、データ保持特性の劣化と共に、ゲートディスターブ
による誤書込みをも抑制するようにしたものである。
御方法によれば、浮遊ゲートに蓄積された電子をソース
にＦＮトンネル放出する消去動作の後、引き続き、ソー
ス、ドレイン及び半導体基板を接地電位にして、制御ゲ
ートに正電圧と負電圧の一連の電気パルスを印加する動
作を続けて行い、ゲート絶縁膜中に捕獲された正孔を浮
遊ゲート側近傍と半導体基板側近傍の両側とも離脱さ
せ、データ保持特性の劣化と共に、ゲートディスターブ
による誤書込みをも抑制するようにしたものである。
【００２１】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００２２】本発明の第１の実施の形態において、デー
タ消去動作は３つの段階で構成され、その各段階の各電
極への電圧印加のタイミングダイヤグラムを図１に示
す。
タ消去動作は３つの段階で構成され、その各段階の各電
極への電圧印加のタイミングダイヤグラムを図１に示
す。
【００２３】図１を参照して、まず第１段階は通常の従
来の消去動作であり、半導体基板１及びドレイン６を０
Ｖ（接地電位）にして、制御ゲート５に例えば−１０Ｖ
印加し、ソース７に例えば５Ｖ印加して、浮遊ゲート３
から電子をＦＮトンネルでゲート絶縁膜２を介してソー
ス７に引き抜く。この時、通常、ソース７近傍の半導体
基板１表面が深く空乏化し、電子が価電子帯から伝導帯
にバンド間トンネルする現象により電子、正孔対生成が
起き、生成された正孔の一部がゲート絶縁膜中２に注入
され捕獲される。
来の消去動作であり、半導体基板１及びドレイン６を０
Ｖ（接地電位）にして、制御ゲート５に例えば−１０Ｖ
印加し、ソース７に例えば５Ｖ印加して、浮遊ゲート３
から電子をＦＮトンネルでゲート絶縁膜２を介してソー
ス７に引き抜く。この時、通常、ソース７近傍の半導体
基板１表面が深く空乏化し、電子が価電子帯から伝導帯
にバンド間トンネルする現象により電子、正孔対生成が
起き、生成された正孔の一部がゲート絶縁膜中２に注入
され捕獲される。
【００２４】次に、第２段階として、ソース７及びドレ
イン６、半導体基板１を０Ｖ（接地電位）にして、制御
ゲート５に例えば＋１４Ｖの正電圧を印加する。この段
階で、ゲート絶縁膜２の半導体基板界面側に捕獲された
正孔を半導体基板１に放出させる。この第２段階におけ
る各部のエネルギーバンド状態を図２に示す。
イン６、半導体基板１を０Ｖ（接地電位）にして、制御
ゲート５に例えば＋１４Ｖの正電圧を印加する。この段
階で、ゲート絶縁膜２の半導体基板界面側に捕獲された
正孔を半導体基板１に放出させる。この第２段階におけ
る各部のエネルギーバンド状態を図２に示す。
【００２５】更にその後、第３段階として、ソース７及
びドレイン６、半導体基板は０Ｖ（接地電位）のまま
で、制御ゲートに例えば−１４Ｖの負電圧を印加する。
制御ゲート３に負電圧を印加して、浮遊ゲート界面側の
第１のゲート絶縁膜２に捕獲された正孔を浮遊ゲート３
に放出させる。この時の各部のエネルギーバンド状態は
図３に示すようなものとなる。
びドレイン６、半導体基板は０Ｖ（接地電位）のまま
で、制御ゲートに例えば−１４Ｖの負電圧を印加する。
制御ゲート３に負電圧を印加して、浮遊ゲート界面側の
第１のゲート絶縁膜２に捕獲された正孔を浮遊ゲート３
に放出させる。この時の各部のエネルギーバンド状態は
図３に示すようなものとなる。
【００２６】こうして、第２段階と第３段階における制
御ゲート５に対する一連の正負の印加パルスにより、ゲ
ート絶縁膜２に捕獲された正孔の多くは離脱されること
になる。
御ゲート５に対する一連の正負の印加パルスにより、ゲ
ート絶縁膜２に捕獲された正孔の多くは離脱されること
になる。
【００２７】第２段階及び第３段階で制御ゲート５に印
加する電圧パルスの振幅と印加時間は、印加するパルス
により電子が半導体基板１から浮遊ゲート３へＦＮ注
入、または浮遊ゲート３から半導体基板１へＦＮ放出さ
れても構わないが、メモリセルのしきい値が低しきい値
レベル、『消去』レベルの範囲内にあるようであれば良
い。
加する電圧パルスの振幅と印加時間は、印加するパルス
により電子が半導体基板１から浮遊ゲート３へＦＮ注
入、または浮遊ゲート３から半導体基板１へＦＮ放出さ
れても構わないが、メモリセルのしきい値が低しきい値
レベル、『消去』レベルの範囲内にあるようであれば良
い。
【００２８】上記した消去動作の第１段階乃至第３段階
では、ドレインを０Ｖ（接地電位）にしたが、浮遊電位
でもよい。
では、ドレインを０Ｖ（接地電位）にしたが、浮遊電位
でもよい。
【００２９】また、上記第１段階では、ソース７に１２
Ｖの正電圧を印加して浮遊ゲート３からソース７に電子
をＦＮ放出させたが、他の方法、例えば制御ゲート５に
例えば−１０Ｖ印加し、ソース７には例えば５Ｖ印加し
てソース７に電子をＦＮ放出させてもよいことは言うま
でもない。
Ｖの正電圧を印加して浮遊ゲート３からソース７に電子
をＦＮ放出させたが、他の方法、例えば制御ゲート５に
例えば−１０Ｖ印加し、ソース７には例えば５Ｖ印加し
てソース７に電子をＦＮ放出させてもよいことは言うま
でもない。
【００３０】図４は、本発明の第２の実施の形態のデー
タ消去動作を示す図である。第２の実施の形態の消去動
作は、５つの段階から構成され、第１段階から第３段階
は、前記第１の実施形態と同一とされ、後続する第４段
階と第５段階はそれぞれ第２段階と第３段階と同じ動作
を繰り返している。
タ消去動作を示す図である。第２の実施の形態の消去動
作は、５つの段階から構成され、第１段階から第３段階
は、前記第１の実施形態と同一とされ、後続する第４段
階と第５段階はそれぞれ第２段階と第３段階と同じ動作
を繰り返している。
【００３１】このように、ゲート絶縁膜２に捕獲された
正孔を離脱させる動作を繰り返し行うことで、正孔を離
脱する効率が向上し、データ書込み毎のデータ保持特性
の劣化をより抑制する効果がある。
正孔を離脱させる動作を繰り返し行うことで、正孔を離
脱する効率が向上し、データ書込み毎のデータ保持特性
の劣化をより抑制する効果がある。
【００３２】
【発明の効果】以上説明したように、本発明の不揮発性
記憶装置のメモリセルの消去動作においては、浮遊ゲー
トからソースに電子を引き抜く動作の後に、ゲート絶縁
膜中に捕獲された正孔及び電子を離脱させるよう、制御
ゲートに正電圧及び負電圧の一連のパルス電圧を印加さ
せる動作を行うことで、ソースに電子を引き抜いた消去
動作の際にゲート絶縁膜中に捕獲された正孔を半導体基
板側と浮遊ゲート側両方から離脱させることが可能とさ
れ、データ書き換えの毎に捕獲され、蓄積される正孔の
量を少なく抑えることができることから、データ書き換
えに伴うデータ保持特性の劣化を抑制することができ、
またゲートディスターブによる誤書込みも抑制でき、信
頼性及び性能を向上させることができるという効果を有
する。
記憶装置のメモリセルの消去動作においては、浮遊ゲー
トからソースに電子を引き抜く動作の後に、ゲート絶縁
膜中に捕獲された正孔及び電子を離脱させるよう、制御
ゲートに正電圧及び負電圧の一連のパルス電圧を印加さ
せる動作を行うことで、ソースに電子を引き抜いた消去
動作の際にゲート絶縁膜中に捕獲された正孔を半導体基
板側と浮遊ゲート側両方から離脱させることが可能とさ
れ、データ書き換えの毎に捕獲され、蓄積される正孔の
量を少なく抑えることができることから、データ書き換
えに伴うデータ保持特性の劣化を抑制することができ、
またゲートディスターブによる誤書込みも抑制でき、信
頼性及び性能を向上させることができるという効果を有
する。
【図１】本発明の第１の実施形態を説明するためのタイ
ミング図である。
ミング図である。
【図２】本発明の第１の実施の形態の動作を示すエネル
ギーバンド図である。
ギーバンド図である。
【図３】本発明の第１の実施の形態の動作を示すエネル
ギーバンド図である。
ギーバンド図である。
【図４】本発明の第２の実施の形態を説明するためのタ
イミング図である。
イミング図である。
【図５】浮遊ゲートを有する半導体不揮発性記憶装置の
メモリセルの断面図である。
メモリセルの断面図である。
【図６】従来の半導体不揮発性記憶装置の駆動方法例を
示す図である。
示す図である。
１ 半導体基板 ２ ゲート絶縁膜 ３ 浮遊ゲート ４ 層間絶縁膜 ５ 制御ゲート ６ ドレイン ７ ソース
Claims (3)
- 【請求項１】ソース、及びドレインと、前記ソース、ド
レイン間のゲート絶縁膜、浮遊ゲート、層間絶縁膜、及
び制御ゲートが積層して構成されてなる記憶素子を有す
る半導体不揮発性記憶装置において、 前記浮遊ゲートに蓄積された電子を放出する動作のあ
と、前記制御ゲートに正電圧と負電圧の一連の電気パル
スを印加し、前記ゲート絶縁膜に捕獲された電荷を放出
させる動作を駆動する手段を備えたことを特徴とする半
導体不揮発性記憶装置。 - 【請求項２】前記浮遊ゲートに蓄積された電子を放出す
る動作のあと、前記制御ゲートに印加する正電圧と負電
圧の一連の電気パルスが、正電圧パルスと負電圧パルス
がそれぞれ１回ずつ含むことを特徴とする請求項１記載
の半導体不揮発性記憶装置。 - 【請求項３】前記浮遊ゲートに蓄積された電子を放出す
る動作のあと、前記制御ゲートに印加する正電圧と負電
圧の一連の電気パルスが、正電圧パルスと負電圧パルス
がそれぞれ交互に複数回続くことを特徴とする請求項１
記載の半導体不揮発性記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14831196A JP2833585B2 (ja) | 1996-05-17 | 1996-05-17 | 半導体不揮発性記憶装置 |
| KR1019970018930A KR100251820B1 (ko) | 1996-05-17 | 1997-05-16 | 비휘발성 메모리의 제어 방법 |
| US08/859,229 US5883835A (en) | 1996-05-17 | 1997-05-19 | Control method for non-volatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14831196A JP2833585B2 (ja) | 1996-05-17 | 1996-05-17 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307009A true JPH09307009A (ja) | 1997-11-28 |
| JP2833585B2 JP2833585B2 (ja) | 1998-12-09 |
Family
ID=15449960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14831196A Expired - Lifetime JP2833585B2 (ja) | 1996-05-17 | 1996-05-17 | 半導体不揮発性記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5883835A (ja) |
| JP (1) | JP2833585B2 (ja) |
| KR (1) | KR100251820B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559500B2 (en) | 2001-03-29 | 2003-05-06 | Fujitsu Limited | Non-volatile semiconductor memory and its driving method |
| JP2006135341A (ja) * | 2005-12-01 | 2006-05-25 | Renesas Technology Corp | 半導体装置 |
| US7099195B2 (en) * | 2002-05-29 | 2006-08-29 | Micron Technology, Inc. | Methods for neutralizing holes in tunnel oxides of floating-gate memory cells and devices |
| JP2010170591A (ja) * | 2009-01-20 | 2010-08-05 | Toshiba Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| JP2011503850A (ja) * | 2007-11-01 | 2011-01-27 | ジョンカー，エルエルシー | 不揮発性ワンタイムプログラマブル及びマルチタイムプログラマブルメモリに組み込まれた集積回路 |
| US8634249B2 (en) | 2010-09-30 | 2014-01-21 | Samsung Electronics Co., Ltd. | Programming method for non-volatile memory device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6528033B1 (en) * | 2000-01-18 | 2003-03-04 | Valence Technology, Inc. | Method of making lithium-containing materials |
| US6327178B1 (en) * | 2000-07-18 | 2001-12-04 | Micron Technology, Inc. | Programmable circuit and its method of operation |
| MY128602A (en) * | 2001-09-03 | 2007-02-28 | Grace W R & Co | Foamed fireproofing composition and method |
| JP2008217972A (ja) * | 2007-02-28 | 2008-09-18 | Samsung Electronics Co Ltd | 不揮発性メモリ素子の作動方法 |
| US8018781B2 (en) * | 2007-02-28 | 2011-09-13 | Samsung Electronics, Co., Ltd. | Method of operating nonvolatile memory device |
| KR101281683B1 (ko) * | 2007-02-28 | 2013-07-03 | 삼성전자주식회사 | 전하 트랩형 플래시 메모리 소자의 작동 방법 |
| US7619933B2 (en) * | 2007-10-05 | 2009-11-17 | Micron Technology, Inc. | Reducing effects of program disturb in a memory device |
| US8400831B2 (en) * | 2010-11-29 | 2013-03-19 | Intel Corporation | Method and apparatus for improving endurance of flash memories |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2597719B2 (ja) * | 1989-07-31 | 1997-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
| US5338952A (en) * | 1991-06-07 | 1994-08-16 | Sharp Kabushiki Kaisha | Non-volatile memory |
| JP3061924B2 (ja) * | 1992-03-02 | 2000-07-10 | 日本電気株式会社 | 不揮発性記憶装置の消去方法 |
| JP2877642B2 (ja) * | 1992-12-25 | 1999-03-31 | ローム株式会社 | 半導体記憶装置およびその駆動方式 |
| US5349220A (en) * | 1993-08-10 | 1994-09-20 | United Microelectronics Corporation | Flash memory cell and its operation |
-
1996
- 1996-05-17 JP JP14831196A patent/JP2833585B2/ja not_active Expired - Lifetime
-
1997
- 1997-05-16 KR KR1019970018930A patent/KR100251820B1/ko not_active Expired - Fee Related
- 1997-05-19 US US08/859,229 patent/US5883835A/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559500B2 (en) | 2001-03-29 | 2003-05-06 | Fujitsu Limited | Non-volatile semiconductor memory and its driving method |
| US6735127B2 (en) | 2001-03-29 | 2004-05-11 | Fujitsu Limited | Method for driving a semiconductor memory |
| US7099195B2 (en) * | 2002-05-29 | 2006-08-29 | Micron Technology, Inc. | Methods for neutralizing holes in tunnel oxides of floating-gate memory cells and devices |
| JP2006135341A (ja) * | 2005-12-01 | 2006-05-25 | Renesas Technology Corp | 半導体装置 |
| JP2011503850A (ja) * | 2007-11-01 | 2011-01-27 | ジョンカー，エルエルシー | 不揮発性ワンタイムプログラマブル及びマルチタイムプログラマブルメモリに組み込まれた集積回路 |
| JP2010170591A (ja) * | 2009-01-20 | 2010-08-05 | Toshiba Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| US8634249B2 (en) | 2010-09-30 | 2014-01-21 | Samsung Electronics Co., Ltd. | Programming method for non-volatile memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5883835A (en) | 1999-03-16 |
| JP2833585B2 (ja) | 1998-12-09 |
| KR970076868A (ko) | 1997-12-12 |
| KR100251820B1 (ko) | 2000-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4002712B2 (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法 | |
| US4996571A (en) | Non-volatile semiconductor memory device erasing operation | |
| US6847556B2 (en) | Method for operating NOR type flash memory device including SONOS cells | |
| CN101290800B (zh) | 非易失性半导体存储器件 | |
| TW512495B (en) | Nonvolatile semiconductor memory device, process of manufacturing the same and method of operating the same | |
| JP2833585B2 (ja) | 半導体不揮発性記憶装置 | |
| JPH09162313A (ja) | 不揮発性半導体記憶装置およびその使用方法 | |
| JP2007142398A (ja) | 単層ポリシリコン不揮発性メモリーセルの駆動方法 | |
| JP2993358B2 (ja) | 不揮発性半導体記憶装置の動作方法 | |
| US20060104116A1 (en) | Method of operating a flash memory device | |
| JP4694016B2 (ja) | フラッシュメモリセルの消去方法 | |
| US7668013B2 (en) | Method for erasing a flash memory cell or an array of such cells having improved erase coupling ratio | |
| JP2672688B2 (ja) | 不揮発性半導体記憶装置の駆動方法 | |
| JP2005012219A (ja) | Ｓｏｎｏｓメモリ素子及びそのデータ消去方法 | |
| KR20090006174A (ko) | 메모리 디바이스들을 소거하고 메모리 디바이스를 멀티 레벨로 프로그램하기 위한 방법들 | |
| JP2794974B2 (ja) | 不揮発性半導体記憶装置の起動方法 | |
| JPH04105368A (ja) | 不揮発性半導体記憶装置及びその書き込み・消去方法 | |
| CN100477282C (zh) | 降低储存装置中第二位元效应的装置及其操作方法 | |
| JP4370749B2 (ja) | 不揮発性半導体メモリ装置およびその動作方法 | |
| JP2000223598A (ja) | 不揮発性メモリ素子 | |
| WO2007145031A1 (ja) | 半導体装置の駆動方法及び半導体装置 | |
| JPH11111866A (ja) | 半導体記憶装置およびその書き込み・消去方法 | |
| JP3324691B2 (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ書き換え方法 | |
| JP2004006549A (ja) | 不揮発性半導体記憶装置における情報の消去方法 | |
| JP3420132B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980901 |