JPH09307409A - データ保持回路およびバッファ回路 - Google Patents
データ保持回路およびバッファ回路Info
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
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- H03K3/356173—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit with synchronous operation
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Abstract
(57)【要約】
【課題】 回路面積および消費電力が少なく、かつ信頼
性の高いデータ保持回路を提供する。 【解決手段】 出力端子ＤＯ，ＤＯＢは、トランジスタ
ＭＮ２，１、インバータＩＮＶ１，２をそれぞれ介し
て、Ｈ，Ｌレベル（電位ＶＤＤ，ＧＮＤ）の信号が互い
に排他的に入力される入力端子ＤＩ，ＤＩＢに接続され
ている。また、インバータＩＮＶ１，２の入力端子に
は、インバータＩＮＶ２，１の出力端子にゲート電極が
それぞれ接続されたトランジスタＭＰ２，１をそれぞれ
介して電源ＶＤＤが接続されている。トランジスタＭＮ
２，１によって、インバータＩＮＶ１，２に入力される
信号の電位はしきい値電圧Ｖｔｈｎだけ降下している。
トランジスタＭＰ１，２のうちＬレベルの信号が制御端
子に入力される一方は、インバータＩＮＶ１，２のうち
Ｌレベルを出力すべき一方の入力端子に電位ＶＤＤを与
えるので、しきい値電圧Ｖｔｈｎ分の電圧降下が補償さ
れる。
性の高いデータ保持回路を提供する。 【解決手段】 出力端子ＤＯ，ＤＯＢは、トランジスタ
ＭＮ２，１、インバータＩＮＶ１，２をそれぞれ介し
て、Ｈ，Ｌレベル（電位ＶＤＤ，ＧＮＤ）の信号が互い
に排他的に入力される入力端子ＤＩ，ＤＩＢに接続され
ている。また、インバータＩＮＶ１，２の入力端子に
は、インバータＩＮＶ２，１の出力端子にゲート電極が
それぞれ接続されたトランジスタＭＰ２，１をそれぞれ
介して電源ＶＤＤが接続されている。トランジスタＭＮ
２，１によって、インバータＩＮＶ１，２に入力される
信号の電位はしきい値電圧Ｖｔｈｎだけ降下している。
トランジスタＭＰ１，２のうちＬレベルの信号が制御端
子に入力される一方は、インバータＩＮＶ１，２のうち
Ｌレベルを出力すべき一方の入力端子に電位ＶＤＤを与
えるので、しきい値電圧Ｖｔｈｎ分の電圧降下が補償さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、ＭＯＳトランジスタを用いたデータ保持回路であ
る、ラッチ回路およびフリップフロップ回路に関する。
さらに本発明は、データ保持回路へ信号を入力するため
に用いられるバッファ回路に関する。
し、ＭＯＳトランジスタを用いたデータ保持回路であ
る、ラッチ回路およびフリップフロップ回路に関する。
さらに本発明は、データ保持回路へ信号を入力するため
に用いられるバッファ回路に関する。
【０００２】
【従来の技術】図２４は、従来のラッチ回路を示す回路
図である。同図においては、トランスミッションゲート
ＴＧ１〜ＴＧ４、インバータゲートＩＮＶ１，ＩＮＶ
２、第１および第２のデータ入力端子ＤＩ，ＤＩＢ、第
１および第２のクロック入力端子ＣＫ，ＣＫＢ、ならび
に第１および第２のデータ出力端子ＤＯ，ＤＯＢからな
るラッチ回路が示されている。
図である。同図においては、トランスミッションゲート
ＴＧ１〜ＴＧ４、インバータゲートＩＮＶ１，ＩＮＶ
２、第１および第２のデータ入力端子ＤＩ，ＤＩＢ、第
１および第２のクロック入力端子ＣＫ，ＣＫＢ、ならび
に第１および第２のデータ出力端子ＤＯ，ＤＯＢからな
るラッチ回路が示されている。
【０００３】ラッチ回路を構成する素子について説明を
行う。トランスミッションゲートＴＧ１〜ＴＧ４はそれ
ぞれ、互いに並列に接続されたＰＭＯＳトランジスタと
ＮＭＯＳトランジスタとからなり、それぞれのトランジ
スタのソース電極とドレイン電極とがそれぞれ共通に接
続されることによって自身の二つの電流電極が構成され
ている。トランスミッションゲートＴＧ１，ＴＧ２のそ
れぞれのＰＭＯＳトランジスタのゲート電極およびトラ
ンスミッションゲートＴＧ３，ＴＧ４のそれぞれのＮＭ
ＯＳトランジスタのゲート電極は、第１のクロック入力
端子ＣＫに共通に接続されている。また、トランスミッ
ションゲートＴＧ１，ＴＧ２のそれぞれのＮＭＯＳトラ
ンジスタのゲート電極およびトランスミッションゲート
ＴＧ３，ＴＧ４のそれぞれのＰＭＯＳトランジスタのゲ
ート電極は、第２のクロック入力端子ＣＫＢに共通に接
続されている。
行う。トランスミッションゲートＴＧ１〜ＴＧ４はそれ
ぞれ、互いに並列に接続されたＰＭＯＳトランジスタと
ＮＭＯＳトランジスタとからなり、それぞれのトランジ
スタのソース電極とドレイン電極とがそれぞれ共通に接
続されることによって自身の二つの電流電極が構成され
ている。トランスミッションゲートＴＧ１，ＴＧ２のそ
れぞれのＰＭＯＳトランジスタのゲート電極およびトラ
ンスミッションゲートＴＧ３，ＴＧ４のそれぞれのＮＭ
ＯＳトランジスタのゲート電極は、第１のクロック入力
端子ＣＫに共通に接続されている。また、トランスミッ
ションゲートＴＧ１，ＴＧ２のそれぞれのＮＭＯＳトラ
ンジスタのゲート電極およびトランスミッションゲート
ＴＧ３，ＴＧ４のそれぞれのＰＭＯＳトランジスタのゲ
ート電極は、第２のクロック入力端子ＣＫＢに共通に接
続されている。
【０００４】第１のデータ入力端子ＤＩは、トランスミ
ッションゲートＴＧ１の一方の電流電極に接続されてい
る。トランスミッションゲートＴＧ１の他方の電流電極
は、インバータゲートＩＮＶ２の入力端子と、トランス
ミッションゲートＴＧ３を介してインバータゲートＩＮ
Ｖ１の出力端子とに接続されている。
ッションゲートＴＧ１の一方の電流電極に接続されてい
る。トランスミッションゲートＴＧ１の他方の電流電極
は、インバータゲートＩＮＶ２の入力端子と、トランス
ミッションゲートＴＧ３を介してインバータゲートＩＮ
Ｖ１の出力端子とに接続されている。
【０００５】同様に、第２のデータ入力端子ＤＩＢは、
トランスミッションゲートＴＧ２の一方の電流電極に接
続されている。トランスミッションゲートＴＧ２の他方
の電流電極は、インバータゲートＩＮＶ１の入力端子
と、トランスミッションゲートＴＧ４を介してインバー
タゲートＩＮＶ２の出力端子とに接続されている。さら
に、インバータゲートＩＮＶ１，ＩＮＶ２の出力端子は
それぞれ、第１のデータ出力端子ＤＯおよび第２のデー
タ出力端子ＤＯＢに接続されている。
トランスミッションゲートＴＧ２の一方の電流電極に接
続されている。トランスミッションゲートＴＧ２の他方
の電流電極は、インバータゲートＩＮＶ１の入力端子
と、トランスミッションゲートＴＧ４を介してインバー
タゲートＩＮＶ２の出力端子とに接続されている。さら
に、インバータゲートＩＮＶ１，ＩＮＶ２の出力端子は
それぞれ、第１のデータ出力端子ＤＯおよび第２のデー
タ出力端子ＤＯＢに接続されている。
【０００６】次に、ラッチ回路に入力される信号につい
て説明を行う。第１のデータ入力端子ＤＩおよび第２の
データ入力端子ＤＩＢには、Ｈレベル（ハイレベルであ
り、第１の電源ＶＤＤの電圧レベルである）およびＬレ
ベル（ロウレベルであり、第２の電源ＧＮＤの電圧レベ
ルである）の信号が、互いに排他的に入力される。互い
に異なるＨレベルおよびＬレベルの信号は、二値論理に
おいて互いに逆の論理を表す電圧レベルの信号である。
て説明を行う。第１のデータ入力端子ＤＩおよび第２の
データ入力端子ＤＩＢには、Ｈレベル（ハイレベルであ
り、第１の電源ＶＤＤの電圧レベルである）およびＬレ
ベル（ロウレベルであり、第２の電源ＧＮＤの電圧レベ
ルである）の信号が、互いに排他的に入力される。互い
に異なるＨレベルおよびＬレベルの信号は、二値論理に
おいて互いに逆の論理を表す電圧レベルの信号である。
【０００７】ここで、第１および第２のデータ入力端子
ＤＩ，ＤＩＢに入力されるデータ信号が、それぞれＨレ
ベルおよびＬレベルであるデータの組み合わせを、第１
のデータＤＡＴＡ１として参照する。同様に、第１およ
び第２のデータ入力端子ＤＩ，ＤＩＢに入力されるデー
タ信号が、それぞれＬレベルおよびＨレベルであるデー
タの組み合わせを、第２のデータＤＡＴＡ２として参照
する。
ＤＩ，ＤＩＢに入力されるデータ信号が、それぞれＨレ
ベルおよびＬレベルであるデータの組み合わせを、第１
のデータＤＡＴＡ１として参照する。同様に、第１およ
び第２のデータ入力端子ＤＩ，ＤＩＢに入力されるデー
タ信号が、それぞれＬレベルおよびＨレベルであるデー
タの組み合わせを、第２のデータＤＡＴＡ２として参照
する。
【０００８】同様に、第１のクロック入力端子ＣＫおよ
び第２のクロック入力端子ＣＫＢにも、Ｈレベルおよび
Ｌレベルの信号が、互いに排他的に入力される。
び第２のクロック入力端子ＣＫＢにも、Ｈレベルおよび
Ｌレベルの信号が、互いに排他的に入力される。
【０００９】ここで、第１および第２のクロック入力端
子ＣＫ，ＣＫＢに入力されるクロック信号が、それぞれ
ＨレベルおよびＬレベルであるデータの組み合わせを、
第１のクロック入力状態ＣＬＫ１として参照する。同様
に、第１および第２のクロック入力端子ＣＫ，ＣＫＢに
入力されるクロック信号が、それぞれＬレベルおよびＨ
レベルであるデータの組み合わせを、第２のクロック入
力状態ＣＬＫ２として参照する。
子ＣＫ，ＣＫＢに入力されるクロック信号が、それぞれ
ＨレベルおよびＬレベルであるデータの組み合わせを、
第１のクロック入力状態ＣＬＫ１として参照する。同様
に、第１および第２のクロック入力端子ＣＫ，ＣＫＢに
入力されるクロック信号が、それぞれＬレベルおよびＨ
レベルであるデータの組み合わせを、第２のクロック入
力状態ＣＬＫ２として参照する。
【００１０】ラッチ回路は上述のように接続されて構成
されているので、トランスミッションゲートＴＧ１，Ｔ
Ｇ２が揃いの一組となり、またトランスミッションゲー
トＴＧ３，ＴＧ４が揃いの一組となって、互いの組同士
で排他的に導通および非導通の状態を採る。
されているので、トランスミッションゲートＴＧ１，Ｔ
Ｇ２が揃いの一組となり、またトランスミッションゲー
トＴＧ３，ＴＧ４が揃いの一組となって、互いの組同士
で排他的に導通および非導通の状態を採る。
【００１１】ラッチ回路の一連の回路動作について、以
下に説明を行う。ラッチ回路の回路動作（１）〜（４）
を決定する信号の設定の状態は以下に示されるものであ
る。信号設定の番号と回路動作の番号とがそれぞれ対応
している。
下に説明を行う。ラッチ回路の回路動作（１）〜（４）
を決定する信号の設定の状態は以下に示されるものであ
る。信号設定の番号と回路動作の番号とがそれぞれ対応
している。
【００１２】信号設定（１） 第１のクロック入力状態ＣＬＫ１であって、第１のデー
タＤＡＴＡ１が入力される。
タＤＡＴＡ１が入力される。
【００１３】信号設定（２） 第２のクロック入力状態ＣＬＫ２であって、第１のデー
タＤＡＴＡ１が入力される。
タＤＡＴＡ１が入力される。
【００１４】信号設定（３） 第１のクロック入力状態ＣＬＫ１であって、第２のデー
タＤＡＴＡ２が入力される。
タＤＡＴＡ２が入力される。
【００１５】信号設定（４） 第２のクロック入力状態ＣＬＫ２であって、第２のデー
タＤＡＴＡ２が入力される。
タＤＡＴＡ２が入力される。
【００１６】図２５（ａ）〜（ｃ）は、一連の信号設定
（１）〜（４）に応ずるラッチ回路の回路動作（１）〜
（４）のタイミングチャートを示す波形図である。図２
５（ａ）は第１および第２のデータ出力端子ＤＩ，ＤＩ
Ｂの、図２５（ｂ）は第１および第２のクロック入力端
子ＣＫ，ＣＫＢの、図２５（ｃ）は第１および第２のデ
ータ出力端子ＤＯ，ＤＯＢの、それぞれの信号のレベル
を示している。これらの図を用いて以下に示されるよう
に、ラッチ回路は、第１および第２のデータ入力端子Ｄ
Ｉ，ＤＩＢに与えられたデータ信号をクロック信号に同
期して取り込み、クロック信号の半周期分だけ位相をず
らして出力する機能を持つ。
（１）〜（４）に応ずるラッチ回路の回路動作（１）〜
（４）のタイミングチャートを示す波形図である。図２
５（ａ）は第１および第２のデータ出力端子ＤＩ，ＤＩ
Ｂの、図２５（ｂ）は第１および第２のクロック入力端
子ＣＫ，ＣＫＢの、図２５（ｃ）は第１および第２のデ
ータ出力端子ＤＯ，ＤＯＢの、それぞれの信号のレベル
を示している。これらの図を用いて以下に示されるよう
に、ラッチ回路は、第１および第２のデータ入力端子Ｄ
Ｉ，ＤＩＢに与えられたデータ信号をクロック信号に同
期して取り込み、クロック信号の半周期分だけ位相をず
らして出力する機能を持つ。
【００１７】１．ラッチ回路の回路動作（１） トランスミッションゲートＴＧ１，ＴＧ２はオフし、ト
ランスミッションゲートＴＧ３，ＴＧ４がオンしてい
る。従って、第１および第２のデータ入力端子ＤＩ，Ｄ
ＩＢにそれぞれ入力されるＨ，Ｌレベルのそれぞれの信
号は、ラッチ回路の内部には取り込まれない。
ランスミッションゲートＴＧ３，ＴＧ４がオンしてい
る。従って、第１および第２のデータ入力端子ＤＩ，Ｄ
ＩＢにそれぞれ入力されるＨ，Ｌレベルのそれぞれの信
号は、ラッチ回路の内部には取り込まれない。
【００１８】２．ラッチ回路の回路動作（２） トランスミッションゲートＴＧ１，ＴＧ２はオンし、ト
ランスミッションゲートＴＧ３，ＴＧ４はオフしてい
る。
ランスミッションゲートＴＧ３，ＴＧ４はオフしてい
る。
【００１９】第１のデータ入力端子ＤＩに与えられたＨ
レベルの信号は、トランスミッションゲートＴＧ１を介
してインバータゲートＩＮＶ２に与えられる。これに応
じて、インバータゲートＩＮＶ２は第２のデータ出力端
子ＤＯＢを介してＬレベルの信号を出力する。同様に、
インバータゲートＩＮＶ１は、第２のデータ入力端子Ｄ
ＩＢに与えられたＬレベルの信号をトランスミッション
ゲートＴＧ２を介して受け、第１のデータ出力端子ＤＯ
を介してＨレベルの信号を出力する。よって第１および
第２のデータ出力端子ＤＯ，ＤＯＢは第１のデータＤＡ
ＴＡ１を出力する。
レベルの信号は、トランスミッションゲートＴＧ１を介
してインバータゲートＩＮＶ２に与えられる。これに応
じて、インバータゲートＩＮＶ２は第２のデータ出力端
子ＤＯＢを介してＬレベルの信号を出力する。同様に、
インバータゲートＩＮＶ１は、第２のデータ入力端子Ｄ
ＩＢに与えられたＬレベルの信号をトランスミッション
ゲートＴＧ２を介して受け、第１のデータ出力端子ＤＯ
を介してＨレベルの信号を出力する。よって第１および
第２のデータ出力端子ＤＯ，ＤＯＢは第１のデータＤＡ
ＴＡ１を出力する。
【００２０】３．ラッチ回路の回路動作（３） トランスミッションゲートＴＧ１，ＴＧ２はオフし、ト
ランスミッションゲートＴＧ３，ＴＧ４はオンしてい
る。従って、第１および第２のデータ入力端子ＤＩ，Ｄ
ＩＢとインバータゲートＩＮＶ１，ＩＮＶ２のそれぞれ
の入力端子とは、オフしているトランスミッションゲー
トＴＧ１，ＴＧ２によってそれぞれ隔離される。すなわ
ち、第１および第２のデータ入力端子ＤＩ，ＤＩＢにお
いては第２のデータＤＡＴＡ２が入力されている状態に
あるが、インバータゲートＩＮＶ１，ＩＮＶ２およびそ
れぞれオンしているトランスミッションゲートＴＧ３，
ＴＧ４によって構成されるループにおいて、インバータ
ゲートＩＮＶ１，ＩＮＶ２のそれぞれの入力端子にＬレ
ベルおよびＨレベルの信号がそれぞれ入力され続けるの
で、第１のデータＤＡＴＡ１が出力され続ける。
ランスミッションゲートＴＧ３，ＴＧ４はオンしてい
る。従って、第１および第２のデータ入力端子ＤＩ，Ｄ
ＩＢとインバータゲートＩＮＶ１，ＩＮＶ２のそれぞれ
の入力端子とは、オフしているトランスミッションゲー
トＴＧ１，ＴＧ２によってそれぞれ隔離される。すなわ
ち、第１および第２のデータ入力端子ＤＩ，ＤＩＢにお
いては第２のデータＤＡＴＡ２が入力されている状態に
あるが、インバータゲートＩＮＶ１，ＩＮＶ２およびそ
れぞれオンしているトランスミッションゲートＴＧ３，
ＴＧ４によって構成されるループにおいて、インバータ
ゲートＩＮＶ１，ＩＮＶ２のそれぞれの入力端子にＬレ
ベルおよびＨレベルの信号がそれぞれ入力され続けるの
で、第１のデータＤＡＴＡ１が出力され続ける。
【００２１】４．ラッチ回路の回路動作（４） トランスミッションゲートＴＧ１，ＴＧ２がオンし、イ
ンバータゲートＩＮＶ１，ＩＮＶ２はそれぞれ、第２お
よび第１のデータ入力端子ＤＩＢ，ＤＩと導通してい
る。インバータゲートＩＮＶ１，ＩＮＶ２はそれぞれ、
ＨレベルおよびＬレベルの信号を入力され、第１および
第２のデータ出力端子ＤＯ，ＤＯＢを介してＬレベルの
信号およびＨレベルの信号を出力する。よって第１およ
び第２のデータ出力端子ＤＯ，ＤＯＢは、第２のデータ
ＤＡＴＡ２を出力する。
ンバータゲートＩＮＶ１，ＩＮＶ２はそれぞれ、第２お
よび第１のデータ入力端子ＤＩＢ，ＤＩと導通してい
る。インバータゲートＩＮＶ１，ＩＮＶ２はそれぞれ、
ＨレベルおよびＬレベルの信号を入力され、第１および
第２のデータ出力端子ＤＯ，ＤＯＢを介してＬレベルの
信号およびＨレベルの信号を出力する。よって第１およ
び第２のデータ出力端子ＤＯ，ＤＯＢは、第２のデータ
ＤＡＴＡ２を出力する。
【００２２】以後、同様にして第１および第２のクロッ
ク状態ＣＬＫ１，ＣＬＫ２が交互に繰り返されて、第３
のデータＤＡＴＡ３もクロック半周期分ずれてラッチ回
路を伝達する。
ク状態ＣＬＫ１，ＣＬＫ２が交互に繰り返されて、第３
のデータＤＡＴＡ３もクロック半周期分ずれてラッチ回
路を伝達する。
【００２３】次に、図２４に示されるラッチ回路を２段
接続することによって得られる、従来のフリップフロッ
プ回路について説明を行う。図２６は、IEICE TRANSACT
IONSon Electronics,vol.E78-C,No.12,December 1995,p
p.1746-1753に記載されているフリップフロップ回路を
示す回路図である。
接続することによって得られる、従来のフリップフロッ
プ回路について説明を行う。図２６は、IEICE TRANSACT
IONSon Electronics,vol.E78-C,No.12,December 1995,p
p.1746-1753に記載されているフリップフロップ回路を
示す回路図である。
【００２４】同図に示されるフリップフロップ回路は、
トランスミッションゲートＴＧ１〜ＴＧ８、インバータ
ゲートＩＮＶ１〜ＩＮＶ４、第１および第２のデータ入
力端子ＤＩ，ＤＩＢ、第１および第２のクロック入力端
子ＣＫ，ＣＫＢ、ならびに第１および第２のデータ出力
端子ＤＯ，ＤＯＢからなる。
トランスミッションゲートＴＧ１〜ＴＧ８、インバータ
ゲートＩＮＶ１〜ＩＮＶ４、第１および第２のデータ入
力端子ＤＩ，ＤＩＢ、第１および第２のクロック入力端
子ＣＫ，ＣＫＢ、ならびに第１および第２のデータ出力
端子ＤＯ，ＤＯＢからなる。
【００２５】２つのラッチ回路を互いに接続する方法に
ついて以下に説明を行う。図２６に示されるように、前
段のラッチ回路はトランスミッションゲートＴＧ１〜Ｔ
Ｇ４、インバータゲートＩＮＶ１，ＩＮＶ２を含む回路
であり、それぞれの素子の接続は図２４に示されるラッ
チ回路と同一である。また、後段のラッチ回路は、トラ
ンスミッションゲートＴＧ５〜ＴＧ８、インバータゲー
トＩＮＶ３，ＩＮＶ４を含む回路であり、それぞれがト
ランスミッションゲートＴＧ１〜ＴＧ４、インバータゲ
ートＩＮＶ１，ＩＮＶ２に順に対応するように接続され
ている。
ついて以下に説明を行う。図２６に示されるように、前
段のラッチ回路はトランスミッションゲートＴＧ１〜Ｔ
Ｇ４、インバータゲートＩＮＶ１，ＩＮＶ２を含む回路
であり、それぞれの素子の接続は図２４に示されるラッ
チ回路と同一である。また、後段のラッチ回路は、トラ
ンスミッションゲートＴＧ５〜ＴＧ８、インバータゲー
トＩＮＶ３，ＩＮＶ４を含む回路であり、それぞれがト
ランスミッションゲートＴＧ１〜ＴＧ４、インバータゲ
ートＩＮＶ１，ＩＮＶ２に順に対応するように接続され
ている。
【００２６】前段のラッチ回路の第１のデータ出力端子
および第２のデータ出力端子は、後段のラッチ回路の第
１のデータ入力端子および第２のデータ入力端子にそれ
ぞれ接続されている。前段のラッチ回路の第１のデータ
入力端子ＤＩおよび第２のデータ入力端子ＤＩＢがそれ
ぞれ、フリップフロップ回路の第１のデータ入力端子Ｄ
Ｉおよび第２のデータ入力端子ＤＩＢとなっている。
および第２のデータ出力端子は、後段のラッチ回路の第
１のデータ入力端子および第２のデータ入力端子にそれ
ぞれ接続されている。前段のラッチ回路の第１のデータ
入力端子ＤＩおよび第２のデータ入力端子ＤＩＢがそれ
ぞれ、フリップフロップ回路の第１のデータ入力端子Ｄ
Ｉおよび第２のデータ入力端子ＤＩＢとなっている。
【００２７】同様に、後段のラッチ回路の第１のデータ
出力端子ＤＯおよび第２のデータ出力端子ＤＯＢはそれ
ぞれ、フリップフロップ回路の第１のデータ出力端子Ｄ
Ｏおよび第２のデータ出力端子ＤＯＢとなっている。
出力端子ＤＯおよび第２のデータ出力端子ＤＯＢはそれ
ぞれ、フリップフロップ回路の第１のデータ出力端子Ｄ
Ｏおよび第２のデータ出力端子ＤＯＢとなっている。
【００２８】また、前段のラッチ回路の第１のクロック
入力端子と後段のラッチ回路の第２のクロック入力端子
とは共通に接続され、フリップフロップ回路の第１のク
ロック入力端子ＣＫとなっている。また、前段のラッチ
回路の第２のクロック入力端子と後段のラッチ回路の第
１のクロック入力端子とは共通に接続され、フリップフ
ロップ回路の第２のクロック入力端子ＣＫＢとなってい
る。
入力端子と後段のラッチ回路の第２のクロック入力端子
とは共通に接続され、フリップフロップ回路の第１のク
ロック入力端子ＣＫとなっている。また、前段のラッチ
回路の第２のクロック入力端子と後段のラッチ回路の第
１のクロック入力端子とは共通に接続され、フリップフ
ロップ回路の第２のクロック入力端子ＣＫＢとなってい
る。
【００２９】フリップフロップ回路は以上のように構成
されているので、トランスミッションゲートＴＧ１，Ｔ
Ｇ２，ＴＧ７，ＴＧ８が同時にオン、オフし、これらと
は排他的にトランスミッションゲートＴＧ３〜ＴＧ６が
同時にオフ、オンする。
されているので、トランスミッションゲートＴＧ１，Ｔ
Ｇ２，ＴＧ７，ＴＧ８が同時にオン、オフし、これらと
は排他的にトランスミッションゲートＴＧ３〜ＴＧ６が
同時にオフ、オンする。
【００３０】次にフリップフロップ回路の動作につい
て、前述の信号設定（１）〜（４）を踏まえながら説明
を行う。図２７（ａ）〜（ｃ）は、フリップフロップ回
路のタイミングチャートを示す波形図である。図２７
（ａ）〜（ｃ）はそれぞれ、図２５（ａ）〜（ｃ）が示
す信号と同一の信号を示す。
て、前述の信号設定（１）〜（４）を踏まえながら説明
を行う。図２７（ａ）〜（ｃ）は、フリップフロップ回
路のタイミングチャートを示す波形図である。図２７
（ａ）〜（ｃ）はそれぞれ、図２５（ａ）〜（ｃ）が示
す信号と同一の信号を示す。
【００３１】それぞれのクロック入力状態およびこれに
対応するデータの入力状態は、それぞれの信号設定毎に
ラッチ回路においてもフリップフロップ回路においても
同一である。よって、当然前段のラッチ回路の回路動作
は前述のラッチ回路の回路動作と同一となる。従って、
前段のラッチ回路については必要な部分以外の説明を省
略し、後段のラッチ回路、および前段と後段とのラッチ
回路からなるフリップフロップ回路に対して重点的に説
明を行う。
対応するデータの入力状態は、それぞれの信号設定毎に
ラッチ回路においてもフリップフロップ回路においても
同一である。よって、当然前段のラッチ回路の回路動作
は前述のラッチ回路の回路動作と同一となる。従って、
前段のラッチ回路については必要な部分以外の説明を省
略し、後段のラッチ回路、および前段と後段とのラッチ
回路からなるフリップフロップ回路に対して重点的に説
明を行う。
【００３２】１．フリップフロップ回路の回路動作
（１）：信号設定（１） トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ７，Ｔ
Ｇ８がオフし、トランスミッションゲートＴＧ３〜ＴＧ
６がオンしている。トランスミッションゲートＴＧ１，
ＴＧ２がオフしているので、後段のラッチ回路には第１
および第２のデータ入力端子ＤＩ，ＤＩＢのそれぞれの
信号は伝わらない。
（１）：信号設定（１） トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ７，Ｔ
Ｇ８がオフし、トランスミッションゲートＴＧ３〜ＴＧ
６がオンしている。トランスミッションゲートＴＧ１，
ＴＧ２がオフしているので、後段のラッチ回路には第１
および第２のデータ入力端子ＤＩ，ＤＩＢのそれぞれの
信号は伝わらない。
【００３３】２．フリップフロップ回路の回路動作
（２）：信号設定（２） トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ７，Ｔ
Ｇ８がオンし、トランスミッションゲートＴＧ３〜ＴＧ
６がオフしている。
（２）：信号設定（２） トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ７，Ｔ
Ｇ８がオンし、トランスミッションゲートＴＧ３〜ＴＧ
６がオフしている。
【００３４】第１のデータ入力端子ＤＩに与えられたＨ
レベルの信号は、トランスミッションゲートＴＧ１を介
してインバータゲートＩＮＶ２に与えられる。これに応
じて、インバータゲートＩＮＶ２は後段のラッチ回路へ
とＬレベルの信号を出力する。しかし、トランスミッシ
ョンゲートＴＧ６がオフしているので、インバータゲー
トＩＮＶ３の入力端子にはインバータゲートＩＮＶ２の
出力信号は入力されない。
レベルの信号は、トランスミッションゲートＴＧ１を介
してインバータゲートＩＮＶ２に与えられる。これに応
じて、インバータゲートＩＮＶ２は後段のラッチ回路へ
とＬレベルの信号を出力する。しかし、トランスミッシ
ョンゲートＴＧ６がオフしているので、インバータゲー
トＩＮＶ３の入力端子にはインバータゲートＩＮＶ２の
出力信号は入力されない。
【００３５】同様に、インバータゲートＩＮＶ１は、第
２のデータ入力端子ＤＩＢに与えられたＬレベルの信号
をトランスミッションゲートＴＧ２を介して受け、Ｈレ
ベルの信号を出力するが、トランスミッションゲートＴ
Ｇ５がオフしているので、インバータゲートＩＮＶ４に
はインバータゲートＩＮＶ１の出力信号は入力されな
い。
２のデータ入力端子ＤＩＢに与えられたＬレベルの信号
をトランスミッションゲートＴＧ２を介して受け、Ｈレ
ベルの信号を出力するが、トランスミッションゲートＴ
Ｇ５がオフしているので、インバータゲートＩＮＶ４に
はインバータゲートＩＮＶ１の出力信号は入力されな
い。
【００３６】３．フリップフロップ回路の回路動作
（３）：信号設定（３） トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ７，Ｔ
Ｇ８はオフし、トランスミッションゲートＴＧ３〜ＴＧ
６はオンする。すなわち、後段のラッチ回路は、ラッチ
回路の回路動作（２）の状態となっている。トランスミ
ッションゲートＴＧ５，ＴＧ６がオンしているので、イ
ンバータゲートＩＮＶ１，ＩＮＶ２から出力されるＨレ
ベル、Ｌレベルのそれぞれの信号は、インバータゲート
ＩＮＶ４，ＩＮＶ３へとそれぞれ入力される。従って、
第１および第２のデータ出力端子ＤＯ，ＤＯＢは、第１
のデータＤＡＴＡ１を出力する。
（３）：信号設定（３） トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ７，Ｔ
Ｇ８はオフし、トランスミッションゲートＴＧ３〜ＴＧ
６はオンする。すなわち、後段のラッチ回路は、ラッチ
回路の回路動作（２）の状態となっている。トランスミ
ッションゲートＴＧ５，ＴＧ６がオンしているので、イ
ンバータゲートＩＮＶ１，ＩＮＶ２から出力されるＨレ
ベル、Ｌレベルのそれぞれの信号は、インバータゲート
ＩＮＶ４，ＩＮＶ３へとそれぞれ入力される。従って、
第１および第２のデータ出力端子ＤＯ，ＤＯＢは、第１
のデータＤＡＴＡ１を出力する。
【００３７】ラッチ回路においては、ラッチ回路の第１
および第２のデータ出力端子ＤＯ，ＤＯＢの出力はラッ
チ回路の回路動作（２）において第１のデータＤＡＴＡ
１を出力したので、フリップフロップ回路の出力はラッ
チ回路の出力に比べ、さらにクロック半周期分遅れてい
ることが理解できる。
および第２のデータ出力端子ＤＯ，ＤＯＢの出力はラッ
チ回路の回路動作（２）において第１のデータＤＡＴＡ
１を出力したので、フリップフロップ回路の出力はラッ
チ回路の出力に比べ、さらにクロック半周期分遅れてい
ることが理解できる。
【００３８】４．フリップフロップ回路の回路動作
（４）：信号設定（４） トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ７，Ｔ
Ｇ８がオンし、トランスミッションゲートＴＧ３〜ＴＧ
６がオフしている。後段のラッチ回路は、ラッチ回路の
回路動作（３）の状態となっている。
（４）：信号設定（４） トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ７，Ｔ
Ｇ８がオンし、トランスミッションゲートＴＧ３〜ＴＧ
６がオフしている。後段のラッチ回路は、ラッチ回路の
回路動作（３）の状態となっている。
【００３９】後段のラッチ回路においては、トランスミ
ッションゲートＴＧ５，ＴＧ６はオフし、トランスミッ
ションゲートＴＧ７，ＴＧ８はオンしている。従って、
インバータゲートＩＮＶ２，ＩＮＶ１のそれぞれの出力
端子と、インバータゲートＩＮＶ３，ＩＮＶ４のそれぞ
れの入力端子とは、トランスミッションゲートＴＧ６，
ＴＧ５によってそれぞれ隔離されている。
ッションゲートＴＧ５，ＴＧ６はオフし、トランスミッ
ションゲートＴＧ７，ＴＧ８はオンしている。従って、
インバータゲートＩＮＶ２，ＩＮＶ１のそれぞれの出力
端子と、インバータゲートＩＮＶ３，ＩＮＶ４のそれぞ
れの入力端子とは、トランスミッションゲートＴＧ６，
ＴＧ５によってそれぞれ隔離されている。
【００４０】インバータゲートＩＮＶ３，ＩＮＶ４およ
びオンしているトランスミッションゲートＴＧ７，ＴＧ
８によってループが構成される。このループにおいて、
インバータゲートＩＮＶ３，ＩＮＶ４のそれぞれの入力
端子にＬレベルおよびＨレベルの信号がそれぞれ入力さ
れ続けるので、第１および第２のデータ出力端子ＤＯ，
ＤＯＢは、第１のデータＤＡＴＡ１を出力し続ける。
びオンしているトランスミッションゲートＴＧ７，ＴＧ
８によってループが構成される。このループにおいて、
インバータゲートＩＮＶ３，ＩＮＶ４のそれぞれの入力
端子にＬレベルおよびＨレベルの信号がそれぞれ入力さ
れ続けるので、第１および第２のデータ出力端子ＤＯ，
ＤＯＢは、第１のデータＤＡＴＡ１を出力し続ける。
【００４１】以後、同様にして第１および第２のクロッ
ク状態ＣＬＫ１，ＣＬＫ２が交互に繰り返されて、第３
のデータＤＡＴＡ３もクロック１周期分ずれてフリップ
フロップ回路を伝達する。つまり、図２７（ｃ）と図２
５（ｃ）とを比較して判るように、フリップフロップ回
路はデータ入力端子に与えられたデータ信号をクロック
信号に同期して取り込み、一時的に保持し、ラッチの回
路の動作の２個分の位相をずらして出力する機能を持
つ。
ク状態ＣＬＫ１，ＣＬＫ２が交互に繰り返されて、第３
のデータＤＡＴＡ３もクロック１周期分ずれてフリップ
フロップ回路を伝達する。つまり、図２７（ｃ）と図２
５（ｃ）とを比較して判るように、フリップフロップ回
路はデータ入力端子に与えられたデータ信号をクロック
信号に同期して取り込み、一時的に保持し、ラッチの回
路の動作の２個分の位相をずらして出力する機能を持
つ。
【００４２】換言すると、フリップフロップ回路とラッ
チ回路とは共にデータ信号をクロック信号に同期して取
り込み、位相をずらして出力するという同様の機能を持
つ。しかし、フリップフロップ回路とラッチ回路とで
は、データ信号を出力する位相がラッチ回路の動作１個
分だけずれる。
チ回路とは共にデータ信号をクロック信号に同期して取
り込み、位相をずらして出力するという同様の機能を持
つ。しかし、フリップフロップ回路とラッチ回路とで
は、データ信号を出力する位相がラッチ回路の動作１個
分だけずれる。
【００４３】図２８は、フリップフロップ回路またはラ
ッチ回路にクロック信号またはデータ信号を与えるバッ
ファ回路を示す。同図においては、信号入力端子ＣＩＮ
と、これに自身の入力端子が接続されたインバータゲー
トＩＮＶ５と、インバータゲートＩＮＶ５の出力端子に
インバータゲートＩＮＶ６を介して接続された第１の信
号出力端子ＣＫＯと、インバータゲートＩＮＶ５の出力
端子に接続された第２の信号出力端子ＣＫＯＢとからな
るバッファ回路が示されている。
ッチ回路にクロック信号またはデータ信号を与えるバッ
ファ回路を示す。同図においては、信号入力端子ＣＩＮ
と、これに自身の入力端子が接続されたインバータゲー
トＩＮＶ５と、インバータゲートＩＮＶ５の出力端子に
インバータゲートＩＮＶ６を介して接続された第１の信
号出力端子ＣＫＯと、インバータゲートＩＮＶ５の出力
端子に接続された第２の信号出力端子ＣＫＯＢとからな
るバッファ回路が示されている。
【００４４】バッファ回路の回路動作について説明を行
う。信号入力端子ＣＩＮにＨレベルの信号が与えられた
ときには、第１の信号出力端子ＣＫＯは２つのインバー
タゲートＩＮＶ５，ＩＮＶ６を介してＨレベルの信号
を、また第２の信号出力端子ＣＫＯＢは１つのインバー
タゲートＩＮＶ５を介してＬレベルの信号をそれぞれ出
力する。同様に、信号入力端子ＣＩＮにＬレベルの信号
が与えられたときには、第１の信号出力端子ＣＫＯはＬ
レベルの信号を、また第２の信号出力端子ＣＫＯＢはＨ
レベルの信号をそれぞれ出力する。上記バッファ回路は
このように、入力信号に応じつつ互いに反転論理の関係
にある二つの信号を生成する。
う。信号入力端子ＣＩＮにＨレベルの信号が与えられた
ときには、第１の信号出力端子ＣＫＯは２つのインバー
タゲートＩＮＶ５，ＩＮＶ６を介してＨレベルの信号
を、また第２の信号出力端子ＣＫＯＢは１つのインバー
タゲートＩＮＶ５を介してＬレベルの信号をそれぞれ出
力する。同様に、信号入力端子ＣＩＮにＬレベルの信号
が与えられたときには、第１の信号出力端子ＣＫＯはＬ
レベルの信号を、また第２の信号出力端子ＣＫＯＢはＨ
レベルの信号をそれぞれ出力する。上記バッファ回路は
このように、入力信号に応じつつ互いに反転論理の関係
にある二つの信号を生成する。
【００４５】上述のフリップフロップ回路またはラッチ
回路において、第１および第２のデータ入力端子ＤＩ，
ＤＩＢ、または第１および第２のクロック入力端子Ｃ
Ｋ，ＣＫＢにはそれぞれ、バッファ回路を介して信号が
与えられる。バッファ回路をクロック信号用であるクロ
ックバッファ回路として用いる場合には、フリップフロ
ップ回路に用いるときには４個のＰＭＯＳトランジスタ
と４個のＮＭＯＳトランジスタとが、またラッチ回路に
用いるときには２個のＰＭＯＳトランジスタと２個のＮ
ＭＯＳトランジスタとが、クロックバッファ回路のそれ
ぞれの出力端子に接続されることになる。
回路において、第１および第２のデータ入力端子ＤＩ，
ＤＩＢ、または第１および第２のクロック入力端子Ｃ
Ｋ，ＣＫＢにはそれぞれ、バッファ回路を介して信号が
与えられる。バッファ回路をクロック信号用であるクロ
ックバッファ回路として用いる場合には、フリップフロ
ップ回路に用いるときには４個のＰＭＯＳトランジスタ
と４個のＮＭＯＳトランジスタとが、またラッチ回路に
用いるときには２個のＰＭＯＳトランジスタと２個のＮ
ＭＯＳトランジスタとが、クロックバッファ回路のそれ
ぞれの出力端子に接続されることになる。
【００４６】図２９（ａ）〜（ｃ）は、バッファ回路の
タイミングチャートを示す波形図である。図２９（ａ）
〜（ｃ）はそれぞれ、信号入力端子ＣＩＮならびに第２
および第１の信号出力端子ＣＫＯＢ，ＣＫＯの信号のレ
ベルが示されている。図２９（ｂ）および図２９（ｃ）
には、インバータゲートＩＮＶ５のスイッチング遅延ｄ
５と、インバータゲートＩＮＶ６のスイッチング遅延ｄ
６とが示されている。
タイミングチャートを示す波形図である。図２９（ａ）
〜（ｃ）はそれぞれ、信号入力端子ＣＩＮならびに第２
および第１の信号出力端子ＣＫＯＢ，ＣＫＯの信号のレ
ベルが示されている。図２９（ｂ）および図２９（ｃ）
には、インバータゲートＩＮＶ５のスイッチング遅延ｄ
５と、インバータゲートＩＮＶ６のスイッチング遅延ｄ
６とが示されている。
【００４７】これらの図を用いて示されるように、信号
入力端子ＣＩＮに信号が入力されてから、第２の信号出
力端子ＣＫＯＢはスイッチング遅延ｄ５の後に、また第
１の信号出力端子ＣＫＯはスイッチング遅延ｄ５＋ｄ６
の後に、それぞれ信号を出力する。
入力端子ＣＩＮに信号が入力されてから、第２の信号出
力端子ＣＫＯＢはスイッチング遅延ｄ５の後に、また第
１の信号出力端子ＣＫＯはスイッチング遅延ｄ５＋ｄ６
の後に、それぞれ信号を出力する。
【００４８】
【発明が解決しようとする課題】従来のラッチ回路は上
述したように、それぞれ対となってトランスミッション
ゲートを構成する４個のＰＭＯＳトランジスタと４個の
ＮＭＯＳトランジスタとを含んでいた。同様に、従来の
フリップフロップ回路は、それぞれ対となってトランス
ミッションゲートを構成する８個のＰＭＯＳトランジス
タと８個のＮＭＯＳトランジスタとを含んでいた。
述したように、それぞれ対となってトランスミッション
ゲートを構成する４個のＰＭＯＳトランジスタと４個の
ＮＭＯＳトランジスタとを含んでいた。同様に、従来の
フリップフロップ回路は、それぞれ対となってトランス
ミッションゲートを構成する８個のＰＭＯＳトランジス
タと８個のＮＭＯＳトランジスタとを含んでいた。
【００４９】このような構成によって、従来のラッチ回
路およびフリップフロップ回路においては、回路の面積
が大きくなるという問題点があった。
路およびフリップフロップ回路においては、回路の面積
が大きくなるという問題点があった。
【００５０】また、クロックバッファ回路の第１および
第２の信号出力端子ＣＫＯ，ＣＫＯＢには、フリップフ
ロップ回路にクロックバッファ回路がつながれる場合に
は、それぞれ４個のＰＭＯＳトランジスタと４個のＮＭ
ＯＳトランジスタとが接続された。また、ラッチ回路に
つながれる場合には、クロックバッファ回路の第１およ
び第２の信号出力端子ＣＫＯ，ＣＫＯＢには、それぞれ
２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジ
スタとが接続されていた。
第２の信号出力端子ＣＫＯ，ＣＫＯＢには、フリップフ
ロップ回路にクロックバッファ回路がつながれる場合に
は、それぞれ４個のＰＭＯＳトランジスタと４個のＮＭ
ＯＳトランジスタとが接続された。また、ラッチ回路に
つながれる場合には、クロックバッファ回路の第１およ
び第２の信号出力端子ＣＫＯ，ＣＫＯＢには、それぞれ
２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジ
スタとが接続されていた。
【００５１】このため、クロックバッファ回路の出力端
子の負荷容量が大きくなり、負荷容量の充放電の際にク
ロックバッファ回路が多量の電力を消費するという問題
点があった。
子の負荷容量が大きくなり、負荷容量の充放電の際にク
ロックバッファ回路が多量の電力を消費するという問題
点があった。
【００５２】さらに、従来のバッファ回路では、第１の
信号出力端子ＣＫＯと第２の信号出力端子ＣＫＯＢとで
は、信号入力端子ＣＩＮとの間に含まれるインバータゲ
ートの数に違いがあり、それぞれから出力される信号の
間で互いに遅延が生ずるという問題点があった。また、
第１の信号出力端子ＣＫＯと信号入力端子ＣＩＮとの間
には２段のインバータゲートが含まれるのでそれだけ遅
延が生じ、これによる信号出力の遅れによってフリップ
フロップ回路やラッチ回路の動作速度が遅くなるという
問題点があった。
信号出力端子ＣＫＯと第２の信号出力端子ＣＫＯＢとで
は、信号入力端子ＣＩＮとの間に含まれるインバータゲ
ートの数に違いがあり、それぞれから出力される信号の
間で互いに遅延が生ずるという問題点があった。また、
第１の信号出力端子ＣＫＯと信号入力端子ＣＩＮとの間
には２段のインバータゲートが含まれるのでそれだけ遅
延が生じ、これによる信号出力の遅れによってフリップ
フロップ回路やラッチ回路の動作速度が遅くなるという
問題点があった。
【００５３】本発明は以上の点に鑑み、回路面積が少な
く、かつ信頼性も十分高いデータ保持回路を提供するこ
とを目的とする。さらに本発明は、出力される信号同士
の間の同期がとれていて、出力される信号の遅延が少な
いバッファ回路を提供することを目的とする。
く、かつ信頼性も十分高いデータ保持回路を提供するこ
とを目的とする。さらに本発明は、出力される信号同士
の間の同期がとれていて、出力される信号の遅延が少な
いバッファ回路を提供することを目的とする。
【００５４】
【課題を解決するための手段】請求項１に記載のデータ
保持回路は、第１および第２の信号入力端子と、第１お
よび第２のクロック端子と、第１の導電型であり、自身
の制御端子がそれぞれ前記第２のクロック端子に接続さ
れ、自身の第１の電流電極がそれぞれ前記第１および第
２の信号入力端子に接続された第１および第２のトラン
ジスタと、前記第１の導電型であり、自身の制御端子が
それぞれ前記第１のクロック端子に接続され、自身の第
１の電流電極がそれぞれ前記第１および第２のトランジ
スタの第２の電流電極に接続された第３および第４のト
ランジスタと、前記第２のトランジスタの前記第２の電
流電極および前記第３のトランジスタの第２の電流電極
に自身の入力端子および出力端子がそれぞれ接続された
第１の信号反転回路と、前記第１のトランジスタの前記
第２の電流電極および前記第４のトランジスタの第２の
電流電極に自身の入力端子および出力端子がそれぞれ接
続された第２の信号反転回路と、前記第２の信号反転回
路の前記入力端子に自身の制御端子が接続され、前記第
１の信号反転回路の前記入力端子に自身の第１の電流電
極が接続され、第１の定電位端子に自身の第２の電流電
極が接続された、第２の導電型の第５のトランジスタ
と、前記第１および第２の信号反転回路の出力端子にそ
れぞれ接続された第１および第２の信号出力端子とを備
え、第１および第２の電位は、２値論理の互いに異なる
論理をそれぞれ含みつつ互いに隔離された第１および第
２の電位帯にそれぞれ存在し、前記第１および第２の信
号入力端子には前記第１および第２の電位が互いに排他
的に与えられ、前記第１および第２のクロック端子には
前記第１および第２の電位帯に存在する電位がそれぞれ
互いに排他的に与えられ、前記第１の導電型であるトラ
ンジスタは、自身の前記制御端子に前記第１および第２
の電位帯に存在する電位が与えられることによってそれ
ぞれオン，オフし、前記第２の導電型であるトランジス
タは、自身の前記制御端子に前記第１および第２の電位
帯に存在する電位が与えられることによってそれぞれオ
フ，オンし、前記第１の定電位端子は、前記第２の電位
から前記第１の電位よりも隔たっているかまたは等しい
電位を与える。
保持回路は、第１および第２の信号入力端子と、第１お
よび第２のクロック端子と、第１の導電型であり、自身
の制御端子がそれぞれ前記第２のクロック端子に接続さ
れ、自身の第１の電流電極がそれぞれ前記第１および第
２の信号入力端子に接続された第１および第２のトラン
ジスタと、前記第１の導電型であり、自身の制御端子が
それぞれ前記第１のクロック端子に接続され、自身の第
１の電流電極がそれぞれ前記第１および第２のトランジ
スタの第２の電流電極に接続された第３および第４のト
ランジスタと、前記第２のトランジスタの前記第２の電
流電極および前記第３のトランジスタの第２の電流電極
に自身の入力端子および出力端子がそれぞれ接続された
第１の信号反転回路と、前記第１のトランジスタの前記
第２の電流電極および前記第４のトランジスタの第２の
電流電極に自身の入力端子および出力端子がそれぞれ接
続された第２の信号反転回路と、前記第２の信号反転回
路の前記入力端子に自身の制御端子が接続され、前記第
１の信号反転回路の前記入力端子に自身の第１の電流電
極が接続され、第１の定電位端子に自身の第２の電流電
極が接続された、第２の導電型の第５のトランジスタ
と、前記第１および第２の信号反転回路の出力端子にそ
れぞれ接続された第１および第２の信号出力端子とを備
え、第１および第２の電位は、２値論理の互いに異なる
論理をそれぞれ含みつつ互いに隔離された第１および第
２の電位帯にそれぞれ存在し、前記第１および第２の信
号入力端子には前記第１および第２の電位が互いに排他
的に与えられ、前記第１および第２のクロック端子には
前記第１および第２の電位帯に存在する電位がそれぞれ
互いに排他的に与えられ、前記第１の導電型であるトラ
ンジスタは、自身の前記制御端子に前記第１および第２
の電位帯に存在する電位が与えられることによってそれ
ぞれオン，オフし、前記第２の導電型であるトランジス
タは、自身の前記制御端子に前記第１および第２の電位
帯に存在する電位が与えられることによってそれぞれオ
フ，オンし、前記第１の定電位端子は、前記第２の電位
から前記第１の電位よりも隔たっているかまたは等しい
電位を与える。
【００５５】請求項２に記載のデータ保持回路は、請求
項１に記載のデータ保持回路であり、上記第１の信号反
転回路の上記入力端子に自身の制御端子が接続され、上
記第２の信号反転回路の上記入力端子に自身の第１の電
流電極が接続され、第２の定電位端子に自身の第２の電
流電極が接続された上記第２の導電型の第６のトランジ
スタをさらに備え、前記第２の定電位端子は、上記第２
の電位から上記第１の電位よりも隔たっているかまたは
等しい電圧を与える。
項１に記載のデータ保持回路であり、上記第１の信号反
転回路の上記入力端子に自身の制御端子が接続され、上
記第２の信号反転回路の上記入力端子に自身の第１の電
流電極が接続され、第２の定電位端子に自身の第２の電
流電極が接続された上記第２の導電型の第６のトランジ
スタをさらに備え、前記第２の定電位端子は、上記第２
の電位から上記第１の電位よりも隔たっているかまたは
等しい電圧を与える。
【００５６】請求項３に記載のデータ保持回路は、請求
項２に記載のデータ保持回路を第１および第２のデータ
保持回路として備え、前記第２のデータ保持回路の上記
第１および第２の信号入力端子は、前記第１のデータ保
持回路の上記第１および第２の信号出力端子にそれぞれ
接続され、前記第１のデータ保持回路の上記第１のクロ
ック端子と前記第２のデータ保持回路の上記第２のクロ
ック端子とが接続され、該第１のデータ保持回路の上記
第２のクロック端子と該第２のデータ保持回路の上記第
１のクロック端子とが接続されている。
項２に記載のデータ保持回路を第１および第２のデータ
保持回路として備え、前記第２のデータ保持回路の上記
第１および第２の信号入力端子は、前記第１のデータ保
持回路の上記第１および第２の信号出力端子にそれぞれ
接続され、前記第１のデータ保持回路の上記第１のクロ
ック端子と前記第２のデータ保持回路の上記第２のクロ
ック端子とが接続され、該第１のデータ保持回路の上記
第２のクロック端子と該第２のデータ保持回路の上記第
１のクロック端子とが接続されている。
【００５７】請求項４に記載のバッファ回路は、互いに
異なることによって２値論理を与える第１および第２の
電位のうちのいずれか一方が選択的に与えられる信号入
力端子と、自身の制御端子が前記信号入力端子にそれぞ
れ接続され、自身のそれぞれの第１の電流電極が互いに
接続され、自身の第２の電流電極がそれぞれ前記第１お
よび第２の電位をそれぞれ与える第１および第２の電位
端子に接続された、第１の導電型である第１のトランジ
スタおよび第２の導電型である第２のトランジスタを含
んでなる第１のインバータと、自身の制御端子が前記信
号入力端子に接続され、自身の第１の電流電極が抵抗体
を介して前記第２の電位を与える第３の電位端子に接続
され、自身の第２の電流電極が前記第１の電位を与える
第４の電位端子に接続された、前記第２の導電型である
第３のトランジスタを含んでなるソースフォロワ回路
と、前記第３のトランジスタの前記第１の電流電極およ
び前記第１のトランジスタの前記第１の電流電極にそれ
ぞれ接続された、第１および第２の信号出力端子とを備
え、前記第１の導電型であるトランジスタは、自身の前
記制御端子に前記第１および第２の電位が与えられるこ
とによってそれぞれオフ，オンし、前記第１の導電型で
あるトランジスタは、自身の前記制御端子に前記第１お
よび第２の電位が与えられることによってそれぞれオ
ン，オフする。
異なることによって２値論理を与える第１および第２の
電位のうちのいずれか一方が選択的に与えられる信号入
力端子と、自身の制御端子が前記信号入力端子にそれぞ
れ接続され、自身のそれぞれの第１の電流電極が互いに
接続され、自身の第２の電流電極がそれぞれ前記第１お
よび第２の電位をそれぞれ与える第１および第２の電位
端子に接続された、第１の導電型である第１のトランジ
スタおよび第２の導電型である第２のトランジスタを含
んでなる第１のインバータと、自身の制御端子が前記信
号入力端子に接続され、自身の第１の電流電極が抵抗体
を介して前記第２の電位を与える第３の電位端子に接続
され、自身の第２の電流電極が前記第１の電位を与える
第４の電位端子に接続された、前記第２の導電型である
第３のトランジスタを含んでなるソースフォロワ回路
と、前記第３のトランジスタの前記第１の電流電極およ
び前記第１のトランジスタの前記第１の電流電極にそれ
ぞれ接続された、第１および第２の信号出力端子とを備
え、前記第１の導電型であるトランジスタは、自身の前
記制御端子に前記第１および第２の電位が与えられるこ
とによってそれぞれオフ，オンし、前記第１の導電型で
あるトランジスタは、自身の前記制御端子に前記第１お
よび第２の電位が与えられることによってそれぞれオ
ン，オフする。
【００５８】請求項５に記載のバッファ回路は、請求項
４に記載のバッファ回路であり、上記抵抗体は、自身の
制御端子に上記第１の電位が与えられており、自身の第
１の電流電極が上記第３のトランジスタの上記第１の電
流電極に接続され、自身の第２の電流電極が上記第３の
電位端子に接続された、上記第２の導電型の第４のトラ
ンジスタである。
４に記載のバッファ回路であり、上記抵抗体は、自身の
制御端子に上記第１の電位が与えられており、自身の第
１の電流電極が上記第３のトランジスタの上記第１の電
流電極に接続され、自身の第２の電流電極が上記第３の
電位端子に接続された、上記第２の導電型の第４のトラ
ンジスタである。
【００５９】請求項６に記載のバッファ回路は、請求項
４に記載のバッファ回路であり、上記抵抗体は、自身の
制御端子が上記信号入力端子に接続され、自身の第１の
電流電極が上記第３のトランジスタの上記第１の電流電
極に接続され、自身の第２の電流電極が上記第３の電位
端子に接続された、上記第１の導電型の第４のトランジ
スタである。
４に記載のバッファ回路であり、上記抵抗体は、自身の
制御端子が上記信号入力端子に接続され、自身の第１の
電流電極が上記第３のトランジスタの上記第１の電流電
極に接続され、自身の第２の電流電極が上記第３の電位
端子に接続された、上記第１の導電型の第４のトランジ
スタである。
【００６０】請求項７に記載のバッファ回路は、請求項
５または６に記載のバッファ回路であり、上記第２の信
号出力端子に自身の入力端子が接続され、上記第１の信
号出力端子に自身の出力端子が接続された第２のインバ
ータをさらに含む。
５または６に記載のバッファ回路であり、上記第２の信
号出力端子に自身の入力端子が接続され、上記第１の信
号出力端子に自身の出力端子が接続された第２のインバ
ータをさらに含む。
【００６１】
実施の形態１．図１は、本実施の形態のラッチ回路の構
造を例示する回路図である。同図においては、ＮＭＯＳ
トランジスタＭＮ１〜ＭＮ４、インバータゲートＩＮＶ
１，ＩＮＶ２、第１および第２のデータ入力端子ＤＩ，
ＤＩＢ、第１および第２のクロック入力端子ＣＫ，ＣＫ
Ｂ、ならびに第１および第２のデータ出力端子ＤＯ，Ｄ
ＯＢからなるラッチ回路が例示されている。
造を例示する回路図である。同図においては、ＮＭＯＳ
トランジスタＭＮ１〜ＭＮ４、インバータゲートＩＮＶ
１，ＩＮＶ２、第１および第２のデータ入力端子ＤＩ，
ＤＩＢ、第１および第２のクロック入力端子ＣＫ，ＣＫ
Ｂ、ならびに第１および第２のデータ出力端子ＤＯ，Ｄ
ＯＢからなるラッチ回路が例示されている。
【００６２】ラッチ回路を構成する素子について説明を
行う。ＮＭＯＳトランジスタＭＮ３，ＭＮ４のそれぞれ
のゲート電極は、第１のクロック入力端子ＣＫに共通に
接続されている。また、ＮＭＯＳトランジスタＭＮ１，
ＭＮ２のそれぞれのゲート電極は、第２のクロック入力
端子ＣＫＢに共通に接続されている。
行う。ＮＭＯＳトランジスタＭＮ３，ＭＮ４のそれぞれ
のゲート電極は、第１のクロック入力端子ＣＫに共通に
接続されている。また、ＮＭＯＳトランジスタＭＮ１，
ＭＮ２のそれぞれのゲート電極は、第２のクロック入力
端子ＣＫＢに共通に接続されている。
【００６３】第１のデータ入力端子ＤＩは、ＮＭＯＳト
ランジスタＭＮ１のドレイン電極に接続されている。Ｎ
ＭＯＳトランジスタＭＮ１のソース電極は、インバータ
ゲートＩＮＶ２の入力端子と、ＮＭＯＳトランジスタＭ
Ｎ３のドレイン電極およびソース電極を介してインバー
タゲートＩＮＶ１の出力端子とに接続されている。
ランジスタＭＮ１のドレイン電極に接続されている。Ｎ
ＭＯＳトランジスタＭＮ１のソース電極は、インバータ
ゲートＩＮＶ２の入力端子と、ＮＭＯＳトランジスタＭ
Ｎ３のドレイン電極およびソース電極を介してインバー
タゲートＩＮＶ１の出力端子とに接続されている。
【００６４】同様に、第２のデータ入力端子ＤＩＢは、
ＮＭＯＳトランジスタＭＮ２のドレイン電極に接続され
ている。ＮＭＯＳトランジスタＭＮ２のソース電極は、
インバータゲートＩＮＶ１の入力端子と、ＮＭＯＳトラ
ンジスタＭＮ４のドレイン電極およびソース電極を介し
てインバータゲートＩＮＶ２の出力端子とに接続されて
いる。さらに、インバータゲートＩＮＶ１，ＩＮＶ２の
出力端子はそれぞれ、第１および第２のデータ出力端子
ＤＯ，ＤＯＢに接続されている。
ＮＭＯＳトランジスタＭＮ２のドレイン電極に接続され
ている。ＮＭＯＳトランジスタＭＮ２のソース電極は、
インバータゲートＩＮＶ１の入力端子と、ＮＭＯＳトラ
ンジスタＭＮ４のドレイン電極およびソース電極を介し
てインバータゲートＩＮＶ２の出力端子とに接続されて
いる。さらに、インバータゲートＩＮＶ１，ＩＮＶ２の
出力端子はそれぞれ、第１および第２のデータ出力端子
ＤＯ，ＤＯＢに接続されている。
【００６５】すなわち、図１に示されるラッチ回路は、
図２４に示される従来のラッチ回路からトランスミッシ
ョンゲートＴＧ１〜ＴＧ４を構成するＰＭＯＳトランジ
スタおよびこれに関する接続線が取り除かれたものであ
る。
図２４に示される従来のラッチ回路からトランスミッシ
ョンゲートＴＧ１〜ＴＧ４を構成するＰＭＯＳトランジ
スタおよびこれに関する接続線が取り除かれたものであ
る。
【００６６】図２は、図１のラッチ回路で使用されてい
るインバータゲートＩＮＶ１，ＩＮＶ２の構造を示す回
路図である。同図に示されるように、インバータゲート
は、第１の電源ＶＤＤと第２の電源ＧＮＤとの間で、互
いのドレイン電極が接続されることによって順に直列に
つながれたＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタと、ＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタのそれぞれのゲート電極に共通に接続された入力
端子ＩＮと、ＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタのそれぞれのドレイン電極に共通に接続された
出力端子ＯＵＴとからなる。
るインバータゲートＩＮＶ１，ＩＮＶ２の構造を示す回
路図である。同図に示されるように、インバータゲート
は、第１の電源ＶＤＤと第２の電源ＧＮＤとの間で、互
いのドレイン電極が接続されることによって順に直列に
つながれたＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタと、ＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタのそれぞれのゲート電極に共通に接続された入力
端子ＩＮと、ＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタのそれぞれのドレイン電極に共通に接続された
出力端子ＯＵＴとからなる。
【００６７】ＮＭＯＳトランジスタＭＮ１，ＭＮ２のし
きい値電圧の絶対値は、電圧Ｖｔｈｎである。従って、
ＮＭＯＳトランジスタＭＮ１，ＭＮ２を通過した信号の
電位は、電圧Ｖｔｈｎだけ降下する。
きい値電圧の絶対値は、電圧Ｖｔｈｎである。従って、
ＮＭＯＳトランジスタＭＮ１，ＭＮ２を通過した信号の
電位は、電圧Ｖｔｈｎだけ降下する。
【００６８】第１の電源ＶＤＤは電位ＶＤＤを与え、第
２の電源ＧＮＤは電位ＧＮＤを与える。インバータゲー
トＩＮＶ１，ＩＮＶ２は、入力が自身の論理しきい値電
位より低ければＨレベルの信号（電位ＶＤＤ）を、入力
が論理しきい値電位より高ければＬレベルの信号（電位
ＧＮＤ）を出力する。インバータゲートＩＮＶ１，ＩＮ
Ｖ２の論理しきい値電位は一般に、電位ＶＤＤと電位Ｇ
ＮＤとの中間である（ＶＤＤ＋ＧＮＤ）／２という電位
に設定される。電圧降下が生じた後の電位ＶＤＤ−Ｖｔ
ｈｎがインバータゲートの論理しきい値電位よりも十分
高くなるように、あらかじめ種々の条件を設定してお
く。
２の電源ＧＮＤは電位ＧＮＤを与える。インバータゲー
トＩＮＶ１，ＩＮＶ２は、入力が自身の論理しきい値電
位より低ければＨレベルの信号（電位ＶＤＤ）を、入力
が論理しきい値電位より高ければＬレベルの信号（電位
ＧＮＤ）を出力する。インバータゲートＩＮＶ１，ＩＮ
Ｖ２の論理しきい値電位は一般に、電位ＶＤＤと電位Ｇ
ＮＤとの中間である（ＶＤＤ＋ＧＮＤ）／２という電位
に設定される。電圧降下が生じた後の電位ＶＤＤ−Ｖｔ
ｈｎがインバータゲートの論理しきい値電位よりも十分
高くなるように、あらかじめ種々の条件を設定してお
く。
【００６９】次に、ラッチ回路に入力される信号につい
て説明を行う。第１のデータ入力端子ＤＩおよび第２の
データ入力端子ＤＩＢには、ＨレベルおよびＬレベルの
信号が、互いに排他的に入力される。互いに異なるＨレ
ベルおよびＬレベルの信号は、二値論理において互いに
逆の論理を表す電圧レベルの信号である。
て説明を行う。第１のデータ入力端子ＤＩおよび第２の
データ入力端子ＤＩＢには、ＨレベルおよびＬレベルの
信号が、互いに排他的に入力される。互いに異なるＨレ
ベルおよびＬレベルの信号は、二値論理において互いに
逆の論理を表す電圧レベルの信号である。
【００７０】ここで、第１および第２のデータ入力端子
ＤＩ，ＤＩＢに入力されるデータ信号がそれぞれＨレベ
ルおよびＬレベルであるデータの組み合わせを、第１の
データＤＡＴＡ１として参照する。同様に、第１および
第２のデータ入力端子ＤＩ，ＤＩＢに入力されるデータ
信号がそれぞれＬレベルおよびＨレベルであるデータの
組み合わせを、第２のデータＤＡＴＡ２として参照す
る。
ＤＩ，ＤＩＢに入力されるデータ信号がそれぞれＨレベ
ルおよびＬレベルであるデータの組み合わせを、第１の
データＤＡＴＡ１として参照する。同様に、第１および
第２のデータ入力端子ＤＩ，ＤＩＢに入力されるデータ
信号がそれぞれＬレベルおよびＨレベルであるデータの
組み合わせを、第２のデータＤＡＴＡ２として参照す
る。
【００７１】同様に、第１のクロック入力端子ＣＫおよ
び第２のクロック入力端子ＣＫＢにも、Ｈレベルおよび
Ｌレベルの信号が、互いに排他的に入力される。
び第２のクロック入力端子ＣＫＢにも、Ｈレベルおよび
Ｌレベルの信号が、互いに排他的に入力される。
【００７２】ここで、第１および第２のクロック入力端
子ＣＫ，ＣＫＢに入力されるクロック信号が、それぞれ
ＨレベルおよびＬレベルであるデータの組み合わせを、
第１のクロック入力状態ＣＬＫ１として参照する。同様
に、第１および第２のクロック入力端子ＣＫ，ＣＫＢに
入力されるクロック信号が、それぞれＬレベルおよびＨ
レベルであるデータの組み合わせを、第２のクロック入
力状態ＣＬＫ２として参照する。
子ＣＫ，ＣＫＢに入力されるクロック信号が、それぞれ
ＨレベルおよびＬレベルであるデータの組み合わせを、
第１のクロック入力状態ＣＬＫ１として参照する。同様
に、第１および第２のクロック入力端子ＣＫ，ＣＫＢに
入力されるクロック信号が、それぞれＬレベルおよびＨ
レベルであるデータの組み合わせを、第２のクロック入
力状態ＣＬＫ２として参照する。
【００７３】ラッチ回路は上述のように接続されて構成
されているので、ＮＭＯＳトランジスタＭＮ１，ＭＮ２
が揃いの一組となり、またＮＭＯＳトランジスタＭＮ
３，ＭＮ４が揃いの一組となって、互いの組同士で排他
的に導通および非導通の状態を採る。
されているので、ＮＭＯＳトランジスタＭＮ１，ＭＮ２
が揃いの一組となり、またＮＭＯＳトランジスタＭＮ
３，ＭＮ４が揃いの一組となって、互いの組同士で排他
的に導通および非導通の状態を採る。
【００７４】ラッチ回路の一連の回路動作について、以
下に説明を行う。ラッチ回路の回路動作（１）〜（４）
を決定する信号の設定の状態は以下に示されるものであ
る。信号設定の番号と回路動作の番号とがそれぞれ対応
している。
下に説明を行う。ラッチ回路の回路動作（１）〜（４）
を決定する信号の設定の状態は以下に示されるものであ
る。信号設定の番号と回路動作の番号とがそれぞれ対応
している。
【００７５】信号設定（１） 第１のクロック入力状態ＣＬＫ１であって、第１のデー
タＤＡＴＡ１が入力される。
タＤＡＴＡ１が入力される。
【００７６】信号設定（２） 第２のクロック入力状態ＣＬＫ２であって、第１のデー
タＤＡＴＡ１が入力される。
タＤＡＴＡ１が入力される。
【００７７】信号設定（３） 第１のクロック入力状態ＣＬＫ１であって、第２のデー
タＤＡＴＡ２が入力される。
タＤＡＴＡ２が入力される。
【００７８】信号設定（４） 第２のクロック入力状態ＣＬＫ２であって、第２のデー
タＤＡＴＡ２が入力される。
タＤＡＴＡ２が入力される。
【００７９】図３（ａ）〜（ｃ）は、一連の信号設定
（１）〜（４）に応ずるラッチ回路の回路動作（１）〜
（４）のタイミングチャートを示す波形図である。図３
（ａ）は第１および第２のデータ出力端子ＤＩ，ＤＩＢ
の、図３（ｂ）は第１および第２のクロック入力端子Ｃ
Ｋ，ＣＫＢの、図３（ｃ）は第１および第２のデータ出
力端子ＤＯ，ＤＯＢの、それぞれの信号の電位のレベル
を示している。第１のデータ入力端子ＤＩ、第１のクロ
ック入力端子ＣＫおよび第１のデータ出力端子ＤＯはそ
れぞれ実線で、第２のデータ入力端子ＤＩＢ、第２のク
ロック入力端子ＣＫＢおよび第２のデータ出力端子ＤＯ
Ｂはそれぞれ破線で示されている。
（１）〜（４）に応ずるラッチ回路の回路動作（１）〜
（４）のタイミングチャートを示す波形図である。図３
（ａ）は第１および第２のデータ出力端子ＤＩ，ＤＩＢ
の、図３（ｂ）は第１および第２のクロック入力端子Ｃ
Ｋ，ＣＫＢの、図３（ｃ）は第１および第２のデータ出
力端子ＤＯ，ＤＯＢの、それぞれの信号の電位のレベル
を示している。第１のデータ入力端子ＤＩ、第１のクロ
ック入力端子ＣＫおよび第１のデータ出力端子ＤＯはそ
れぞれ実線で、第２のデータ入力端子ＤＩＢ、第２のク
ロック入力端子ＣＫＢおよび第２のデータ出力端子ＤＯ
Ｂはそれぞれ破線で示されている。
【００８０】これらの図を用いて以下に示されるよう
に、本実施の形態のラッチ回路は、第１および第２のデ
ータ入力端子ＤＩ，ＤＩＢに与えられたデータ信号をク
ロック信号に同期して取り込み、クロック信号の半周期
分だけ位相をずらして出力するという従来技術と同一の
機能を持つ。
に、本実施の形態のラッチ回路は、第１および第２のデ
ータ入力端子ＤＩ，ＤＩＢに与えられたデータ信号をク
ロック信号に同期して取り込み、クロック信号の半周期
分だけ位相をずらして出力するという従来技術と同一の
機能を持つ。
【００８１】１．ラッチ回路の回路動作（１） ＮＭＯＳトランジスタＭＮ１，ＭＮ２はオフし、ＮＭＯ
ＳトランジスタＭＮ３，ＭＮ４がオンしている。従っ
て、第１および第２のデータ入力端子ＤＩ，ＤＩＢにそ
れぞれ入力されるＨ，Ｌレベルのそれぞれの信号は、ラ
ッチ回路の内部には取り込まれない。
ＳトランジスタＭＮ３，ＭＮ４がオンしている。従っ
て、第１および第２のデータ入力端子ＤＩ，ＤＩＢにそ
れぞれ入力されるＨ，Ｌレベルのそれぞれの信号は、ラ
ッチ回路の内部には取り込まれない。
【００８２】２．ラッチ回路の回路動作（２） ＮＭＯＳトランジスタＭＮ１，ＭＮ２はオンし、ＮＭＯ
ＳトランジスタＭＮ３，ＭＮ４はオフしている。
ＳトランジスタＭＮ３，ＭＮ４はオフしている。
【００８３】第１のデータ入力端子ＤＩに与えられたＨ
レベルの信号は、ＮＭＯＳトランジスタＭＮ１を介して
インバータゲートＩＮＶ２に与えられる。このとき、Ｎ
ＭＯＳトランジスタＭＮ１において電圧Ｖｔｈｎ分の電
圧降下が起こり、インバータゲートＩＮＶ２には電位Ｖ
ＤＤ−Ｖｔｈｎが与えられる。電位ＶＤＤ−Ｖｔｈｎが
インバータゲートの論理しきい値電位よりも十分高くな
るようにあらかじめ設定しておくことによって、インバ
ータゲートＩＮＶ２は第２のデータ出力端子ＤＯＢを介
してＬレベルの信号を出力する。
レベルの信号は、ＮＭＯＳトランジスタＭＮ１を介して
インバータゲートＩＮＶ２に与えられる。このとき、Ｎ
ＭＯＳトランジスタＭＮ１において電圧Ｖｔｈｎ分の電
圧降下が起こり、インバータゲートＩＮＶ２には電位Ｖ
ＤＤ−Ｖｔｈｎが与えられる。電位ＶＤＤ−Ｖｔｈｎが
インバータゲートの論理しきい値電位よりも十分高くな
るようにあらかじめ設定しておくことによって、インバ
ータゲートＩＮＶ２は第２のデータ出力端子ＤＯＢを介
してＬレベルの信号を出力する。
【００８４】一方、インバータゲートＩＮＶ１は、第２
のデータ入力端子ＤＩＢに与えられたＬレベルの信号を
ＮＭＯＳトランジスタＭＮ２を介して受け、第１のデー
タ出力端子ＤＯを介してＨレベルの信号を出力する。よ
って、第１および第２のデータ出力端子ＤＯ，ＤＯＢは
第１のデータＤＡＴＡ１を出力する。
のデータ入力端子ＤＩＢに与えられたＬレベルの信号を
ＮＭＯＳトランジスタＭＮ２を介して受け、第１のデー
タ出力端子ＤＯを介してＨレベルの信号を出力する。よ
って、第１および第２のデータ出力端子ＤＯ，ＤＯＢは
第１のデータＤＡＴＡ１を出力する。
【００８５】３．ラッチ回路の回路動作（３） ＮＭＯＳトランジスタＭＮ１，ＭＮ２はオフし、ＮＭＯ
ＳトランジスタＭＮ３，ＭＮ４はオンしている。従っ
て、第１および第２のデータ入力端子ＤＩ，ＤＩＢとイ
ンバータゲートＩＮＶ１，ＩＮＶ２のそれぞれの入力端
子とは、オフしているＮＭＯＳトランジスタＭＮ１，Ｍ
Ｎ２によってそれぞれ隔離される。すなわち、第１およ
び第２のデータ入力端子ＤＩ，ＤＩＢにおいては第２の
データＤＡＴＡ２が入力されている状態にあるが、イン
バータゲートＩＮＶ１，ＩＮＶ２およびそれぞれオンし
ているＮＭＯＳトランジスタＭＮ３，ＭＮ４によってル
ープが構成されており、インバータゲートＩＮＶ１，Ｉ
ＮＶ２のそれぞれの入力端子にＬレベルおよびＨレベル
の信号がそれぞれ入力され続けるので、第１のデータＤ
ＡＴＡ１が出力され続ける。
ＳトランジスタＭＮ３，ＭＮ４はオンしている。従っ
て、第１および第２のデータ入力端子ＤＩ，ＤＩＢとイ
ンバータゲートＩＮＶ１，ＩＮＶ２のそれぞれの入力端
子とは、オフしているＮＭＯＳトランジスタＭＮ１，Ｍ
Ｎ２によってそれぞれ隔離される。すなわち、第１およ
び第２のデータ入力端子ＤＩ，ＤＩＢにおいては第２の
データＤＡＴＡ２が入力されている状態にあるが、イン
バータゲートＩＮＶ１，ＩＮＶ２およびそれぞれオンし
ているＮＭＯＳトランジスタＭＮ３，ＭＮ４によってル
ープが構成されており、インバータゲートＩＮＶ１，Ｉ
ＮＶ２のそれぞれの入力端子にＬレベルおよびＨレベル
の信号がそれぞれ入力され続けるので、第１のデータＤ
ＡＴＡ１が出力され続ける。
【００８６】４．ラッチ回路の回路動作（４） ＮＭＯＳトランジスタＭＮ１，ＭＮ２がオンし、インバ
ータゲートＩＮＶ１，ＩＮＶ２はそれぞれ、第２および
第１のデータ入力端子ＤＩＢ，ＤＩと導通している。イ
ンバータゲートＩＮＶ１，ＩＮＶ２にはそれぞれ、Ｈレ
ベルおよびＬレベルの信号がＮＭＯＳトランジスタＭＮ
２，ＭＮ１を介して入力される。従って、インバータゲ
ートＩＮＶ１の入力端子には、電位ＶＤＤ−Ｖｔｈｎが
与えられる。これらの入力状態に応じて、インバータゲ
ートＩＮＶ１，ＩＮＶ２はそれぞれ、第１および第２の
データ出力端子ＤＯ，ＤＯＢを介してＬレベルの信号お
よびＨレベルの信号を出力する。よって、第１および第
２のデータ出力端子ＤＯ，ＤＯＢは、第２のデータＤＡ
ＴＡ２を出力する。
ータゲートＩＮＶ１，ＩＮＶ２はそれぞれ、第２および
第１のデータ入力端子ＤＩＢ，ＤＩと導通している。イ
ンバータゲートＩＮＶ１，ＩＮＶ２にはそれぞれ、Ｈレ
ベルおよびＬレベルの信号がＮＭＯＳトランジスタＭＮ
２，ＭＮ１を介して入力される。従って、インバータゲ
ートＩＮＶ１の入力端子には、電位ＶＤＤ−Ｖｔｈｎが
与えられる。これらの入力状態に応じて、インバータゲ
ートＩＮＶ１，ＩＮＶ２はそれぞれ、第１および第２の
データ出力端子ＤＯ，ＤＯＢを介してＬレベルの信号お
よびＨレベルの信号を出力する。よって、第１および第
２のデータ出力端子ＤＯ，ＤＯＢは、第２のデータＤＡ
ＴＡ２を出力する。
【００８７】以後、同様にして第１および第２のクロッ
ク入力状態ＣＬＫ１，ＣＬＫ２が交互に繰り返されて、
第３のデータＤＡＴＡ３もクロック半周期分ずれてラッ
チ回路を伝達する。
ク入力状態ＣＬＫ１，ＣＬＫ２が交互に繰り返されて、
第３のデータＤＡＴＡ３もクロック半周期分ずれてラッ
チ回路を伝達する。
【００８８】また、以上の一連のラッチ回路の回路動作
（１）〜（４）の説明においては、第１のデータ入力端
子ＤＩに与えられる信号がＨレベルからＬレベルに変化
し、第２のデータ入力端子ＤＩＢに与えられる信号がＬ
レベルからＨレベルに変化するという、第１のデータＤ
ＡＴＡ１から第２のデータＤＡＴＡ２に変化する場合に
ついて説明が行われたが、ラッチ回路の回路動作はこの
ような変化の場合に限られるものではない。
（１）〜（４）の説明においては、第１のデータ入力端
子ＤＩに与えられる信号がＨレベルからＬレベルに変化
し、第２のデータ入力端子ＤＩＢに与えられる信号がＬ
レベルからＨレベルに変化するという、第１のデータＤ
ＡＴＡ１から第２のデータＤＡＴＡ２に変化する場合に
ついて説明が行われたが、ラッチ回路の回路動作はこの
ような変化の場合に限られるものではない。
【００８９】本実施の形態のラッチ回路は、従来のラッ
チ回路よりも４個のＰＭＯＳトランジスタを削減するこ
と、およびある電流駆動能力を得るのにＰＭＯＳトラン
ジスタよりも小さなトランジスタサイズで足りるＮＭＯ
Ｓトランジスタを用いたことによって、回路面積が少な
いという特徴をもつ。
チ回路よりも４個のＰＭＯＳトランジスタを削減するこ
と、およびある電流駆動能力を得るのにＰＭＯＳトラン
ジスタよりも小さなトランジスタサイズで足りるＮＭＯ
Ｓトランジスタを用いたことによって、回路面積が少な
いという特徴をもつ。
【００９０】次に、図１に示されるラッチ回路を２段接
続することによって得られる、本実施の形態のフリップ
フロップ回路について説明を行う。図４は、本実施の形
態のフリップフロップ回路の構造を例示する回路図であ
る。
続することによって得られる、本実施の形態のフリップ
フロップ回路について説明を行う。図４は、本実施の形
態のフリップフロップ回路の構造を例示する回路図であ
る。
【００９１】同図に示されるフリップフロップ回路は、
ＮＭＯＳトランジスタＭＮ１〜ＭＮ８、インバータゲー
トＩＮＶ１〜ＩＮＶ４、第１および第２のデータ入力端
子ＤＩ，ＤＩＢ、第１および第２のクロック入力端子Ｃ
Ｋ，ＣＫＢ、ならびに第１および第２のデータ出力端子
ＤＯ，ＤＯＢからなる。
ＮＭＯＳトランジスタＭＮ１〜ＭＮ８、インバータゲー
トＩＮＶ１〜ＩＮＶ４、第１および第２のデータ入力端
子ＤＩ，ＤＩＢ、第１および第２のクロック入力端子Ｃ
Ｋ，ＣＫＢ、ならびに第１および第２のデータ出力端子
ＤＯ，ＤＯＢからなる。
【００９２】２つのラッチ回路を互いに接続する方法に
ついて以下に説明を行う。図４に示されるように、前段
のラッチ回路はＮＭＯＳトランジスタＭＮ１〜ＭＮ４、
インバータゲートＩＮＶ１，ＩＮＶ２を含む回路であ
り、それぞれの素子の接続は図１に示されるラッチ回路
と同一である。また、後段のラッチ回路は、ＮＭＯＳト
ランジスタＭＮ５〜ＭＮ８、インバータゲートＩＮＶ
３，ＩＮＶ４を含む回路であり、それぞれがＮＭＯＳト
ランジスタＭＮ１〜ＭＮ４、インバータゲートＩＮＶ
１，ＩＮＶ２に順に対応するように接続されている。
ついて以下に説明を行う。図４に示されるように、前段
のラッチ回路はＮＭＯＳトランジスタＭＮ１〜ＭＮ４、
インバータゲートＩＮＶ１，ＩＮＶ２を含む回路であ
り、それぞれの素子の接続は図１に示されるラッチ回路
と同一である。また、後段のラッチ回路は、ＮＭＯＳト
ランジスタＭＮ５〜ＭＮ８、インバータゲートＩＮＶ
３，ＩＮＶ４を含む回路であり、それぞれがＮＭＯＳト
ランジスタＭＮ１〜ＭＮ４、インバータゲートＩＮＶ
１，ＩＮＶ２に順に対応するように接続されている。
【００９３】前段のラッチ回路の第１のデータ出力端子
および第２のデータ出力端子は、後段のラッチ回路の第
１のデータ入力端子および第２のデータ入力端子にそれ
ぞれ接続されている。
および第２のデータ出力端子は、後段のラッチ回路の第
１のデータ入力端子および第２のデータ入力端子にそれ
ぞれ接続されている。
【００９４】前段のラッチ回路の第１のデータ入力端子
ＤＩおよび第２のデータ入力端子ＤＩＢがそれぞれ、フ
リップフロップ回路の第１のデータ入力端子ＤＩおよび
第２のデータ入力端子ＤＩＢとなっている。同様に、後
段のラッチ回路の第１のデータ出力端子ＤＯおよび第２
のデータ出力端子ＤＯＢはそれぞれ、フリップフロップ
回路の第１のデータ出力端子ＤＯおよび第２のデータ出
力端子ＤＯＢとなっている。
ＤＩおよび第２のデータ入力端子ＤＩＢがそれぞれ、フ
リップフロップ回路の第１のデータ入力端子ＤＩおよび
第２のデータ入力端子ＤＩＢとなっている。同様に、後
段のラッチ回路の第１のデータ出力端子ＤＯおよび第２
のデータ出力端子ＤＯＢはそれぞれ、フリップフロップ
回路の第１のデータ出力端子ＤＯおよび第２のデータ出
力端子ＤＯＢとなっている。
【００９５】また、前段のラッチ回路の第１のクロック
入力端子ＣＫと後段のラッチ回路の第２のクロック入力
端子ＣＫＢとは共通に接続され、フリップフロップ回路
の第１のクロック入力端子ＣＫとなっている。また、前
段のラッチ回路の第２のクロック入力端子ＣＫＢと後段
のラッチ回路の第１のクロック入力端子ＣＫとは共通に
接続され、フリップフロップ回路の第２のクロック入力
端子ＣＫＢとなっている。
入力端子ＣＫと後段のラッチ回路の第２のクロック入力
端子ＣＫＢとは共通に接続され、フリップフロップ回路
の第１のクロック入力端子ＣＫとなっている。また、前
段のラッチ回路の第２のクロック入力端子ＣＫＢと後段
のラッチ回路の第１のクロック入力端子ＣＫとは共通に
接続され、フリップフロップ回路の第２のクロック入力
端子ＣＫＢとなっている。
【００９６】すなわち、図４に示されるフリップフロッ
プ回路は、図２６に示されるフリップフロップ回路から
トランスミッションゲートＴＧ１〜ＴＧ８を構成するＰ
ＭＯＳトランジスタおよびこれに関する接続線が取り除
かれたものである。
プ回路は、図２６に示されるフリップフロップ回路から
トランスミッションゲートＴＧ１〜ＴＧ８を構成するＰ
ＭＯＳトランジスタおよびこれに関する接続線が取り除
かれたものである。
【００９７】フリップフロップ回路は以上のように構成
されているので、ＮＭＯＳトランジスタＭＮ１，ＭＮ
２，ＭＮ７，ＭＮ８が同時にオン、オフし、これらとは
排他的にＮＭＯＳトランジスタＭＮ３〜ＭＮ６が同時に
オフ、オンする。
されているので、ＮＭＯＳトランジスタＭＮ１，ＭＮ
２，ＭＮ７，ＭＮ８が同時にオン、オフし、これらとは
排他的にＮＭＯＳトランジスタＭＮ３〜ＭＮ６が同時に
オフ、オンする。
【００９８】次にフリップフロップ回路の動作につい
て、前述の信号設定（１）〜（４）を踏まえながら説明
を行う。図５（ａ）〜（ｃ）は、フリップフロップ回路
のタイミングチャートを示す波形図である。図５（ａ）
〜（ｃ）はそれぞれ、図３（ａ）〜（ｃ）が示す信号と
同一の信号を示す。
て、前述の信号設定（１）〜（４）を踏まえながら説明
を行う。図５（ａ）〜（ｃ）は、フリップフロップ回路
のタイミングチャートを示す波形図である。図５（ａ）
〜（ｃ）はそれぞれ、図３（ａ）〜（ｃ）が示す信号と
同一の信号を示す。
【００９９】それぞれのクロック入力状態およびこれに
応ずるデータの入力状態はそれぞれの信号設定毎にラッ
チ回路においてもフリップフロップ回路においても同一
である。従って、当然前段のラッチ回路の回路動作は前
述のラッチ回路の回路動作と同一となる。そこで、前段
のラッチ回路については必要な部分以外の説明を省略
し、後段のラッチ回路、および前段と後段とのラッチ回
路からなるフリップフロップ回路全体に対して重点的に
説明を行う。
応ずるデータの入力状態はそれぞれの信号設定毎にラッ
チ回路においてもフリップフロップ回路においても同一
である。従って、当然前段のラッチ回路の回路動作は前
述のラッチ回路の回路動作と同一となる。そこで、前段
のラッチ回路については必要な部分以外の説明を省略
し、後段のラッチ回路、および前段と後段とのラッチ回
路からなるフリップフロップ回路全体に対して重点的に
説明を行う。
【０１００】１．フリップフロップ回路の回路動作
（１）：信号設定（１） ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ７，ＭＮ８
がオフし、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６がオン
している。ＮＭＯＳトランジスタＭＮ１，ＭＮ２がオフ
しているので、後段のラッチ回路には第１および第２の
データ入力端子ＤＩ，ＤＩＢのそれぞれの信号は伝わら
ない。
（１）：信号設定（１） ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ７，ＭＮ８
がオフし、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６がオン
している。ＮＭＯＳトランジスタＭＮ１，ＭＮ２がオフ
しているので、後段のラッチ回路には第１および第２の
データ入力端子ＤＩ，ＤＩＢのそれぞれの信号は伝わら
ない。
【０１０１】２．フリップフロップ回路の回路動作
（２）：信号設定（２） ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ７，ＭＮ８
がオンし、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６がオフ
している。
（２）：信号設定（２） ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ７，ＭＮ８
がオンし、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６がオフ
している。
【０１０２】第１のデータ入力端子ＤＩに与えられたＨ
レベルの信号は、ＮＭＯＳトランジスタＭＮ１を介して
インバータゲートＩＮＶ２に与えられる。これに応じ
て、インバータゲートＩＮＶ２は後段のラッチ回路へと
Ｌレベルの信号を出力する。しかし、ＮＭＯＳトランジ
スタＭＮ６がオフしているので、インバータゲートＩＮ
Ｖ３の入力端子にはインバータゲートＩＮＶ２の出力信
号は入力されない。
レベルの信号は、ＮＭＯＳトランジスタＭＮ１を介して
インバータゲートＩＮＶ２に与えられる。これに応じ
て、インバータゲートＩＮＶ２は後段のラッチ回路へと
Ｌレベルの信号を出力する。しかし、ＮＭＯＳトランジ
スタＭＮ６がオフしているので、インバータゲートＩＮ
Ｖ３の入力端子にはインバータゲートＩＮＶ２の出力信
号は入力されない。
【０１０３】同様に、インバータゲートＩＮＶ１は、第
２のデータ入力端子ＤＩＢに与えられたＬレベルの信号
をＮＭＯＳトランジスタＭＮ２を介して受け、Ｈレベル
の信号を出力するが、ＮＭＯＳトランジスタＭＮ５がオ
フしているので、インバータゲートＩＮＶ４にはインバ
ータゲートＩＮＶ１の出力信号は入力されない。
２のデータ入力端子ＤＩＢに与えられたＬレベルの信号
をＮＭＯＳトランジスタＭＮ２を介して受け、Ｈレベル
の信号を出力するが、ＮＭＯＳトランジスタＭＮ５がオ
フしているので、インバータゲートＩＮＶ４にはインバ
ータゲートＩＮＶ１の出力信号は入力されない。
【０１０４】３．フリップフロップ回路の回路動作
（３）：信号設定（３） ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ７，ＭＮ８
はオフし、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６はオン
している。すなわち、後段のラッチ回路は、ラッチ回路
の回路動作（２）の状態となっている。ＮＭＯＳトラン
ジスタＭＮ５，ＭＮ６がオンしているので、インバータ
ゲートＩＮＶ１，ＩＮＶ２から出力されるＨレベル、Ｌ
レベルのそれぞれの信号は、インバータゲートＩＮＶ
４，ＩＮＶ３へとそれぞれ入力される。このとき、ＮＭ
ＯＳトランジスタＭＮ５によって、インバータゲートＩ
ＮＶ４には電位ＶＤＤ−Ｖｔｈｎの信号が入力される。
従って、第１および第２のデータ出力端子ＤＯ，ＤＯＢ
は、第１のデータＤＡＴＡ１を出力する。
（３）：信号設定（３） ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ７，ＭＮ８
はオフし、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６はオン
している。すなわち、後段のラッチ回路は、ラッチ回路
の回路動作（２）の状態となっている。ＮＭＯＳトラン
ジスタＭＮ５，ＭＮ６がオンしているので、インバータ
ゲートＩＮＶ１，ＩＮＶ２から出力されるＨレベル、Ｌ
レベルのそれぞれの信号は、インバータゲートＩＮＶ
４，ＩＮＶ３へとそれぞれ入力される。このとき、ＮＭ
ＯＳトランジスタＭＮ５によって、インバータゲートＩ
ＮＶ４には電位ＶＤＤ−Ｖｔｈｎの信号が入力される。
従って、第１および第２のデータ出力端子ＤＯ，ＤＯＢ
は、第１のデータＤＡＴＡ１を出力する。
【０１０５】ラッチ回路においては、ラッチ回路の第１
および第２のデータ出力端子ＤＯ，ＤＯＢの出力はラッ
チ回路の回路動作（２）において第１のデータＤＡＴＡ
１を出力したので、フリップフロップ回路の出力はラッ
チ回路の出力に比べ、さらにクロック半周期分遅れてい
ることが理解できる。
および第２のデータ出力端子ＤＯ，ＤＯＢの出力はラッ
チ回路の回路動作（２）において第１のデータＤＡＴＡ
１を出力したので、フリップフロップ回路の出力はラッ
チ回路の出力に比べ、さらにクロック半周期分遅れてい
ることが理解できる。
【０１０６】４．フリップフロップ回路の回路動作
（４）：信号設定（４） ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ７，ＭＮ８
がオンし、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６がオフ
している。後段のラッチ回路は、ラッチ回路の回路動作
（３）の状態となっている。
（４）：信号設定（４） ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ７，ＭＮ８
がオンし、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６がオフ
している。後段のラッチ回路は、ラッチ回路の回路動作
（３）の状態となっている。
【０１０７】後段のラッチ回路においては、ＮＭＯＳト
ランジスタＭＮ５，ＭＮ６はオフし、ＮＭＯＳトランジ
スタＭＮ７，ＭＮ８はオンしている。従って、インバー
タゲートＩＮＶ２，ＩＮＶ１のそれぞれの出力端子と、
インバータゲートＩＮＶ３，ＩＮＶ４のそれぞれの入力
端子とは、ＮＭＯＳトランジスタＭＮ６，ＭＮ５によっ
てそれぞれ隔離されている。
ランジスタＭＮ５，ＭＮ６はオフし、ＮＭＯＳトランジ
スタＭＮ７，ＭＮ８はオンしている。従って、インバー
タゲートＩＮＶ２，ＩＮＶ１のそれぞれの出力端子と、
インバータゲートＩＮＶ３，ＩＮＶ４のそれぞれの入力
端子とは、ＮＭＯＳトランジスタＭＮ６，ＭＮ５によっ
てそれぞれ隔離されている。
【０１０８】インバータゲートＩＮＶ３，ＩＮＶ４およ
びオンしているＮＭＯＳトランジスタＭＮ７，ＭＮ８に
よってループが構成される。このループにおいて、イン
バータゲートＩＮＶ３，ＩＮＶ４のそれぞれの入力端子
にＬレベルおよびＨレベルの信号がそれぞれＮＭＯＳト
ランジスタＭＮ６，ＭＮ５を介して入力され続け、イン
バータゲートＩＮＶ３，ＩＮＶ４はそれぞれ、第１およ
び第２のデータ出力端子ＤＯ，ＤＯＢを介して、第１の
データＤＡＴＡ１を出力し続ける。
びオンしているＮＭＯＳトランジスタＭＮ７，ＭＮ８に
よってループが構成される。このループにおいて、イン
バータゲートＩＮＶ３，ＩＮＶ４のそれぞれの入力端子
にＬレベルおよびＨレベルの信号がそれぞれＮＭＯＳト
ランジスタＭＮ６，ＭＮ５を介して入力され続け、イン
バータゲートＩＮＶ３，ＩＮＶ４はそれぞれ、第１およ
び第２のデータ出力端子ＤＯ，ＤＯＢを介して、第１の
データＤＡＴＡ１を出力し続ける。
【０１０９】以後、同様にして第１および第２のクロッ
ク状態ＣＬＫ１，ＣＬＫ２が交互に繰り返されて、第３
のデータＤＡＴＡ３もクロック１周期分ずれてフリップ
フロップ回路を伝達する。つまり、図５（ｃ）と図３
（ｃ）とを比較して判るように、フリップフロップ回路
はデータ入力端子に与えられたデータ信号をクロック信
号に同期して取り込み、一時的に保持し、ラッチ回路の
動作の２個分の位相をずらして出力する機能を持つ。
ク状態ＣＬＫ１，ＣＬＫ２が交互に繰り返されて、第３
のデータＤＡＴＡ３もクロック１周期分ずれてフリップ
フロップ回路を伝達する。つまり、図５（ｃ）と図３
（ｃ）とを比較して判るように、フリップフロップ回路
はデータ入力端子に与えられたデータ信号をクロック信
号に同期して取り込み、一時的に保持し、ラッチ回路の
動作の２個分の位相をずらして出力する機能を持つ。
【０１１０】図５（ａ）〜（ｃ）に示されるそれぞれの
信号の挙動は図２７（ａ）〜（ｃ）に示されるものと同
一であることから、本実施の形態のフリップフロップ回
路は従来のフリップフロップ回路と同一の回路動作を行
うことが理解できる。
信号の挙動は図２７（ａ）〜（ｃ）に示されるものと同
一であることから、本実施の形態のフリップフロップ回
路は従来のフリップフロップ回路と同一の回路動作を行
うことが理解できる。
【０１１１】換言すると、フリップフロップ回路とラッ
チ回路とは共にデータ信号をクロック信号に同期して取
り込み、位相をずらして出力するという同じ機能を持
つ。しかし、フリップフロップ回路とラッチ回路では、
データ信号を出力する位相がラッチ回路の動作１個分だ
けずれる。
チ回路とは共にデータ信号をクロック信号に同期して取
り込み、位相をずらして出力するという同じ機能を持
つ。しかし、フリップフロップ回路とラッチ回路では、
データ信号を出力する位相がラッチ回路の動作１個分だ
けずれる。
【０１１２】本実施の形態のフリップフロップ回路にお
いても、従来のフリップフロップ回路を構成するトラン
スミッションゲートからＰＭＯＳトランジスタが取り除
かれるので、従来と同一の回路動作を実現しつつも、回
路面積が少なくなる。
いても、従来のフリップフロップ回路を構成するトラン
スミッションゲートからＰＭＯＳトランジスタが取り除
かれるので、従来と同一の回路動作を実現しつつも、回
路面積が少なくなる。
【０１１３】このため、本実施の形態のラッチ回路また
はフリップフロップ回路に接続されるバッファ回路の出
力端子の負荷容量は従来よりも少なくなり、負荷容量の
充放電の際にクロックバッファ回路が消費する電力も抑
えられる。
はフリップフロップ回路に接続されるバッファ回路の出
力端子の負荷容量は従来よりも少なくなり、負荷容量の
充放電の際にクロックバッファ回路が消費する電力も抑
えられる。
【０１１４】実施の形態２．本実施の形態においては、
ＮＭＯＳトランジスタによって生ずる電圧降下によって
引き起こされる回路の誤動作を回避することが可能であ
る、信頼性の高いラッチ回路およびフリップフロップ回
路を開示する。
ＮＭＯＳトランジスタによって生ずる電圧降下によって
引き起こされる回路の誤動作を回避することが可能であ
る、信頼性の高いラッチ回路およびフリップフロップ回
路を開示する。
【０１１５】図６は、本実施の形態に従うラッチ回路の
構造を例示する回路図である。本実施の形態のラッチ回
路は、実施の形態１のラッチ回路にＰＭＯＳトランジス
タＭＰ１，ＭＰ２がさらに付け加えられた構造を有す
る。それぞれの相違をふまえつつ説明を以下に行う。
構造を例示する回路図である。本実施の形態のラッチ回
路は、実施の形態１のラッチ回路にＰＭＯＳトランジス
タＭＰ１，ＭＰ２がさらに付け加えられた構造を有す
る。それぞれの相違をふまえつつ説明を以下に行う。
【０１１６】ＰＭＯＳトランジスタＭＰ１，ＭＰ２のそ
れぞれのゲート電極は、インバータゲートＩＮＶ１，Ｉ
ＮＶ２のそれぞれの入力端子にそれぞれ接続されてい
る。ＰＭＯＳトランジスタＭＰ１，ＭＰ２は、それぞれ
のドレイン電極がインバータゲートＩＮＶ２，ＩＮＶ１
のそれぞれの入力端子にそれぞれ接続され、それぞれの
ソース電極が第１の電源ＶＤＤにそれぞれ接続されてい
る。
れぞれのゲート電極は、インバータゲートＩＮＶ１，Ｉ
ＮＶ２のそれぞれの入力端子にそれぞれ接続されてい
る。ＰＭＯＳトランジスタＭＰ１，ＭＰ２は、それぞれ
のドレイン電極がインバータゲートＩＮＶ２，ＩＮＶ１
のそれぞれの入力端子にそれぞれ接続され、それぞれの
ソース電極が第１の電源ＶＤＤにそれぞれ接続されてい
る。
【０１１７】以上の記述から明らかなように、ＰＭＯＳ
トランジスタＭＰ１，ＭＰ２は、それらのゲート電極お
よびドレイン電極に関して互いに対称な接続、すなわち
クロスカップルされた接続を施されている。
トランジスタＭＰ１，ＭＰ２は、それらのゲート電極お
よびドレイン電極に関して互いに対称な接続、すなわち
クロスカップルされた接続を施されている。
【０１１８】以上の構造によって実現される本実施の形
態のラッチ回路の回路動作と、実施の形態１のラッチ回
路の回路動作との違いについて、以下に説明を行う。
態のラッチ回路の回路動作と、実施の形態１のラッチ回
路の回路動作との違いについて、以下に説明を行う。
【０１１９】第１および第２のデータ入力端子ＤＩ，Ｄ
ＩＢには互いに排他的にＨレベルおよびＬレベルの信号
が与えられるので、ＰＭＯＳトランジスタＭＰ１，ＭＰ
２にも互いに排他的にＨレベルおよびＬレベルの信号が
与えられる。以下の説明においては、インバータゲート
ＩＮＶ１，ＩＮＶ２のそれぞれの入力端子にＮＭＯＳト
ランジスタＭＮ２，ＮＭ１をそれぞれ介してＨレベルお
よびＬレベルの信号がそれぞれ与えられた場合を想定す
る。
ＩＢには互いに排他的にＨレベルおよびＬレベルの信号
が与えられるので、ＰＭＯＳトランジスタＭＰ１，ＭＰ
２にも互いに排他的にＨレベルおよびＬレベルの信号が
与えられる。以下の説明においては、インバータゲート
ＩＮＶ１，ＩＮＶ２のそれぞれの入力端子にＮＭＯＳト
ランジスタＭＮ２，ＮＭ１をそれぞれ介してＨレベルお
よびＬレベルの信号がそれぞれ与えられた場合を想定す
る。
【０１２０】ＮＭＯＳトランジスタＭＮ２を介するの
で、インバータゲートＩＮＶ１に第２のデータ入力端子
ＤＩＢから与えられる信号は、電位ＶＤＤ−Ｖｔｈｎで
ある。
で、インバータゲートＩＮＶ１に第２のデータ入力端子
ＤＩＢから与えられる信号は、電位ＶＤＤ−Ｖｔｈｎで
ある。
【０１２１】しかし、インバータゲートＩＮＶ２の入力
端子に共通に接続されたＰＭＯＳトランジスタＭＰ２の
制御端子にはＮＭＯＳトランジスタＭＮ１を介して第１
のデータ入力端子ＤＩからＬレベルの信号が与えられる
ので、ＰＭＯＳトランジスタＭＰ２はオンする。これに
よって、第１の電源の電位ＶＤＤがＰＭＯＳトランジス
タＭＰ２を介してインバータゲートＩＮＶ１に入力され
る。すなわち、インバータゲートＩＮＶ１に入力される
電位は、電位ＶＤＤ−Ｖｔｈｎから電位ＶＤＤにまで引
き上げられたことになる。
端子に共通に接続されたＰＭＯＳトランジスタＭＰ２の
制御端子にはＮＭＯＳトランジスタＭＮ１を介して第１
のデータ入力端子ＤＩからＬレベルの信号が与えられる
ので、ＰＭＯＳトランジスタＭＰ２はオンする。これに
よって、第１の電源の電位ＶＤＤがＰＭＯＳトランジス
タＭＰ２を介してインバータゲートＩＮＶ１に入力され
る。すなわち、インバータゲートＩＮＶ１に入力される
電位は、電位ＶＤＤ−Ｖｔｈｎから電位ＶＤＤにまで引
き上げられたことになる。
【０１２２】このとき、ＰＭＯＳトランジスタＭＰ１
は、自身のゲート電極がインバータゲートＩＮＶ１の入
力端子に共通に接続されているので、オフしている。従
って、インバータゲートＩＮＶ２に入力される電圧はＬ
レベルのままである。
は、自身のゲート電極がインバータゲートＩＮＶ１の入
力端子に共通に接続されているので、オフしている。従
って、インバータゲートＩＮＶ２に入力される電圧はＬ
レベルのままである。
【０１２３】逆に、インバータゲートＩＮＶ１，ＩＮＶ
２のそれぞれの入力端子にＮＭＯＳトランジスタＭＮ
２，ＮＭ１をそれぞれ介してＬレベルおよびＨレベルの
信号がそれぞれ与えられた場合にも、同様の効果が得ら
れる。すなわち、インバータゲートＩＮＶ２に入力され
る電位は、ＰＭＯＳトランジスタＭＰ１がオンすること
で電位ＶＤＤ−Ｖｔｈｎから電位ＶＤＤにまで引き上げ
られ、インバータゲートＩＮＶ１に入力される電圧はＬ
レベルのままである。
２のそれぞれの入力端子にＮＭＯＳトランジスタＭＮ
２，ＮＭ１をそれぞれ介してＬレベルおよびＨレベルの
信号がそれぞれ与えられた場合にも、同様の効果が得ら
れる。すなわち、インバータゲートＩＮＶ２に入力され
る電位は、ＰＭＯＳトランジスタＭＰ１がオンすること
で電位ＶＤＤ−Ｖｔｈｎから電位ＶＤＤにまで引き上げ
られ、インバータゲートＩＮＶ１に入力される電圧はＬ
レベルのままである。
【０１２４】図７（ａ）〜（ｃ）はそれぞれ、本実施の
形態のラッチ回路のタイミングチャートを示す波形図で
ある。図７（ａ）〜（ｃ）によって明らかなように、図
３（ａ）〜（ｃ）によって示される実施の形態１のラッ
チ回路と同一の回路動作が得られることが理解される。
形態のラッチ回路のタイミングチャートを示す波形図で
ある。図７（ａ）〜（ｃ）によって明らかなように、図
３（ａ）〜（ｃ）によって示される実施の形態１のラッ
チ回路と同一の回路動作が得られることが理解される。
【０１２５】本実施の形態においては、クロスカップル
に配置されたＰＭＯＳトランジスタＭＰ１，ＭＰ２によ
って、ＮＭＯＳトランジスタＭＮ１，ＭＮ２によって生
じるしきい値電圧分の電圧降下を補償することが可能と
なる。これによって、ＮＭＯＳトランジスタＭＮ２，Ｍ
Ｎ１の次段にそれぞれ接続されたインバータゲートＩＮ
Ｖ１，ＩＮＶ２のＨレベルの入力電圧マージン（入力信
号のレベルと論理しきい値電位との差分）が大きくな
る。従って、例えばＨレベルの電位とＬレベルの電位と
を充分大きく採れない場合にも、安定な回路動作を得る
ことが可能となる。従って、実施の形態１によって得ら
れる効果に加え、信頼性の高いラッチ回路が実現され
る。
に配置されたＰＭＯＳトランジスタＭＰ１，ＭＰ２によ
って、ＮＭＯＳトランジスタＭＮ１，ＭＮ２によって生
じるしきい値電圧分の電圧降下を補償することが可能と
なる。これによって、ＮＭＯＳトランジスタＭＮ２，Ｍ
Ｎ１の次段にそれぞれ接続されたインバータゲートＩＮ
Ｖ１，ＩＮＶ２のＨレベルの入力電圧マージン（入力信
号のレベルと論理しきい値電位との差分）が大きくな
る。従って、例えばＨレベルの電位とＬレベルの電位と
を充分大きく採れない場合にも、安定な回路動作を得る
ことが可能となる。従って、実施の形態１によって得ら
れる効果に加え、信頼性の高いラッチ回路が実現され
る。
【０１２６】もちろん、クロスカップルにＰＭＯＳトラ
ンジスタＭＰ１，ＭＰ２を配置しなくても、本実施の形
態の効果を得ることは可能である。図８は、図６に示さ
れるラッチ回路からＰＭＯＳトランジスタＭＰ１が取り
除かれた回路の構造を示す回路図である。
ンジスタＭＰ１，ＭＰ２を配置しなくても、本実施の形
態の効果を得ることは可能である。図８は、図６に示さ
れるラッチ回路からＰＭＯＳトランジスタＭＰ１が取り
除かれた回路の構造を示す回路図である。
【０１２７】このラッチ回路においては、インバータゲ
ートＩＮＶ２に入力される電位を引き上げることは不可
能であるが、インバータゲートＩＮＶ１に入力される電
位を引き上げることは可能である。従って、実施の形態
１のラッチ回路と比較すればラッチ回路の信頼性は高く
なる。
ートＩＮＶ２に入力される電位を引き上げることは不可
能であるが、インバータゲートＩＮＶ１に入力される電
位を引き上げることは可能である。従って、実施の形態
１のラッチ回路と比較すればラッチ回路の信頼性は高く
なる。
【０１２８】次に、図６に示されるラッチ回路を２段直
列に接続することによって得られるフリップフロップ回
路について説明を行う。図９は、本実施の形態に従うフ
リップフロップ回路の構造を例示する回路図である。図
４に示される実施の形態１のフリップフロップ回路との
違いとは、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４が付け
加えられている点にある。
列に接続することによって得られるフリップフロップ回
路について説明を行う。図９は、本実施の形態に従うフ
リップフロップ回路の構造を例示する回路図である。図
４に示される実施の形態１のフリップフロップ回路との
違いとは、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４が付け
加えられている点にある。
【０１２９】ＰＭＯＳトランジスタＭＰ３，ＭＰ４のイ
ンバータゲートＩＮＶ３，ＩＮＶ４および第１の電源Ｖ
ＤＤに対する接続の状態は、ＰＭＯＳトランジスタＭＰ
１，ＭＰ２のインバータゲートＩＮＶ１，ＩＮＶ２およ
び第１の電源ＶＤＤに対する接続の状態と同様である。
ＰＭＯＳトランジスタＭＰ３，ＭＰ４によってインバー
タゲートＩＮＶ３，ＩＮＶ４に入力される電圧をそれぞ
れ電位ＶＤＤまで引き上げることが可能となり、フリッ
プフロップ回路の信頼性が高まる。
ンバータゲートＩＮＶ３，ＩＮＶ４および第１の電源Ｖ
ＤＤに対する接続の状態は、ＰＭＯＳトランジスタＭＰ
１，ＭＰ２のインバータゲートＩＮＶ１，ＩＮＶ２およ
び第１の電源ＶＤＤに対する接続の状態と同様である。
ＰＭＯＳトランジスタＭＰ３，ＭＰ４によってインバー
タゲートＩＮＶ３，ＩＮＶ４に入力される電圧をそれぞ
れ電位ＶＤＤまで引き上げることが可能となり、フリッ
プフロップ回路の信頼性が高まる。
【０１３０】図１０（ａ）〜（ｃ）はそれぞれ、本実施
の形態のフリップフロップ回路のタイミングチャートを
示す波形図である。図１０（ａ）〜（ｃ）によって明ら
かなように、図５（ａ）〜（ｃ）によって示される実施
の形態１のフリップフロップ回路と同一の回路動作が得
られることが理解される。
の形態のフリップフロップ回路のタイミングチャートを
示す波形図である。図１０（ａ）〜（ｃ）によって明ら
かなように、図５（ａ）〜（ｃ）によって示される実施
の形態１のフリップフロップ回路と同一の回路動作が得
られることが理解される。
【０１３１】以上から明らかなように、本実施の形態の
フリップフロップ回路においても、本実施の形態のラッ
チ回路と同様の効果を得ることが可能となる。
フリップフロップ回路においても、本実施の形態のラッ
チ回路と同様の効果を得ることが可能となる。
【０１３２】もちろん、図１１に示されるように、トラ
ンスミッションゲートを含んでなる従来のラッチ回路
と、本実施の形態のラッチ回路とを組み合わせることに
よって、フリップフロップ回路を構成することも可能で
ある。
ンスミッションゲートを含んでなる従来のラッチ回路
と、本実施の形態のラッチ回路とを組み合わせることに
よって、フリップフロップ回路を構成することも可能で
ある。
【０１３３】実施の形態３．本実施の形態においては、
自身に備わる二つの出力端子から互いに排他的な論理を
表す信号を、ほぼ同期を採りつつ出力するバッファ回路
を開示する。
自身に備わる二つの出力端子から互いに排他的な論理を
表す信号を、ほぼ同期を採りつつ出力するバッファ回路
を開示する。
【０１３４】図１２は、フリップフロップ回路あるいは
ラッチ回路にクロック信号またはデータ信号を与える、
本実施の形態に従うバッファ回路の構造を例示する回路
図である。同図においては、信号入力端子ＣＩＮと、こ
れに自身のそれぞれの入力端子が接続されたインバータ
ゲートＩＮＶ５およびソースフォロワ回路と、インバー
タゲートＩＮＶ５およびソースフォロワ回路の出力端子
にそれぞれ接続された第２および第１の信号出力端子Ｃ
ＫＯＢ，ＣＫＯとからなるバッファ回路が示されてい
る。
ラッチ回路にクロック信号またはデータ信号を与える、
本実施の形態に従うバッファ回路の構造を例示する回路
図である。同図においては、信号入力端子ＣＩＮと、こ
れに自身のそれぞれの入力端子が接続されたインバータ
ゲートＩＮＶ５およびソースフォロワ回路と、インバー
タゲートＩＮＶ５およびソースフォロワ回路の出力端子
にそれぞれ接続された第２および第１の信号出力端子Ｃ
ＫＯＢ，ＣＫＯとからなるバッファ回路が示されてい
る。
【０１３５】図１２に示されるソースフォロワ回路は、
ＮＭＯＳトランジスタＭＮ９と抵抗Ｒ１とからなってい
る。ＮＭＯＳトランジスタＭＮ９は、自身のゲート電極
が信号入力端子ＣＩＮに接続され、自身のドレイン電極
が第１の電源ＶＤＤに接続され、自身のソース電極は第
１の信号出力端子ＣＫＯと、抵抗Ｒ１を介して第２の電
源ＧＮＤとに接続されている。また、インバータゲート
ＩＮＶ５は図２に示された構造を有している。
ＮＭＯＳトランジスタＭＮ９と抵抗Ｒ１とからなってい
る。ＮＭＯＳトランジスタＭＮ９は、自身のゲート電極
が信号入力端子ＣＩＮに接続され、自身のドレイン電極
が第１の電源ＶＤＤに接続され、自身のソース電極は第
１の信号出力端子ＣＫＯと、抵抗Ｒ１を介して第２の電
源ＧＮＤとに接続されている。また、インバータゲート
ＩＮＶ５は図２に示された構造を有している。
【０１３６】バッファ回路の回路動作について説明を行
う。信号入力端子ＣＩＮにＨレベルの信号が与えられた
ときには、第２の信号出力端子ＣＫＯＢはインバータゲ
ートＩＮＶ５の機能によってＬレベルの信号を出力す
る。また、ＮＭＯＳトランジスタＭＮ９がオンすること
によって抵抗Ｒ１において電流が流れて電圧降下が生じ
る。ＮＭＯＳトランジスタＭＮ９においては、しきい値
電圧Ｖｔｈｎ分の電圧降下が生じる。従って、電位ＶＤ
Ｄ−Ｖｔｈｎである信号が第１の信号出力端子ＣＫＯに
与える。
う。信号入力端子ＣＩＮにＨレベルの信号が与えられた
ときには、第２の信号出力端子ＣＫＯＢはインバータゲ
ートＩＮＶ５の機能によってＬレベルの信号を出力す
る。また、ＮＭＯＳトランジスタＭＮ９がオンすること
によって抵抗Ｒ１において電流が流れて電圧降下が生じ
る。ＮＭＯＳトランジスタＭＮ９においては、しきい値
電圧Ｖｔｈｎ分の電圧降下が生じる。従って、電位ＶＤ
Ｄ−Ｖｔｈｎである信号が第１の信号出力端子ＣＫＯに
与える。
【０１３７】信号入力端子ＣＩＮにＬレベルの信号が与
えられたときには、第１の信号出力端子ＣＫＯはＮＭＯ
Ｓトランジスタがオフするので抵抗Ｒ１を介して接地さ
れてＬレベルの信号を、また第２の信号出力端子ＣＫＯ
ＢはＨレベルの信号を、それぞれ出力する。
えられたときには、第１の信号出力端子ＣＫＯはＮＭＯ
Ｓトランジスタがオフするので抵抗Ｒ１を介して接地さ
れてＬレベルの信号を、また第２の信号出力端子ＣＫＯ
ＢはＨレベルの信号を、それぞれ出力する。
【０１３８】また、図１３に示されるように、自身のド
レイン電極が第２の電源ＧＮＤに接続され、自身のソー
ス電極が抵抗Ｒ２を介して第１の電源ＶＤＤに接続され
つつ第１の信号出力端子ＣＫＯにも接続され、自身のゲ
ート電極が信号入力端子ＣＩＮに接続されたＰＭＯＳト
ランジスタＭＰ５によってソースフォロワ回路を構成し
ても良い。この場合、信号入力端子にＬレベルの信号が
与えられたときに、ＰＭＯＳトランジスタＭＰ５のしき
い値電圧の絶対値である電圧Ｖｔｈｐだけ電位ＧＮＤよ
り高い信号を、ソースフォロワ回路は出力する。
レイン電極が第２の電源ＧＮＤに接続され、自身のソー
ス電極が抵抗Ｒ２を介して第１の電源ＶＤＤに接続され
つつ第１の信号出力端子ＣＫＯにも接続され、自身のゲ
ート電極が信号入力端子ＣＩＮに接続されたＰＭＯＳト
ランジスタＭＰ５によってソースフォロワ回路を構成し
ても良い。この場合、信号入力端子にＬレベルの信号が
与えられたときに、ＰＭＯＳトランジスタＭＰ５のしき
い値電圧の絶対値である電圧Ｖｔｈｐだけ電位ＧＮＤよ
り高い信号を、ソースフォロワ回路は出力する。
【０１３９】以上のバッファ回路においては、インバー
タゲートＩＮＶ５とソースフォロワ回路とのそれぞれの
特性によって、第１および第２の信号出力端子ＣＫＯ，
ＣＫＯＢからそれぞれ出力される信号の遅延の差が決定
される。直列に接続された２つのＭＯＳトランジスタか
らなるインバータゲートと、直列に接続された抵抗とＭ
ＯＳトランジスタとからなるソースフォロワ回路とで
は、信号出力の時間的な特性は非常に似通ったものとな
る。従って、相補的な２つの出力信号の間に遅延の少な
いバッファ回路を本実施の形態において得ることが可能
である。
タゲートＩＮＶ５とソースフォロワ回路とのそれぞれの
特性によって、第１および第２の信号出力端子ＣＫＯ，
ＣＫＯＢからそれぞれ出力される信号の遅延の差が決定
される。直列に接続された２つのＭＯＳトランジスタか
らなるインバータゲートと、直列に接続された抵抗とＭ
ＯＳトランジスタとからなるソースフォロワ回路とで
は、信号出力の時間的な特性は非常に似通ったものとな
る。従って、相補的な２つの出力信号の間に遅延の少な
いバッファ回路を本実施の形態において得ることが可能
である。
【０１４０】また、従来のバッファ回路では、信号入力
端子ＣＩＮに信号が入力されてからインバータゲート２
つ分の遅延の後に第１の信号出力端子ＣＫＯから信号が
出力された。しかし、本実施の形態においてはインバー
タゲートＩＮＶ５の１個分程度の遅延が生ずるのみであ
る。従って、バッファ回路に接続されたラッチ回路およ
びフリップフロップ回路は高速で動作することが可能と
なる。
端子ＣＩＮに信号が入力されてからインバータゲート２
つ分の遅延の後に第１の信号出力端子ＣＫＯから信号が
出力された。しかし、本実施の形態においてはインバー
タゲートＩＮＶ５の１個分程度の遅延が生ずるのみであ
る。従って、バッファ回路に接続されたラッチ回路およ
びフリップフロップ回路は高速で動作することが可能と
なる。
【０１４１】さらに、２つのＭＯＳトランジスタによっ
て構成されたソースフォロワ回路を図１４、図１６に示
す。図１４のソースフォロワ回路は、図１２に示される
ソースフォロワ回路を構成する抵抗Ｒ１が、第１の電源
ＶＤＤに自身のゲート電極が接続されたＮＭＯＳトラン
ジスタＭＮ１０に置き換えられた構造を有している。同
様に、図１６のソースフォロワ回路は、図１３に示され
るソースフォロワ回路を構成する抵抗Ｒ２が、第２の電
源ＧＮＤに自身のゲート電極が接続されたＰＭＯＳトラ
ンジスタＭＰ６に置き換えられた構造を有している。
て構成されたソースフォロワ回路を図１４、図１６に示
す。図１４のソースフォロワ回路は、図１２に示される
ソースフォロワ回路を構成する抵抗Ｒ１が、第１の電源
ＶＤＤに自身のゲート電極が接続されたＮＭＯＳトラン
ジスタＭＮ１０に置き換えられた構造を有している。同
様に、図１６のソースフォロワ回路は、図１３に示され
るソースフォロワ回路を構成する抵抗Ｒ２が、第２の電
源ＧＮＤに自身のゲート電極が接続されたＰＭＯＳトラ
ンジスタＭＰ６に置き換えられた構造を有している。
【０１４２】抵抗Ｒ１，Ｒ２の値またはＮＭＯＳトラン
ジスタＭＮ１０もしくはＰＭＯＳトランジスタＭＰ６の
オン抵抗を小さくし過ぎることは望ましくない。さもな
いと、ＮＭＯＳトランジスタＭＮ９やＰＭＯＳトランジ
スタＭＰ５がオンすることによって抵抗Ｒ１，Ｒ２、Ｎ
ＭＯＳトランジスタＭＮ１０、ＰＭＯＳトランジスタＭ
Ｐ６に流れる電流が充分な電圧降下を発生せず、第１の
信号出力端子ＣＫＯに与えられる電位がそれだけなまる
という不都合が生ずるためである。
ジスタＭＮ１０もしくはＰＭＯＳトランジスタＭＰ６の
オン抵抗を小さくし過ぎることは望ましくない。さもな
いと、ＮＭＯＳトランジスタＭＮ９やＰＭＯＳトランジ
スタＭＰ５がオンすることによって抵抗Ｒ１，Ｒ２、Ｎ
ＭＯＳトランジスタＭＮ１０、ＰＭＯＳトランジスタＭ
Ｐ６に流れる電流が充分な電圧降下を発生せず、第１の
信号出力端子ＣＫＯに与えられる電位がそれだけなまる
という不都合が生ずるためである。
【０１４３】図１５（ａ）〜（ｃ）、図１７（ａ）〜
（ｃ）は、図１４、図１６にそれぞれ示されるバッファ
回路のタイミングチャートをそれぞれ示す波形図であ
る。第２の信号出力端子ＣＫＯＢからはインバータゲー
トＩＮＶ５のスイッチング遅延ｄ５の分だけ信号入力端
子ＣＩＮに入力される信号から遅れて信号が出力され
る。図１５（ｃ）および図１７（ｃ）を用いて示すよう
に、第１の信号出力端子ＣＫＯからは、ソースフォロワ
回路のスイッチング遅延ｓ１，ｓ２の分だけそれぞれ遅
れて信号が出力されている。
（ｃ）は、図１４、図１６にそれぞれ示されるバッファ
回路のタイミングチャートをそれぞれ示す波形図であ
る。第２の信号出力端子ＣＫＯＢからはインバータゲー
トＩＮＶ５のスイッチング遅延ｄ５の分だけ信号入力端
子ＣＩＮに入力される信号から遅れて信号が出力され
る。図１５（ｃ）および図１７（ｃ）を用いて示すよう
に、第１の信号出力端子ＣＫＯからは、ソースフォロワ
回路のスイッチング遅延ｓ１，ｓ２の分だけそれぞれ遅
れて信号が出力されている。
【０１４４】二つのＭＯＳトランジスタによってそれぞ
れ構成されているので、インバータゲートとソースフォ
ロワ回路とは互いに時間的な特性が似ている。従って、
スイッチング遅延ｓ１，ｓ２，ｄ５は互いにほぼ等し
く、第１および第２の信号出力端子ＣＫＯ，ＣＫＯＢか
らそれぞれ出力される信号は、互いにほぼ同期が採れて
いる。
れ構成されているので、インバータゲートとソースフォ
ロワ回路とは互いに時間的な特性が似ている。従って、
スイッチング遅延ｓ１，ｓ２，ｄ５は互いにほぼ等し
く、第１および第２の信号出力端子ＣＫＯ，ＣＫＯＢか
らそれぞれ出力される信号は、互いにほぼ同期が採れて
いる。
【０１４５】定電位源に接続されることによってオンし
ているＭＯＳトランジスタは抵抗と同様の機能を有する
ので、図１４、図１６に示されるバッファ回路は、時間
的な特性を除き、図１２、図１３に示されるバッファ回
路と同様である。但し、抵抗Ｒ１またはＲ２を含むバッ
ファ回路を形成するためには特に抵抗を形成する工程を
設けなければならないのに対し、ソースフォロワ回路が
ＭＯＳトランジスタのみによって構成されるバッファ回
路においては、抵抗を形成するための工程を省くことが
可能となる。従って、バッファ回路の製造が簡易とな
る。
ているＭＯＳトランジスタは抵抗と同様の機能を有する
ので、図１４、図１６に示されるバッファ回路は、時間
的な特性を除き、図１２、図１３に示されるバッファ回
路と同様である。但し、抵抗Ｒ１またはＲ２を含むバッ
ファ回路を形成するためには特に抵抗を形成する工程を
設けなければならないのに対し、ソースフォロワ回路が
ＭＯＳトランジスタのみによって構成されるバッファ回
路においては、抵抗を形成するための工程を省くことが
可能となる。従って、バッファ回路の製造が簡易とな
る。
【０１４６】本実施の形態のバッファ回路は以上のよう
に、入力信号に応じつつ、互いに反転論理の関係にある
二つの信号を、好適に同期を採りつつ生成する。
に、入力信号に応じつつ、互いに反転論理の関係にある
二つの信号を、好適に同期を採りつつ生成する。
【０１４７】実施の形態４．本実施の形態においては、
互いに排他的にオン、オフする二つのＭＯＳトランジス
タからなるソースフォロワ回路によって構成されるバッ
ファ回路を開示する。
互いに排他的にオン、オフする二つのＭＯＳトランジス
タからなるソースフォロワ回路によって構成されるバッ
ファ回路を開示する。
【０１４８】図１８は、本実施の形態のバッファ回路の
構造を例示する回路図である。本実施の形態のバッファ
回路は、実施の形態３のバッファ回路のソースフォロワ
回路が一部置き換えられた構造を有している。
構造を例示する回路図である。本実施の形態のバッファ
回路は、実施の形態３のバッファ回路のソースフォロワ
回路が一部置き換えられた構造を有している。
【０１４９】ソースフォロワ回路は、ドレイン電極がそ
れぞれ第１および第２の電源ＶＤＤ，ＧＮＤに接続さ
れ、それぞれのソース電極が共通に接続されつつ第１の
信号出力端子ＣＫＯに接続され、それぞれのゲート電極
が共通に接続されつつ信号入力端子ＣＩＮに接続された
ＮＭＯＳトランジスタＭＮ９およびＰＭＯＳトランジス
タＭＰ５からなる。すなわち、このソースフォロワ回路
は、図１２に示されたソースフォロワ回路の抵抗Ｒ１を
ＰＭＯＳトランジスタＭＰ５で置換したものとみなすこ
とが可能であるし、図１３に示されたソースフォロワ回
路の抵抗Ｒ２をＮＭＯＳトランジスタＭＮ９で置換した
ものとみなすことが可能である。
れぞれ第１および第２の電源ＶＤＤ，ＧＮＤに接続さ
れ、それぞれのソース電極が共通に接続されつつ第１の
信号出力端子ＣＫＯに接続され、それぞれのゲート電極
が共通に接続されつつ信号入力端子ＣＩＮに接続された
ＮＭＯＳトランジスタＭＮ９およびＰＭＯＳトランジス
タＭＰ５からなる。すなわち、このソースフォロワ回路
は、図１２に示されたソースフォロワ回路の抵抗Ｒ１を
ＰＭＯＳトランジスタＭＰ５で置換したものとみなすこ
とが可能であるし、図１３に示されたソースフォロワ回
路の抵抗Ｒ２をＮＭＯＳトランジスタＭＮ９で置換した
ものとみなすことが可能である。
【０１５０】ゲート電極が共通に接続されたＮＭＯＳト
ランジスタＭＮ９およびＰＭＯＳトランジスタＭＰ５は
互いに排他的にオン、オフする。従って、図１４，図１
６に示される実施の形態３のそれぞれのソースフォロワ
回路のＮＭＯＳトランジスタＭＮ１０、ＰＭＯＳトラン
ジスタＭＰ６が終始オンしていることによって与えられ
る影響を、本実施の形態のソースフォロワ回路を備える
バッファ回路では排除することが可能となる。
ランジスタＭＮ９およびＰＭＯＳトランジスタＭＰ５は
互いに排他的にオン、オフする。従って、図１４，図１
６に示される実施の形態３のそれぞれのソースフォロワ
回路のＮＭＯＳトランジスタＭＮ１０、ＰＭＯＳトラン
ジスタＭＰ６が終始オンしていることによって与えられ
る影響を、本実施の形態のソースフォロワ回路を備える
バッファ回路では排除することが可能となる。
【０１５１】実施の形態３のバッファ回路においては、
トランジスタを形成する際にＮＭＯＳトランジスタＭＮ
１０およびＰＭＯＳトランジスタＭＰ６のオン抵抗が小
さくなりすぎないように設計を行う必要がある。これに
対して、本実施の形態のバッファ回路においては、ＮＭ
ＯＳトランジスタＭＮ９とＰＭＯＳトランジスタＭＰ５
とが互いに排他的にオン、オフするので、そのような設
計上の制約がなくなる。
トランジスタを形成する際にＮＭＯＳトランジスタＭＮ
１０およびＰＭＯＳトランジスタＭＰ６のオン抵抗が小
さくなりすぎないように設計を行う必要がある。これに
対して、本実施の形態のバッファ回路においては、ＮＭ
ＯＳトランジスタＭＮ９とＰＭＯＳトランジスタＭＰ５
とが互いに排他的にオン、オフするので、そのような設
計上の制約がなくなる。
【０１５２】信号入力端子ＣＩＮにＨレベルの信号が入
力されたときにはＰＭＯＳトランジスタＭＰ５はオフす
るので、第１の信号出力端子ＣＫＯはＮＭＯＳトランジ
スタＭＮ９を介して電位ＶＤＤ−Ｖｔｈｎを与えられ
る。同様に、信号入力端子ＣＩＮにＬレベルの信号が入
力されたときには、ＮＭＯＳトランジスタＭＮ９はオフ
するので、第１の信号出力端子ＣＫＯはＰＭＯＳトラン
ジスタＭＰ５を介して電位ＧＮＤ＋Ｖｔｈｐを与えられ
る。
力されたときにはＰＭＯＳトランジスタＭＰ５はオフす
るので、第１の信号出力端子ＣＫＯはＮＭＯＳトランジ
スタＭＮ９を介して電位ＶＤＤ−Ｖｔｈｎを与えられ
る。同様に、信号入力端子ＣＩＮにＬレベルの信号が入
力されたときには、ＮＭＯＳトランジスタＭＮ９はオフ
するので、第１の信号出力端子ＣＫＯはＰＭＯＳトラン
ジスタＭＰ５を介して電位ＧＮＤ＋Ｖｔｈｐを与えられ
る。
【０１５３】図１９（ａ）〜（ｃ）は、本実施の形態の
バッファ回路のタイミングチャートをそれぞれ示す波形
図である。図１９（ｃ）において示されるように、第１
の信号出力端子ＣＫＯからは、ソースフォロワ回路のス
イッチング遅延ｓ３の分だけ遅れて信号が出力される。
遅延ｓ３はインバータゲートＩＮＶ５による遅延ｄ５と
ほぼ同じであり、二つの出力信号の同期はほぼ採れてい
る。
バッファ回路のタイミングチャートをそれぞれ示す波形
図である。図１９（ｃ）において示されるように、第１
の信号出力端子ＣＫＯからは、ソースフォロワ回路のス
イッチング遅延ｓ３の分だけ遅れて信号が出力される。
遅延ｓ３はインバータゲートＩＮＶ５による遅延ｄ５と
ほぼ同じであり、二つの出力信号の同期はほぼ採れてい
る。
【０１５４】なお、図１９（ｃ）に示されるタイミング
チャートは、入力信号の信号周期が短い場合のものであ
る。上述したように、ソースフォロワ回路を構成してい
るＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタ
ＭＮ９のいずれか一方のトランジスタは必ずオフしてい
る。従って、入力信号の信号周期が非常に長い場合に
は、オンしているいずれか一方のトランジスタを介して
第１の信号出力端子ＣＫＯの信号は電位ＶＤＤあるいは
電位ＧＮＤになる。
チャートは、入力信号の信号周期が短い場合のものであ
る。上述したように、ソースフォロワ回路を構成してい
るＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタ
ＭＮ９のいずれか一方のトランジスタは必ずオフしてい
る。従って、入力信号の信号周期が非常に長い場合に
は、オンしているいずれか一方のトランジスタを介して
第１の信号出力端子ＣＫＯの信号は電位ＶＤＤあるいは
電位ＧＮＤになる。
【０１５５】すなわち、充分長い時間が経過すれば、第
１の信号出力端子ＣＫＯの信号の電位は電位ＶＤＤ−Ｖ
ｔｈｎから電位ＶＤＤに、あるいは電位ＧＮＤ＋Ｖｔｈ
ｐから電位ＧＮＤになる。
１の信号出力端子ＣＫＯの信号の電位は電位ＶＤＤ−Ｖ
ｔｈｎから電位ＶＤＤに、あるいは電位ＧＮＤ＋Ｖｔｈ
ｐから電位ＧＮＤになる。
【０１５６】実施の形態５．本実施の形態においては、
出力信号の電位を完全に引き上げまたは引き下げること
が可能なバッファ回路を開示する。
出力信号の電位を完全に引き上げまたは引き下げること
が可能なバッファ回路を開示する。
【０１５７】図２０は、本実施の形態に従うバッファ回
路の構造を例示する回路図である。このバッファ回路と
図１８に示されるバッファ回路との構造の違いとは、第
１の信号出力端子ＣＫＯに出力端子が接続され、第２の
信号出力端子ＣＫＯＢに入力端子が接続された、インバ
ータゲートＩＮＶ７が付加されている点である。
路の構造を例示する回路図である。このバッファ回路と
図１８に示されるバッファ回路との構造の違いとは、第
１の信号出力端子ＣＫＯに出力端子が接続され、第２の
信号出力端子ＣＫＯＢに入力端子が接続された、インバ
ータゲートＩＮＶ７が付加されている点である。
【０１５８】バッファ回路の回路動作について説明を行
う。信号入力端子ＣＩＮにＨレベルの信号が入力された
ときには、ソースフォロワ回路は第１の信号出力端子Ｃ
ＫＯを介して電位ＶＤＤ−Ｖｔｈｎをまず与える。その
後、インバータゲートＩＮＶ７の出力がゲート１段分の
遅延の後に電位ＶＤＤを第１の信号出力端子ＣＫＯに与
える。同様に、信号入力端子ＣＩＮにＬレベルの信号が
入力されたときには、第１の信号出力端子ＣＫＯにはま
ずソースフォロワ回路によって電位ＧＮＤ＋Ｖｔｈｐが
与えられ、その後インバータゲートＩＮＶ７によって電
位ＧＮＤが与えられる。
う。信号入力端子ＣＩＮにＨレベルの信号が入力された
ときには、ソースフォロワ回路は第１の信号出力端子Ｃ
ＫＯを介して電位ＶＤＤ−Ｖｔｈｎをまず与える。その
後、インバータゲートＩＮＶ７の出力がゲート１段分の
遅延の後に電位ＶＤＤを第１の信号出力端子ＣＫＯに与
える。同様に、信号入力端子ＣＩＮにＬレベルの信号が
入力されたときには、第１の信号出力端子ＣＫＯにはま
ずソースフォロワ回路によって電位ＧＮＤ＋Ｖｔｈｐが
与えられ、その後インバータゲートＩＮＶ７によって電
位ＧＮＤが与えられる。
【０１５９】図２１（ａ）〜（ｃ）は、本実施の形態の
バッファ回路のタイミングチャートをそれぞれ示す波形
図である。第１の信号出力端子ＣＫＯから出力される信
号は、遅延ｓ３の分だけ遅れているので、第２の信号出
力端子ＣＫＯＢから遅延ｄ５の分だけ遅れて出力される
信号とほぼ同期が採れている。第１の信号出力端子ＣＫ
Ｏから出力される信号は、インバータゲートＩＮＶ７に
よってＨレベルまたはＬレベルとなることが示されてい
る。
バッファ回路のタイミングチャートをそれぞれ示す波形
図である。第１の信号出力端子ＣＫＯから出力される信
号は、遅延ｓ３の分だけ遅れているので、第２の信号出
力端子ＣＫＯＢから遅延ｄ５の分だけ遅れて出力される
信号とほぼ同期が採れている。第１の信号出力端子ＣＫ
Ｏから出力される信号は、インバータゲートＩＮＶ７に
よってＨレベルまたはＬレベルとなることが示されてい
る。
【０１６０】もちろん、図１４、図１６にそれぞれ示さ
れるバッファ回路にインバータゲートＩＮＶ７を付加し
ても、同様の効果が得られる。図１４に示されるバッフ
ァ回路においては電位ＶＤＤ−Ｖｔｈｎの信号がＨレベ
ル（電位ＶＤＤ）にまで引き上げられ、図１６に示され
るバッファ回路においては電位ＧＮＤ＋Ｖｔｈｐの信号
がＬレベル（電位ＧＮＤ）にまで引き下げられる。
れるバッファ回路にインバータゲートＩＮＶ７を付加し
ても、同様の効果が得られる。図１４に示されるバッフ
ァ回路においては電位ＶＤＤ−Ｖｔｈｎの信号がＨレベ
ル（電位ＶＤＤ）にまで引き上げられ、図１６に示され
るバッファ回路においては電位ＧＮＤ＋Ｖｔｈｐの信号
がＬレベル（電位ＧＮＤ）にまで引き下げられる。
【０１６１】本実施の形態のバッファ回路は、出力され
る信号の論理を素早く決定しつつもフルスイングでＨレ
ベルおよびＬレベルの信号を与えることが可能であるの
で、バッファ回路に接続されたラッチ回路またはフリッ
プフロップ回路を確実に動作させることが可能となる。
る信号の論理を素早く決定しつつもフルスイングでＨレ
ベルおよびＬレベルの信号を与えることが可能であるの
で、バッファ回路に接続されたラッチ回路またはフリッ
プフロップ回路を確実に動作させることが可能となる。
【０１６２】
【発明の効果】請求項１に記載の構成によると、信号反
転回路を除き回路動作に必要なトランジスタが６個であ
るので、データ保持回路は従来よりも小面積となる。
転回路を除き回路動作に必要なトランジスタが６個であ
るので、データ保持回路は従来よりも小面積となる。
【０１６３】さらに、第１の信号反転回路の入力端に第
２の信号入力端子および第２のトランジスタを介して第
１の電位が与えられ、第２の信号反転回路の入力端に第
１の信号入力端子および第１のトランジスタを介して第
２の電位が与えられたときに、第５のトランジスタがオ
ンすることによって定電位が第１の信号反転回路の入力
端子に与えられる。これによって、第２のトランジスタ
においてトランジスタのしきい値分の電圧降下が生じて
も、信号反転回路の論理しきい値よりも十分離れた電位
を第１の信号反転回路の入力端子に与えることが可能と
なる。従って、回路動作に必要なトランジスタ数を従来
よりも減らしても、回路動作が安定していて、信頼性の
高いデータ保持回路が得られる。
２の信号入力端子および第２のトランジスタを介して第
１の電位が与えられ、第２の信号反転回路の入力端に第
１の信号入力端子および第１のトランジスタを介して第
２の電位が与えられたときに、第５のトランジスタがオ
ンすることによって定電位が第１の信号反転回路の入力
端子に与えられる。これによって、第２のトランジスタ
においてトランジスタのしきい値分の電圧降下が生じて
も、信号反転回路の論理しきい値よりも十分離れた電位
を第１の信号反転回路の入力端子に与えることが可能と
なる。従って、回路動作に必要なトランジスタ数を従来
よりも減らしても、回路動作が安定していて、信頼性の
高いデータ保持回路が得られる。
【０１６４】請求項２に記載の構成によると、請求項１
に記載の効果に加え、第２の信号反転回路の入力端子に
も第６のトランジスタを介して信号反転回路の論理しき
い値よりも十分離れた電位を与えることが可能となる。
これによって、回路動作がさらに安定する。
に記載の効果に加え、第２の信号反転回路の入力端子に
も第６のトランジスタを介して信号反転回路の論理しき
い値よりも十分離れた電位を与えることが可能となる。
これによって、回路動作がさらに安定する。
【０１６５】請求項３に記載の構成によると、請求項２
に記載のデータ保持回路を用いることによって、小面積
であり回路動作の安定した、信頼性の高いフリップフロ
ップ回路が得られる。
に記載のデータ保持回路を用いることによって、小面積
であり回路動作の安定した、信頼性の高いフリップフロ
ップ回路が得られる。
【０１６６】請求項４に記載の構成によると、信号入力
端子と第１および第２の信号出力端子とのそれぞれの間
には、ソースフォロワ回路および第１のインバータがそ
れぞれ含まれる。これによって、第１および第２の信号
出力端子からそれぞれ出力される信号同士の間の遅延
は、ソースフォロワ回路と第１のインバータとの時間的
な出力特性の差によって決定される。ソースフォロワ回
路は並列に接続された第３のトランジスタおよび抵抗体
からなり、第１のインバータは並列に接続された第１お
よび第２のトランジスタからなるので、ソースフォロワ
回路とインバータとのそれぞれの時間的な出力特性は非
常に似通っている。従って、第１および第２の信号出力
端子から出力されるそれぞれの信号は互いにほぼ同期を
採っている。
端子と第１および第２の信号出力端子とのそれぞれの間
には、ソースフォロワ回路および第１のインバータがそ
れぞれ含まれる。これによって、第１および第２の信号
出力端子からそれぞれ出力される信号同士の間の遅延
は、ソースフォロワ回路と第１のインバータとの時間的
な出力特性の差によって決定される。ソースフォロワ回
路は並列に接続された第３のトランジスタおよび抵抗体
からなり、第１のインバータは並列に接続された第１お
よび第２のトランジスタからなるので、ソースフォロワ
回路とインバータとのそれぞれの時間的な出力特性は非
常に似通っている。従って、第１および第２の信号出力
端子から出力されるそれぞれの信号は互いにほぼ同期を
採っている。
【０１６７】特に、請求項４に記載の構成の第１および
第２の信号出力端子を請求項１〜３に記載の構成の第１
および第２のクロック端子にそれぞれ接続することによ
って、請求項１〜３に記載の構成にクロック信号を与え
ることが可能となる。
第２の信号出力端子を請求項１〜３に記載の構成の第１
および第２のクロック端子にそれぞれ接続することによ
って、請求項１〜３に記載の構成にクロック信号を与え
ることが可能となる。
【０１６８】請求項５および６に記載の構成によると、
ソースフォロワ回路は第３および第４のトランジスタと
いう二つのトランジスタを含んでなるので、トランジス
タを形成する工程の際にこれらのトランジスタを同時に
形成することが可能となる。従って、バッファ回路の製
造工程が簡易となる。
ソースフォロワ回路は第３および第４のトランジスタと
いう二つのトランジスタを含んでなるので、トランジス
タを形成する工程の際にこれらのトランジスタを同時に
形成することが可能となる。従って、バッファ回路の製
造工程が簡易となる。
【０１６９】特に請求項６に記載の構成によると、ソー
スフォロワ回路において第３のトランジスタと第４のト
ランジスタとは互いに排他的にオンおよびオフしている
ので、これらのトランジスタが同時にオンしない。従っ
て、第１の信号出力端子に与えられる電位がなまること
がない。これによって、バッファ回路の信頼性が高ま
る。
スフォロワ回路において第３のトランジスタと第４のト
ランジスタとは互いに排他的にオンおよびオフしている
ので、これらのトランジスタが同時にオンしない。従っ
て、第１の信号出力端子に与えられる電位がなまること
がない。これによって、バッファ回路の信頼性が高ま
る。
【０１７０】請求項７に記載の構成によると、信号入力
端子に第１の電位が与えられたときに、早期にソースフ
ォロワ回路によって第１の信号出力端子は第１の電位に
近い電位を与え、その後第２のインバータによって第１
の信号出力端子の与える電位は第１の電位となる。
端子に第１の電位が与えられたときに、早期にソースフ
ォロワ回路によって第１の信号出力端子は第１の電位に
近い電位を与え、その後第２のインバータによって第１
の信号出力端子の与える電位は第１の電位となる。
【０１７１】さらに、請求項７に記載の構成であり特に
請求項６にも記載の構成によると、信号入力端子に第２
の電位が与えられたときに、同様の原理によって、第１
の信号出力端子はまず第２の電位に近い電位を与え、そ
の後第１の信号出力端子の与える電位は第２の電位とな
る。これらによって、バッファ回路の信頼性がさらに高
まる。
請求項６にも記載の構成によると、信号入力端子に第２
の電位が与えられたときに、同様の原理によって、第１
の信号出力端子はまず第２の電位に近い電位を与え、そ
の後第１の信号出力端子の与える電位は第２の電位とな
る。これらによって、バッファ回路の信頼性がさらに高
まる。
【図１】 実施の形態１の構造の一例を示す回路図であ
る。
る。
【図２】 インバータゲートの構造を示す回路図であ
る。
る。
【図３】 図１の構造のタイミングチャートを示す波形
図である。
図である。
【図４】 実施の形態１の構造の他例をしめす回路図で
ある。
ある。
【図５】 図４の構造のタイミングチャートを示す波形
図である。
図である。
【図６】 実施の形態２の構造の第１の例を示す回路図
である。
である。
【図７】 図６の構造のタイミングチャートを示す波形
図である。
図である。
【図８】 実施の形態２の構造の第２の例を示す回路図
である。
である。
【図９】 実施の形態２の構造の第３の例を示す回路図
である。
である。
【図１０】 図９の構造のタイミングチャートを示す波
形図である。
形図である。
【図１１】 実施の形態２の構造の第４の例を示す回路
図である。
図である。
【図１２】 実施の形態３の構造の第１の例を示す回路
図である。
図である。
【図１３】 実施の形態３の構造の第２の例を示す回路
図である。
図である。
【図１４】 実施の形態３の構造の第３の例を示す回路
図である。
図である。
【図１５】 図１４の構造のタイミングチャートを示す
波形図である。
波形図である。
【図１６】 実施の形態３の構造の第４の例を示す回路
図である。
図である。
【図１７】 図１６の構造のタイミングチャートを示す
波形図である。
波形図である。
【図１８】 実施の形態４の構造を例示する回路図であ
る。
る。
【図１９】 図１８の構造のタイミングチャートを示す
波形図である。
波形図である。
【図２０】 実施の形態５の構造の第１の例を示す回路
図である。
図である。
【図２１】 図２０の構造のタイミングチャートを示す
波形図である。
波形図である。
【図２２】 実施の形態３の構造の第２の例を示す回路
図である。
図である。
【図２３】 実施の形態３の構造の第３の例を示す回路
図である。
図である。
【図２４】 従来のラッチ回路を示す回路図である。
【図２５】 従来のラッチ回路のタイミングチャートを
示す波形図である。
示す波形図である。
【図２６】 従来のフリップフロップ回路を示す回路図
である。
である。
【図２７】 従来のフリップフロップ回路のタイミング
チャートを示す波形図である。
チャートを示す波形図である。
【図２８】 従来のバッファ回路を示す回路図である。
【図２９】 従来のバッファ回路のタイミングチャート
を示す波形図である。
を示す波形図である。
ＣＩＮ 信号入力端子、ＣＫ 第１のクロック入力端
子、ＣＫＢ 第２のクロック入力端子、ＣＫＯ 第１の
信号出力端子、ＣＫＯＢ 第２の信号出力端子、ＣＬＫ
１ 第１のクロック入力状態、ＣＬＫ２ 第２のクロッ
ク入力状態、ＤＡＴＡ１，２ 第１，２のデータ、ＤＩ
第１のデータ入力端子、ＤＩＢ 第２のデータ入力端
子、ＤＯ 第１のデータ出力端子、ＤＯＢ 第２のデー
タ出力端子、ｄ５ インバータゲートのスイッチング遅
延、ＧＮＤ 第２の電源，電位、ＩＮ インバータゲー
トの入力端子、ＩＮＶ１〜７ インバータゲート、ＭＮ
１〜１０ ＮＭＯＳトランジスタ、ＭＰ１〜６ ＰＭＯ
Ｓトランジスタ、ＯＵＴインバータゲートの出力端子、
Ｒ１，２ 抵抗、ｓ１〜３ ソースフォロワ回路のスイ
ッチング遅延、ＴＧ１〜４ トランスミッションゲー
ト、ＶＤＤ 第１の電源，電位、Ｖｔｈｎ ＮＭＯＳト
ランジスタのしきい値電圧の絶対値、Ｖｔｈｐ ＰＭＯ
Ｓトランジスタのしきい値電圧の絶対値。
子、ＣＫＢ 第２のクロック入力端子、ＣＫＯ 第１の
信号出力端子、ＣＫＯＢ 第２の信号出力端子、ＣＬＫ
１ 第１のクロック入力状態、ＣＬＫ２ 第２のクロッ
ク入力状態、ＤＡＴＡ１，２ 第１，２のデータ、ＤＩ
第１のデータ入力端子、ＤＩＢ 第２のデータ入力端
子、ＤＯ 第１のデータ出力端子、ＤＯＢ 第２のデー
タ出力端子、ｄ５ インバータゲートのスイッチング遅
延、ＧＮＤ 第２の電源，電位、ＩＮ インバータゲー
トの入力端子、ＩＮＶ１〜７ インバータゲート、ＭＮ
１〜１０ ＮＭＯＳトランジスタ、ＭＰ１〜６ ＰＭＯ
Ｓトランジスタ、ＯＵＴインバータゲートの出力端子、
Ｒ１，２ 抵抗、ｓ１〜３ ソースフォロワ回路のスイ
ッチング遅延、ＴＧ１〜４ トランスミッションゲー
ト、ＶＤＤ 第１の電源，電位、Ｖｔｈｎ ＮＭＯＳト
ランジスタのしきい値電圧の絶対値、Ｖｔｈｐ ＰＭＯ
Ｓトランジスタのしきい値電圧の絶対値。
Claims (7)
- 【請求項１】 第１および第２の信号入力端子と、 第１および第２のクロック端子と、 第１の導電型であり、自身の制御端子がそれぞれ前記第
２のクロック端子に接続され、自身の第１の電流電極が
それぞれ前記第１および第２の信号入力端子に接続され
た第１および第２のトランジスタと、 前記第１の導電型であり、自身の制御端子がそれぞれ前
記第１のクロック端子に接続され、自身の第１の電流電
極がそれぞれ前記第１および第２のトランジスタの第２
の電流電極に接続された第３および第４のトランジスタ
と、 前記第２のトランジスタの前記第２の電流電極および前
記第３のトランジスタの第２の電流電極に自身の入力端
子および出力端子がそれぞれ接続された第１の信号反転
回路と、 前記第１のトランジスタの前記第２の電流電極および前
記第４のトランジスタの第２の電流電極に自身の入力端
子および出力端子がそれぞれ接続された第２の信号反転
回路と、 前記第２の信号反転回路の前記入力端子に自身の制御端
子が接続され、前記第１の信号反転回路の前記入力端子
に自身の第１の電流電極が接続され、第１の定電位端子
に自身の第２の電流電極が接続された、第２の導電型の
第５のトランジスタと、 前記第１および第２の信号反転回路の出力端子にそれぞ
れ接続された第１および第２の信号出力端子とを備え、 第１および第２の電位は、２値論理の互いに異なる論理
をそれぞれ含みつつ互いに隔離された第１および第２の
電位帯にそれぞれ存在し、 前記第１および第２の信号入力端子には前記第１および
第２の電位が互いに排他的に与えられ、 前記第１および第２のクロック端子には前記第１および
第２の電位帯に存在する電位がそれぞれ互いに排他的に
与えられ、 前記第１の導電型であるトランジスタは、自身の前記制
御端子に前記第１および第２の電位帯に存在する電位が
与えられることによってそれぞれオン，オフし、 前記第２の導電型であるトランジスタは、自身の前記制
御端子に前記第１および第２の電位帯に存在する電位が
与えられることによってそれぞれオフ，オンし、 前記第１の定電位端子は、前記第２の電位から前記第１
の電位よりも隔たっているかまたは等しい電位を与える
データ保持回路。 - 【請求項２】 上記第１の信号反転回路の上記入力端子
に自身の制御端子が接続され、上記第２の信号反転回路
の上記入力端子に自身の第１の電流電極が接続され、第
２の定電位端子に自身の第２の電流電極が接続された上
記第２の導電型の第６のトランジスタをさらに備え、 前記第２の定電位端子は、上記第２の電位から上記第１
の電位よりも隔たっているかまたは等しい電圧を与え
る、請求項１に記載のデータ保持回路。 - 【請求項３】 請求項２に記載のデータ保持回路を第１
および第２のデータ保持回路として備え、 前記第２のデータ保持回路の上記第１および第２の信号
入力端子は、前記第１のデータ保持回路の上記第１およ
び第２の信号出力端子にそれぞれ接続され、 前記第１のデータ保持回路の上記第１のクロック端子と
前記第２のデータ保持回路の上記第２のクロック端子と
が接続され、該第１のデータ保持回路の上記第２のクロ
ック端子と該第２のデータ保持回路の上記第１のクロッ
ク端子とが接続されたデータ保持回路。 - 【請求項４】 互いに異なることによって２値論理を与
える第１および第２の電位のうちのいずれか一方が選択
的に与えられる信号入力端子と、 自身の制御端子が前記信号入力端子にそれぞれ接続さ
れ、自身のそれぞれの第１の電流電極が互いに接続さ
れ、自身の第２の電流電極がそれぞれ前記第１および第
２の電位をそれぞれ与える第１および第２の電位端子に
接続された、第１の導電型である第１のトランジスタお
よび第２の導電型である第２のトランジスタを含んでな
る第１のインバータと、 自身の制御端子が前記信号入力端子に接続され、自身の
第１の電流電極が抵抗体を介して前記第２の電位を与え
る第３の電位端子に接続され、自身の第２の電流電極が
前記第１の電位を与える第４の電位端子に接続された、
前記第２の導電型である第３のトランジスタを含んでな
るソースフォロワ回路と、 前記第３のトランジスタの前記第１の電流電極および前
記第１のトランジスタの前記第１の電流電極にそれぞれ
接続された、第１および第２の信号出力端子とを備え、 前記第１の導電型であるトランジスタは、自身の前記制
御端子に前記第１および第２の電位が与えられることに
よってそれぞれオフ，オンし、 前記第１の導電型であるトランジスタは、自身の前記制
御端子に前記第１および第２の電位が与えられることに
よってそれぞれオン，オフするバッファ回路。 - 【請求項５】 上記抵抗体は、 自身の制御端子に上記第１の電位が与えられており、自
身の第１の電流電極が上記第３のトランジスタの上記第
１の電流電極に接続され、自身の第２の電流電極が上記
第３の電位端子に接続された、上記第２の導電型の第４
のトランジスタである請求項４に記載のバッファ回路。 - 【請求項６】 上記抵抗体は、 自身の制御端子が上記信号入力端子に接続され、自身の
第１の電流電極が上記第３のトランジスタの上記第１の
電流電極に接続され、自身の第２の電流電極が上記第３
の電位端子に接続された、上記第１の導電型の第４のト
ランジスタである請求項４に記載のバッファ回路。 - 【請求項７】 上記第２の信号出力端子に自身の入力端
子が接続され、上記第１の信号出力端子に自身の出力端
子が接続された第２のインバータをさらに含むことを特
徴とする請求項５または６に記載のバッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11900596A JP3565984B2 (ja) | 1996-05-14 | 1996-05-14 | データ保持回路およびバッファ回路 |
| KR1019970002068A KR100214434B1 (ko) | 1996-05-14 | 1997-01-24 | 데이터 유지회로 및 버퍼회로 |
| US08/949,821 US5859800A (en) | 1996-05-14 | 1997-10-14 | Data holding circuit and buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11900596A JP3565984B2 (ja) | 1996-05-14 | 1996-05-14 | データ保持回路およびバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307409A true JPH09307409A (ja) | 1997-11-28 |
| JP3565984B2 JP3565984B2 (ja) | 2004-09-15 |
Family
ID=14750644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11900596A Expired - Fee Related JP3565984B2 (ja) | 1996-05-14 | 1996-05-14 | データ保持回路およびバッファ回路 |
Country Status (3)
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| JP (1) | JP3565984B2 (ja) |
| KR (1) | KR100214434B1 (ja) |
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|---|---|---|---|---|
| JP3520810B2 (ja) * | 1999-07-02 | 2004-04-19 | 日本電気株式会社 | バックアップ機能を有するデータ保持回路 |
| US6765430B2 (en) * | 2002-07-22 | 2004-07-20 | Yoshiyuki Ando | Complementary source follower circuit controlled by back bias voltage |
| KR100490623B1 (ko) * | 2003-02-24 | 2005-05-17 | 삼성에스디아이 주식회사 | 버퍼 회로 및 이를 이용한 액티브 매트릭스 표시 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950012019B1 (ko) * | 1992-10-02 | 1995-10-13 | 삼성전자주식회사 | 반도체메모리장치의 데이타출력버퍼 |
| KR960001790B1 (ko) * | 1993-04-09 | 1996-02-05 | 현대전자산업주식회사 | 데이타 출력버퍼 |
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| KR960002334B1 (ko) * | 1993-12-31 | 1996-02-16 | 삼성전자주식회사 | 반도체 메모리 장치의 입력버퍼 |
-
1996
- 1996-05-14 JP JP11900596A patent/JP3565984B2/ja not_active Expired - Fee Related
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1997
- 1997-01-24 KR KR1019970002068A patent/KR100214434B1/ko not_active Expired - Fee Related
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