JPH09312351A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 コンタクトレスセルアレイ方式の不揮発性メ
モリにおいて、フローティングゲート下へバーズビーク
が食い込むことのないようにするとともにフローティン
グゲートに係る容量比を大きく確保できるようにする。 【構成】 ｐ型不純物領域２の表面にフローティングゲ
ート７に自己整合させて溝４を形成し、溝内を埋め込み
酸化膜５によって埋め込む。フローティングゲート７上
に、第２ゲート絶縁膜８を介して、フローティングゲー
ト７の側面にも接するようにコントロールゲート９を形
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置およびその製造方法に関し、特に電気的に消去が可
能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】近年、不揮発性で特に一括消去が可能な
いわゆるフラッシュメモリと呼ばれる半導体記憶装置が
広い分野で採用されるようになってきているが、これに
関して現在、高速化、高集積化、低電圧化を目指した開
発が活発に行われている。このフラッシュメモリの書換
速度は、フローティングゲートの下のトンネルゲート絶
縁膜にかかる電圧に依存し、書換速度を上げるには、ト
ンネルゲート絶縁膜にかかる電圧を高くする必要があ
る。しかし、トンネルゲート絶縁膜に高電圧がかかるよ
うにするために、書き換え時に大きな電圧を印加するこ
とは、高速化の点でこの好ましいとしても、低電圧化の
趨勢には逆行することになってしまう。そこで、容量比
（コントロールゲートとフローティングゲートの結合容
量Ｃ_CG-FG と、フローティングゲートとソース・ドレイ
ン、チャネルおよびコントロールゲートとの全結合容量
Ｃ_FGとの比Ｃ_CG-FG ／Ｃ_FG）を大きくして、書き換え時
に使用する電圧を大きくせずに、トンネルゲート絶縁膜
にかかる電圧を高くすることが求められている。

【０００３】また、ドレインおよびソースと例えばアル
ミニウムからなる配線とを電気的に接触させるためのコ
ンタクトホールは、それ自体小さくすることが難くかつ
目合わせずれのマージンを取る必要があるため、高集積
化を目指す上で、一つの障害となっている。このコンタ
クトホールによる障害を低減する方式として、コンタク
トレス方式と呼ばれるセルアレイ構造が提案されてい
る。図７は、特開昭６１−２２２１５９号公報にて提案
された、コンタクトレス方式のフラッシュメモリセルア
レイの例を示す平面図である。図７に示すように、ワー
ド線を兼ねるコントロールゲート９と直交するように長
尺のソース・ドレイン拡散層３形成されており、ソース
・ドレイン拡散層３上にはメモリセルの複数個おきにコ
ンタクトが形成されておりこれを介してソース・ドレイ
ン拡散層はビット線（図示なし）と接続されている（以
下、これを第１の従来例という）。この方式のメモリで
は、このように複数のメモリセルにソース・ドレイン拡
散層を共有させ、ビット線とソース・ドレイン拡散層と
のコンタクトを、メモリセル複数個おきに１ケ所だけ取
るようにすることにより、単位メモリセルのサイズを小
さくして高集積化を図っている。

【０００４】図８は、図７のＸ−Ｘ線での断面図であ
る。ｎ型シリコン基板１上にｐ型不純物領域２が設けら
れており、ｐ型不純物領域２の表面領域内にはｎ型のソ
ース・ドレイン拡散層３が形成されている。半導体基板
上には第１ゲート絶縁膜６と厚膜シリコン酸化膜１２が
形成されており、第１ゲート絶縁膜上にはフローティン
グゲート７が形成され、その上には第２ゲート絶縁膜８
を介してコントロールゲート９が形成されている。

【０００５】図９〜図１１は、第１の従来例の製造方法
を説明するための工程順断面図である。まず、図９に示
すように、ｎ型シリコン基板１の表面にｐ型不純物領域
２を形成し、既知の方法により素子分離領域（図示な
し）を形成した後、ｐ型不純物領域２上にトンネルゲー
ト絶縁膜となる第１ゲート絶縁膜６を形成し、さらにそ
の上に例えばポリシリコンで、フローティングゲートを
形成するための第１導電膜層７ａを形成する。

【０００６】次に、図１０に示すように、フォトリソグ
ラフィ法によりレジスト膜１０を形成し、これをマスク
に第１導電膜層７ａをパターニングして長尺の導電膜層
に加工する。次に、レジスト膜１０をマスクにｎ型の不
純物をイオン注入して、ソース・ドレイン拡散層３を形
成する。次に、図１１に示すように、レジスト膜１０を
除去し、熱酸化によって第１導電膜層７ａ上に第２ゲー
ト絶縁膜８を形成し、同時にソース・ドレイン拡散層３
上に厚膜シリコン酸化膜１２を形成する。ソース・ドレ
イン拡散層３では、注入された不純物により、第１導電
膜層７ａより例えば５倍の速度で酸化される。そのた
め、例えば第２ゲート絶縁膜８を２０ｎｍの膜厚に形成
すると、厚膜シリコン酸化膜１２は約１００ｎｍの厚さ
に形成される。この酸化の際に、第１導電膜層７ａ（フ
ローティングゲート７）の下にバーズビークが入る。

【０００７】この後コントロールゲートを形成するため
の第２導電膜層を形成し、フォトリソグラフィ法により
レジスト膜（図示なし）を形成し、これをマスクに、第
２導電膜層および短冊状の第１導電膜層７ａをエッチン
グしてコントロールゲート９およびフローティングゲー
ト７を形成すれば、図８に示す第１の従来例の不揮発性
半導体記憶装置が得られる。

【０００８】ここで、ソース・ドレイン拡散層３上に厚
膜シリコン酸化膜１２を形成する必要がある理由につい
て説明する。コンタクトレスセルは各メモリセルにおい
てコンタクトを取る代わりに、隣接する複数のセルでソ
ース・ドレイン拡散層を共有し、複数のセル毎に一箇所
でコンタクトを取っている。このため、隣接するセルの
間においてソース・ドレイン拡散層３が連続して形成さ
れていなければならない。而して、コントロールゲート
９とフローティングゲート７とを形成するエッチング工
程においては、ソース・ドレイン拡散層３上の導電膜層
はコントロールゲートを形成するための第２導電膜層が
存在しているだけであるので、ソース・ドレイン拡散層
３上に厚膜のシリコン酸化膜が存在していない場合に
は、第２の導電膜層がエッチングされた時点で、ソース
・ドレイン拡散層３が剥き出しになり、次の第１導電膜
層のエッチングの際に基板がエッチングされ、ソース・
ドレイン拡散層が断線してしまう可能性がある。この厚
膜シリコン酸化膜１２はこのエッチング時にエッチング
ストッパー膜として機能し、ソース・ドレイン拡散層の
断線を防止している。

【０００９】この第１の従来例では、フローティングゲ
ート７の側面をもコントロールゲートで覆っているため
フローティングゲートとコントロールゲート９との結合
容量を大きくすることができる。しかし、この構造で
は、フローティングゲート７の下に、厚膜シリコン酸化
膜１２のバーズビークが入ってしまう。このようにフロ
ーティングゲート下にバーズビークが食い込んだ構造で
は、書き込み消去動作の繰り返しによる特性変動が大き
くなることが、信学技報エスディーエム（ＳＤＭ）９４
−１６９，４１頁から４６頁に報告されている。

【００１０】図１２は、特開平５−１５２５１号公報に
て提案された不揮発性半導体記憶装置の断面図である
（以下、この従来例を第２の従来例という）。この第２
の従来例の平面図は、図７に示す第１の従来例の平面図
と同様であり、図１２は図７のＸ−Ｘ線に相当する断面
での断面図である。この従来例では、第１の従来例にお
いて熱酸化により形成していた厚膜シリコン酸化膜１２
に代え、ＣＶＤ法により堆積したシリコン酸化膜をエッ
チバックして表面が平坦な厚膜シリコン酸化膜１２ａを
形成している。この従来例によれば、コントロールゲー
トおよびフローティングゲートを形成する際のエッチン
グ時に問題となるソース・ドレイン拡散層３の断線をよ
り確実に防止できる。また、第１の従来例で問題となる
フローティングゲート下へのバーズビークの食い込みの
問題も解決される。

【００１１】また、コンタクトレス方式ではないが、図
１３、図１４に示される構造をもつ不揮発性メモリも提
案されている。図１４は、そのメモリセルアレイの平面
図であり、図１３はそのＩ−Ｉ方向に沿った断面図であ
る。図１３、図１４において、図７、図８の部分に対応
する部分には同一の参照番号が付せられている。この従
来例では、フローティングゲート７に自己整合させて基
板をエッチングして溝を形成し、その溝内を素子分離酸
化膜１３をその表面が基板表面より低くなるように埋め
込むことにより、コントロールゲート９が第２ゲート絶
縁膜８を介してフローティングゲートの側面とも接する
ように形成する。このようにすることによって、容量比
を増加させつつ、セルサイズの縮小を図ることができ
る。しかし、コンタクトレスではないため、セルサイズ
の縮小化の面では十分ではない。

【００１２】

【発明が解決しようとする課題】上述した第１の従来例
では、フローティングゲート下にバーズビークが食い込
むことにより特性が不安定になるという問題があり、一
方、第２の従来例では、コントロールゲート９がフロー
ティングゲート７の側面には存在しないため、その分コ
ントロールゲート９とフローティングゲート７の結合容
量が小さくなり、低電圧駆動には不利になる。したがっ
て、本発明の解決すべき課題は、コンタクトレスセル方
式を採用することによりセルサイズの縮小化を図りつ
つ、バーズビークの発生を防止するとともにフローティ
ングゲートとコントロールゲートの結合容量を増加させ
ることである。

【００１３】

【課題を解決するための手段】上述した本発明の課題
は、フローティングゲートに自己整合された溝を形成し
溝の底面および側面にソース・ドレイン拡散層を形成し
た後、溝内を絶縁膜によって埋め込み、溝に直交するよ
うにコントロールゲートを形成するとによって、解決す
ることができる。

【００１４】［作用］本発明の不揮発性半導体記憶装置
では、基板をエッチングして形成した溝の底面および側
面にソース・ドレイン拡散層が形成され、溝内がエッチ
ングストッパーとなる絶縁膜により埋め込まれている。
この構成により、フローティングゲート下にバーズビー
クが食い込むことがなくなるとともに、コントロールゲ
ートはフローティングゲートの上面および側面でゲート
絶縁膜を介して接するように配置される。したがって、
本発明によれば、動作が安定でコントロールゲートに係
る容量比の大きい不揮発性半導体記憶装置を提供するこ
とが可能になる。

【００１５】

【発明の実施の形態】本発明による不揮発性半導体記憶
装置は、第１導電型の半導体層の表面上に平行に形成さ
れた複数の溝と、前記溝の底面および側面に形成された
第２導電型の不純物領域と、前記溝内に埋め込まれた埋
め込み絶縁膜と、前記溝に直交するように前記半導体基
板上に形成された複数のコントロールゲートと、前記半
導体層のメサ部と前記コントロールゲートとの交差部に
おいて、前記半導体層と前記コントロールゲートとの間
にそれぞれ第１のゲート絶縁膜と第２のゲート絶縁膜を
介して形成されたフローティングゲートと、を有してい
る。

【００１６】また、本発明による不揮発性半導体記憶装
置の製造方法は、（１）半導体基板上に設けられた第１
導電型の半導体層上に第１のゲート絶縁膜を介して第１
の導電膜層を形成する工程と、（２）前記第１の導電膜
層上に第１のレジスト膜を形成しこれをマスクとして前
記半導体層内に達するようにエッチングを行い、前記第
１の導電膜層を短冊状に加工するとともに前記半導体層
の平行に複数の溝を形成する工程と、（３）前記半導体
層の表面に第２導電型の不純物を導入して、前記溝の底
面および側面に第２導電型の不純物領域を形成する工程
と、（４）前記溝内を絶縁膜によって埋め込む工程と、
（５）前記第１の導電膜層上の表面に第２ゲート絶縁膜
を形成し全面に第２の導電膜層を形成する工程と、
（６）前記第２の導電膜層上に第２のレジスト膜を形成
しこれをマスクとして前記２および第１の導電膜層を選
択的にエッチングして、前記溝に直交する複数の長尺の
コントロールゲートと複数のフローティングゲートとを
形成する工程と、を有している。

【００１７】

【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図１は、本発明の一実施例を示す平
面図であり、図２は、図１のＡ−Ａ線での断面図であ
る。図２に示すように、ｎ型シリコン基板１の主表面上
にｐ型不純物領域２が形成されており、そのｐ型不純物
領域２上に、例えば二酸化シリコンからなる第１ゲート
絶縁膜６を介して、例えばポリシリコンからなるフロー
ティングゲート７が形成されている。このフローティン
グゲート７に自己整合されてｐ型不純物領域２に溝４が
形成されており、この溝４の底面および側面に、ソース
・ドレイン拡散層３が形成されている。

【００１８】この溝４は、後の工程で形成するエッチン
グストッパーの絶縁膜厚と、同じ深さにすることが望ま
しく、このエッチングストッパーは、コントロールゲー
トと第２ゲート絶縁膜とフローティングゲートのパター
ニング時に、隣接するセル間のソース・ドレイン拡散層
がエッチングされない程度の厚さを必要とする。このエ
ッチングストッパーとなる埋め込み絶縁膜は、例えば二
酸化シリコンからなり、この埋め込み絶縁膜上と、フロ
ーティングゲート７の上面および側面上に、例えば二酸
化シリコンで窒化シリコンを挟んだ３層の膜からなる第
２ゲート絶縁膜８を介して、コントロールゲート９が形
成されている。

【００１９】次に、本実施例の半導体記憶装置の製造方
法を図３〜図６を参照して、詳細に説明する。まず、ｎ
型シリコン基板１の主表面にｐ型不純物領域２を形成
し、既知の方法により素子分離領域（図示なし）を形成
した後、図３に示すように、前記ｐ型不純物領域２上に
第１ゲート絶縁膜６を形成し、さらにその上に例えばポ
リシリコンからなる第１導電膜層７ａを形成した後、フ
ォトリソグラフィ法により所定のパターンのレジスト膜
１０を形成する。この第１ゲート絶縁膜６の厚さは例え
ば１０ｎｍ、第１導電膜層７ａの厚さは例えば１５０ｎ
ｍである。

【００２０】次に、図４に示すように、レジスト膜１０
をマスクにして、第１導電膜層７ａ、第１ゲート絶縁膜
６および、ｐ型不純物領域２をエッチングし、フローテ
ィングゲートに自己整合された溝４を形成する。溝４の
深さは例えば１５０ｎｍである。次に、レジスト膜１０
を除去し、例えば砒素などのイオンを、第１導電膜層７
をマスクにして注入する。この際、半導体基板に対する
注入の角度が、例えば３０度になるように半導体基板全
体を傾け、さらに半導体基板を回転させながら注入す
る。これにより、溝４の両側の側面にもイオンを注入で
き、溝４の側面および底面に、ソース・ドレイン拡散層
３が形成される。レジスト膜１０をイオン注入前に除去
するのは、斜めイオン注入を行うためレジスト膜１０が
あると陰になって所望の領域にイオンが注入されないか
らである。

【００２１】次に、図５に示すように、例えばＣＶＤ法
によってこの溝を完全に埋め込むシリコン酸化膜５ａを
形成する。その後、図６に示すように、異方性エッチン
グによりエツチバックして、溝の中に埋め込み酸化膜５
が残るようにする。この時、埋め込み酸化膜５の表面が
第１導電膜層７ａの下面よりも幾分低くなるようにエッ
チングする。次に、第２ゲート絶縁膜８を形成し、その
上にコントロールゲートを形成するための第２導電膜層
を形成する。この第２ゲート絶縁膜は、例えば、二酸化
シリコン、窒化シリコン、二酸化シリコンの３層構造の
膜であり、全体の膜厚が例えば酸化膜換算にして１５ｎ
ｍの厚さになるようにする。第２導電膜層は、例えば、
厚さ１５０ｎｍのポリシリコンと厚さ１５０ｎｍのタン
グステンシリサイドの２層になっている。この第２導電
膜層と、第２ゲート絶縁膜８および第１導電膜層７ａ
を、溝４に直交する方向に延在するレジスト膜をマスク
にエッチングすることにより、コントロールゲート９、
フローティングゲート７を形成して、図２に示す構造の
メモリセルが得られる。この後、層間絶縁膜を堆積し、
コンタクトホールを開設してから、Ａｌ等を用いて配線
を形成することにより不揮発性半導体記憶装置が製作さ
れる。

【００２２】このようにして形成された不揮発性半導体
記憶装置では、フローティングゲート７とコントロール
ゲート９とが第２ゲート絶縁膜８を介して対向する領域
が、フローティングゲート７の上面だけでなく側面にも
存在するため、その分だけフローティングゲート７とコ
ントロールゲート９の結合容量が増加する。例として、
チャネル長を０．３μｍ、チャネルの幅（フローティン
グゲートの図２の紙面に垂直方向の長さ）を０．３μ
ｍ、フローティングゲートの膜厚を１５０ｎｍ、第１ゲ
ート絶縁膜の酸化膜換算膜厚を７ｎｍ、第２ゲート絶縁
膜の酸化膜換算膜厚を１４ｎｍであるものとして、不揮
発性半導体記憶装置の容量比を、第２の従来例と本発明
の実施例で比較する。

【００２３】フローティングゲートの上面の面積は、Ａ
＝０．３×０．３＝０．０９μｍ²となり、フローティ
ングゲートの側面の面積は、Ｂ＝０．３×０．１５＝
０．０４５μｍ² となる。 第２の従来例の容量比＝（Ａ／０．０１４）／（Ａ／
０．０１４＋Ａ／０．００７）＝０．３３ 本発明の実施例のセルの容量比＝（Ａ／０．０１４＋２
Ｂ／０．０１４）／（Ａ／０．０１４＋Ａ／０．００７
＋２Ｂ／０．０１４）＝０．５ となり、本発明により第２の従来例に比較して１．５倍
の容量比が得られる。ここで、フローティングゲートの
側面の第２ゲート絶縁膜の酸化膜換算膜厚を、フローテ
ィングゲートの上面の第２ゲート絶縁膜の酸化膜換算膜
厚と等しいとした。

【００２４】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置は、フローティングゲートの両サイドに
溝を掘り、その底面および側面にソース・ドレイン拡散
層を形成し、エッチングストッパーとなる絶縁膜をその
溝に埋め込むようにしたものであるので、コンタクトレ
ス方式による利点を活かしてセルアレイの縮小化を図り
つつ、バーズビークのフローティングゲート下への食い
込みを防止するとともにフローティングゲートの結合容
量を増加させることができる。したがって、本発明によ
れば、動作の安定性が高く、書き込み速度が高く、かつ
高密度に集積化された不揮発性半導体記憶装置を提供す
ることが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例のセルアレイを示す平面図。

【図２】図１のＡ−Ａ線での断面図。

【図３】本発明の一実施例の製造方法を説明するための
工程途中段階での断面図。

【図４】本発明の一実施例の製造方法を説明するための
工程途中段階での断面図。

【図５】本発明の一実施例の製造方法を説明するための
工程途中段階での断面図。

【図６】本発明の一実施例の製造方法を説明するための
工程途中段階での断面図。

【図７】第１の従来例のセルアレイの平面図。

【図８】図７のＸ−Ｘ線での断面図。

【図９】第１の従来例の製造方法を説明するための工程
途中段階での断面図。

【図１０】第１の従来例の製造方法を説明するための工
程途中段階での断面図。

【図１１】第１の従来例の製造方法を説明するための工
程途中段階での断面図。

【図１２】第２の従来例の断面図。

【図１３】他の従来例の断面図。

【図１４】他の従来例の平面図。

【符号の説明】

１ ｎ型シリコン基板 ２ ｐ型不純物領域 ３ ソース・ドレイン拡散層 ４ 溝 ５ 埋め込み酸化膜 ５ａ シリコン酸化膜 ６ 第１ゲート絶縁膜 ７ フローティングゲート ７ａ 第１導電膜層 ８ 第２ゲート絶縁膜 ９ コントロールゲート １０ レジスト膜 １１ コンタクト １２、１２ａ 厚膜シリコン酸化膜 １３ 素子分離酸化膜

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体層の表面上に平行に
   形成された複数の溝と、前記溝の底面および側面に形成
   された第２導電型の不純物領域と、前記溝内に埋め込ま
   れた埋め込み絶縁膜と、前記溝に直交するように前記半
   導体基板上に形成された複数のコントロールゲートと、
   前記半導体層のメサ部と前記コントロールゲートとの交
   差部において、前記半導体層と前記コントロールゲート
   との間にそれぞれ第１のゲート絶縁膜と第２のゲート絶
   縁膜を介して形成されたフローティングゲートと、を有
   する不揮発性半導体記憶装置。
2. 【請求項２】 前記埋め込み絶縁膜の上面は、前記フロ
   ーティングゲートの下面より低く形成され、前記コント
   ロールゲートは前記フローティングゲートの側面をも覆
   うように形成されていることを特徴とする請求項１記載
   の不揮発性半導体記憶装置。
3. 【請求項３】 （１）半導体基板上に設けられた第１導
   電型の半導体層上に第１のゲート絶縁膜を介して第１の
   導電膜層を形成する工程と、 （２）前記第１の導電膜層上に第１のレジスト膜を形成
   しこれをマスクとして前記半導体層内に達するようにエ
   ッチングを行い、前記第１の導電膜層を短冊状に加工す
   るとともに前記半導体層に、平行に複数の溝を形成する
   工程と、 （３）前記半導体層の表面に第２導電型の不純物を導入
   して、前記溝の底面および側面に第２導電型の不純物領
   域を形成する工程と、 （４）前記溝内を絶縁膜によって埋め込む工程と、 （５）前記第１の導電膜層上の表面に第２ゲート絶縁膜
   を形成し全面に第２の導電膜層を形成する工程と、 （６）前記第２の導電膜層上に第２のレジスト膜を形成
   しこれをマスクとして前記第２および第１の導電膜層を
   選択的にエッチングして、前記溝に直交する複数本のコ
   ントロールゲートおよび複数のフローティングゲートを
   形成する工程と、を有することを特徴とする不揮発性半
   導体記憶装置の製造方法。
4. 【請求項４】 前記第（３）の工程においては、基板を
   回転しつつ基板に対し斜め方向から不純物イオンを注入
   することを特徴とする請求項３記載の不揮発性半導体記
   憶装置の製造方法。
5. 【請求項５】 前記第（４）の工程においては、全面に
   絶縁膜を堆積し、これをその表面が前記第１の導電膜層
   の下面より低くなるようにエッチバックすることを特徴
   とする請求項３記載の不揮発性半導体記憶装置の製造方
   法。