JPH09312554A - クロック逓倍回路 - Google Patents
クロック逓倍回路Info
- Publication number
- JPH09312554A JPH09312554A JP12868396A JP12868396A JPH09312554A JP H09312554 A JPH09312554 A JP H09312554A JP 12868396 A JP12868396 A JP 12868396A JP 12868396 A JP12868396 A JP 12868396A JP H09312554 A JPH09312554 A JP H09312554A
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- Japan
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- signal
- input
- triangular wave
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Abstract
(57)【要約】
【課題】 クロック逓倍回路の構成を簡素化する。
【解決手段】 クロック信号から三角波信号を作成し、
三角波のピーク値を抵抗分割した信号を作成する。この
信号と、三角波信号とをコンパレータ２２，２３，２４
によりパルス信号を作成し、クロック信号とパルス信号
を合成して、逓倍の周波数の信号を作成する。
三角波のピーク値を抵抗分割した信号を作成する。この
信号と、三角波信号とをコンパレータ２２，２３，２４
によりパルス信号を作成し、クロック信号とパルス信号
を合成して、逓倍の周波数の信号を作成する。
Description
【０００１】
【発明の属する技術分野】本発明は入力したクロック信
号の周波数を逓倍するクロック逓倍回路に関する。
号の周波数を逓倍するクロック逓倍回路に関する。
【０００２】
【従来の技術】従来、この種の回路としてＰＬＬ（Ｐｈ
ａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が知られてい
る。代表的なＰＬＬ回路を図６に示す。図６において、
１０１は水晶振動子１０２を用いた発振回路であり、発
振周波数ｆx は、分周器１０３により１／Ｎに分周さ
れ、周波数ｆx ／Ｎの信号が、基準周波数信号として位
相比較回路１０４に入力される。
ａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が知られてい
る。代表的なＰＬＬ回路を図６に示す。図６において、
１０１は水晶振動子１０２を用いた発振回路であり、発
振周波数ｆx は、分周器１０３により１／Ｎに分周さ
れ、周波数ｆx ／Ｎの信号が、基準周波数信号として位
相比較回路１０４に入力される。
【０００３】１０６は、コンデンサ１０７により発振す
るＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏ
ｓｃｉｌｌａｔｏｒ）であり、積分回路１０５の出力電
圧レベルにより発振周波数が変わる。ＶＣＯ１０６の発
振周波数ｆOSC は、分周器１０８により１／Ｍに分周さ
れ、位相比較回路１０４に入力される。これにより、Ｖ
ＣＯ分周周波数（ｆOSC ／Ｍ）は、基準周波数（ｆx ／
Ｎ）と等しくなるように制御され、Ｍ＞Ｎになるように
選べば、ＶＣＯ１０６の出力周波数ＦOSC を基準周波数
ｆx の逓倍にすることができる。
るＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏ
ｓｃｉｌｌａｔｏｒ）であり、積分回路１０５の出力電
圧レベルにより発振周波数が変わる。ＶＣＯ１０６の発
振周波数ｆOSC は、分周器１０８により１／Ｍに分周さ
れ、位相比較回路１０４に入力される。これにより、Ｖ
ＣＯ分周周波数（ｆOSC ／Ｍ）は、基準周波数（ｆx ／
Ｎ）と等しくなるように制御され、Ｍ＞Ｎになるように
選べば、ＶＣＯ１０６の出力周波数ＦOSC を基準周波数
ｆx の逓倍にすることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例の場合、ＰＬＬ回路をデジタルＩＣ内部に、組み込
もうとした場合、回路が複雑であるゆえ、ＩＣのチップ
サイズが大きくなり、高価になってしまうという問題点
があった。一方、クロック信号の立ち上がりだけでな
く、立ち下がりも用いて、周波数を擬似的に２倍にする
使い方もあるが、クロック信号のデューティー比のばら
つきが大きく、精度の高い信号を得ることが難しいとい
う問題点があった。
来例の場合、ＰＬＬ回路をデジタルＩＣ内部に、組み込
もうとした場合、回路が複雑であるゆえ、ＩＣのチップ
サイズが大きくなり、高価になってしまうという問題点
があった。一方、クロック信号の立ち上がりだけでな
く、立ち下がりも用いて、周波数を擬似的に２倍にする
使い方もあるが、クロック信号のデューティー比のばら
つきが大きく、精度の高い信号を得ることが難しいとい
う問題点があった。
【０００５】そこで、本発明は上述の点に鑑みて、信号
精度が高く、簡単な構成のクロック逓倍回路を提供する
ことを目的とする。
精度が高く、簡単な構成のクロック逓倍回路を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、クロック信号を三角波信
号に変換する回路と、前記三角波信号をサンプルおよび
ホールドして三角波のピーク値を保持する回路と、コン
パレーターとを具え、当該保持したピーク値を抵抗分割
して前記コンパレーターの片方の入力端子に入力し、他
方の入力端子に前記三角波信号を入力し、前記片方の入
力端子に入力した信号と前記他の入力端子に入力された
三角波信号と比較してパルス信号を作成し、該パルス信
号と前記クロック信号とを合成して前記クロック信号の
逓倍の周波数となる信号を作成することを特徴とする。
るために、請求項１の発明は、クロック信号を三角波信
号に変換する回路と、前記三角波信号をサンプルおよび
ホールドして三角波のピーク値を保持する回路と、コン
パレーターとを具え、当該保持したピーク値を抵抗分割
して前記コンパレーターの片方の入力端子に入力し、他
方の入力端子に前記三角波信号を入力し、前記片方の入
力端子に入力した信号と前記他の入力端子に入力された
三角波信号と比較してパルス信号を作成し、該パルス信
号と前記クロック信号とを合成して前記クロック信号の
逓倍の周波数となる信号を作成することを特徴とする。
【０００７】請求項２の発明は、クロック信号を三角波
信号に変換する回路と、前記三角波信号をサンプルおよ
びホールドして三角波のピーク値を保持する回路と、コ
ンパレーターと、入力信号の加算結果の奇数／偶数に応
じてビット１／０の信号を出力する加算器とを具え、当
該保持したピーク値を抵抗分割して前記コンパレーター
の片方の入力端子に入力し、他方の入力端子に前記三角
波信号を入力し、前記片方の入力端子に入力した信号と
前記他の入力端子に入力された三角波信号と比較してパ
ルス信号を作成し、前記三角波信号および前記パルス信
号を前記加算器に入力し、該加算器の出力信号を前記ク
ロック信号の逓倍の周波数の信号とすることを特徴とす
る。
信号に変換する回路と、前記三角波信号をサンプルおよ
びホールドして三角波のピーク値を保持する回路と、コ
ンパレーターと、入力信号の加算結果の奇数／偶数に応
じてビット１／０の信号を出力する加算器とを具え、当
該保持したピーク値を抵抗分割して前記コンパレーター
の片方の入力端子に入力し、他方の入力端子に前記三角
波信号を入力し、前記片方の入力端子に入力した信号と
前記他の入力端子に入力された三角波信号と比較してパ
ルス信号を作成し、前記三角波信号および前記パルス信
号を前記加算器に入力し、該加算器の出力信号を前記ク
ロック信号の逓倍の周波数の信号とすることを特徴とす
る。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【０００９】（第１の実施例）図１は第１の実施例の回
路構成を示す。図１の回路における各部の波形を図２に
示す。
路構成を示す。図１の回路における各部の波形を図２に
示す。
【００１０】図１において、１，６は定電流源であり、
２，５はＮチャンネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳＴr ）とする、３，４はＰチャンネルＭＯＳ（以
下、ＰＭＯＳとする）Ｔr 、７はインバーターである。
ここで、図２の符号Ａのようなクロック波形を入力する
と、波形ＡがＨｉｇｈレベルのときは、ＮＭＯＳＴr ２
とＰＭＯＳＴr ３よりなる転送ＭＯＳＴr がＯＮとな
り、定電流源１より出力される電流により、容量８が充
電されるが、波形ＡがＬｏｗレベルのときは、ＰＭＯＳ
Ｔr ４とＮＭＯＳＴr ５よりなる転送ＭＯＳＴr がＯＮ
となり、定電流源６により、容量８が放電され、バッフ
ァー９を通った信号波形は、図２の符号Ｆのような三角
波となる。
２，５はＮチャンネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳＴr ）とする、３，４はＰチャンネルＭＯＳ（以
下、ＰＭＯＳとする）Ｔr 、７はインバーターである。
ここで、図２の符号Ａのようなクロック波形を入力する
と、波形ＡがＨｉｇｈレベルのときは、ＮＭＯＳＴr ２
とＰＭＯＳＴr ３よりなる転送ＭＯＳＴr がＯＮとな
り、定電流源１より出力される電流により、容量８が充
電されるが、波形ＡがＬｏｗレベルのときは、ＰＭＯＳ
Ｔr ４とＮＭＯＳＴr ５よりなる転送ＭＯＳＴr がＯＮ
となり、定電流源６により、容量８が放電され、バッフ
ァー９を通った信号波形は、図２の符号Ｆのような三角
波となる。
【００１１】バッファー出力９は、ＮＭＯＳＴr １１，
ＰＭＯＳＴr １２よりなる転送ＭＯＳＴr に入力され、
波形ＡがＨｉｇｈレベルのときは、波形Ａ及び、インバ
ーター１０の出力により、ＮＭＯＳＴr １１，ＰＭＯＳ
Ｔr １２よりなる転送ＭＯＳＴr がＯＮとなり、バッフ
ァー９の出力を容量１３に充電するが、波形ＡがＬｏｗ
レベルのときはＮＭＯＳＴr １１，ＰＭＯＳＴr １２に
よりなる転送ＭＯＳＴr がＯＦＦとなり、容量１３に充
電された波形は保持される（サンプル＆ホールド；以下
Ｓ／Ｈとする）。
ＰＭＯＳＴr １２よりなる転送ＭＯＳＴr に入力され、
波形ＡがＨｉｇｈレベルのときは、波形Ａ及び、インバ
ーター１０の出力により、ＮＭＯＳＴr １１，ＰＭＯＳ
Ｔr １２よりなる転送ＭＯＳＴr がＯＮとなり、バッフ
ァー９の出力を容量１３に充電するが、波形ＡがＬｏｗ
レベルのときはＮＭＯＳＴr １１，ＰＭＯＳＴr １２に
よりなる転送ＭＯＳＴr がＯＦＦとなり、容量１３に充
電された波形は保持される（サンプル＆ホールド；以下
Ｓ／Ｈとする）。
【００１２】波形ＡがＬｏｗレベルになると、ＰＭＯＳ
Ｔr １４，ＮＭＯＳＴr １５よりなる転送ＭＯＳＴr が
ＯＮになり、容量１３にホールドされた電圧が容量１６
に保持され、バッファー１７を介して出力される。これ
ら図１の符号Ｆ，Ｇ，Ｈ，Ｉで示す構成部における各電
圧波形は、図２に示すとおりである。但し、容量１３≫
容量１６となる。
Ｔr １４，ＮＭＯＳＴr １５よりなる転送ＭＯＳＴr が
ＯＮになり、容量１３にホールドされた電圧が容量１６
に保持され、バッファー１７を介して出力される。これ
ら図１の符号Ｆ，Ｇ，Ｈ，Ｉで示す構成部における各電
圧波形は、図２に示すとおりである。但し、容量１３≫
容量１６となる。
【００１３】ここで、バッファー９の三角波出力信号
は、コンパレーター２２，２３，２４の＋（プラス）側
に入力される。一方、バッファー１７より出力される電
圧は、抵抗１８，１９，２０，２１により分圧され、そ
れぞれコンパレーター２２，２３，２４の−側に入力さ
れる。これらコンパレーターの入力レベルを図２の符号
Ｆに示す。各コンパレーターの出力波形は、図２の符号
Ｂ，Ｃ，Ｄのようになるが、図２のＴ１〜Ｔ８期間にお
ける波形Ａ，Ｂ，Ｃ，Ｄのレベルを表わすと、図３のよ
うになる。
は、コンパレーター２２，２３，２４の＋（プラス）側
に入力される。一方、バッファー１７より出力される電
圧は、抵抗１８，１９，２０，２１により分圧され、そ
れぞれコンパレーター２２，２３，２４の−側に入力さ
れる。これらコンパレーターの入力レベルを図２の符号
Ｆに示す。各コンパレーターの出力波形は、図２の符号
Ｂ，Ｃ，Ｄのようになるが、図２のＴ１〜Ｔ８期間にお
ける波形Ａ，Ｂ，Ｃ，Ｄのレベルを表わすと、図３のよ
うになる。
【００１４】図３の示すテーブルに基くと、出力Ｅが１
となるのは、Ｔ１，Ｔ３，Ｔ５，Ｔ７の期間であり、こ
れらの条件を合成すると、下記の式になる。
となるのは、Ｔ１，Ｔ３，Ｔ５，Ｔ７の期間であり、こ
れらの条件を合成すると、下記の式になる。
【００１５】E=CC*DD(A*BB+AA*B)+B*C(A*DD+AA*D) ここで、Ａ，Ｂ，Ｃ，Ｄの反転レベルをＡＡ，ＢＢ，Ｃ
Ｃ，ＤＤと表記している。上式において、前項ＣＣ＊Ｄ
Ｄ（Ａ＊ＢＢ＋ＡＡ＊Ｂ）は、図１のＥＸＯＲ回路２７
およびＡＮＤ回路２８より実現でき、後項Ｂ＊Ｃ（Ａ＊
ＤＤ＋ＡＡ＊Ｄ）は、ＥＸＯＲ回路２５およびＡＮＤ回
路２６より実現でき、これらＥＸＯＲ回路２６，ＡＮＤ
回路２８の出力をＯＲ回路２９に入力することにより、
上式Ｅが計算でき、図２の符号Ｅのような波形を得るこ
とができる。これにより、クロックＡの周波数を４倍に
逓倍したクロックＥを得ることができる。
Ｃ，ＤＤと表記している。上式において、前項ＣＣ＊Ｄ
Ｄ（Ａ＊ＢＢ＋ＡＡ＊Ｂ）は、図１のＥＸＯＲ回路２７
およびＡＮＤ回路２８より実現でき、後項Ｂ＊Ｃ（Ａ＊
ＤＤ＋ＡＡ＊Ｄ）は、ＥＸＯＲ回路２５およびＡＮＤ回
路２６より実現でき、これらＥＸＯＲ回路２６，ＡＮＤ
回路２８の出力をＯＲ回路２９に入力することにより、
上式Ｅが計算でき、図２の符号Ｅのような波形を得るこ
とができる。これにより、クロックＡの周波数を４倍に
逓倍したクロックＥを得ることができる。
【００１６】図４は、第２の実施例の回路構成を示す。
【００１７】コンパレーター２２，２３，２４より出力
されるＢ，Ｃ，ＤのパルスとクロックＡを加算器３０に
入力すると、これら４入力の加算結果が奇数となったと
きの出力Ｅがビット１、偶数のとき、出力Ｅがビット０
となるものであり、図３の表を見れば明らかなように、
第１の実施例と同様の効果を奏する。
されるＢ，Ｃ，ＤのパルスとクロックＡを加算器３０に
入力すると、これら４入力の加算結果が奇数となったと
きの出力Ｅがビット１、偶数のとき、出力Ｅがビット０
となるものであり、図３の表を見れば明らかなように、
第１の実施例と同様の効果を奏する。
【００１８】以上の例では、入力したクロック信号を４
倍に逓倍する場合について述べたが、２倍に逓倍する回
路を図５に示す。図５では、バッファー１７の出力を抵
抗１８，２０で分圧し、コンパレーター２３の−（マイ
ナス）側に入力し、三角波信号Ｆと比較して、図２の符
号Ｃの波形を得るが、波形ＣとクロックＡをＥＸＯＲ回
路３１に入力すれば、図２の符号Ｅ′に示すような、２
倍に逓倍された波形を得ることができる。
倍に逓倍する場合について述べたが、２倍に逓倍する回
路を図５に示す。図５では、バッファー１７の出力を抵
抗１８，２０で分圧し、コンパレーター２３の−（マイ
ナス）側に入力し、三角波信号Ｆと比較して、図２の符
号Ｃの波形を得るが、波形ＣとクロックＡをＥＸＯＲ回
路３１に入力すれば、図２の符号Ｅ′に示すような、２
倍に逓倍された波形を得ることができる。
【００１９】また、図５では、波形Ａ，ＣをＥＸＯＲ回
路３０に入力したが、図４のような加算器に入力し、波
形ＡとＣの和が奇数のとき出力信号がビット１となり、
和が偶数のとき出力信号がビット０となるような、２入
力加算器を用いれば、図２の符号Ｅ′のような波形を得
ることができる。
路３０に入力したが、図４のような加算器に入力し、波
形ＡとＣの和が奇数のとき出力信号がビット１となり、
和が偶数のとき出力信号がビット０となるような、２入
力加算器を用いれば、図２の符号Ｅ′のような波形を得
ることができる。
【００２０】同様にしてクロックＡを２Ｎ倍（Ｎは、正
の整数）の周波数に逓倍したい場合は、バッファー１７
の出力を、２Ｎ個の抵抗で分圧し、（２Ｎ−１）個のコ
ンパレーターの−側にそれぞれ入力して、三角波信号Ｆ
と比較した結果とクロックＡとを合成回路に入力して、
２Ｎ倍に逓倍するか、２Ｎ入力の加算器に入力して、加
算結果が奇数のとき１になるように構成すれば、２Ｎ倍
に逓倍されたクロック波形を得ることができる。
の整数）の周波数に逓倍したい場合は、バッファー１７
の出力を、２Ｎ個の抵抗で分圧し、（２Ｎ−１）個のコ
ンパレーターの−側にそれぞれ入力して、三角波信号Ｆ
と比較した結果とクロックＡとを合成回路に入力して、
２Ｎ倍に逓倍するか、２Ｎ入力の加算器に入力して、加
算結果が奇数のとき１になるように構成すれば、２Ｎ倍
に逓倍されたクロック波形を得ることができる。
【００２１】
【発明の効果】以上説明したように、請求項１，２の発
明によれば、入力したクロック波形を三角波に変換した
のち、周期毎に三角波のピークレベルをＳ／Ｈし、保持
したピークレベルを抵抗分割した値と、もとの三角波と
比較して得たパルスから逓倍波形を合成するため、温度
による三角波の傾きを補正することができる。
明によれば、入力したクロック波形を三角波に変換した
のち、周期毎に三角波のピークレベルをＳ／Ｈし、保持
したピークレベルを抵抗分割した値と、もとの三角波と
比較して得たパルスから逓倍波形を合成するため、温度
による三角波の傾きを補正することができる。
【００２２】また、ＰＬＬ回路のような複雑な回路構成
をとらないため、回路面積を小さくでき、コストを下げ
ることができると同時に簡易な回路で、精度のよい逓倍
回路を実現することができる。
をとらないため、回路面積を小さくでき、コストを下げ
ることができると同時に簡易な回路で、精度のよい逓倍
回路を実現することができる。
【図１】本発明の第１の実施例の回路構成を示す回路図
である。
である。
【図２】第１の実施例の回路の各部の波形を示す波形図
である。
である。
【図３】第１の実施例の動作条件を説明する説明図であ
る。
る。
【図４】本発明の第２の実施例の回路構成を示す回路図
である。
である。
【図５】本発明の第３の実施例の回路構成を示す回路図
である。
である。
【図６】従来例の回路構成を示す回路図である。
１ 定電流源 ２ ＮＭＯＳＴr ３ ＰＭＯＳＴr ４ ＰＭＯＳＴr ５ ＮＭＯＳＴr ６ 定電流源 ７ インバーター ８ 容量 ９ バッファー １０ インバーター １１ ＮＭＯＳＴr １２ ＰＭＯＳＴr １３ 容量 １４ ＰＭＯＳＴr １５ ＮＭＯＳＴr １６ 容量 １７ バッファー １８〜２１ 抵抗 ２２〜２４ コンパレーター ２５ ＥＸＯＲ回路 ２６ ＡＮＤ回路 ２７ ＥＸＯＲ回路 ２８ ＡＮＤ回路 ２９ ＯＲ回路 ３０ 加算器 ３１ ＥＸＯＲ回路 １０１ 発振回路 １０２ 水晶振動子 １０３ 分周器 １０４ 位相比較回路 １０５ 積分器 １０６ ＶＣＯ １０７ 容量 １０８ 分周器
Claims (2)
- 【請求項１】 クロック信号を三角波信号に変換する回
路と、 前記三角波信号をサンプルおよびホールドして三角波の
ピーク値を保持する回路と、 コンパレーターとを具え、当該保持したピーク値を抵抗
分割して前記コンパレーターの片方の入力端子に入力
し、他方の入力端子に前記三角波信号を入力し、前記片
方の入力端子に入力した信号と前記他の入力端子に入力
された三角波信号と比較してパルス信号を作成し、該パ
ルス信号と前記クロック信号とを合成して前記クロック
信号の逓倍の周波数となる信号を作成することを特徴と
するクロック逓倍回路。 - 【請求項２】 クロック信号を三角波信号に変換する回
路と、 前記三角波信号をサンプルおよびホールドして三角波の
ピーク値を保持する回路と、 コンパレーターと、 入力信号の加算結果の奇数／偶数に応じてビット１／０
の信号を出力する加算器とを具え、当該保持したピーク
値を抵抗分割して前記コンパレーターの片方の入力端子
に入力し、他方の入力端子に前記三角波信号を入力し、
前記片方の入力端子に入力した信号と前記他の入力端子
に入力された三角波信号と比較してパルス信号を作成
し、前記三角波信号および前記パルス信号を前記加算器
に入力し、該加算器の出力信号を前記クロック信号の逓
倍の周波数の信号とすることを特徴とするクロック逓倍
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12868396A JPH09312554A (ja) | 1996-05-23 | 1996-05-23 | クロック逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12868396A JPH09312554A (ja) | 1996-05-23 | 1996-05-23 | クロック逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312554A true JPH09312554A (ja) | 1997-12-02 |
Family
ID=14990855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12868396A Pending JPH09312554A (ja) | 1996-05-23 | 1996-05-23 | クロック逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008086157A (ja) * | 2006-09-28 | 2008-04-10 | Mitsubishi Electric Corp | 電力変換装置 |
-
1996
- 1996-05-23 JP JP12868396A patent/JPH09312554A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008086157A (ja) * | 2006-09-28 | 2008-04-10 | Mitsubishi Electric Corp | 電力変換装置 |
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