JPH09319657A

JPH09319657A - 命令読み込み用バッファを備えたプロセッサ

Info

Publication number: JPH09319657A
Application number: JP8138004A
Authority: JP
Inventors: Noritake Kurokawa; 能毅黒川; Kazuhiko Tanaka; 和彦田中; Keiji Kojima; 啓二小島; Kiyokazu Nishioka; 清和西岡; Toru Nojiri; 徹野尻
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-05-31
Filing date: 1996-05-31
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】命令キャッシュを構成する場合に、ＤＲＡＭの
高速ページモードなどを利用して転送速度を上げるた
め、キャッシュラインを大きくしたり、読まれる可能性
の高い連続した領域をプロセッサから要求される前に、
キャッシュに読み込んでおくプリフェッチをした場合の
無駄な命令の読み込みを無くす。【解決手段】命令キャッシュ１０５をキャッシュライン
の大きさを最低の大きさ、つまり１ライン１命令で構成
し、命令キャッシュ１０５と主記憶１０１の間に命令ス
トリームバッファ１０８を設ける。命令ストリームバッ
ファ１０８は、キャッシュラインの正数倍の大きさでの
可変長での主記憶１０１から読み込んだ命令列の書き込
みが可能で、命令キャッシュ１０５への出力はキャッシ
ュライン単位で可能なように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパーソナルコンピュ
ータなどの情報処理装置に使われるプロセッサの命令用
キャッシュメモリに関する。

【０００２】

【従来の技術】現在のパーソナルコンピュータや、ワー
クステーションなどの情報処理装置には、高性能のプロ
セッサが搭載され、動画像処理、３次元画像処理など多
彩な処理が可能となっている。このような情報処理装置
に使用されている高性能プロセッサは、動作速度を向上
するために動作周波数を上げており、チップ内部での動
作周波数は数十メガヘルツから数百メガヘルツにまで達
している。また、プロセッサが高性能になるに従い、情
報処理装置も扱うことができるプログラムやデータのサ
イズが大きくなってきていて、それらを記憶するための
主記憶も大容量である事が必要となり、高速なＳＲＡＭ
（スタティック・ランダムアクセスメモリ）で構成する
ことはコスト的にも技術的にも困難となっていて、比較
的低速なＤＲＡＭ（ダイナミッック・ランダムアクセス
メモリ）で構成することになる。ＤＲＡＭは現在最も市
場に出回っている４メガビット品や１６メガビット品な
どでアクセス時間が６０ナノ秒程度、高速ページモード
アクセスと呼ばれる高速なアクセス方法を使用してもア
クセス時間は半分の３０ナノ秒で１アクセスを行なうこ
とができる。しかし、１秒間あたりに最高何回のデータ
アクセスが可能であるか周波数を計算すると３３メガヘ
ルツ程度となり、数百メガヘルツで動作するプロセッサ
へ途切れなく命令およびデータを供給し続けることは不
可能であり、高性能が達成できない。

【０００３】そこで、プロセッサと低速な主記憶との間
に少量の高速なメモリ（以後キャッシュと呼ぶ）を用意
し、高性能を実現している。プロセッサが一度主記憶か
ら読み込んだ領域をキャッシュに保存し、その領域を再
びプロセッサが必要とした場合に、キャッシュに対して
アクセスを行なうことによってプロセッサへ高速にプロ
グラムやデータを供給できる。このプロセッサが読み込
みたい領域がキャッシュ内に存在する事をキャッシュの
ヒット、逆に読み込みたい領域がキャッシュ内に存在し
ない事をキャッシュのミスヒットという。キャッシュが
ミスヒットを起こした場合、主記憶から、必要とする領
域を読み出してキャッシュ内の空いている領域に読み込
むか、または空きがない場合はキャッシュ上の一部領域
と交換する事によって、キャッシュ内に領域を取り込
む。

【０００４】近年のプロセッサでは、プロセッサが使用
する命令列のみを読み込む命令キャッシュと、データの
アクセスのみに使用するデータキャッシュとに分かれて
いる。このうち、命令キャッシュは命令列のみを読み込
むためのキャッシュであるため、プロセッサから見て、
読み出し専用となっている。

【０００５】この命令キャッシュがミスヒットを起こす
と、プロセッサへの命令供給が停止するため、命令が主
記憶から読み込まれるまでの間プロセッサが停止する事
になり、性能低下の原因となる。このミスヒットを少な
くするために様々な方法が考案されている。一般的に
は、プロセッサが利用する命令列は連続し反復する性質
を持つ事を利用して、これから使用すると予測される領
域を前もってキャッシュに読み込んでおくプリフェッチ
という方法がある。特開平６−１０３１６９号公報で
は、命令列の反復性を利用し、過去のアクセス履歴を取
り、これを元にプリフェッチを行なう機構を開示してい
る。また、特開平７−１０５０９８号公報では、命令列
の連続性を利用し、キャッシュと主記憶の間にＦＩＦＯ
を設けて、キャッシュがミスヒットを起こした場合、ま
ず、ミスヒットを起こしたアドレスからＦＩＦＯ容量分
のデータを読み込んでおき、プロセッサの後続の命令読
み込みで必要なデータがＦＩＦＯに入っている場合はＦ
ＩＦＯからの読み出しを行なう事によって、高速化を図
る機構を開示している。

【０００６】

【発明が解決しようとする課題】命令キャッシュを構成
する場合、プロセッサが利用する命令列は連続性がある
ため、ある場所の命令を読み込んだ場合、その次の命令
が使用される確率が高い。よって、命令列を命令キャッ
シュへ読み込む単位（以後キャッシュラインと呼ぶ）を
大きく取ることによって、主記憶と命令キャッシュ間の
転送にＤＲＡＭの高速ページモードなどを利用して、転
送速度を向上し、性能向上が期待できる。転送速度は、
キャッシュラインのサイズを大きくする程向上する。し
かし、このキャッシュラインは、分岐命令の影響で、使
用されない無駄な命令をキャッシュに読み込む可能性が
ある。これは、キャッシュラインサイズを大きくする
程、この無駄な読み込みが大きくなり、有効な命令の転
送速度の低下や、主記憶の転送バンドを無駄に使って、
全体的に性能の低下の原因となる。また、命令列の性質
から次に読まれる可能性の高い連続した領域をプロセッ
サから要求される前に、前もってキャッシュに読み込ん
でおくプリフェッチでは、キャッシュラインサイズを小
さくしたままで、且つ大きな領域を読み込む事ができ、
このためＤＲＡＭの高速ページモードなどを利用して転
送速度向上をみこめるが、やはり、無駄な命令を読み込
む可能性はまだ大きく、性能の低下の原因となる可能性
がある。

【０００７】

【課題を解決するための手段】上記課題は、以下のよう
に構成することで解決する。

【０００８】命令キャッシュをキャッシュラインサイズ
を最低の大きさ、つまり１ライン１命令で構成し、命令
キャッシュと主記憶の間に命令ストリームバッファを設
ける。この命令ストリームバッファは、キャッシュライ
ンサイズの正数倍の大きさでの可変長で主記憶から読み
込んだ命令列の書き込みが可能で、命令キャッシュへの
出力はキャッシュライン単位で可能なように構成する。

【０００９】

【発明の実施の形態】上記手段を実現するための本発明
の実施例を図面を用いて説明する。

【００１０】実施例を図１ないし図１５を用いて説明す
る。

【００１１】図１は本実施例の全体のデータフローのブ
ロック図である。図中、１０１は主記憶、１０２は主記
憶インターフェース、１０３はプロセッサ、１０４はメ
モリバス、１０５は命令キャッシュ、１０６はデータキ
ャッシュ、１０７は主記憶インターフェースに接続して
いるその他のＩ／Ｏ機器であり、これに、１０８の命令
ストリームバッファを設ける。

【００１２】１０１の主記憶は、１０３のプロセッサが
使用する命令列、データが格納されていて、１０２の主
記憶インターフェースによって、主記憶外部からの読み
書きが行なわれる。

【００１３】１０２の主記憶インターフェースは、１０
３のプロセッサや１０７のその他のＩ／Ｏ機器等の主記
憶へのアクセスを補助し、アクセス要求に従って１０１
の主記憶から命令列およびデータの入出力を行ない、結
果を要求元へ返す。

【００１４】１０３のプロセッサは、１０１の主記憶に
格納されている命令列、データを１０２の主記憶インタ
ーフェースを介して読み出し、処理をおこなう。

【００１５】１０４のメモリバスは、１０２のメモリバ
スインターフェースとこれを利用して主記憶をアクセス
する１０３のプロセッサや１０７のＩ／Ｏ機器を接続し
ている。

【００１６】１０５は命令キャッシュで、１０３のプロ
セッサからの命令読み出し要求によって１０１の主記憶
から読み出された命令列が一時的に格納される。プロセ
ッサが要求した命令がここに格納されている場合、ここ
からプロセッサへ命令を送出し主記憶へはアクセスしな
い。

【００１７】１０６はデータキャッシュで、１０３のプ
ロセッサからのデータ読み出し要求によって１０１の主
記憶から読み出されたデータ列が一時的に格納される。
プロセッサが要求したデータがここに格納されている場
合、ここからプロセッサへデータを送出し主記憶へはア
クセスしない。また、データを書き出す場合、データキ
ャッシュへ書き出すと同時に主記憶への書き込みを行な
う場合と、データキャッシュのみに書き出し、何らかの
要因でキャッシュ上のデータが消されるときに主記憶へ
書き出す場合とがある。

【００１８】１０７のＩ／Ｏ機器は、１０３のプロセッ
サとは独立して１０１の主記憶へのアクセス（ＤＭＡ）
をおこなう。

【００１９】１０８の命令ストリームバッファは、１０
３のプロセッサの命令要求を受けた１０２の主記憶イン
ターフェースが１０１の主記憶から読み出して１０４の
メモリバスを通して送信した命令列を受け取り、その一
部を必要に応じてプロセッサ、１０５の命令キャッシュ
へ送信する。

【００２０】図２は実施例図１の１０８の命令ストリー
ムバッファブロックの内部構成である。図中、２０１は
メモリバスインターフェース、２０２は命令バッファ、
２０３は命令バリッドバッファ、２０４はアドレスタ
グ、２０５は命令ストリームバッファコントローラであ
る。

【００２１】２０１のメモリバスインターフェースは、
１０８の命令ストリームバッファブロックを１０２の主
記憶インターフェースへメモリバスで接続するブロック
である。２０５の命令ストリームバッファコントローラ
が発行する主記憶読み出し命令を受けて、主記憶へのア
クセスを行ない、２０２の命令バッファへの書き込み
や、２０３の命令バリッドバッファへ命令が有効である
事を書き込む。

【００２２】２０２の命令バッファは、２０１のメモリ
ーバスインターフェースが出力する命令列を格納する。
また、２０５の命令ストリームバッファコントローラに
よって、読み出され、１０３のプロセッサや、１０５の
命令キャッシュに書き込まれる。

【００２３】２０３の命令バリッドバッファは、２０２
の命令バッファと同じ行数の１ビット幅ラッチによって
構成される。２０５の命令ストリームバッファコントロ
ーラが発行する主記憶読み出し命令を受けて全てクリア
され、同じく命令ストリームバッファコントローラが発
行する命令バッファ書き込み信号を受けて、命令バッフ
ァと同じ行のビットをセットする。これによって、命令
バッファの中で有効な命令が入っている行を知る事がで
きる。

【００２４】２０４のアドレスタグは、この命令ストリ
ームバッファが格納している命令の主記憶上のアドレス
を保持する。２０５の命令ストリームバッファコントロ
ーラが発行する主記憶読み出し命令を受けて、同時に発
行される主記憶読み出しアドレスを格納し、次の主記憶
読み出し命令を受けるまで保持する。

【００２５】２０５の命令ストリームバッファコントロ
ーラは、１０３のプロセッサからの読み出し要求を受け
て、要求された命令が２０２の命令バッファ内に格納さ
れているかを判定し、格納されている場合は、命令バッ
ファからの読み出しを行ない、無い場合は２０１のメモ
リバスインターフェースへ主記憶読み出し命令を発行
し、読み出されて命令バッファへ格納された命令のう
ち、１０３のプロセッサから要求を受けた命令をプロセ
ッサと１０５の命令キャッシュへ送信する。

【００２６】以上の構成によって、命令ストリームバッ
ファブロックは、以下のように動作する。

【００２７】１０１の主記憶に格納されている命令を１
０３のプロセッサが要求すると、２０５の命令ストリー
ムバッファはこれを受取り、２０２の命令バッファ内に
格納されているかを確認する。このとき格納されている
場合は、その命令を取りだし、プロセッサおよび１０５
の命令キャッシュへ送信する。格納されていない場合は
２０１のメモリバスインターフェースへ主記憶読み出し
命令を発行し、読み出されて命令バッファへ格納された
命令列のうち、プロセッサから要求を受けた命令をプロ
セッサと１０５の命令キャッシュへ送信する。

【００２８】図３は実施例のメモリバスインターフェー
スのブロック図である。図中３０１は読み出しバッフ
ァ、３０２はスタートアドレスバッファ、３０３はカレ
ントアドレスカウンタ、３０４はメモリバスコントロー
ラ、３０５は命令バッファ書き込みコントローラ、３０
６はメモリバスデータ、３０７はメモリバスアドレス、
３０８はメモリバス制御信号、３０９は読み出し命令
列、３１０は命令バッファ書き込みアドレス、３１１は
命令バッファコントロール信号、３１２はスタートアド
レス、３１３は主記憶読み出し要求信号、３１４は主記
憶再読み出し信号、３１５はリードバッファイネーブル
信号、３１６は命令バッファ書込制御信号、３１７はス
タートロードアドレス、３１８はカウンタコントロール
信号である。３０１の読み出しバッファは、３１６のメ
モリバスコントローラから出力される３１５のリードバ
ッファイネーブル信号タイミングで３０６のメモリバス
データをラッチし、保持する。保持している内容は、３
０９の読み出し命令列として、２０２の命令バッファへ
出力される。

【００２９】３０２のスタートアドレスバッファは、２
０５の命令ストリームバッファから発行される３１３の
主記憶読み出し要求信号のタイミングで同じく発行され
る３１２のスタートアドレスを格納する。このアドレス
を３０７のメモリバスアドレスとして１０４のメモリバ
スへ出力し、また、３０３のカレントアドレスカウンタ
の初期値として使用される３１７のスタートロードアド
レスとして出力される。３０３のカレントアドレスカ
ウンタは、３１７のスタートロードアドレスを初期値と
して、命令バッファ書込コントローラの出力する３１８
のカウンタコントロール信号によってインクリメントさ
るカウンタである。このカウンタの出力は、３１０の命
令バッファ書き込みアドレスとして２０２の命令バッフ
ァへ出力される。

【００３０】３０４のメモリバスコントローラは、２０
５の命令バッファストリームコントローラから出力され
る３１３の主記憶読み出し要求信号や３１４の主記憶再
読み出し信号をもとに、３０８のメモリバス制御信号を
作成し１０４のメモリバスへ出力し、また、３１５のリ
ードバッファイネーブル信号を作成し３０５の読み出し
バッファへ出力する。さらに、命令バッファへの書き込
みタイミングを３１６の命令バッファ書込制御信号とし
て出力する。

【００３１】３０５の命令バッファ書込コントローラ
は、３１６の命令バッファ書込制御信号をもとに、３０
３のカレントアドレスカウンタの３１０の命令バッファ
への書込アドレス作成タイミングとなる３１８のカウン
タコントロール信号を出力する。また３１１の命令バッ
ファコントロール信号を作成し、２０２の命令バッファ
への書き込みを行なう。

【００３２】この構成によって、１０３のプロセッサの
要求を受けて２０５の命令ストリームバッファが出力す
る３１３の主記憶読み出し要求信号や３１４の主記憶再
読み出し信号を受て、１０２の主記憶から所定の命令列
を読み出し、２０２の命令バッファへ書き込むことが可
能となる。

【００３３】図４は実施例の命令バッファブロックの詳
細図である。図中４０１は書き込み側デコーダ、４０２
は記憶素子アレイ、４０３は読み出し側デコーダ、４０
４は命令バッファ書き込みアドレス、４０５は書き込み
命令列、４０６は書き込みコントロール信号、４０７は
命令バッファ読み出しアドレス、４０８は読み出し命令
列、４０９は読み出しコントロール信号である。

【００３４】このブロックは４０２の記憶素子アレイに
書き込み命令列を格納し、その内容を読み出し命令列と
して出力する。書き込み方法は、４０４の命令バッファ
書き込みアドレスと４０５の書き込み命令列を入力し、
４０６の書き込みコントロール信号を発行することによ
って、４０２の記憶素子アレイ中の書き込みアドレスが
指し示す行に書き込み命令列が格納される。また、読み
出し方法は、４０７の命令バッファ読み出しアドレスを
入力し、４０９の読み出しコントロール信号を発行する
と、４０８の読み出し命令列に読み出しアドレスの行に
格納されている命令列が出力される。このとき、書き込
み側読み出し側それぞれにアドレスポート、命令列ポー
トがあり、またデコーダもそれぞれにあるため、読み出
し、書き込みが独立したタイミングで行なうことができ
る。

【００３５】図５は、実施例の命令バリッドバッファの
詳細図である。図中５０１はラッチ、５０２はアドレス
デコーダ、５０３はアドレス、５０４はセット信号、５
０５はクリア信号、５０６は命令バリッド信号である。

【００３６】５０１は１ビットのラッチで、５０４のセ
ット信号で出力が１、５０５のクリア信号で出力が０と
なり、双方とも０の場合には前の値を保持する。

【００３７】５０２はアドレスデコーダで、５０３のア
ドレスが入力されると、そのアドレスに対応する５０４
のセット信号のみを１とする。

【００３８】この構成によって、２０２の命令バッファ
に書き込まれた命令のうち、有効な行を示すことができ
る。

【００３９】図６は実施例の命令ストリームバッファコ
ントローラのブロック図である。図中６０１は命令スト
リームバッファ状態判定ブロック、６０２は命令ストリ
ームバッファヒット判定ブロック、６０３は命令ストリ
ームバッファ読み出しコントローラ、６０４は命令スト
リームバッファバリッド信号、６０５は読み出しアドレ
ス、６０６はアドレスタグ、３１２は主記憶読み出しア
ドレス、３１３は主記憶読み出し要求信号、３１４は主
記憶再読み出し要求信号、６１０は命令バッファ読み出
しアドレス、６１１は命令バッファ読み出しコントロー
ル信号、６１２は読み出し要求信号、６１３は命令スト
リームバッファ再読み出し要求信号、６１４は命令スト
リームバッファ読み出し可能信号、６１５は読み出し命
令有効信号、６１６は命令ストリームバッファヒット信
号である。

【００４０】６０１の命令ストリームバッファ状態判定
ブロックは、６０５の読み出しアドレスと６０４の命令
ストリームバッファバリッド信号が入力され、６１３の
命令ストリームバッファ再読み出し要求信号、６１４の
命令ストリームバッファ読み出し可能信号、６１５の読
み出し命令有効信号を出力する。

【００４１】６０２の命令ストリームバッファヒット判
定ブロックは、６０５の読み出しアドレス、６０６のア
ドレスタグ、および６１５の読み出し命令有効信号から
２０２の命令バッファ内に格納されている命令が有効で
あるかを判定し、結果を６１６の命令ストリームバッフ
ァヒット信号として出力する。

【００４２】６０３の命令ストリームバッファ読み出し
コントローラは、１０３のプロセッサが発行する６１２
の読み出し要求信号と６０５の読み出しアドレス、６０
１の命令ストリームバッファ状態判定ブロックが出力す
る６１３の命令ストリームバッファ再読み出し要求信号
と６１４の命令ストリームバッファ読み出し可能信号、
そして６０２の命令ストリームバッファヒット判定ブロ
ックが出力する６１６の命令ストリームバッファヒット
信号を入力として、命令ストリームバッファの現在の状
態を判定し、次に命令ストリームバッファがどのように
動作するかを決定する。その結果を３１２の主記憶読み
出しアドレス、３１３の主記憶読み出し要求信号、３１
４の主記憶再読み出し要求信号、６１０の命令バッファ
読み出しアドレス、そして６１１の命令バッファ読み出
しコントロール信号に反映し、出力する。

【００４３】この構成によって、２０３の命令バリッド
バッファ、２０４のアドレスタグの情報と、プロセッサ
からの６１２の読み出し要求信号と６０５の読み出しア
ドレスの要求から、２０２命令バッファに格納されてい
る命令が有効であるかを判定し、無効である場合主記憶
からの読み出し要求を行ない、最終的に命令バッファか
ら命令を読み出すことを可能とする。

【００４４】図７は６０２の命令ストリームバッファヒ
ット判定ブロックの内部詳細図である。図中７０１は比
較器、７０２はＡＮＤ回路、７０３はアドレスヒット信
号である。

【００４５】７０１の比較器は、入力される６０５の読
み出しアドレスと６０６のアドレスタグを比較し、一致
すれば７０３のアドレスヒット信号を真とし、それ以外
の場合は偽とする。

【００４６】７０２のＡＮＤ回路は、入力される６１５
の読み出し命令有効信号と、７０３のアドレスヒット信
号の論理積をとり、結果を６１６の命令ストリームバッ
ファヒット信号として出力する。

【００４７】このように構成することによって、入力の
６０５の読み出しアドレスと６０６のアドレスタグの値
が一致し、且つ６１５の読み出し命令有効信号が真の場
合に６１６の命令ストリームバッファヒット信号が真と
なるように動作する事が可能となる。

【００４８】図８は６０１の命令ストリームバッファ状
態判定ブロックである。図中８０１はアドレスデコー
ダ、８０２はセレクタ、８０３は命令ストリームバッフ
ァ読み出し可能判定ブロック、８０４は命令ストリーム
バッファ再読み出し要求判定ブロック、８０５はセレク
ト信号である。

【００４９】８０１のアドレスデコーダは、入力される
６０５の読み出しアドレスを、８０２のセレクタを制御
可能な形式である８０５のセレクト信号に変換する。

【００５０】８０２のセレクタは、入力されてくる６０
４の命令ストリームバッファバリッド信号の中から、８
０５のセレクト信号で示されるビット位置の値を選択
し、６１５の読み出し命令有効信号として出力する。こ
の構成によって、２０２の命令バッファ内の６０５の読
み出しアドレスで示される行の命令が読み出し可能であ
ることを示す事が可能となる。

【００５１】８０３の命令ストリームバッファ読み出し
可能判定ブロックは、６０４の命令ストリームバッファ
バリッド信号から、命令ストリームバッファ読み出しが
可能かを判定し、６１４の命令ストリームバッファ読み
出し可能信号として出力する。８０４の命令ストリー
ムバッファ再読み出し要求判定ブロックは、６０４の命
令ストリームバッファバリッド信号と８０５のセレクト
信号から、主記憶への再読み出しの要求を行なうべきか
を判定し、結果を６１３の命令ストリームバッファ再読
み出し要求信号として出力する。

【００５２】図９は８０３の命令ストリームバッファ読
み出し可能判定ブロックの詳細図である。図中９０１は
ｎビット入力ＯＲ回路である。この回路は、ｎビットの
入力信号の論理和を取り、１ビットの出力信号とする。
この回路に６０４の命令ストリームバッファバリッド信
号を入力し、各ビットの論理和を取ることによって、２
０２の命令バッファ内に少なくとも１行以上読み出し可
能である行が存在することを示す６１４の命令ストリー
ムバッファ読み出し可能信号を作成している。図１０は
８０４の命令ストリームバッファ再読み出し要求判定ブ
ロックの詳細図である。図中１００１はＯＲ回路、１０
０２はＮＯＴ回路、１００３は再読み出し不要信号であ
る。

【００５３】１００１はＯＲ回路であり、２本の入力の
論理和をとり出力する。１００２はＮＯＴ回路であり、
入力の反転信号を出力する。８０２のセレクタは前述の
通り、８０５のセレクト信号で示されるビット位置の値
を選択し、出力する。

【００５４】１００３の再読み出し不要信号は、６０４
の命令ストリームバッファバリッド信号の各ビットにお
いて、下位の行に位置する信号全てと自らの値全ての論
理和をとる事によって作成する。この信号を８０２のセ
レクタで８０５のセレクト信号によって選択した結果を
１００２のＮＯＴ回路で反転することによって、６１３
は命令ストリームバッファ再読み出し要求信号を作成す
る。

【００５５】図１１は６０３の命令ストリームバッファ
読み出しコントローラの詳細図である。図中１１０１は
アドレスキュー、１１０２，１１０３はアドレスセレク
タ、１１０４はリトライアドレス、１１０５は書き込み
リトライ選択信号である。

【００５６】１１０１のアドレスキューは、６０５の読
み出しアドレスと同じビット幅のラッチで構成されてい
て、６０５の読み出しアドレスを６１２の読み出し要求
信号で格納し、１１０４のリトライアドレスとして保持
する。

【００５７】１１０２と１１０３のアドレスセレクタ
は、２組のアドレスと選択信号を入力し、選択信号の値
により、２組のアドレスのうち、決められた一方のアド
レスが出力される。１１０２は、入力アドレスとして６
０５の読み出しアドレスと１１０４のリトライアドレス
が入力され、３１４の主記憶再読み出し要求信号によっ
て選択され、真であれば１１０４はリトライアドレスが
選択され、また、偽の場合は６０５の読み出しアドレス
が選択され、３１２の主記憶読み出しアドレスとして出
力される。また、１１０３のアドレスセレクタは、入力
アドレスとして６０５の読み出しアドレスと１１０４の
リトライアドレスが入力され、３１３の主記憶読み出し
要求信号と３１４の主記憶再読み出し要求信号の論理和
を取った１１０５の書き込みリトライ選択信号によって
選択され、真であれば１１０４はリトライアドレスが選
択され、また、偽の場合は６０５の読み出しアドレスが
選択され、６１０の命令バッファ読み出しアドレスとし
て出力される。

【００５８】本ブロックの入力信号である６１２の読み
出し要求信号、６１３の命令ストリームバッファ再読み
出し要求信号、６１４の命令ストリームバッファ読み出
し可能信号、および６１６の命令ストリームバッファヒ
ット信号と、出力信号である３１２の主記憶読み出しア
ドレス、３１３の主記憶読み出し要求信号、３１４の主
記憶再読み出し要求信号、６１０の命令バッファ読み出
しアドレス、および６１１の命令バッファ読み出しコン
トロール信号の関係を図１２の真理値表として示す。

【００５９】図１２の真理値表は、図１１の命令ストリ
ームバッファ読み出しコントローラの入力信号と出力信
号の関係を示している。図中左半分が入力信号を示し、
右半分が出力を表している。

【００６０】

【発明の効果】本発明によれば、最大では命令ストリー
ムバッファの記憶容量での主記憶からの連続転送が行な
えるため、主記憶からの転送速度を向上でき、且つ、キ
ャッシュラインを最小の大きさにとれるため、無駄な命
令をキャッシュに読み込む可能性がなくなる。さらに、
プリフェッチでは予測でキャッシュへ命令列を転送して
いたが、本発明では要求があったものだけキャッシュへ
の転送を行なうため、キャッシュ上での無駄な命令を読
み込むことはなくなる。また、主記憶からの命令ストリ
ームバッファへの転送を中断できるよう構成することに
よって、主記憶からの無駄な転送を減らし、次の必要な
転送への移行を迅速にできる。

【図面の簡単な説明】

【図１】本発明の外部構成データフローのブロック図。

【図２】本発明の命令ストリームバッファのブロック
図。

【図３】本発明のメモリバスインターフェースの説明
図。

【図４】本発明の命令バッファブロックの一例の説明
図。

【図５】本発明の命令バリッドバッファの一例の説明
図。

【図６】本発明の命令ストリームバッファコントローラ
の一例の説明図。

【図７】本発明の命令ストリームバッファヒット判定ブ
ロックの一例の説明図。

【図８】本発明の命令ストリームバッファ状態判定ブロ
ックの一例の説明図。

【図９】本発明の命令ストリームバッファ読み出し可能
判定ブロックの一例の説明図。

【図１０】本発明の命令ストリームバッファ再読み出し
要求判定ブロックの一例の説明図。

【図１１】本発明の命令ストリームバッファ読み出しコ
ントローラの一例の説明図。

【図１２】本発明の命令ストリームバッファ読み出しコ
ントローラの真理値表の一例の説明図。

【符号の説明】

１０１…主記憶、１０２…主記憶インターフェース、１
０３…プロセッサ、１０４…命令キャッシュ、１０５…
データキャッシュ、１０６…その他のＩ／Ｏ機器、１０
７…命令ストリームバッファ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者西岡清和神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者野尻徹神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内

Claims

【特許請求の範囲】

【請求項１】命令読込に使用されるキャッシュを持つプ
ロセッサに於て、上記プロセッサが大容量記憶装置に接
続する手段と、上記キャッシュの間に自らの容量を上限
とする任意の大きさの情報を上記大容量記憶装置から読
み出す手段を持つ小容量の記憶装置を設け、上記大容量
の記憶装置から読み出された連続した命令列を一時的に
保存し、上記プロセッサからの要求に応じて自らの記憶
装置に要求された情報がある場合は、これを上記プロセ
ッサおよびキャッシュへ送信し、また、無い場合は、上
記情報を上記大容量記憶装置から読み出す手段によっ
て、要求された情報を自らの記憶装置に格納した上で、
これをプロセッサおよびキャッシュへ送信することを特
徴とする記憶装置。
【請求項２】請求項１の記憶装置を備えるプロセッサ。
【請求項３】請求項１に於て、任意の大きさの情報を上
記大容量記憶装置から読み出す手段に加えて、現在行な
っている読み出し作業を中止する手段と、新たな読み出
し作業を開始する手段を設けて、記憶装置が上記大容量
記憶装置から読み出し作業を行なっている最中にプロセ
ッサからの要求が発生した場合、現在行なっている読み
出し作業を中断し、新たな読み出し作業を開始し、要求
された情報を自らの記憶装置に格納した上で、これをプ
ロセッサおよびキャッシュへ送信する記憶装置。
【請求項４】請求項３の記憶装置を備えるプロセッサ。
【請求項５】請求項３に於て、現在行なっている読み出
し作業を中止する手段と、新たな読み出し作業を開始す
る手段に加えて、さらに、読み出し作業を行なっている
最中のプロセッサから要求発生に対して、現在行なって
いる読み出し作業によって要求されている情報が得られ
るかを判定する手段を設け、その判定によって、得られ
ない事が判定された場合のみ、上記の現在行なっている
読み出し作業を中止する手段と、新たな読み出し作業を
開始する手段を動作させて、現在行なっている読み出し
作業を中断し、新たな読み出し作業を開始し、要求され
た情報を自らの記憶装置に格納した上で、これをプロセ
ッサおよびキャッシュへ送信する記憶装置。
【請求項６】請求項５の記憶装置を備えるプロセッサ。