JPH09320266A - ダイナミック・ランダム・アクセス・メモリ - Google Patents

Abstract

(57)【要約】 【課題】 無駄な電流の消費を抑制するとともに信頼性
を向上させることである。 【解決手段】 ワードドライバ６３が必要とする第２の
レベルの昇圧電位Ｖｐｐ２を、チャージポンプ回路５９
が発生する。ＢＬＩドライバ６１が必要とする第１のレ
ベルの昇圧電位Ｖｐｐ１をチャージポンプ回路５７は発
生する。このため、ＢＬＩドライバ６１に対して、必要
以上に大きなレベルの昇圧電位を発生する必要がない。
したがって、無駄な電流の消費を抑制できるともとに、
回路の破壊を防止でき信頼性を向上させることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック・ラ
ンダム・アクセス・メモリ（以下、「ＤＲＡＭ」とい
う）に関し、特に、昇圧電位発生回路に関する。

【０００２】

【従来の技術】従来の半導体記憶装置（擬似・スタティ
ック・ランダム・アクセス・メモリ、不揮発性半導体記
憶装置）については、たとえば、特開平５−１８９９６
１号公報および特開平１−１６００５９号公報に開示さ
れている。

【０００３】図２７は、従来のＤＲＡＭの一部を示す概
略ブロック図である。図２７を参照して、従来のＤＲＡ
Ｍは、リングオシレータ２０５，検知回路２０７および
チャージポンプ回路２０９からなる昇圧電位発生回路を
備えている。検知回路２０７は、昇圧電位ノードＮｐｐ
の電位レベルを検知し、昇圧電位Ｖｐｐが、所定レベル
より下がると、リングオシレータ２０５を動作させる。
そして、チャージポンプ回路２０９は、リングオシレー
タ２０５からのクロック信号ＣＬＫに応じて、昇圧電位
ノードＮｐｐに昇圧電位Ｖｐｐを発生する。一方、検知
回路２０７は、昇圧電位ノードＮｐｐの電位レベルが所
定レベル以上になると、リングオシレータ２０５の動作
を停止させる。このため、チャージポンプ回路２０９
は、昇圧電位ノードＮｐｐへの昇圧電位Ｖｐｐの発生を
停止する。チャージポンプ回路２０９によって昇圧電位
ノードＮｐｐに発生された昇圧電位Ｖｐｐは、ＢＬＩド
ライバ２１１およびワードドライバ２１３に供給され
る。なお、昇圧電位Ｖｐｐは、電源電位Ｖｃｃより高い
レベルである。次に、ＢＬＩドライバ２１１およびワー
ドドライバ２１３で昇圧電位Ｖｐｐが必要な理由につい
て説明する。

【０００４】図２８は、従来のＤＲＡＭのメモリセルの
詳細を示す回路図である。図２８を参照して、ＤＲＡＭ
のメモリセルは、１個のＮＭＯＳトランジスタ２１５お
よび１個のキャパシタ２１７から形成される。ＮＭＯＳ
トランジスタ２１５のゲート電極は、ワード線ＷＬに接
続される。ＮＭＯＳトランジスタ２１５の一方ソース／
ドレイン電極は、ビット線ＢＬに接続される。ＮＭＯＳ
トランジスタ２１５の他方ソース／ドレイン電極は、キ
ャパシタ２１７の一方電極に接続される。Ｐ型半導体基
板を用いている場合、ＮＭＯＳトランジスタ２１５の基
板電位は、負電位Ｖｂｂになっていることが多い。キャ
パシタ２１７の他方電極は、セルプレート電位Ｖｃｐに
なっている。このセルプレート電位Ｖｃｐは、電源電位
Ｖｃｃの１／２の電位（１／２Ｖｃｃ）である。

【０００５】メモリセル（ストレージノードＳＮ）に、
「Ｈ」レベルのデータ（電源電位Ｖｃｃレベルのデー
タ）を書込む場合について説明する。ビット線ＢＬに
は、図示しないセンスアンプから、電源電位Ｖｃｃレベ
ルのデータが伝えられている。この、電源電位Ｖｃｃレ
ベルのデータを、ＮＭＯＳトランジスタ２１５のしきい
値電圧Ｖｔｈｍの影響を受けることなく、ストレージノ
ードＳＮに伝える必要がある。すなわち、ＮＭＯＳトラ
ンジスタ２１５を、完全にオンさせる必要がある。この
ため、ワード線ＷＬの電位としては、Ｖｃｃ＋Ｖｔｈｍ
以上の昇圧電位Ｖｐｐが必要とされる。ワードドライバ
２１３は、昇圧電位電位ノードＮｐｐを電源として、こ
のような要件を満たす昇圧電位Ｖｐｐをワード線ＷＬに
供給するための回路である。

【０００６】図２９は、従来のＤＲＡＭの他の一部を示
す概略ブロック図である。図２９においては、シェアー
ドセンスアンプ方式を採用している。これは、センスア
ンプのレイアウト領域を削減するために採用されたもの
である。メモリアレイブロックＢ１，Ｂ２は、各々、複
数のビット線対ＢＬＬ，／ＢＬＬ、ＢＬＲ，／ＢＬＲお
よび図示しない複数のメモリセルを含んでいる。センス
アンプ列２５，２７の各々は、ビット線対の電位差を増
幅する。メモリアレイブロックＢ１と、メモリアレイブ
ロックＢ２とは、センスアンプ列２５を共有する。ここ
で、メモリアレイブロックＢ２が選択された場合には、
ＮＭＯＳトランジスタ２９，３１をオフにし、ＮＭＯＳ
トランジスタ３３〜３９をオンにする。そして、メモリ
アレイブロックＢ２は、センスアンプ列２５，２７を使
用することになる。この場合に、たとえば、センスアン
プ列２５で増幅した、書込または再書込のための「Ｈ」
レベルのデータ（電源電位Ｖｃｃレベルのデータ）を、
ＮＭＯＳトランジスタ３５のしきい値電圧Ｖｔｈｂの影
響を受けずに、ビット線ＢＬＲに伝える必要がある。こ
のため、ＮＭＯＳトランジスタ３５のゲート電極に接続
されるビット線分離線ＢＬＩ０Ｒの電位としては、Ｖｃ
ｃ＋Ｖｔｈｂ以上の昇圧電位Ｖｐｐであることが必要と
される。なお、このことは、ビット線分離線ＢＬＩ０
Ｌ，ＢＬＩ１Ｌについても同様に言えることである。Ｂ
ＬＩドライバ２１１は、昇圧電位ノードＮｐｐを電源と
してこのようなビット線分離線ＢＬＩ０Ｌ，ＢＬＩ０
Ｒ，ＢＬＩ１Ｌに、昇圧電位Ｖｐｐを供給するための回
路である。

【０００７】

【発明が解決しようとする課題】以上のように、従来の
ＤＲＡＭにおいては、ＢＬＩドライバ２１１に供給する
昇圧電位Ｖｐｐ（ビット線分離線ＢＬＩ０Ｌ，ＢＬＩ０
Ｒ，ＢＬＩ１Ｌに供給する昇圧電位Ｖｐｐ）およびワー
ドドライバ２１３に供給する昇圧電位Ｖｐｐ（ワード線
ＷＬに供給する昇圧電位Ｖｐｐ）は、１つのチャージポ
ンプ回路２０９から供給されている。このように、１つ
のチャージポンプ回路から、２種類のドライバ（ＢＬＩ
ドライバ，ワードドライバ）に昇圧電位Ｖｐｐを供給す
る場合の問題点について説明する。

【０００８】図３０は、従来のＤＲＡＭの第１の問題点
を説明するために用いるメモリセルの詳細を示す回路図
である。なお、図２８と同様の部分については同一の参
照符号を付しその説明を適宜省略する。

【０００９】図３０を参照して、メモリセルに「Ｈ」レ
ベルのデータ（電源電位Ｖｃｃレベルのデータ）を書込
む動作について説明する。ビット線ＢＬには、図示しな
いセンスアンプから、電源電位Ｖｃｃレベルのデータが
伝えられている。次に、ワード線ＷＬが、活性化され
（「Ｈ」レベルにされ）、キャパシタ２１７のストレー
ジノードＳＮに、電源電位Ｖｃｃレベルのデータを書込
む場合を考える。ビット線ＢＬ（ＮＭＯＳトランジスタ
２１５のソースＳ）が、電源電位Ｖｃｃレベルになる
と、ＮＭＯＳトランジスタ２１５には基板電位Ｖｂｂが
与えられているため、ソースＳと基板との間には、｜Ｖ
ｂｂ−Ｖｃｃ｜という大きな値のバックゲート電位Ｖｂ
ｓが生じる。一般に、メモリセルのＮＭＯＳトランジス
タ２１５のしきい値電圧Ｖｐｈｍは、サブスレショルド
リーク電流を小さくして、リフレッシュ特性を良くする
ために、周辺回路などのメモリセル以外の回路に用いら
れるＮＭＯＳトランジスタのしきい値電圧より、高くし
ている。こういう事情に加えて、メモリセルにおいて、
ＮＭＯＳトランジスタ２１５のソースＳの電位が上昇
し、バックゲート電位Ｖｂｓが大きくなると、メモリセ
ルのＮＭＯＳトランジスタ２１５のしきい値電圧Ｖｔｈ
ｍをさらに高めることになる。

【００１０】図３１は、従来のＤＲＡＭの第１の問題点
を説明するために用いるバックゲート電位Ｖｂｓとメモ
リセルに用いるＮＭＯＳトランジスタのしきい値電圧Ｖ
ｔｈｍとの関係を示す図である。横軸は、バックゲート
電位Ｖｂｓを示し、縦軸は、しきい値電圧Ｖｔｈｍを示
す。

【００１１】図３１を参照して、バックゲート電位Ｖｂ
ｓが、｜Ｖｂｂ｜の場合には、しきい値電圧は、Ｖｔｈ
ｍ１になる。一方、図３０のＮＭＯＳトランジスタ２１
５のソースＳが電源電位Ｖｃｃになるとき（電源電位Ｖ
ｃｃレベルのデータを書込むとき）バックゲート電位は
｜Ｖｂｂ−Ｖｃｃ｜となるため、図３０のＮＭＯＳトラ
ンジスタ２１５のしきい値電圧はＶｔｈｍ２となる。す
なわち、メモリセルに電源電位Ｖｃｃレベルのデータを
書込む場合には、接地電位ＧＮＤレベルのデータを書込
む場合に比べ、しきい値電圧がΔＶｔｈｍだけ高くな
る。

【００１２】一方、図２９に示すように、ビット線分離
線ＢＬＩ０Ｌ，ＢＬＩ０Ｒ，ＢＬＩ１Ｌに接続されるＮ
ＭＯＳトランジスタ２９〜３９は、通常の周辺用のＮＭ
ＯＳトランジスタである。このため、ビット線分離線に
接続されるＮＭＯＳトランジスタ２９〜３９のしきい値
電圧Ｖｔｈｂは、メモリセルに用いるＮＭＯＳトランジ
スタのしきい値電圧Ｖｔｈｍに比べ低くなっている。こ
のことは、ビット線分離線ＢＬＩ０Ｌ，ＢＬＩ０Ｒ，Ｂ
ＬＩ１Ｌに供給する昇圧電位Ｖｐｐの電位レベルは、ワ
ード線ＷＬに供給される昇圧電位Ｖｐｐの電位レベルよ
り低くてもよいことを意味する。

【００１３】以上のことから、従来のＤＲＡＭの第１の
問題点は次のようになる。図２７に示すように、１つの
チャージポンプ回路２０９から、２種類のドライバ（Ｂ
ＬＩドライバ２１１およびワードドライバ２１３）に、
昇圧電位Ｖｐｐを供給すると、同じ電位レベルの昇圧電
位Ｖｐｐが、ＢＬＩドライバ２１１およびワードドライ
バ２１３からビット線分離線ＢＬＩ０Ｌ，ＢＬＩ０Ｒ，
ＢＬＩ１Ｌおよびワード線ＷＬに供給されることにな
る。このため、昇圧電位Ｖｐｐの電位レベルは、ビット
線分離線ＢＬＩ０Ｌ，ＢＬＩ０Ｒ，ＢＬＩ１Ｌより高い
電位レベルが必要とされるワード線ＷＬに基づいて、設
定されることになる。すなわち、ビット線分離線ＢＬＩ
０，ＢＬＩ０Ｒ，ＢＬＩ１Ｌに、そのゲートが接続され
るＮＭＯＳ２９〜３９には、必要以上に高い電位レベル
の昇圧電位Ｖｐｐが与えられることになる。このこと
は、無駄に電流を消費するとともに、ＮＭＯＳトランジ
スタ２９〜３９の信頼性を悪くすることを意味する。

【００１４】次に、従来のＤＲＡＭの第２の問題点につ
いて説明する。この第２の問題点は、電源電位が２Ｖ以
下というような、低電源電位のＤＲＡＭにおいて生じ
る。

【００１５】図３２は、従来のＤＲＡＭの第２の問題点
を説明するために用いる、一般的な昇圧電位発生回路を
示す回路図である。

【００１６】図３２を参照して、一般的な昇圧電位発生
回路は、ダイオード２１９，２２１、キャパシタ２２５
およびオシレータ２２３を含んでいる。プリチャージ回
路としての、ダイオード２１９は、電源電位Ｖｃｃを、
ノードＮＡに供給し、ノードＮＡをプリチャージする。
このため、ノードＮＡに接続されるキャパシタ２２５の
一方電極が、充電されることになる。プリチャージ完了
後、オシレータ２２３によって、キャパシタ２２５の他
方電極を、接地電位ＧＮＤレベルから電源電位Ｖｃｃレ
ベルにする。すなわち、オシレータ２２３は、ＧＮＤ−
Ｖｃｃ振幅のクロック信号を発生するものである。キャ
パシタ２２５の他方電極に、電源電位Ｖｃｃレベルのク
ロック信号が与えれると、ノードＮＡは、電源電位Ｖｃ
ｃレベルから、その２倍である２Ｖｃｃレベルに昇圧さ
れる。この２Ｖｃｃレベルの電位を、スイッチ素子とし
てのダイオード２２１は、昇圧電位ノードＮｐｐに伝え
る。このようにして、昇圧電位発生回路は、昇圧電位ノ
ードＮｐｐに昇圧電位Ｖｐｐを発生する。

【００１７】このような、一般的な昇圧電位発生回路が
発生し得る最大の昇圧電位の電位レベルは、その昇圧電
位発生回路が理想的な回路であっても、電源電位Ｖｃｃ
の２倍の電位レベルである。このため、電源電位Ｖｃｃ
が２Ｖ以下と小さい場合には、ワード線ＷＬ（図２８）
に供給される昇圧電位Ｖｐｐも小さくなる。したがっ
て、メモリセルに、電源電位Ｖｃｃレベルのデータを書
込むとき、メモリセルを構成するＮＭＯＳトランジスタ
２１５（図２８）のしきい値電圧Ｖｔｈｍの影響を受け
てしまう。このような不都合が生じる原因を詳しく説明
する。

【００１８】図３３は、従来のＤＲＡＭの第２の問題点
を説明するために用いる、電源電位Ｖｃｃと、図３２の
昇圧電位発生回路が発生し得る最大の昇圧電位Ｖｐｐと
の関係を示す図である。なお、横軸は、電源電位Ｖｃｃ
を示し、縦軸は、昇圧電位Ｖｐｐを示している。

【００１９】図３３を参照して、直線ｄは、電源電位Ｖ
ｃｃレベルを示す。すなわち、直線ｄに対しては、図３
３の縦軸は、電源電位Ｖｃｃである。ここで、メモリセ
ルのＮＭＯＳトランジスタ２１５（図２８）のしきい値
電圧Ｖｔｈｍは、電源電位Ｖｃｃと同じ傾きで下げるこ
とはできない。すなわち、しきい値電圧Ｖｔｈｍは、電
源電位Ｖｃｃに関係なく同じ値である。このため、昇圧
電位Ｖｐｐが最低限必要とする電位レベルは、電源電位
Ｖｃｃとほぼ同じ傾きになる。なお、直線ｃは、昇圧電
位Ｖｐｐが最低限必要とする電位レベルを示している。

【００２０】さらに、実際には、昇圧電位Ｖｐｐが最低
限必要とする電位レベルとしては、Ｖｃｃ＋Ｖｔｈｍの
値に、動作マージンｍ２（０．数Ｖ）と、検知回路２０
７（図２８）を制御するときの制御マージンｍ１（０．
数Ｖ）とを加える必要がある。ここで、直線ｂは、昇圧
電位Ｖｐｐが、実際に、最低限必要とする電位レベルを
示している。なお、メモリセルに用いるＮＭＯＳトラン
ジスタのしきい値電圧Ｖｔｈｍを電源電位Ｖｃｃと同じ
傾きで下げることができないのは、リフレッシュ特性を
維持するためであり、制御マージンｍ１が必要となるの
は、チャージポンプ回路２０９（図２８）が頻繁に動作
して、消費電流が増えないようにするためである。以上
をまとめると、実際に必要とされる昇圧電位Ｖｐｐの最
低限の電位レベルは、Ｖｃｃ＋Ｖｔｈｍ＋ｍ１＋ｍ２で
ある（図３３の直線ｂ）。

【００２１】一方、昇圧電位発生回路（図３２）が、発
生し得る最大の昇圧電位Ｖｐｐは、電源電位Ｖｃｃの低
下に伴い急激に低下する。ここで、図３３の直線ａは、
昇圧電位発生回路（図３２）が発生し得る最大の昇圧電
位Ｖｐｐの電位レベルを示している。

【００２２】このような急激な低下は、昇圧電位発生回
路（図３２）が発生し得る最大の昇圧電位Ｖｐｐが、２
Ｖｃｃレベルであるため、昇圧電位発生回路（図３２）
が発生し得る最大の昇圧電位Ｖｐｐが電源電位Ｖｃｃの
２倍の傾きとなるからである。ここで、電源電位Ｖｃｃ
がＶｂのときは、すなわち、電源電位Ｖｃｃが大きいと
きは、昇圧電位発生回路（図３２）が発生し得る最大の
昇圧電位Ｖｐｐのレベル（直線ａ）が、実際に必要な昇
圧電位Ｖｐｐのレベル（直線ｂ）を超えているため問題
はない。しかし、電源電位Ｖｃｃが、Ｖａ以下のとき
は、すなわち、電源電位Ｖｃｃが２Ｖ以下というように
小さいときは、問題が生じる。すなわち、電源電位Ｖｃ
ｃがＶａのときは、昇圧電位発生回路（図３２）が発生
し得る最大の昇圧電位Ｖｐｐのレベルと、実際に最低限
必要な昇圧電位Ｖｐｐのレベルとが同じになり、電源電
位ＶｃｃがＶａ以下のときは、昇圧電位発生回路（図３
２）が発生し得る最大の昇圧電位Ｖｐｐのレベルが、実
際に最低限必要な昇圧電位Ｖｐｐのレベルより小さくな
る。このため、電源電位が小さいと、図３２の昇圧電位
発生回路では、実際に必要な昇圧電位Ｖｐｐを供給する
ことができない。以上が、第１の不都合である。次に第
２の不都合について説明する。

【００２３】図３４は、従来のＤＲＡＭの第２の問題点
を説明するために用いる、昇圧電位Ｖｐｐを供給する電
源を示す図である。なお、図３２と同様の部分について
は同一の参照符号を付しその説明を適宜省略する。ま
た、図３４のスイッチ２２７は、図３２のダイオード２
２１に相当するものである。

【００２４】図３４を参照して、キャパシタ２２９の容
量をＣｖとすると、キャパシタ２２９には、Ｃｖ・Ｖｐ
ｐの電荷が蓄積されていることになる。この意味で、キ
ャパシタ２２９が接続される昇圧電位ノードＮｐｐは、
昇圧電位Ｖｐｐを供給する電源であると言える。

【００２５】ここで、１回の動作期間中（１サイクル
中）、電源Ｎｐｐは、ある決まった電荷量、すなわち、
Ｃｖ・Ｖｐｐを消費する。このため、その消費される電
荷を１サイクル中に昇圧電位発生回路（ダイオード２１
９，キャパシタ２２５，オシレータ２２３，スイッチ２
２７からなる）から矢印ａに示すように補わないと、次
のサイクルに入ったときには、昇圧電位Ｖｐｐの電位レ
ベルが下がっており誤動作を起こす危険性がある。昇圧
電位発生回路から補給できる電荷量は、キャパシタ（ポ
ンプキャパシタ）２２５の容量Ｃｐとすると、Ｃｐ・
（２Ｖｃｃ−Ｖｐｐ）となる。もし、２Ｖｃｃ−Ｖｐｐ
の値が小さいと、すなわち、昇圧電位発生回路が発生し
得る最大の昇圧電位の電位レベルと昇圧電位が必要とす
る最低の電位レベルとの差が小さいと、キャパシタ（ポ
ンプキャパシタ）２２５の値が極端に大きくなり、チッ
プサイズの増大という弊害を起こす。これが第２の不都
合である。

【００２６】以上の第１および第２の不都合を取り除く
解決策の１つとして、以下のものが考えられる。電源電
位Ｖｃｃが２Ｖ以下というような低電源電位をＤＲＡＭ
で使用するときにおいて、昇圧電位発生回路が発生し得
る最大の昇圧電位Ｖｐｐの電位レベルが電源電位Ｖｃｃ
の２倍で不十分なら、電源電位Ｖｃｃの２倍以上の値を
発生できる昇圧電位発生回路を採用する。なお、このよ
うな昇圧電位発生回路は、特開平７−４６８２５号公報
に詳しく記載されている。

【００２７】しかし、電源電圧Ｖｃｃの２倍以上のレベ
ルの昇圧電位を発生することができる昇圧電位発生回路
１つを用いた場合、たとえば、ＢＬＩドライバ２１１お
よびワードドライバ２１３に、１つのチャージポンプ回
路２０９から電源電位Ｖｃｃの２倍以上のレベルの昇圧
電位Ｖｐｐを供給する場合（図２８）には、次の問題が
生じる。すなわち、ワード線ＷＬ（図２８）にも、ビッ
ト線分離線ＢＬＩ０Ｌ，ＢＬＩ０Ｒ，ＢＬＩ１Ｌ（図２
９）にも、電源電圧Ｖｃｃの２倍以上の昇圧電位Ｖｐｐ
が供給されることになる。このため、ワード線ＷＬ（図
２８）には、電源電位Ｖｃｃの２倍以上の昇圧電位Ｖｐ
ｐを与えることができワード線ＷＬの要求を満たすが、
ＮＭＯＳトランジスタ（ビット線分離トランジスタ）２
９〜３９（図２９）には、必要以上に高いレベルの昇圧
電位Ｖｐｐが与えられることになる。したがって、ＮＭ
ＯＳトランジスタ（ビット線分離トランジスタ）２９〜
３９（図２９）の信頼性を悪くするとともに、無駄に電
流を消費するという問題点が生じる。これが第２の問題
点である。

【００２８】この発明は、以上のような第１および第２
の問題点を解決するためになされたもので、消費電流を
抑制するとともに、信頼性の高いＤＲＡＭを提供するこ
とを目的とする。

【００２９】

【課題を解決するための手段】本発明の請求項１のダイ
ナミック・ランダム・アクセス・メモリは、複数の内部
回路と、複数の昇圧電位供給線と、複数の昇圧電位発生
手段とを備える。複数の昇圧電位供給線は、複数の内部
回路に対応して設けられる。各昇圧電位供給線は、対応
する内部回路に昇圧電位を供給する。複数の昇圧電位発
生手段は、複数の内部回路に対応して設けられる。各昇
圧電位発生手段は、対応する昇圧電位供給線に与える昇
圧電位を発生する。昇圧電位発生手段は、対応する昇圧
電位供給線の電位レベルが、対応する内部回路に対応の
レベルになるように、昇圧電位を発生する。

【００３０】本発明の請求項２のダイナミック・ランダ
ム・アクセス・メモリは、請求項１に記載のものであっ
て、複数の昇圧電位発生手段の少なくとも２個は、実質
的に同じレベルの昇圧電位を発生する。

【００３１】本発明の請求項３のダイナミック・ランダ
ム・アクセス・メモリは、請求項２に記載のものであっ
て、昇圧電位発生手段は、昇圧電位を発生するチャージ
ポンプ手段を含む。実質的に同じレベルの昇圧電位を発
生するチャージポンプ手段の能力は実質的に等しい。

【００３２】本発明の請求項４のダイナミック・ランダ
ム・アクセス・メモリは、請求項１に記載のものであっ
て、複数の昇圧電位発生手段の少なくとも２個は、異な
るレベルの昇圧電位を発生する。

【００３３】本発明の請求項５のダイナミック・ランダ
ム・アクセス・メモリは、請求項４に記載のものであっ
て、昇圧電位発生手段は、検知手段を含む。この検知手
段は、対応する昇圧電位供給線の電位レベルを検知し、
その昇圧電位供給線に与える昇圧電位を、予め定められ
た検知レベルに従って、対応する内部回路に対応のレベ
ルに維持する。異なるレベルの昇圧電位を発生する昇圧
電位発生手段においては、予め定められた検知レベルは
異なっている。

【００３４】本発明の請求項６のダイナミック・ランダ
ム・アクセス・メモリは、請求項５に記載のものであっ
て、昇圧電位発生手段は、昇圧電位を発生するチャージ
ポンプ手段をさらに含む。異なるレベルの昇圧電位を発
生するチャージポンプ手段の能力は実質的に等しい。

【００３５】本発明の請求項７のダイナミック・ランダ
ム・アクセス・メモリは、請求項５に記載のものであっ
て、昇圧電位発生手段は、昇圧電位を発生するチャージ
ポンプ手段をさらに含む。異なるレベルの昇圧電位を発
生するチャージポンプ手段の能力は異なる。

【００３６】本発明の請求項８のダイナミック・ランダ
ム・アクセス・メモリは、請求項７に記載のものであっ
て、チャージポンプ手段は、電源電位に対して、昇圧動
作を施すことにより、昇圧電位を発生する。異なるレベ
ルの昇圧電位を発生するチャージポンプ手段において
は、昇圧動作を施す回数が異なる。

【００３７】本発明の請求項９のダイナミック・ランダ
ム・アクセス・メモリは、請求項４に記載のものであっ
て、複数の昇圧電位発生手段のうち少なくとも１個は、
電源電位のレベルを検知する電源電位検知手段を含む。
電源電位検知手段を含む昇圧電位発生手段の能力は、電
源電位検知手段による検知結果に応じて切換わる。

【００３８】本発明の請求項１０のダイナミック・ラン
ダム・アクセス・メモリは、請求項９に記載のものであ
って、電源電位検知手段を含む昇圧電位発生手段は、昇
圧電位を発生する複数のチャージポンプ手段をさらに含
む。各チャージポンプ手段の能力は異なっている。電源
電位のレベルが高いほど、能力の小さいチャージポンプ
手段が動作し、電源電位のレベルが低いほど、能力の大
きいチャージポンプ手段が動作する。

【００３９】本発明の請求項１１のダイナミック・ラン
ダム・アクセス・メモリは、請求項９に記載のものであ
って、電源電位検知手段を含む昇圧電位発生手段は、昇
圧電位を発生するチャージポンプ手段をさらに含む。チ
ャージポンプ手段は、電源電位に対して、昇圧動作を施
すことにより、昇圧電位を発生する。電源電位のレベル
が高いほど、昇圧動作の回数は少なくなり、電源電位の
レベルが低いほど、昇圧動作の回数が多くなる。

【００４０】本発明の請求項１２のダイナミック・ラン
ダム・アクセス・メモリは、複数の動作モードを有す
る。このダイナミック・ランダム・アクセス・メモリ
は、第１の内部回路と、第１の昇圧電位供給線と、第１
の昇圧電位発生手段とを備える。第１の昇圧電位供給線
は、第１の内部回路に第１の昇圧電位を供給する。第１
の昇圧電位発生手段は、第１の昇圧電位供給線に与える
第１の昇圧電位を発生する。第１の昇圧電位発生手段
は、第１の昇圧電位供給線の電位レベルが、第１の内部
回路に対応のレベルになるように、第１の昇圧電位を発
生する。第１の昇圧電位発生手段は、電源電位のレベル
を検知する第１の電源電位検知手段を含む。第１の昇圧
電位発生手段の能力は、複数の動作モードに関係なく、
第１の電源電位検知手段による検知結果に応じて切換わ
る。

【００４１】本発明の請求項１３のダイナミック・ラン
ダム・アクセス・メモリは、請求項１２に記載のもので
あって、第１の昇圧電位発生手段は、第１の昇圧電位を
発生する複数のチャージポンプ手段をさらに含む。各チ
ャージポンプ手段の能力は異なっている。電源電位のレ
ベルが高いほど、能力の小さいチャージポンプ手段が動
作し、電源電位のレベルが低いほど、能力の大きいチャ
ージポンプ手段が動作する、。

【００４２】本発明の請求項１４のダイナミック・ラン
ダム・アクセス・メモリは、請求項１２に記載のもので
あって、第１の昇圧電位発生手段は、第１の昇圧電位を
発生するチャージポンプ手段を含む。チャージポンプ手
段は、電源電位に対して、昇圧動作を施すことにより、
第１の昇圧電位を発生する。電源電位のレベルが高いほ
ど、昇圧動作の回数が少なくなり、電源電位のレベルが
低いほど昇圧動作の回数が多くなる。

【００４３】本発明の請求項１５のダイナミック・ラン
ダム・アクセス・メモリは、請求項１２に記載のもので
あって、第２の内部回路と、第２の昇圧電位供給線と、
第２の昇圧電位発生手段とをさらに備える。第２の昇圧
電位供給線は、第２の内部回路に第２の昇圧電位を供給
する。第２の昇圧電位発生手段は、第２の昇圧電位供給
線に与える第２の昇圧電位を発生する。第２の昇圧電位
発生手段は、第２の昇圧電位供給線の電位レベルが、第
２の内部回路に対応のレベルになるように、第２の昇圧
電位を発生する。

【００４４】本発明の請求項１６のダイナミック・ラン
ダム・アクセス・メモリは、請求項１２に記載のもので
あって、複数の第２の内部回路と、複数の第２の昇圧電
位供給線と、複数の第２の昇圧電位発生手段とをさらに
備える。複数の第２の昇圧電位供給線は、複数の第２の
内部回路に対応して設けられる。各第２の昇圧電位供給
線は、対応する第２の内部回路に第２の昇圧電位を供給
する。複数の第２の昇圧電位発生手段は、複数の第２の
内部回路に対応して設けられる。各第２の昇圧電位発生
手段は、対応する第２の昇圧電位供給線に与える第２の
昇圧電位を発生する。第２の昇圧電位発生手段は、対応
する第２の昇圧電位供給線の電位レベルが、対応する第
２の内部回路に対応のレベルになるように、第２の昇圧
電位を発生する。

【００４５】本発明の請求項１７のダイナミック・ラン
ダム・アクセス・メモリは、請求項１５に記載のもので
あって、第２の昇圧電位発生手段は、電源電位のレベル
を検知する第２の電源電位検知手段を含む。第２の昇圧
電位発生手段の能力は、第２の電源電位検知手段による
検知結果に応じて切換わる。

【００４６】本発明の請求項１８のダイナミック・ラン
ダム・アクセス・メモリは、請求項１６に記載のもので
あって、複数の第２の昇圧電位発生手段のうち少なくと
も１個は、電源電位のレベルを検知する第２の電源電位
検知手段を含む。第２の電源電位検知手段を含む第２の
昇圧電位発生手段の能力は、第２の電源電位検知手段に
よる検知結果に応じて切換わる。

【００４７】

【発明の実施の形態】以下、本発明によるＤＲＡＭにつ
いて、図面を参照しながら説明する。

【００４８】（実施の形態１）図１は、本発明の実施の
形態１によるＤＲＡＭの全体構成を示す概略ブロック図
である。

【００４９】図１を参照して、このＤＲＡＭは、１つの
半導体基板１上に形成される。このＤＲＡＭは、アドレ
ス信号入力端子群３、出力ピン５、アドレスバッファ
７、ロウデコーダ９，１１，１３、ワードドライバ１
５，１７，１９、ＢＬＩドライバ２１，２３、センスア
ンプ列２５，２７、ＮＭＯＳトランジスタ（ビット線分
離トランジスタ）２９，３１，３３，３５，３７，３
９，４１，４３、コラムデコーダ４５、プリアンプ４
７、出力バッファ４９、昇圧電位発生ユニット５１およ
びメモリアレイブロックＢ１，Ｂ２，Ｂ３を含む。…
は、繰返しを意味する。

【００５０】ここで、メモリアレイブロックＢ２が選択
された場合を考える。このとき、センスアンプ列２５と
ビット線対ＢＬＬ，／ＢＬＬとは、ＮＭＯＳトランジス
タ２９，３１によって切り離されている。センスアンプ
列２５とビット線対ＢＬＲ，／ＢＬＲとはＮＭＯＳトラ
ンジスタ３３，３５によって接続されている。センスア
ンプ列２７とビット線対ＢＬＲ，／ＢＬＲとは、ＮＭＯ
Ｓトランジスタ４１，４３によって切り離されている。
センスアンプ列２７とビット線対ＢＬＬ，／ＢＬＬとは
ＮＭＯＳトランジスタ３７，３９によって接続されてい
る。

【００５１】このような場合には、ＮＭＯＳトランジス
タ２９，３１，４１，４３はオフしている。ＮＭＯＳト
ランジスタ３３，３５のゲートには、ＢＬＩドライバ２
１から供給される昇圧電位Ｖｐｐ１が入力されており、
オンになっている。ＢＬＩドライバ２１は、昇圧電位発
生ユニット５１から供給される昇圧電位Ｖｐｐ１を電源
電位として、昇圧電位Ｖｐｐ１をＮＭＯＳトランジスタ
３３，３５に供給している。一方、ＮＭＯＳトランジス
タ３７，３９のゲートには、ＢＬＩドライバ２３から昇
圧電位Ｖｐｐ１が供給されており、オンになっている。
ＢＬＩドライバ２３は、昇圧電位発生ユニット５１から
供給される昇圧電位Ｖｐｐ１を電源電位として、ＮＭＯ
Ｓトランジスタ３７，３９に昇圧電位Ｖｐｐ１を供給す
る。

【００５２】アドレス信号入力端子群３から入力された
アドレス信号は、アドレスバッファ７を介して、ロウア
ドレス信号としてロウデコーダ１１に入力される。ロウ
アドレス信号は、ロウデコーダ１１でデコードされた
後、ワード線ＷＬを活性化するワードドライバ１７で使
用される。ワードドライバ１７は、ロウアドレス信号に
より指定されたワード線ＷＬを立上げる。すなわち、ワ
ードドライバ１７は、ロウアドレス信号により指定され
たワード線ＷＬに、昇圧電位Ｖｐｐ２を与える。ワード
ドライバ１７は、昇圧電位発生ユニット５１から供給さ
れる昇圧電位Ｖｐｐ２を電源電位として、ワード線ＷＬ
に昇圧電位Ｖｐｐ２を供給する。また、ロウアドレス信
号を取込んだ後に、時分割で入力されたコラムアドレス
信号は、コラムデコーダ４５に入力される。コラムデコ
ーダ４５は、コラムアドレス信号をデコードした後、図
示しないコラム選択線を活性化する。ワード線ＷＬと図
示しないコラム選択線の両方で、選択されたメモリセル
のデータは、センスアンプ列２５，２７で増幅後、プリ
アンプ４７、出力バッファ４９を介して、出力ピン５か
ら外部に出力される。なお、メモリアレイブロックＢ２
には、複数のメモリセルがマトリクス状に配置されてい
る。また、ロウデコーダ９，１３は、ロウデコーダ１１
と同様のものであり、ワードドライバ１５，１９はワー
ドドライバ１７と同様のものであり、メモリアレイブロ
ックＢ１，Ｂ３は、メモリアレイブロックＢ２と同様の
ものである。以上は、読出動作についてのみ説明した
が、書込も可能である。実施の形態１によるＤＲＡＭの
特徴は、昇圧電位発生ユニット５１にある。また、この
ＤＲＡＭは、複数の動作モードを有する。動作モードと
しては、たとえば、通常の読み書き動作、スタンバイ
（待機）状態およびバッテリバックアップモードなどが
ある。

【００５３】図２は、図１のＤＲＡＭの一部を示す概略
ブロック図である。主に、図１の昇圧電位発生ユニット
５１を示している。

【００５４】図２を参照して、昇圧電位発生ユニット
は、検知回路Ｄ１、リングオシレータ５３およびチャー
ジポンプ回路５７からなる第１の昇圧電位発生回路と、
検知回路Ｄ２、リングオシレータ５５およびチャージポ
ンプ回路５９からなる第２の昇圧電位発生回路とを含
む。ＢＬＩドライバ６１は、図１のＢＬＩドライバ２
１，２３に対応する。ワードドライバ６３は、図１のワ
ードドライバ１５，１７，１９に対応する。

【００５５】動作について説明する。検知回路Ｄ１は、
昇圧電位ノード（ＢＬＩドライバ６１に昇圧電位Ｖｐｐ
１を供給する配線）Ｎｐｐ１の電位レベルを検知し、昇
圧電位Ｖｐｐ１が、第１のレベルより下がったときに
は、リングオシレータ５３を動作させ、昇圧電位Ｖｐｐ
１が第１のレベルより大きくなったときはリングオシレ
ータ５３の動作を停止させる。チャージポンプ回路５７
は、昇圧電位Ｖｐｐ１が第１のレベルより下がったとき
に、リングオシレータ５３からのクロック信号ＣＬＫに
基づき、昇圧電位ノードＮｐｐ１に昇圧電位Ｖｐｐ１を
発生する。なお、検知回路Ｄ１における検知の基準とな
る第１のレベルは、ＢＬＩドライバ６１が必要とする昇
圧電位Ｖｐｐ１の電位レベルを維持できるように設定さ
れる。

【００５６】検知回路Ｄ２は、昇圧電位ノード（ワード
ドライバ６３に昇圧電位Ｖｐｐ２を供給する配線）Ｎｐ
ｐ２の電位レベルを検知し、昇圧電位Ｖｐｐ２が、第２
のレベルより小さくなったときにはリングオシレータ５
５を動作させ、昇圧電位Ｖｐｐ２が第２のレベルより大
きくなったときにリングオシレータ５５の動作を停止さ
せる。チャージポンプ回路５９は、昇圧電位Ｖｐｐ２が
第２のレベルより下がったときに、リングオシレータ５
５から出力されるクロック信号ＣＬＫに基づき昇圧電位
ノードＮｐｐ２に昇圧電位Ｖｐｐ２を発生させる。検知
回路Ｄ２における検知の基準となる第２のレベルは、ワ
ードドライバ６３が必要とする昇圧電位Ｖｐｐ２の電位
レベルを維持できるように設定される。

【００５７】チャージポンプ回路５７とチャージポンプ
回路５９とは同様の構成である。検知回路Ｄ１における
検知の基準となる第１のレベルは、検知回路Ｄ２におけ
る検知の基準となる第２のレベルより小さくなってい
る。このため、昇圧電位Ｖｐｐ１は、昇圧電位Ｖｐｐ２
よりも小さくなる。

【００５８】以上のように、実施の形態１によるＤＲＡ
Ｍでは、２つの異なるレベルの昇圧電位（Ｖｐｐ１、Ｖ
ｐｐ２）を発生する２つの異なる昇圧電位発生回路（図
２の左側の昇圧電位発生回路、右側の昇圧電位発生回
路）を備えている。このため、ＢＬＩドライバ６１が必
要とする大きさの昇圧電位Ｖｐｐ１、すなわち、ＮＭＯ
Ｓトランジスタ２９〜４３（図１）をオンする際にしき
い値電圧の影響を受けない大きさの昇圧電位Ｖｐｐ１を
ＢＬＩドライバ６１に供給できる。一方、ワードドライ
バ６３が必要とする大きさの昇圧電位Ｖｐｐ２、すなわ
ち、メモリセルを構成するＮＭＯＳトランジスタをオン
する際にしきい値電圧の影響を受けない大きさの昇圧電
位Ｖｐｐ２をワードドライバ６３に供給できる。

【００５９】したがって、１つの昇圧電位発生回路か
ら、ＢＬＩドライバとワードドライバとに昇圧電位を供
給する場合のように、高い電位レベルを要求されるワー
ドドライバが必要とする電位レベルに昇圧電位を合せる
必要がない。これにより、実施の形態１によるＤＲＡＭ
では、ＢＬＩドライバ６１に必要なだけの大きさの昇圧
電位Ｖｐｐ１を供給でき、すなわち、必要以上に大きな
昇圧電位Ｖｐｐ１を供給する必要がないため、無駄な電
流の消費を抑制できる。

【００６０】さらに、実施の形態１によるＤＲＡＭで
は、ＢＬＩドライバ６１が、必要以上に大きな昇圧電位
Ｖｐｐ１をＮＭＯＳトランジスタ（ビット線分離トラン
ジスタ）２９〜４３（図１）に与えることがないため、
回路の破壊を防止でき、信頼性を向上させることができ
る。

【００６１】また、実施の形態１によるＤＲＡＭでは、
ＢＬＩドライバ６１に対して、第１の昇圧電位発生回路
を設け、ワードドライバ６３に対して、第２の昇圧電位
発生回路を設けている。このため、第１の昇圧電位発生
回路の動作は、ワードドライバ６３の動作の影響を受け
ることがなく、第２の昇圧電位発生回路の動作は、ＢＬ
Ｉドライバ６１の動作の影響を受けることがない。

【００６２】図３は、図２のチャージポンプ回路５７，
５９の詳細を示す回路図である。なお、図３の昇圧電位
ノードＮｐｐは図２の昇圧電位ノードＮｐｐ１またはＮ
ｐｐ２である。図３の昇圧電位ノードＮｐｐに発生され
る昇圧電位Ｖｐｐは、図２の昇圧電位Ｖｐｐ１またはＶ
ｐｐ２である。

【００６３】図３を参照して、チャージポンプ回路は、
キャパシタ６５，６７およびＮＭＯＳトランジスタ６
９，７１，７３を含む。キャパシタ６７は、ノードＮＡ
とクロック信号ＣＬＫが入力されるノードとの間に接続
される。キャパシタ６５は、クロック信号ＣＬＫが入力
されるノードとノードＮＢとの間に接続される。ＮＭＯ
Ｓトランジスタ７３は、ノードＮＡと昇圧電位ノードＮ
ｐｐとの間に接続され、そのゲートはノードＮＢに接続
される。ＮＭＯＳトランジスタ６９は、電源電位Ｖｃｃ
を有するノードとノードＮＡとの間に接続される。ＮＭ
ＯＳトランジスタ７１は、電源電位Ｖｃｃを有するノー
ドとノードＮＢとの間に接続される。なお、クロック信
号ＣＬＫは、パルス型である。

【００６４】動作について説明する。動作前、ノードＮ
Ａ、ＮＢは、電源電位Ｖｃｃ、もしくは、電源電位Ｖｃ
ｃよりしきい値電圧分低いレベルの電位にプリチャージ
されている。このプリチャージを行なうのが、ＮＭＯＳ
トランジスタ６９，７１である。キャパシタ６５，６７
には、クロック信号ＣＬＫが入力される。そして、クロ
ック信号が接地電位ＧＮＤ（０Ｖ）から電源電位Ｖｃｃ
まで上昇すると、ノードＮＡ、ＮＢの電位は、容量結合
により、電源電位Ｖｃｃレベルから、その２倍のレベル
の２Ｖｃｃレベルまで上昇する。このノードＮＡの２Ｖ
ｃｃレベルの電位が、ＮＭＯＳトランジスタ７３を介し
て、昇圧電位ノードＮｐｐに昇圧電位Ｖｐｐとして供給
される。ただし、チャージポンプ回路の最終ドライバ
は、ＮＭＯＳトランジスタ７３であるため、２Ｖｃｃか
らＮＭＯＳトランジスタ７３のしきい値電圧Ｖｔｈｎ下
がったレベルの電位が、昇圧電位ノードＮｐｐに供給さ
れる。

【００６５】図４は、図２のチャージポンプ回路５７、
５９の他の例の詳細を示す回路図である。なお、図４の
昇圧電位ノードＮｐｐは、図２の昇圧電位ノードＮｐｐ
１またはＮｐｐ２である。図４の昇圧電位Ｖｐｐは、図
２の昇圧電位Ｖｐｐ１またはＶｐｐ２である。

【００６６】図４を参照して、チャージポンプ回路は、
キャパシタ７５，７７、レベル変換回路７９およびＮＭ
ＯＳトランジスタ８１を含む。

【００６７】キャパシタ７５は、クロック信号ＣＬＫが
入力されるノードとノードＮＡとの間に接続される。レ
ベル変換回路７９は、クロック信号ＣＬＫの振幅を広げ
て、キャパシタ７７に出力する。キャパシタ７７は、レ
ベル変換回路７９とノードＮＢとの間に接続される。Ｎ
ＭＯＳトランジスタ８１は、ノードＮＡと昇圧電位ノー
ドＮｐｐとの間に接続される。

【００６８】以上のように構成されたチャージポンプ回
路は、図３のチャージポンプ回路よりも高いレベルの昇
圧電位Ｖｐｐを発生するための回路である。すなわち、
ＮＭＯＳトランジスタ８１のゲートに入力される電位レ
ベルを、図３のＮＭＯＳトランジスタ７３のゲートに入
力される電位レベル（２Ｖｃｃレベル）より高いレベル
にすることによって、ノードＮＡから昇圧電位ノードＮ
ｐｐに供給される電位が、２Ｖｃｃからしきい値電圧Ｖ
ｔｈｎ落ちないようにしたものである。

【００６９】図５は、図４のレベル変換回路７９の詳細
を示す回路図である。なお、図４と同様の部分について
は同一の参照符号を付しその説明を適宜省略する。

【００７０】図５を参照して、レベル変換回路は、ＮＭ
ＯＳトランジスタ８３，８５、ＰＭＯＳトランジスタ８
７，８９およびインバータ９１を含む。ＰＭＯＳトラン
ジスタ８７とＮＭＯＳトランジスタ８３とは昇圧電位Ｖ
ｐｐを有するノードと接地電位ＧＮＤを有するノードと
の間に直列に接続される。ＰＭＯＳトランジスタ８９と
ＮＭＯＳトランジスタ８５とは昇圧電位Ｖｐｐを有する
ノードと接地電位ＧＮＤを有するノードとの間に直列に
接続される。入力信号ＩＮとしてのクロック信号ＣＬＫ
は、ＮＭＯＳトランジスタ８３のゲートに入力される。
インバータ９１によって反転されたクロック信号ＣＬＫ
はＮＭＯＳトランジスタ８５のゲートに入力される。Ｐ
ＭＯＳトランジスタ８９のゲートは、ＮＭＯＳトランジ
スタ８３のドレインに接続される。ＰＭＯＳトランジス
タ８７のゲートはＮＭＯＳトランジスタ８５のドレイン
に接続される。ＮＭＯＳトランジスタ８５のドレインか
ら、出力信号ＯＵＴが図４のキャパシタ７７に出力され
る。

【００７１】図４および図５を参照して、チャージポン
プ回路の動作について説明する。レベル変換回路７９
に、接地電位ＧＮＤレベルのクロック信号ＣＬＫが入力
された場合には、レベル変換回路７９は、キャパシタ７
７に、接地電位ＧＮＤレベルの信号ＯＵＴを出力する。
次に、クロック信号ＣＬＫが、接地電位ＧＮＤレベルか
ら電源電位Ｖｃｃレベルになったときは、レベル変換回
路７９は、昇圧電位Ｖｐｐレベルの信号ＯＵＴをキャパ
シタ７７に出力する。すなわち、キャパシタ７７には、
昇圧電位Ｖｐｐが与えられることになるため、結合容量
によりノードＮＢの電位は、２Ｖｃｃより高いレベルの
電位になる。したがって、ＮＭＯＳトランジスタ８１の
しきい値電圧Ｖｔｈｎの影響を受けることなく、ノード
ＮＡの２Ｖｃｃレベルの電位を、昇圧電位ノードＮｐｐ
に、昇圧電位Ｖｐｐとして伝えることができる。すなわ
ち、昇圧電位ノードＮｐｐに伝えられる電位は、２Ｖｃ
ｃからしきい値電圧Ｖｔｈｎ下がることがない。

【００７２】図６は、図２のチャージポンプ回路５７，
５９のさらに他の例を詳細に示す回路図である。図６の
昇圧電位ノードＮｐｐは、図２の昇圧電位ノードＮｐｐ
１またはＮｐｐ２である。図６の昇圧電位Ｖｐｐは、図
２の昇圧電位Ｖｐｐ１またはＶｐｐ２である。

【００７３】図６を参照して、チャージポンプ回路は、
インバータ９３、ダイオード９５，９７、ＮＭＯＳトラ
ンジスタ９９，１０１、ＰＭＯＳトランジスタ１０３お
よびキャパシタ１０５，１０７，１０９を含む。キャパ
シタ１０７は、クロック信号ＣＬＫが入力されるノード
とノードＮＣとの間に接続される。ＮＭＯＳトランジス
タ１０１は、ノードＮＣと昇圧電位ノードＮｐｐとの間
に接続され、そのゲートは、ノードＮＢに接続される。
インバータ９３の入力ノードは、クロック信号ＣＬＫの
入力ノードに接続される。インバータ９３の出力ノード
は、ＰＭＯＳトランジスタ１０３のゲートおよびＮＭＯ
Ｓトランジスタ９９のゲートに接続される。ダイオード
９５、ＰＭＯＳトランジスタ１０３およびＮＭＯＳトラ
ンジスタ９９は、電源電位Ｖｃｃを有するノードと接地
電位ＧＮＤを有するノードとの間に直列に接続される。
キャパシタ１０５は、クロック信号ＣＬＫの入力ノード
とノードＮＡとの間に接続される。キャパシタ１０９
は、ＮＭＯＳトランジスタ９９のドレインとノードＮＢ
との間に接続される。ダイオード９７は、電源電位Ｖｃ
ｃを有するノードとノードＮＢとの間に接続される。

【００７４】図７は、図６のチャージポンプ回路の動作
を説明するためのタイミング図である。

【００７５】図６および図７を参照して、チャージポン
プ回路の動作を説明する。ノードＮＡはプリチャージ回
路としてのダイオード９５によって電源電位Ｖｃｃレベ
ルに充電されている。クロック信号ＣＬＫが、０Ｖから
電源電位Ｖｃｃになると、容量結合により、ノードＮＡ
の電位は、電源電位Ｖｃｃレベルの２倍の２Ｖｃｃレベ
ルになる。一方、ＰＭＯＳトランジスタ１０３のゲート
には、０Ｖの電位が与えられるため、オンする。したが
って、ノードＮＡから、２Ｖｃｃレベルの電位がキャパ
シタ１０９に与えられる。ここまでの動作が、接地電位
ＧＮＤ（０Ｖ）〜電源電位Ｖｃｃ振幅だったクロック信
号ＣＬＫを接地電位ＧＮＤ（０Ｖ）〜２Ｖｃｃ振幅に広
げたことに相当する。このように、キャパシタ１０９に
は、２Ｖｃｃレベルの電位が与えられるため、ノードＮ
Ｂの電位は、電源電位Ｖｃｃレベルからその３倍の３Ｖ
ｃｃレベルまで上げられる。したがって、キャパシタ１
０７によって作られたノードＮＣにおける２Ｖｃｃレベ
ルの電位は、３Ｖｃｃの電位をゲートに受けるＮＭＯＳ
トランジスタ１０１によって、ＮＭＯＳトランジスタ１
０１のしきい値電圧Ｖｔｈｎ下がることなく、そのまま
昇圧電位ノードＮｐｐに伝えられる。

【００７６】図８は、図２の検知回路Ｄ１の詳細を示す
回路図である。図８を参照して、検知回路Ｄ１は、ＮＭ
ＯＳトランジスタ１１１、ＰＭＯＳトランジスタ１１３
および抵抗素子１１５を含む。ＮＭＯＳトランジスタ１
１１、ＰＭＯＳトランジスタ１１３および抵抗素子１１
５は電源電位Ｖｃｃを有するノードと接地電位ＧＮＤを
有するノードとの間に直列に接続される。ＮＭＯＳトラ
ンジスタ１１１のゲートは、図２の昇圧電位ノードＮｐ
ｐ１に接続されることになる。このため、ＮＭＯＳトラ
ンジスタ１１１のゲートには、昇圧電位Ｖｐｐ１が与え
られることになる。なお、ＮＭＯＳトランジスタ１１１
は、メモリセルに用いられるＮＭＯＳトランジスタと同
様のものである。また、ＮＭＯＳトランジスタ１１１の
しきい値電圧をＶｔｈｍとし、ＰＭＯＳトランジスタ１
１３のしきい値電圧をＶｔｈｐとする。

【００７７】動作について説明する。ＰＭＯＳトランジ
スタ１１３のゲートには、Ｖｃｃ−Ｖｔｈｐの電位が印
加されている。このため、ノードＮＡは、電源電位Ｖｃ
ｃレベルになっている。したがって、ＮＭＯＳトランジ
スタ１１１は、昇圧電位Ｖｐｐ１が、Ｖｃｃ＋Ｖｔｈｍ
より大きいときは（Ｖｐｐ１＞Ｖｃｃ＋Ｖｔｈｍ）、オ
ンする。このため検知回路は「Ｈ」レベルのポンプ非活
性信号／ＯＥを図２のリングオシレータ５３に出力する
ことになる。「Ｈ」レベルのポンプ非活性信号／ＯＥに
より、図２のリングオシレータ５３は動作を停止し、チ
ャージポンプ回路５７も停止することになるため、昇圧
電位Ｖｐｐ１の発生は停止される。

【００７８】昇圧電位Ｖｐｐ１が、Ｖｃｃ＋Ｖｔｈｍ以
下のときは、ＮＭＯＳトランジスタ１１１はオフしてい
る。このため、検知回路は「Ｌ」レベルのポンプ非活性
信号／ＯＥを図２のリングオシレータ５３に出力するこ
とになる。「Ｌ」レベルのポンプ非活性信号／ＯＥによ
り、図２のリングオシレータ５３は動作を開始し、チャ
ージポンプ回路５７も昇圧電位Ｖｐｐ１を発生すること
になる。このように検知回路Ｄ１は、昇圧電位Ｖｐｐ１
を、Ｖｃｃ＋Ｖｔｈｍに維持するためのものである。

【００７９】図９は、図２の検知回路Ｄ２の詳細を示す
回路図である。図９を参照して、検知回路Ｄ２は、ＰＭ
ＯＳトランジスタ１１７，１１９および抵抗素子１２１
を含む。ＰＭＯＳトランジスタ１１７、ＰＭＯＳトラン
ジスタ１１９および抵抗素子１２１は図２の昇圧電位ノ
ードＮｐｐ２と接地電位ＧＮＤを有するノードとの間に
直列に接続される。ＰＭＯＳトランジスタ１１７はダイ
オード接続される。ＰＭＯＳトランジスタ１１９のゲー
トには電源電位Ｖｃｃが入力される。なお、ＰＭＯＳト
ランジスタ１１７，１１９のしきい値電圧はＶｔｈｐと
する。このように構成された検知回路Ｄ２では、昇圧電
位Ｖｐｐ２が、Ｖｃｃ＋２Ｖｔｈｐより大きくなったと
きに（Ｖｐｐ２＞Ｖｃｃ＋２Ｖｔｈｐ）、「Ｈ」レベル
のポンプ非活性信号／ＯＥを図２のリングオシレータ５
５に出力する。「Ｈ」レベルのポンプ非活性信号／ＯＥ
によりリングオシレータ５５は動作を停止し、このため
チャージポンプ回路５９も昇圧電位Ｖｐｐ２の発生を停
止する。一方、昇圧電位Ｖｐｐ２が、Ｖｃｃ＋２Ｖｔｈ
ｐ以下になったときには、検知回路Ｄ２は、「Ｌ」レベ
ルのポンプ非活性信号／ＯＥを図２のリングオシレータ
５５に出力する。「Ｌ」レベルのポンプ非活性信号／Ｏ
Ｅにより、リングオシレータ５５は動作を開始し、これ
によりチャージポンプ回路５９も昇圧電位Ｖｐｐ２を発
生することになる。

【００８０】以上説明したように、実施の形態１による
ＤＲＡＭでは、ＢＬＩドライバおよびワードドライバの
各々が必要とするレベルの昇圧電位を供給することがで
きる。このため、必要以上に大きな昇圧電位を発生する
必要がないため、無駄な電流を消費したり、信頼性を損
なうことはない。

【００８１】（実施の形態２）図１０は、実施の形態２
によるＤＲＡＭの一部を示す概略ブロック図である。な
お、実施の形態２によるＤＲＡＭの全体構成は図１のＤ
ＲＡＭと同様である。また、図２のと同様の部分につい
ては同一の参照符号を付しその説明を適宜省略する。

【００８２】図１０を参照して、検知回路Ｄ１、リング
オシレータ５３およびチャージポンプ回路Ｐ１からなる
第１の昇圧電位発生回路と、検知回路Ｄ２、リングオシ
レータ５５およびチャージポンプ回路Ｐ２からなる第２
の昇圧電位発生回路とは、図１の昇圧電位発生ユニット
５１を構成する。図１０のＤＲＡＭの一部と図２のＤＲ
ＡＭの一部が異なるのは、チャージポンプ回路である。
すなわち、図２のチャージポンプ回路５７とチャージポ
ンプ回路５９とは同様のものであるが、図１０のチャー
ジポンプ回路Ｐ１とチャージポンプ回路Ｐ２とは異なっ
ている。図１０のチャージポンプ回路Ｐ１が発生し得る
昇圧電位Ｖｐｐ１の最大値は、図１０のチャージポンプ
回路Ｐ２が発生し得る昇圧電位Ｖｐｐ１の最大値より小
さくなっている。チャージポンプ回路Ｐ１としては、図
３のチャージポンプ回路を用いることができる。チャー
ジポンプ回路Ｐ２としては、図４または図６のチャージ
ポンプ回路を用いることができる。

【００８３】動作について簡単に説明する。チャージポ
ンプ回路Ｐ１は、リングオシレータ５３からのクロック
信号ＣＬＫに応じて、ＢＬＩドライバ６１に昇圧電位Ｖ
ｐｐ１を供給する。検知回路Ｄ１は、昇圧電位Ｖｐｐ１
の電位レベルを、ＢＬＩドライバ６１が必要とする第１
のレベルに維持するため、リングオシレータ５３を制御
するためのものである。一方、チャージポンプ回路Ｐ２
は、リングオシレータ５５からのクロック信号ＣＬＫに
基づき、ワードドライバ６３に昇圧電位Ｖｐｐ２を供給
する。検知回路Ｄ２は、昇圧電位Ｖｐｐ２の電位レベル
を、ワードドライバ６３が必要とする第２のレベルに維
持するため、リングオシレータ５５の動作を制御する。
ここで、検知回路Ｄ１での検知の基準となる第１のレベ
ルは、検知回路Ｄ２での検知の基準となる第２のレベル
より小さい。

【００８４】以上のように、実施の形態２によるＤＲＡ
Ｍでは、異なる昇圧電位を発生する２つの昇圧電位発生
回路（第１の昇圧電位発生回路、第２の昇圧電位発生回
路）を設け、異なるレベルの昇圧電位を必要とする２つ
のドライバ（ＢＬＩドライバ６１、ワードドライバ６
３）に、昇圧電位を供給している。このため、実施の形
態１と同様に、ＢＬＩドライバ６１に必要なだけのレベ
ルの昇圧電位を与えることができ、ＢＬＩドライバ６１
に対し、必要以上に大きな昇圧電位を発生する必要がな
い。したがって、実施の形態２によるＤＲＡＭでは、無
駄な電流の消費を抑制できる。さらに、実施の形態２に
よるＤＲＡＭでは、必要以上に大きな昇圧電位を発生し
ないため、回路素子（図１のＮＭＯＳトランジスタ２９
〜４３）の破壊を防止でき、信頼性を向上させることが
できる。

【００８５】また、実施の形態２によるＤＲＡＭでは、
ＢＬＩドライバ６１に対して、第１の昇圧電位発生回路
を設け、ワードドライバ６３に対して、第２の昇圧電位
発生回路を設けている。このため、第１の昇圧電位発生
回路の動作は、ワードドライバ６３の動作の影響を受け
ることがなく、第２の昇圧電位発生回路の動作は、ＢＬ
Ｉドライバ６１の動作の影響を受けることがない。

【００８６】（実施の形態３）実施の形態３によるＤＲ
ＡＭは、低電源電位のＤＲＡＭに関するものである。た
とえば、電源電位が２Ｖ以下のような場合である。

【００８７】図１１は、実施の形態３によるＤＲＡＭの
一部を示す概略ブロック図である。なお、実施の形態３
によるＤＲＡＭの全体構成は図１のＤＲＡＭと同様であ
る。また、図２と同様の部分については同一の参照符号
を付しその説明は適宜省略する。

【００８８】図１１を参照して、検知回路Ｄ１、リング
オシレータ５３および２Ｖｃｃ発生チャージポンプ回路
Ｐ３からなる第１の昇圧電位発生回路と、検知回路Ｄ
２、リングオシレータ５５および３Ｖｃｃ発生チャージ
ポンプ回路Ｐ４からなる第２の昇圧電位発生回路とは、
図１の昇圧電位発生ユニット５１を構成する。図１１の
ＤＲＡＭの一部と、図２のＤＲＡＭの一部とが異なるの
は、チャージポンプ回路である。すなわち、図２におい
て、第１の昇圧電位発生回路のチャージポンプ回路５７
と第２の昇圧電位発生回路のチャージポンプ５９とは同
様のものであるが、図１１において、第１の昇圧電位発
生回路のチャージポンプ回路は２Ｖｃｃ発生チャージポ
ンプ回路Ｐ３であり、第２の昇圧電位発生回路のチャー
ジポンプ回路は３Ｖｃｃ発生チャージポンプ回路Ｐ４で
ある。２Ｖｃｃレベルの昇圧電位Ｖｐｐ１を供給する２
Ｖｃｃ発生チャージポンプ回路Ｐ３としては、図３、図
４または図６のチャージポンプ回路を用いることができ
る。図１１を参照して昇圧電位発生ユニットの動作につ
いて簡単に説明する。２Ｖｃｃ発生チャージポンプ回路
Ｐ３は、ＢＬＩドライバ６１に昇圧電位Ｖｐｐ１を供給
する。検知回路Ｄ１は、昇圧電位Ｖｐｐ１を、ＢＬＩド
ライバ６１が必要とする第１のレベルに維持するため
に、リングオシレータ５３の動作を制御する。一方、３
Ｖｃｃ発生チャージポンプ回路Ｐ４は、リングオシレー
タ５５からのクロック信号ＣＬＫに応じて、ワードドラ
イバ６３に昇圧電位Ｖｐｐ２を供給する。検知回路Ｄ２
は、ワードドライバ６３が必要とする第２のレベルに昇
圧電位Ｖｐｐ２を維持するため、リングオシレータ５５
の動作を制御する。なお、検知回路Ｄ１における検知の
基準となる第１のレベルは、検知回路Ｄ２における検知
の基準となる第２のレベルより小さい。

【００８９】以上のように、実施の形態３によるＤＲＡ
Ｍでは、ＢＬＩドライバ６１およびワードドライバ６３
の各々が必要とするレベルの昇圧電位を、ＢＬＩドライ
バ６１およびワードドライバ６３の各々に供給できる。
このため、実施の形態１と同様に、ＢＬＩドライバ６１
に対し必要以上に大きな昇圧電位を発生する必要がない
ため、無駄な電流の消費を抑制できる。さらに、必要以
上に大きな昇圧電位を発生しないため、回路素子（図１
のＮＭＯＳトランジスタ２９〜４３）の破壊を防止で
き、信頼性を向上させることができる。また、３Ｖｃｃ
発生チャージポンプ回路Ｐ４は、３Ｖｃｃレベルの昇圧
電位Ｖｐｐ２を発生できるため、低電源電位のＤＲＡＭ
においても、ワードドライバ６３が必要とするレベルの
昇圧電位Ｖｐｐ２を供給できる。したがって、実施の形
態３によるＤＲＡＭでは、低電源電位の場合であって
も、上記の効果を奏することができる。

【００９０】また、実施の形態３によるＤＲＡＭでは、
ＢＬＩドライバ６１に対して、第１の昇圧電位発生回路
を設け、ワードドライバ６３に対して第２の昇圧電位発
生回路を設けている。このため、第１の昇圧電位発生回
路の動作は、ワードドライバ６３の動作の影響を受ける
ことがなく、第２の昇圧電位発生回路の動作は、ＢＬＩ
ドライバ６１の動作の影響を受けることがない。

【００９１】図１２は、図１１の３Ｖｃｃ発生チャージ
ポンプ回路Ｐ４の詳細を示す回路図である。なお、図１
１と同様の部分については同一の参照符号を付しその説
明を適宜省略する。

【００９２】図１２を参照して、３Ｖｃｃ発生チャージ
ポンプ回路Ｐ４は、キャパシタ１２３，１２５、ダイオ
ード１２７，１２９、ＮＭＯＳトランジスタ１３１およ
びレベル変換回路１３３を含む。

【００９３】キャパシタ１２３は、クロック信号ＣＬＫ
の入力ノードとノードＮＡとの間に接続される。ダイオ
ード１２７は、電源電位Ｖｃｃを有するノードとノード
ＮＡとの間に接続される。キャパシタ１２５は、レベル
変換回路１３３の出力ノードとノードＮＢとの間に接続
される。ダイオード１２９は、電源電位Ｖｃｃを有する
ノードとノードＮＢとの間に接続される。ＮＭＯＳトラ
ンジスタ１３１は、ノードＮＢと昇圧電位ノードＮｐｐ
２との間に接続される。ＮＭＯＳトランジスタ１３１の
ゲートは、ノードＮＢに接続される。ここで、レベル変
換回路１３３は、図５のレベル変換回路と同様のもので
ある。ただし、図５のレベル変換回路は、昇圧電位Ｖｐ
ｐを有するノードと接地電位ＧＮＤを有するノードとの
間に接続されているが、図２のレベル変換回路１３３
は、ノードＮＡと接地電位ＧＮＤを有するノードとの間
に接続される。ノードＮＡは、プリチャージ回路として
のダイオード１２７により、電源電位Ｖｃｃレベルにさ
れている。そして、キャパシタ１２３に与えられている
クロック信号ＣＬＫが、接地電位ＧＮＤレベルから電源
電位Ｖｃｃレベルにされると、ノードＮＡの電位は、容
量結合により２Ｖｃｃレベルになる。この２Ｖｃｃレベ
ルの電位を有するノードＮＡを電源とするレベル変換回
路１３３は、キャパシタ１２５に、２Ｖｃｃレベルの電
位を出力することになる。このことは、クロック信号Ｃ
ＬＫの振幅を、接地電位ＧＮＤ〜電源電位Ｖｃｃ振幅か
ら接地電位ＧＮＤ〜２Ｖｃｃ振幅に広げたことに相当す
る。キャパシタ１２５に、２Ｖｃｃの電位が与えられる
と、電源電位ＶｃｃにプリチャージされているノードＮ
Ｂの電位が、容量結合により、３Ｖｃｃになる。ＮＭＯ
Ｓトランジスタ１３１は、このようなノードＮＢの３Ｖ
ｃｃレベルの電位を、昇圧電位ノードＮｐｐ２に伝え
る。ただし、正確には、ＮＭＯＳトランジスタ１３１の
しきい値電圧Ｖｔｈｎの影響を受けるため、昇圧電位ノ
ードＮｐｐ２には、３Ｖｃｃ−Ｖｔｈｎの電位が伝えら
れることになる。以上により図１２の３Ｖｃｃ発生チャ
ージポンプ回路Ｐ４は、最大で、３Ｖｃｃ−Ｖｔｈｎの
昇圧電位Ｖｐｐ２を発生することができる。

【００９４】図１３は、図１１の３Ｖｃｃチャージポン
プ発生回路Ｐ４の他の例の詳細を示す回路図である。な
お、図１２と同様の部分については同一の参照符号を付
しその説明は適宜省略する。

【００９５】図１３を参照して、ＮＭＯＳトランジスタ
１３５は、ノードＮＢと昇圧電位ノードＮｐｐ２との間
に接続される。ＮＭＯＳトランジスタ１３５のゲートは
ノードＮＢに接続されている。このＮＭＯＳトランジス
タ１３５が、図１２のＮＭＯＳトランジスタ１３１と異
なるのは、ＮＭＯＳトランジスタ１３５が、トリプルウ
ェル構造を採用していることである。このように、図１
３の３Ｖｃｃ発生チャージポンプ回路Ｐ４は、トリプル
ウェル構造のＮＭＯＳトランジスタ１３５を採用してい
るため、図１２のように通常のＮＭＯＳトランジスタ１
３１を採用する場合に比し、ノードＮＢの３Ｖｃｃレベ
ルの電位を昇圧電位ノードＮｐｐ２に伝える際のしきい
値電圧の影響を小さくできる。すなわち、図１３の３Ｖ
ｃｃ発生チャージポンプ回路Ｐ４が発生し得る最大の昇
圧電位Ｖｐｐ２は、図１２の３Ｖｃｃ発生チャージポン
プ回路Ｐ４が発生し得る最大の昇圧電位Ｖｐｐ２より大
きくなる。

【００９６】図１４は、図１１の３Ｖｃｃ発生チャージ
ポンプ回路Ｐ４のさらに他の例の詳細を示す回路図であ
る。なお、図１１と同様の部分については同一の参照符
号を付しその説明は適宜省略する。

【００９７】図１４を参照して、３Ｖｃｃ発生チャージ
ポンプ回路Ｐ４は、ダイオード１４１，１４３、ＮＭＯ
Ｓトランジスタ１３７，１３９、キャパシタ１４５，１
４７およびインバータ１４９を含む。キャパシタ１４５
は、ノードＮＡとクロック信号ＣＬＫの入力ノードとの
間に接続される。ダイオード１４１は、電源電位Ｖｃｃ
を有するノードとノードＮＡとの間に接続される。ＮＭ
ＯＳトランジスタ１３７は、ノードＮＡとノードＮＢと
の間に接続される。ＮＭＯＳトランジスタ１３７のゲー
トはノードＮＡに接続される。ダイオード１４３は、電
源電位Ｖｃｃを有するノードとノードＮＢとの間に接続
される。ＮＭＯＳトランジスタ１３９は、ノードＮＢと
昇圧電位ノードＮｐｐ２との間に接続される。ＮＭＯＳ
トランジスタ１３９のゲートはノードＮＢに接続され
る。キャパシタ１４７は、ノードＮＢとインバータ１４
９の出力ノードとの間に接続される。インバータ１４９
の入力ノードには、クロック信号ＣＬＫが入力される。

【００９８】図１５は、図１４の３Ｖｃｃ発生チャージ
ポンプ回路Ｐ４の動作を説明するためのタイミング図で
ある。

【００９９】図１４および図１５を参照して、３Ｖｃｃ
発生チャージポンプ回路の動作を説明する。ノードＮＡ
はダイオード１４１によって、電源電位Ｖｃｃレベルに
プリチャージされている。クロック信号ＣＬＫが接地電
位ＧＮＤ（０Ｖ）から電源電位Ｖｃｃにされると、容量
結合により、ノードＮＡの電位は、２Ｖｃｃレベルにさ
れる。このノードＮＡの２Ｖｃｃレベルの電位は、ＮＭ
ＯＳトランジスタ１３７を介して、ノードＮＢに伝えら
れる。したがって、電源電位Ｖｃｃレベルにプリチャー
ジされていたノードＮＢの電位は、電源電位Ｖｃｃレベ
ルよりもさらに上昇し、２Ｖｃｃ−Ｖｔｈｎの電位にな
る。次に、クロック信号ＣＬＫが電源電位Ｖｃｃから接
地電位ＧＮＤ（０Ｖ）にされた場合には、クロック信号
ＣＬＫはインバータ１４９によって反転されるため、容
量結合によって、２Ｖｃｃ−Ｖｔｈｎレベルの電位を有
するノードＮＢの電位は、３Ｖｃｃ−Ｖｔｈｎレベルま
で上昇することになる。そして、ＮＭＯＳトランジスタ
１３９は、ノードＮＢの３Ｖｃｃ−Ｖｔｈｎレベルの電
位を、昇圧電位ノードＮｐｐに昇圧電位Ｖｐｐ２として
伝えることになる。ただし、正確には、しきい値電圧Ｖ
ｔｈｎを考慮すると、ノードＮｐｐには、３Ｖｃｃ−２
Ｖｔｈｎレベルの電位が与えられる。なお、Ｖｔｈｎ
は、ＮＭＯＳトランジスタ１３７，１３９のしきい値電
圧である。このように構成された３Ｖｃｃ発生チャージ
ポンプ回路Ｐ４では、最大で、３Ｖｃｃ−２Ｖｔｈｎレ
ベルの昇圧電位Ｖｐｐ２を発生できる。

【０１００】図１４の３Ｖｃｃ発生チャージポンプ回路
の動作をまとめると、ノードＮＡにおいて、電源電位Ｖ
ｃｃに対して、１回目の昇圧動作を施し、さらに、ノー
ドＮＢにおいて２回目の昇圧動作を施して、昇圧電位ノ
ードＮｐｐに、３Ｖｃｃ−２Ｖｔｈｎレベルの昇圧電位
Ｖｐｐ２を発生する。

【０１０１】以上のような実施の形態３によるＤＲＡＭ
では、必要以上に大きな昇圧電位を発生する必要がない
ため、無駄な電流の消費を抑えることができる。さら
に、必要以上に大きな昇圧電位を発生しないため、回路
の破壊を防止でき、信頼性を向上できる。

【０１０２】（実施の形態４）実施の形態４によるＤＲ
ＡＭは、その電源電位が幅広いワイド電源仕様のＤＲＡ
Ｍを対象とする。ワイド電源仕様とは、具体的には、使
用できる電源電位の幅が広いため、その範囲内であれ
ば、低い電源電位でも、高い電源電位でも用いることの
できるＤＲＡＭである。

【０１０３】このような、ワイド電源仕様のＤＲＡＭで
は、低電源電位Ｖｃｃを用いた場合には、最大で２Ｖｃ
ｃの昇圧電位しか発生できない昇圧電位発生回路によっ
ては、ワード線に供給するのに十分な「Ｈ」レベルの昇
圧電位を発生できない。一方、ワイド電源仕様のＤＲＡ
Ｍで、高電源電位を用いた場合には、最大で３Ｖｃｃの
昇圧電位を発生する昇圧電位発生回路を使用するので
は、ワード線に供給される「Ｈ」レベルの電位として、
必要以上の昇圧電位が発生されることになる。実施の形
態４によるＤＲＡＭはこのような問題を解決するための
ものである。

【０１０４】図１６は、実施の形態４によるＤＲＡＭの
一部を示す概略ブロック図である。なお、図１１と同様
の部分については同一の参照符号を付しその説明を適宜
省略する。また、実施の形態４によるＤＲＡＭの全体構
成は、図１のＤＲＡＭと同様である。

【０１０５】図１６を参照して、検知回路Ｄ１、リング
オシレータ５３および２Ｖｃｃ発生チャージポンプ回路
Ｐ３からなる第１の昇圧電位発生回路と、検知回路Ｄ
２、リングオシレータ５５、スイッチ回路１５３、電源
電位検知回路１５１、２Ｖｃｃ発生チャージポンプ回路
Ｐ５および３Ｖｃｃ発生チャージポンプ回路Ｐ６からな
る第２の昇圧電位発生回路とは、図１の昇圧電位発生ユ
ニット５１を構成する。

【０１０６】図１６を参照して、動作説明をする。２Ｖ
ｃｃ発生チャージポンプ回路Ｐ３は、リングオシレータ
５０からのクロック信号ＣＬＫに基づき、昇圧電位Ｖｐ
ｐ１を発生し、ＢＬＩドライバ６１に供給する。検知回
路Ｄ１は、昇圧電位Ｖｐｐ１の電位レベルを検知して、
ＢＬＩドライバ６１が必要とする第１のレベルに、昇圧
電位Ｖｐｐ１を維持するためにリングオシレータ５３を
制御している。

【０１０７】電源電位検知回路１５１は、電源電位Ｖｃ
ｃの電位レベルを検知する。そして、電源電位のレベル
に応じて、レベルの異なる切換信号ＳＳをスイッチ回路
１５３に出力する。スイッチ回路１５３は、ＤＲＡＭの
動作モードに関係なく、切換信号ＳＳに応じて、２Ｖｃ
ｃ発生チャージポンプ回路Ｐ５または３Ｖｃｃ発生チャ
ージポンプ回路Ｐ６のいずれかを動作させる。電源電位
検知回路１５１で検知された電源電位Ｖｃｃのレベル
が、所定レベルより小さい場合には、スイッチ回路１５
３は、３Ｖｃｃ発生チャージポンプ回路Ｐ６を動作させ
る。電源電位検知回路１５１で検知された電源電位Ｖｃ
ｃが所定レベルより大きい場合には、スイッチ回路１５
３は、２Ｖｃｃ発生チャージポンプ回路Ｐ５を動作させ
る。なお、２Ｖｃｃ発生チャージポンプ回路Ｐ５は、最
大で２Ｖｃｃの昇圧電位Ｖｐｐ２を発生できる。３Ｖｃ
ｃ発生チャージポンプ回路Ｐ６は、最大で３Ｖｃｃの昇
圧電位Ｖｐｐ２を発生できる。

【０１０８】２Ｖｃｃ発生チャージポンプ回路Ｐ５また
は３Ｖｃｃチャージポンプ回路Ｐ６のいずれかで発生さ
れた昇圧電位Ｖｐｐ２は、ワードドライバ６３に与えら
れる。検知回路Ｄ２は、昇圧電位Ｖｐｐ２の電位レベル
を検知し、ワードドライバ６３が必要とする第２のレベ
ルに、昇圧電位Ｖｐｐ２を維持するため、リングオシレ
ータ５５の動作を制御する。スイッチ回路１５３は、２
Ｖｃｃ発生チャージポンプ回路Ｐ５を動作させる場合に
は、リングオシレータ５５からのクロック信号ＣＬＫを
２Ｖｃｃ発生チャージポンプ回路Ｐ５に伝える。スイッ
チ回路１５３は、３Ｖｃｃ発生チャージポンプ回路Ｐ６
を動作させるときには、リングオシレータ５５からのク
ロック信号ＣＬＫを、３Ｖｃｃ発生チャージポンプ回路
Ｐ６に伝える。

【０１０９】２Ｖｃｃ発生チャージポンプ回路Ｐ５とし
ては、図３、図４、図６のチャージポンプ回路を用いる
ことができる。３Ｖｃｃ発生チャージポンプ回路Ｐ６と
しては、図１２、図１３、図１４のチャージポンプ回路
を用いることができる。

【０１１０】以上のように構成されたＤＲＡＭでは、Ｂ
ＬＩドライバ６１およびワードドライバ６３の各々が必
要なレベルの昇圧電位を、ＢＬＩドライバ６１およびワ
ードドライバ６３の各々に供給できる。このため、実施
の形態１と同様に、ＢＬＩドライバ６１に対し、必要以
上に大きな昇圧電位を発生する必要がなく、無駄な電流
の消費を抑制できる。さらに、必要以上に大きな昇圧電
位を発生させないため、回路素子（図１のＮＭＯＳトラ
ンジスタ２９〜４３）の破壊を防止でき、信頼性を向上
できる。

【０１１１】また、電源電位Ｖｃｃが小さい場合には、
能力の大きい３Ｖｃｃ発生チャージポンプ回路Ｐ６を用
いることで十分な昇圧電位を発生できる。一方、電源電
位Ｖｃｃが大きいときは、能力の小さい２Ｖｃｃ発生チ
ャージポンプ回路Ｐ５を動作させ、能力の大きい３Ｖｃ
ｃ発生チャージポンプ回路Ｐ６は動作させないため、必
要以上に大きな昇圧電位を発生しない。このため、無駄
な電流の消費を抑制できる。

【０１１２】また、実施の形態４によるＤＲＡＭでは、
ＢＬＩドライバ６１に対して、第１の昇圧電位発生回路
を設け、ワードドライバ６３に対して第２の昇圧電位発
生回路を設けている。このため、第１の昇圧電位発生回
路の動作はワードドライバ６３の動作の影響を受けるこ
とがなく、第２の昇圧電位発生回路の動作はＢＬＩドラ
イバ６１の動作の影響を受けることがない。

【０１１３】図１７は、図１６の電源電位検知回路１５
１の詳細を示す回路図である。なお、図１６と同様の部
分については同一の参照符号を付しその説明を適宜省略
する。

【０１１４】図１７を参照して、電源電位検知回路は、
ＰＭＯＳトランジスタ１５５，１５７，１５９，１６
１，１６３，１６５、ＮＭＯＳトランジスタ１６７，１
６９および抵抗素子１７１を含む。

【０１１５】ＰＭＯＳトランジスタ１５５，１５７，１
５９および抵抗素子１７１は、電源電位Ｖｃｃを有する
ノードと接地電位ＧＮＤを有するノードとの間に直列に
接続される。ＰＭＯＳトランジスタ１５５，１５７，１
５９は、各々、ダイオード接続される。ＰＭＯＳトラン
ジスタ１６１，１６３およびＮＭＯＳトランジスタ１６
７は、電源電位Ｖｃｃを有するノードと接地電位ＧＮＤ
を有するノードとの間に直列に接続される。ＰＭＯＳト
ランジスタ１６１のゲートには、Ｖｃｃ−Ｖｔｈｐレベ
ルの電位が与えられる。ここで、ＰＭＯＳトランジスタ
１６１のしきい値電圧をＶｔｈｐとしている。ＰＭＯＳ
トランジスタ１６３およびＮＭＯＳ１６７のゲートは、
ノードＮＡに接続される。ＰＭＯＳトランジスタ１６５
およびＮＭＯＳ１６９は電源電位Ｖｃｃを有するノード
と接地電位ＧＮＤを有するノードとの間に直列に接続さ
れる。ＰＭＯＳトランジスタ１６５およびＮＭＯＳトラ
ンジスタ１６９のゲートは、ＮＭＯＳトランジスタ１６
７のドレインに接続される。ＮＭＯＳトランジスタ１６
９のドレインから切換信号ＳＳが出力される。

【０１１６】動作について説明する。ＰＭＯＳトランジ
スタ１５５〜１５９のしきい値電圧をＶｔｈｐとする。
こうした場合に、電源電位Ｖｃｃの電位レベルが、３Ｖ
ｔｈｐより高いと、ノードＮＡは、充電される。このた
めＰＭＯＳトランジスタ１６３がオフし、ＮＭＯＳトラ
ンジスタ１６７がオンする。これに応じて、ＰＭＯＳト
ランジスタ１６５がオンし、ＮＭＯＳトランジスタ１６
９がオフする。したがって、電源電位Ｖｃｃの電位レベ
ルが、３Ｖｔｈｐより大きいときには、「Ｈ」レベルの
切換信号ＳＳが図１６のスイッチ回路１５３に出力され
ることになる。そして、スイッチ回路１５３は、２Ｖｃ
ｃ発生チャージポンプ回路Ｐ５を動作させる。一方、電
源電位Ｖｃｃの電位レベルが、３Ｖｔｈｐより小さいと
きには、ノードＮＡは、充電されない。このため、ＰＭ
ＯＳトランジスタ１６３がオンになり、ＮＭＯＳトラン
ジスタ１６７がオフになる。これに応じて、ＰＭＯＳト
ランジスタ１６５はオフになり、ＮＭＯＳトランジスタ
１６９がオンになる。したがって、電源電位Ｖｃｃの電
位レベルが３Ｖｔｈｐより小さいときには、「Ｌ」レベ
ルの切換信号ＳＳを図１６のスイッチ回路１５３に出力
することになる。そして、スイッチ回路１５３は、３Ｖ
ｃｃ発生チャージポンプ回路Ｐ６を動作させる。

【０１１７】図１８は、図１６の電源電位検知回路１５
１の他の例の詳細を示す回路図である。なお、図１６と
同様の部分については同一の参照符号を付しその説明を
適宜省略する。

【０１１８】図１８を参照して、電源電位検知回路は、
定電位発生回路１７７、カレントミラー回路１７９およ
び抵抗素子１７３，１７５を含む。なお、抵抗素子１７
３および抵抗素子１７５は、レベルシフタ回路を構成し
ている。

【０１１９】定電位発生回路１７７は、カレントミラー
回路１７９の一方入力ノードに一定レベルの参照電位を
与える。抵抗素子１７３，１７５からなるレベルシフタ
回路は、電源電位Ｖｃｃをレベルシフトして、カレント
ミラー回路１７９の他方入力ノードに与える。カレント
ミラー回路１７９は、定電位発生回路１７７からの参照
電位と、抵抗素子１７３，１７５からなるレベルシフタ
回路からの電位とを比較し、レベルシフタ回路からの電
位が参照電位より大きい場合には、「Ｈ」レベルの切換
信号ＳＳを図１６のスイッチ回路１５３に出力する。そ
して、図１６のスイッチ回路１５３は、２Ｖｃｃ発生チ
ャージポンプ回路Ｐ５を動作させる。一方、カレントミ
ラー回路１７９は、定電位発生回路１７７からの参照電
位より、抵抗素子１７３，１７５からなるレベルシフタ
回路からの電位が小さい場合には、「Ｌ」レベルの切換
信号ＳＳを図１６のスイッチ回路１５３に出力する。こ
れに応じてスイッチ回路１５３は、３Ｖｃｃ発生チャー
ジポンプ回路Ｐ６を動作させる。

【０１２０】図１９は、図１６のスイッチ回路１５３の
詳細を示す回路図である。なお、図１９において、図１
６と同一の符号は、図１６のものと同様のものである。

【０１２１】図１９を参照して、スイッチ回路は、論理
回路１８１およびＮＡＮＤ回路１８３を含む。論理回路
１８１およびＮＡＮＤ回路１８３の一方入力ノードに
は、図１６の電源電位検知回路１５１から切換信号ＳＳ
が入力される。論理回路１８１およびＮＡＮＤ回路１８
３の他方入力ノードには、クロック信号ＣＬＫが入力さ
れる。

【０１２２】電源電位Ｖｃｃが、電源電位検知回路１５
１で、所定レベルより高いと判断された場合、すなわ
ち、「Ｈ」レベルの切換信号ＳＳが、論理回路１８１お
よびＮＡＮＤ回路１８３に入力されると、ＮＡＮＤ回路
１８３は、クロック信号ＣＬＫを、図１６の２Ｖｃｃ発
生チャージポンプ回路Ｐ５に伝える。一方、電源電位Ｖ
ｃｃが、所定レベルより小さいと、図１６の電源電位検
知回路１５１によって判断された場合には、「Ｌ」レベ
ルの切換信号ＳＳが、論理回路１８１およびＮＡＮＤ回
路１８３に入力される。この場合には、論理回路１８１
が、クロック信号ＣＬＫを、図１６の３Ｖｃｃ発生チャ
ージポンプ回路Ｐ６に伝えることになる。

【０１２３】以上のような、実施の形態４によるＤＲＡ
Ｍでは、必要以上に大きな昇圧電位を発生する必要がな
いため、無駄な電流の消費を抑制できる。さらに、必要
以上に大きな昇圧電位を発生しないため、回路素子の破
壊を防止でき、信頼性を向上することができる。また、
電源電位Ｖｃｃのレベルに応じて、チャージポンプ回路
の能力を切換えるため、ワイド電源仕様の場合でも、無
駄な電流の消費を抑制できる。

【０１２４】（実施の形態５）実施の形態５によるＤＲ
ＡＭは、実施の形態４によるＤＲＡＭと同様に、ワイド
電源仕様のＤＲＡＭを対象としているものである。

【０１２５】図２０は、実施の形態５によるＤＲＡＭの
一部を示す概略ブロック図である。なお、図１６と同様
の部分については同一の参照符号を付しその説明を適宜
省略する。また、実施の形態５によるＤＲＡＭの全体構
成は、図１のＤＲＡＭと同様である。

【０１２６】図２０を参照して、検知回路Ｄ１、リング
オシレータ５３および２Ｖｃｃ発生チャージポンプ回路
Ｐ３からなる第１の昇圧電位発生回路と、検知回路Ｄ
２、リングオシレータ５５、チャージポンプ回路Ｐ７お
よび電源電位検知回路１５１からなる第２の昇圧電位発
生回路とは、図１の昇圧電位発生ユニット５１を構成す
る。

【０１２７】動作について説明する。２Ｖｃｃチャージ
ポンプ回路Ｐ３は、リングオシレータ５３からのクロッ
ク信号ＣＬＫに応じて、昇圧電位Ｖｐｐ１を発生し、Ｂ
ＬＩドライバ６１に供給する。検知回路Ｄ１は、昇圧電
位ＶＰＰ１の電位レベルを検知し、ＢＬＩドライバ６１
が必要とする第１のレベルに昇圧電位Ｖｐｐ１を維持す
るため、リングオシレータ５３の動作を制御している。

【０１２８】電源電位検知回路１５１としては、図１７
または図１８の電源電位検知回路を用いることができ
る。電源電位検知回路１５１が、電源電位Ｖｃｃの電位
レベルが所定レベルより低いと判断した場合には、
「Ｌ」レベルの切換信号ＳＳをチャージポンプ回路Ｐ７
に出力する。そしてチャージポンプ回路Ｐ７は、「Ｌ」
レベルの切換信号ＳＳに応じて、最大で３Ｖｃｃの昇圧
電位Ｖｐｐ２を発生できるようになる。電源電位検知回
路１５１によって、電源電位Ｖｃｃの電位レベルが所定
レベルより高いと判断された場合には、「Ｈ」レベルの
切換信号ＳＳをチャージポンプ回路Ｐ７に出力する。そ
して、チャージポンプ回路Ｐ７は、「Ｈ」レベルの切換
信号ＳＳにより、最大で２Ｖｃｃレベルの昇圧電位Ｖｐ
ｐ２を発生できるようになる。このようなチャージポン
プ回路Ｐ７の能力の切換は、ＤＲＡＭの動作モードに関
係なく行なわれる。チャージポンプ回路Ｐ７は、リング
オシレータ５５からのクロック信号ＣＬＫに応じて、昇
圧電位Ｖｐｐ２を発生し、ワードドライバ６３に供給す
る。検知回路Ｄ２は、昇圧電位Ｖｐｐ２の電位レベルを
検知し、ワードドライバ６３が必要とする第２のレベル
に、昇圧電位Ｖｐｐ２を維持するため、リングオシレー
タ５５の動作を制御する。

【０１２９】以上のように、実施の形態５によるＤＲＡ
Ｍでは、ＢＬＩドライバ６１およびワードドライバ６３
の各々が必要なレベルの昇圧電位をＢＬＩドライバ６１
およびワードドライバ６３に供給できる。このため、実
施の形態１と同様に、ＢＬＩドライバ６１に対し、必要
以上に大きな昇圧電位を発生する必要がなく、無駄な電
流の消費を抑制できる。さらに、必要以上に大きな昇圧
電位を発生しなため、回路素子（図１のＮＭＯＳトラン
ジスタ２９〜４３）の破壊を防止でき、信頼性を向上で
きる。

【０１３０】また、電源電位Ｖｃｃが小さい場合は、チ
ャージポンプ回路の能力を大きくし、十分なレベルの昇
圧電位を発生する。一方、電源電位が大きいときは、チ
ャージポンプ回路の能力を小さくするため、必要以上に
大きな昇圧電位を発生しない。このため、無駄な電流の
消費を抑制できる。

【０１３１】また、実施の形態５によるＤＲＡＭでは、
ＢＬＩドライバ６１に対して第１の昇圧電位発生回路を
設け、ワードドライバ６３に対して第２の昇圧電位発生
回路を設けている。このため、第１の昇圧電位発生回路
の動作は、ワードドライバ６３の動作の影響を受けるこ
とがなく、第２の昇圧電位発生回路の動作はＢＬＩドラ
イバ６１の動作の影響を受けることがない。

【０１３２】図２１は、図２０のチャージポンプ回路Ｐ
７の詳細を示す回路図である。なお、図２０と同様の部
分については同一の参照符号を付しその説明は適宜省略
する。

【０１３３】図２０を参照して、チャージポンプ回路Ｐ
７は、ＮＡＮＤ回路１８５、インバータ１８６，１８
７、キャパシタ１８９，１９１、ダイオード１９３，１
９５、レベル変換回路１９９およびＮＭＯＳトランジス
タ１９７を含む。

【０１３４】インバータ１８６の一方入力ノードには、
図２０の電源電位検知回路１５１から切換信号ＳＳが入
力される。ＮＡＮＤ回路１８５の一方入力ノードには、
インバータ１８６の出力ノードが接続され、他方入力ノ
ードには、図２０のリングオシレータ５５からクロック
信号ＣＬＫが入力される。ＮＡＮＤ回路１８５の出力ノ
ードはインバータ１８７の入力ノードに接続される。キ
ャパシタ１８９は、インバータ１８７の出力ノードとノ
ードＮＡとの間に接続される。ダイオード１９３は、電
源電位Ｖｃｃを有するノードとノードＮＡとの間に接続
される。キャパシタ１９１は、ノードＮＢとノードＮＣ
との間に接続される。ダイオード１９５は、電源電位Ｖ
ｃｃを有するノードとノードＮＢとの間に接続される。
ＮＭＯＳトランジスタ１９７は、昇圧電位ノードＮｐｐ
２とノードＮＢとの間に接続される。ＮＭＯＳトランジ
スタ１９７のゲートはノードＮＢに接続される。なお、
ＮＭＯＳトランジスタ１９７は、図１３のＮＭＯＳトラ
ンジスタ１３５と同様なトリプルウェル構造を採用して
いる。また、レベル変換回路１９９は、図５のレベル変
換回路と同様のものである。ただし、図５のレベル変換
回路は昇圧電位Ｖｐｐを電源電位としているのに対し、
図２１のレベル変換回路１９９は、ノードＮＡの電位を
電源電位としている。

【０１３５】動作について説明する。まず、図２０の電
源電位検知回路１５１が、電源電位Ｖｃｃが、所定レベ
ルより小さいと判断し、「Ｌ」レベルの切換信号ＳＳを
インバータ１８６に出力した場合を考える。すなわち、
電源電位Ｖｃｃが小さいため、最大で２Ｖｃｃを発生で
きるチャージポンプ回路では不十分な場合である。ノー
ドＮＡは、プリチャージ回路としてのダイオード１９３
によって、電源電位Ｖｃｃレベルにプリチャージされて
いる。インバータ１８６には、「Ｌ」レベルの切換信号
ＳＳが入力されているため、キャパシタ１８９には、ク
ロック信号ＣＬＫが伝えられることになる。クロック信
号ＣＬＫが、接地電位ＧＮＤから電源電位Ｖｃｃにされ
たとき、容量結合により、ノードＮＡの電位は、電源電
位Ｖｃｃのレベルから２Ｖｃｃレベルになる。レベル変
換回路１９９は、このような２Ｖｃｃレベルの電位を有
するノードＮＡを電源として、２Ｖｃｃレベルの電位を
キャパシタ１９１に出力する。このことは、クロック信
号ＣＬＫの振幅を、接地電位ＧＮＤ〜電源電位Ｖｃｃ振
幅から接地電位ＧＮＤ〜２Ｖｃｃ振幅に広げたことに相
当する。

【０１３６】ノードＮＢは、電源電位Ｖｃｃにプリチャ
ージされているため、キャパシタ１９１に、２Ｖｃｃレ
ベルの電位が与えれると、容量結合により、ノードＮＢ
の電位は３Ｖｃｃになる。ＮＭＯＳトランジスタ１９７
は、３ＶｃｃレベルのノードＮＢの電位を昇圧電位ノー
ドＮｐｐ２に伝える。ただし、正確には、ＮＭＯＳトラ
ンジスタ１９７のしきい値電圧Ｖｔｈｎを考慮すると、
昇圧電位ノードＮｐｐ２には、３Ｖｃｃ−Ｖｔｈｎの電
位が与えられることになる。このように、電源電位Ｖｃ
ｃが小さく、「Ｌ」レベルの切換信号ＳＳがインバータ
１８６に入力された場合には、チャージポンプ回路Ｐ７
は、最大で、３Ｖｃｃ−Ｖｔｈｎの昇圧電位Ｖｐｐ２を
発生できる。

【０１３７】「Ｌ」レベルの切替信号が、入力された場
合の動作をまとめると、ノードＮＡで、電源電位Ｖｃｃ
に対して、１回目の昇圧動作を施し、さらに、ノードＮ
Ｂで２回目の昇圧動作を施すことにより、３Ｖｃｃ−Ｖ
ｔｈｎレベルの昇圧電位Ｖｐｐ２を発生する。

【０１３８】次に、図２０の電源電位検知回路１５１
が、電源電位Ｖｃｃが所定レベルより大きいと判断し、
「Ｈ」レベルの切換信号ＳＳをチャージポンプ回路Ｐ７
に出力した場合を考える。すなわち、電源電位Ｖｃｃが
大きいため、最大で２Ｖｃｃレベルの昇圧電位を発生で
きれば十分な場合である。インバータ１８６には、
「Ｈ」レベルの切換信号ＳＳが入力される。このため、
クロック信号ＣＬＫのレベル変化に関係なく、ＮＡＮＤ
回路１８５の出力は「Ｈ」レベルに固定される。したが
って、レベル変換回路１９９は、電源電位Ｖｃｃレベル
の電位を有するノードＮＡを電源とすることになる。こ
れにより、クロック信号ＣＬＫが、接地電位ＧＮＤから
電源電位Ｖｃｃにされた場合、レベル変換回路１９９
は、キャパシタ１９１に電源電位Ｖｃｃレベルの電位を
出力することになる。電源電位Ｖｃｃレベルにプリチャ
ージされたノードＮＢの電位は、容量結合により、２Ｖ
ｃｃレベルにされる。ＮＭＯＳトランジスタ１９７は、
ノードＮＢの２Ｖｃｃレベルの電位を昇圧電位ノードＮ
ｐｐ２に伝えることになる。ただし、正確には、ＮＭＯ
Ｓトランジスタ１９７のしきい値電圧Ｖｔｈｎを考慮す
ると、昇圧電位ノードＮｐｐ２には２Ｖｃｃ−Ｖｔｈｎ
の電位が伝えられることになる。このように、電源電位
Ｖｃｃが大きい場合には、電源電位検知回路１５１から
は「Ｈ」レベルの切換信号ＳＳがインバータ１８６に出
力されるため、チャージポンプ回路Ｐ７は、最大で２Ｖ
ｃｃ−Ｖｔｈｎレベルの昇圧電位Ｖｐｐ２を発生する。

【０１３９】「Ｈ」レベルの切換信号が入力された場合
の動作をまとめると、ノードＮＢで、電源電位Ｖｃｃに
対して、１回の昇圧動作を施すことにより、２Ｖｃｃ−
Ｖｔｈｎレベルの昇圧電位Ｖｐｐ２を発生する。

【０１４０】図２２は、図２０のチャージポンプ回路Ｐ
７の他の例を詳細に示す回路図である。なお、図１４と
同様の部分については同一の参照符号を付しその説明を
適宜省略する。

【０１４１】図２２を参照して、チャージポンプ回路Ｐ
７は、ＮＡＮＤ回路２０１、インバータ２０２，２０
３，１４９、キャパシタ１４５，１４７、ＮＭＯＳトラ
ンジスタ１３７，１３９およびダイオード１４１，１４
３を含む。インバータ２０２の入力ノードには、図２０
の電源電位検知回路１５１から切換信号ＳＳが入力され
る。ＮＡＮＤ回路２０１の一方入力ノードは、インバー
タ２０２の出力ノードに接続され、他方入力ノードに
は、図２０のリングオシレータ５５からクロック信号Ｃ
ＬＫが入力される。インバータ２０３の入力ノードは、
ＮＡＮＤ回路２０１の出力ノードに接続され、出力ノー
ドはキャパシタ１４５に接続される。

【０１４２】まず、図２０の電源電位検知回路１５１
が、電源電位Ｖｃｃの電位レベルが所定レベルより小さ
いと判断し、「Ｌ」レベルの切換信号ＳＳを、インバー
タ２０２に出力した場合を考える。インバータ２０２に
は、「Ｈ」レベルの切換信号ＳＳが入力されているた
め、クロック信号ＣＬＫのレベル変化は、キャパシタ１
４５に伝えられる。ノードＮＡは、電源電位Ｖｃｃにプ
リチャージされている。このため、クロック信号ＣＬＫ
が、接地電位ＧＮＤから電源電位Ｖｃｃにされた場合に
は、容量結合により、ノードＮＡの電位は、２Ｖｃｃレ
ベルの電位になる。この場合、ＮＭＯＳトランジスタ１
３７は、オンし、ノードＮＢにノードＮＡからＶｃｃ−
Ｖｔｈｎレベルの電位を与えることになる。これによっ
てノードＮＢの電位は、電源電位Ｖｃｃレベルから２Ｖ
ｃｃ−Ｖｔｈｎレベルにされる。なお、ＮＭＯＳトラン
ジスタ１３７のしきい値電圧をＶｔｈｎとしている。

【０１４３】次に、クロック信号ＣＬＫが電源電位Ｖｃ
ｃから接地電位ＧＮＤにされた場合には、キャパシタ１
４７には、電源電位Ｖｃｃレベルの電位が与えられる。
このため、２Ｖｃｃ−Ｖｔｈｎレベルの電位であるノー
ドＮＢの電位が、容量結合によって、３Ｖｃｃ−Ｖｔｈ
ｎレベルの電位にされる。ＮＭＯＳトランジスタ１３９
は、３Ｖｃｃ−Ｖｔｈｎレベルの電位をノードＮＢから
昇圧電位ノードＮｐｐ２に伝える。ただし、正確には、
ＮＭＯＳトランジスタ１３９の昇圧電位Ｖｔｈｎを考慮
すると昇圧電位ノードＮｐｐ２には、３Ｖｃｃ−２Ｖｔ
ｈｎの電位が伝えられる。このように、電源電位Ｖｃｃ
が小さく、インバータ２０２に「Ｌ」レベルの切換レベ
ルＳＳが入力された場合には、最大で３Ｖｃｃ−２Ｖｔ
ｈｎの昇圧電位Ｖｐｐ２を発生する。

【０１４４】「Ｌ」レベルの切換信号ＳＳが入力された
場合の動作をまとめると、ノードＮＡで、電源電位Ｖｃ
ｃに対して、１回目の昇圧動作を施し、さらに、ノード
ＮＢで２回目の昇圧動作を施して、３Ｖｃｃ−２Ｖｔｈ
ｎレベルの昇圧電位Ｖｐｐ２を発生する。

【０１４５】次に、図２０の電源電位検知回路１５１に
より、電源電位Ｖｃｃが、所定レベルより大きいと判断
され「Ｈ」レベルの切換信号ＳＳがインバータ２０２に
入力された場合を考える。インバータ２０２には、
「Ｌ」レベルの切換信号ＳＳが入力されているため、ク
ロック信号ＣＬＫがレベル変化した場合であっても、Ｎ
ＡＮＤ回路２０１の出力は「Ｈ」レベルに固定される。
したがって、クロック信号ＣＬＫが接地電位ＧＮＤから
電源電位Ｖｃｃになった場合でも、ノードＮＢの電位は
電源電位Ｖｃｃレベルである。そして、クロック信号Ｃ
ＬＫが電源電位Ｖｃｃから接地電位ＧＮＤにされた場合
には、キャパシタ１４７には電源電位Ｖｃｃレベルの電
位が与えられる。このため、ノードＮＢの電位は、容量
結合により電源電位Ｖｃｃレベルから２Ｖｃｃレベルに
される。ＮＭＯＳトランジスタ１３９は、ノードＮＢか
ら、２Ｖｃｃレベルの電位を昇圧電位ノードＮｐｐ２に
伝えることになる。ただし、正確には、ＮＭＯＳトラン
ジスタ１３９のしきい値電圧Ｖｔｈｎを考慮すると、昇
圧電位ノードＮｐｐ２には、２Ｖｃｃ−Ｖｔｈｎの電位
が伝えられることになる。このように、電源電位Ｖｃｃ
が大きく、「Ｈ」レベルの切換信号ＳＳがインバータ２
０２に入力された場合には、チャージポンプ回路Ｐ７
は、最大で２Ｖｃｃ−Ｖｔｈｎレベルの昇圧電位Ｖｐｐ
２を発生する。

【０１４６】「Ｈ」レベルの切換信号ＳＳが、入力され
た場合の動作をまとめると、ノードＮＢで、１回の昇圧
動作を施すことにより２Ｖｃｃ−Ｖｔｈｎれれの昇圧電
位Ｖｐｐ２を発生する。

【０１４７】以上のような、実施の形態５によるＤＲＡ
Ｍでは、必要以上に大きな昇圧電位を発生する必要がな
いため、無駄に電流を消費するのを抑制できる。さら
に、必要以上に大きな昇圧電位を発生しないため、回路
素子の破壊を防止でき、信頼性を向上できる。また、電
源電位Ｖｃｃのレベルに応じ、チャージポンプ回路Ｐ７
において、昇圧動作を施す回数を切換えるため、必要な
だけのレベルの昇圧電位を発生でき、ワイド電源仕様の
場合でも無駄な電流の消費を抑制できる。

【０１４８】なお、図２１および図２２のチャージポン
プ回路では、１回の昇圧動作と２回の昇圧動作とを切換
えている。しかし、図２０のチャージポンプ回路Ｐ７と
しては、これに限らず、電源電位Ｖｃｃに対して、Ｎ１
回の昇圧動作とＮ２回の昇圧動作を切換えるものであっ
てもよい。ここで、Ｎ１およびＮ２は自然数を意味し、
Ｎ１とＮ２とは異なっている。

【０１４９】（実施の形態６）実施の形態６によるＤＲ
ＡＭの全体構成は、図１のＤＲＡＭと同様である。ただ
し、実施の形態６によるＤＲＡＭでは、図１の昇圧電位
発生ユニット５１は、異なるレベルの昇圧電位Ｖｐｐ
１、Ｖｐｐ２、Ｖｐｐ３を発生する。

【０１５０】図２３は、図１のセンスアンプ列２５の詳
細を示す回路図である。なお、図１と同様の部分につい
ては同様の参照符号を付しその説明を適宜省略する。

【０１５１】図２３を参照して、センスアンプ列２５
は、すべてを図示していないが、複数のセンスアンプ５
０１、複数のイコライズ回路５０３および複数のイコラ
イズ回路５０５を含む。センスアンプ５０１は、ビット
線対ＢＬＬ，／ＢＬＬおよびビット線対ＢＬＲ，／ＢＬ
Ｒに対応して設けられる。イコライズ回路５０３は、ビ
ット線対ＢＬＬ，／ＢＬＬに対応して設けられる。イコ
ライズ回路５０５についても同様である。イコライズ回
路５０３は、ＮＭＯＳトランジスタ５０７，５０９，５
１１からなり、イコライズ回路５０５は、ＮＭＯＳトラ
ンジスタ５１３，５１５，５１７からなる。なお、図１
のセンスアンプ列２７も、センスアンプ列２５と同様の
構成である。

【０１５２】ここで、ＤＲＡＭでは、メモリセル動作の
前にプリチャージ動作が行なわれ、ビット線の電位が電
源電位Ｖｃｃの１／２（つまり、１／２Ｖｃｃ）に初期
設定される。つまり、図２３のイコライズ回路５０３に
注目して、プリチャージ動作時には、ＥＱ線５１９に
「Ｈ」レベルの電位が与えられ、ＮＭＯＳトランジスタ
５０７〜５１１がオンになる。そして、プリチャージ電
位供給線５２５からビット線ＢＬＬ，／ＢＬＬに１／２
Ｖｃｃの電位が与えられる。ここで、ＮＭＯＳトランジ
スタ５０７〜５１１をオンにし、ビット線ＢＬＬの電位
と、ビット線／ＢＬＬの電位とを等しくすることをイコ
ライズ動作と呼ぶ。

【０１５３】従来のＤＲＡＭでは、イコライズ動作時
に、ＮＭＯＳトランジスタ５０７〜５１１のゲートに与
える電位は、Ｖｃｃレベルであった。しかし、ＤＲＡＭ
が低電圧動作になるについれてイコライズ動作が困難に
なってきた。つまり、ＤＲＡＭの電源電位Ｖｃｃが小さ
くなると、ＮＭＯＳトランジスタ５０９，５１１を十分
にオンにすることができず、ビット線ＢＬＬ，／ＢＬＬ
に１／２Ｖｃｃの電位を供給することができなくなるの
である。

【０１５４】そこで、実施の形態６によるＤＲＡＭで
は、イコライズ動作時に、昇圧した電位をＥＱ線５１９
に与える。イコライズ動作時に、ＥＱ線５１９に与える
昇圧電位は、ＮＭＯＳトランジスタ５０９，５１１のし
きい値電圧をＶｔｈｅとすると、（１／２Ｖｃｃ＋Ｖｔ
ｈｅ）レベルである。

【０１５５】図２４は、実施の形態６によるＤＲＡＭの
一部を示す概略ブロック図である。なお、図１１と同様
の部分については同一の参照符号を付しその説明を適宜
省略する。図２４を参照して、実施の形態６によるＤＲ
ＡＭは、検知回路Ｄ１、リングオシレータ５３および２
Ｖｃｃ発生チャージポンプ回路Ｐ３からなる第１の昇圧
電位発生回路と、検知回路Ｄ２、リングオシレータ５５
および３Ｖｃｃ発生チャージポンプ回路Ｐ４からなる第
２の昇圧電位発生回路と、検知回路Ｄ３、リングオシレ
ータ５３１および（１／２Ｖｃｃ＋Ｖｔｈｅ）発生チャ
ージポンプ回路Ｐ８からなる第３の昇圧電位発生回路
と、ＢＬＩドライバ６１と、ワードドライバ６３と、イ
コライズ回路群５２９とを含む。

【０１５６】ここで、第１、第２および第３の昇圧電位
発生回路は図１の昇圧電位発生ユニット５１を構成す
る。図２４のＤＲＡＭが図１１のＤＲＡＭと異なるの
は、図２４のＤＲＡＭが第３の昇圧電位発生回路を備え
ていることである。ここで、イコライズ回路群５２９は
複数のイコライズ回路を含み、このイコライズ回路は、
たとえば、図２３のイコライズ回路５０３，５０５であ
る。

【０１５７】動作について説明する。検知回路Ｄ３は、
昇圧電位ノード（イコライズ回路群５２９に昇圧電位Ｖ
ｐｐ３を供給する配線）Ｎｐｐ３の電位レベルを検知
し、昇圧電位Ｖｐｐ３が、第３のレベルに下がったとき
には、リングオシレータ５３１を動作させ、昇圧電位Ｖ
ｐｐ３が第３のレベルより大きくなったときはリングオ
シレータ５３１の動作を停止させる。（１／２Ｖｃｃ＋
Ｖｔｈｅ）発生チャージポンプ回路Ｐ８は、昇圧電位Ｖ
ｐｐ３が第３のレベルに下がったときに、リングオシレ
ータ５３１からのクロック信号ＣＬＫに基づき、昇圧電
位ノードＮｐｐ３に昇圧電位Ｖｐｐ３を発生する。（１
／２Ｖｃｃ＋Ｖｔｈｅ）発生チャージポンプ回路Ｐ８
は、（１／２Ｖｃｃ＋Ｖｔｈｅ）レベルの昇圧電位Ｖｐ
ｐ３を発生できる。ここで、Ｖｔｈｅは、イコライズ回
路を構成するＮＭＯＳトランジスタのしきい値電圧であ
る。なお、検知回路Ｄ３における検知の基準となる第３
のレベルは、イコライズ回路群５２９が必要とする昇圧
電位Ｖｐｐ３の電位レベルを維持できるように設定され
る。たとえば、検知回路Ｄ１における検知の基準となる
第１のレベルは、２Ｖｃｃレベルであり、検知回路Ｄ２
における検知の基準となる第２のレベルは、３Ｖｃｃレ
ベルであり、検知回路Ｄ３における検知の基準となる第
３のレベルは、（１／２Ｖｃｃ＋Ｖｔｈｅ）レベルであ
る。

【０１５８】このように、検知回路Ｄ１における検知の
基準となる第１のレベルは、検知回路Ｄ２における検知
の基準となる第２のレベルより小さくなっている。さら
に、検知回路Ｄ３における検知の基準となる第３のレベ
ルは検知回路Ｄ１における検知の基準となる第１のレベ
ルより小さくなっている。このため、昇圧電位Ｖｐｐ１
は、昇圧電位Ｖｐｐ２よりも小さく、昇圧電位Ｖｐｐ３
は、昇圧電位Ｖｐｐ１よりも小さくなる。

【０１５９】以上のように、実施の形態６によるＤＲＡ
Ｍでは、３つの異なるレベルの昇圧電位（Ｖｐｐ１、Ｖ
ｐｐ２、Ｖｐｐ３）を発生する３つの異なる昇圧電位発
生回路を備えている。このため、ＢＬＩドライバ６１が
必要とする大きさの昇圧電位Ｖｐｐ１、すなわち、ＮＭ
ＯＳトランジスタ２９〜４３（図１）をオンする際にし
きい値電圧の影響を受けない大きさの昇圧電位Ｖｐｐ１
をＢＬＩドライバ６１に供給できる。さらに、ワードド
ライバ６３が必要とする大きさの昇圧電位Ｖｐｐ２、す
なわち、メモリセルを構成するＮＭＯＳトランジスタを
オンする際にしきい値電圧の影響を受けない大きさの昇
圧電位Ｖｐｐ２をワードドライバ６３に供給できる。さ
らに、イコライズ回路群５２９が必要とする大きさの昇
圧電位Ｖｐｐ３、すなわち、イコライズ回路を構成する
ＮＭＯＳトランジスタをオンする際にしきい値電圧の影
響を受けない大きさの昇圧電位Ｖｐｐ３をイコライズ回
路群５２９に供給できる。

【０１６０】このように、実施の形態６によるＤＲＡＭ
では、ＢＬＩドライバ６１、ワードドライバ６３および
イコライズ回路群５２９の各々が必要とするレベルの昇
圧電位を、ＢＬＩドライバ６１、ワードドライバ６３お
よびイコライズ回路群５２９の各々に供給できる。この
ため、必要以上に大きな昇圧電位を発生する必要がな
く、無駄な電流の消費を抑制できる。さらに、必要以上
に大きな昇圧電位を発生しないため、回路素子（図１の
ＮＭＯＳトランジスタ２９〜４３、図２３のＮＭＯＳト
ランジスタ５０７〜５１７）の破壊を防止でき、信頼性
を向上させることができる。

【０１６１】また、実施の形態６によるＤＲＡＭでは、
ＢＬＩドライバ６１に対して、第１の昇圧電位発生回路
を設け、ワードドライバ６３に対して第２の昇圧電位発
生回路を設け、イコライズ回路群５２９に対して第３の
昇圧電位発生回路を設けている。このため、第１の昇圧
電位発生回路の動作は、ワードドライバ６３およびイコ
ライズ回路群５２９の動作の影響を受けることがなく、
第２の昇圧電位発生回路の動作は、ＢＬＩドライバ６１
およびイコライズ回路群５２９の動作の影響を受けるこ
とがなく、第３の昇圧電位発生回路の動作は、ＢＬＩド
ライバ６１およびワードドライバ６３の動作の影響を受
けることがない。

【０１６２】また、実施の形態６によるＤＲＡＭでは、
実施の形態３によるＤＲＡＭの構成をすべて含むため、
実施の形態６によるＤＲＡＭは、実施の形態３によるＤ
ＲＡＭと同様の効果を奏する。

【０１６３】ここで、実施の形態１〜実施の形態５によ
るＤＲＡＭにおいて、上述した検知回路Ｄ３、リングオ
シレータ５３１および（１／２Ｖｃｃ＋Ｖｔｈｅ）発生
チャージポンプ回路Ｐ８からなる第３の昇圧電位発生回
路を設けることができる。

【０１６４】（実施の形態７）実施の形態７によるＤＲ
ＡＭの全体構成は、実施の形態６によるＤＲＡＭの全体
構成（図１）と同様である。ただし、実施の形態７によ
るＤＲＡＭでは、図１の昇圧電位発生ユニット５１は、
異なるレベルの昇圧電位Ｖｐｐ１、Ｖｐｐ２、Ｖｐｐ
３、Ｖｐｐ４を発生する。

【０１６５】図２５は、実施の形態７によるＤＲＡＭの
一部を示す概略ブロック図である。なお、図１および図
２４と同様の部分については同一の参照符号を付しその
説明を適宜省略する。

【０１６６】図２５を参照して、実施の形態７によるＤ
ＲＡＭは、検知回路Ｄ１、リングオシレータ５３および
２Ｖｃｃ発生チャージポンプ回路Ｐ３からなる第１の昇
圧電位発生回路と、検知回路Ｄ２、リングオシレータ５
５および３Ｖｃｃ発生チャージポンプ回路Ｐ４からなる
第２の昇圧電位発生回路と、検知回路Ｄ３、リングオシ
レータ５３１および（１／２Ｖｃｃ＋Ｖｔｈｅ）発生チ
ャージポンプ回路Ｐ８からなる第３の昇圧電位発生回路
と、検知回路Ｄ４、リングオシレータ５３３および（Ｖ
ｃｃ＋Ｖｔｈｏ）発生チャージポンプ回路Ｐ９からなる
第４の昇圧電位発生回路と、ＢＬＩドライバ６１と、ワ
ードドライバ６３と、イコライズ回路群５２９と、出力
バッファ４９とを含む。ここで、第１、第２、第３およ
び第４の昇圧電位発生回路は、図１の昇圧電位発生ユニ
ット５１を構成する。図２５のＤＲＡＭが、図２４はＤ
ＲＡＭと異なるのは、図２５のＤＲＡＭが第４の昇圧電
位発生回路を含んでいることである。

【０１６７】動作について説明する。検知回路Ｄ４は、
昇圧電位ノード（出力バッファ４９に昇圧電位Ｖｐｐ４
を供給する配線）Ｎｐｐ４の電位レベルを検知し、昇圧
電位Ｖｐｐ４が、第４のレベルに下がったときは、リン
グオシレータ５３３を動作させ、昇圧電位Ｖｐｐ４が第
４のレベルより大きくなったときはリングオシレータ５
３３の動作を停止させる。チャージポンプ回路Ｐ９は、
昇圧電位Ｖｐｐ４が第４のレベルに下がったときに、リ
ングオシレータ５５３からのクロック信号ＣＬＫに基づ
き、昇圧電位ノードＮｐｐ４に昇圧電位Ｖｐｐ４を発生
する。（Ｖｃｃ＋Ｖｔｈｏ）発生チャージポンプ回路Ｐ
９は、（Ｖｃｃ＋Ｖｔｈｏ）レベルの昇圧電位Ｖｐｐ４
を発生できる。ここで、Ｖｔｈｏは、出力バッファ４９
などの周辺回路を構成するＮＭＯＳトランジスタのしき
い値電圧である。このしきい値電圧Ｖｔｈｏは、メモリ
セルを構成するＮＭＯＳトランジスタのしきい値電圧Ｖ
ｔｈｍより大きい。

【０１６８】検知回路Ｄ４における検知の基準となる第
４のレベルは、出力バッファ４９が必要とする昇圧電位
Ｖｐｐ４の電位レベルを維持できるように設定される。
たとえば、検知回路Ｄ１における検知の基準となる第１
のレベルは、（Ｖｃｃ＋Ｖｔｈｍ）レベルであり、検知
回路Ｄ２における検知の基準となる第２のレベルは、３
Ｖｃｃレベルであり、検知回路Ｄ３における検知の基準
となる第３のレベルは、（１／２Ｖｃｃ＋Ｖｔｈｅ）レ
ベルであり、検知回路Ｄ４における検知の基準となる第
４のレベルは、（Ｖｃｃ＋Ｖｔｈｏ）レベルである。こ
のように、４つの検知回路Ｄ１〜Ｄ４における検知の基
準となる４つのレベルは異なっており、４つの昇圧電位
ノードＮｐｐ１〜Ｎｐｐ４に与えられる４つの昇圧電位
Ｖｐｐ１〜Ｖｐｐ４のレベルも異なっている。

【０１６９】図２６は、図２５の出力バッファ４９の詳
細を示す回路図である。図２６を参照して、出力バッフ
ァは、レベル変換回路５３５およびＮＭＯＳトランジス
タ５３７，５３９からなる。ＮＭＯＳトランジスタ５３
７および５３９は、電源電位Ｖｃｃが与えられるノード
と、接地電位が与えられるノードとの間に直列に接続さ
れる。レベル変換回路５３５は、昇圧電位Ｖｐｐ４に基
づき、Ｖｃｃレベルの信号ＲＤが入力されたとき、信号
ＲＤをＶｐｐ４レベルに変換する。そして、レベル変換
された信号ＲＤをＮＭＯＳトランジスタ５３７のゲート
に与える。ＮＭＯＳトランジスタ５３９のゲートには、
信号ＲＤを反転した信号／ＲＤが与えられる。なお、Ｎ
ＭＯＳトランジスタ５３７のしきい値電圧は、Ｖｔｈｏ
である。ここで、レベル変換回路５３５は、図５に示し
たレベル変換回路と同様のものである。ただし、実施の
形態７によるＤＲＡＭでは、図５のＰＭＯＳトランジス
タ８７，８９のソースは、昇圧電位Ｖｐｐ４が与えられ
るノードＮｐｐ４（図２５、図２６）に接続される。昇
圧電位Ｖｐｐ４を出力バッファ４９のＮＭＯＳトランジ
スタ５３７のゲートに与えるのは、次の理由による。す
なわち、多ビット化および高速動作が要求される場合に
おいて、十分な「Ｈ」レベルの信号を出力するためであ
る。

【０１７０】以上のように、実施の形態７によるＤＲＡ
Ｍでは、４つの異なるレベルの昇圧電位（Ｖｐｐ１、Ｖ
ｐｐ２、Ｖｐｐ３、Ｖｐｐ４）を発生する４つの異なる
昇圧電位発生回路を備えている。このため、ＢＬＩドラ
イバ６１が必要とする大きさの昇圧電位Ｖｐｐ１、すな
わち、ＮＭＯＳトランジスタ２９〜４３（図１）をオン
する際にしきい値電圧の影響を受けない大きさの昇圧電
位Ｖｐｐ１をＢＬＩドライバ６１に供給できる。さら
に、ワードドライバ６３が必要とする大きさの昇圧電位
Ｖｐｐ２、すなわち、メモリセルを構成するＮＭＯＳト
ランジスタをオンする際にしきい値電圧の影響を受けな
い大きさの昇圧電位Ｖｐｐ２をワードドライバ６３に供
給できる。さらに、イコライズ回路群５２９が必要とす
る大きさの昇圧電位Ｖｐｐ３、すなわちイコライズ回路
を構成するＮＭＯＳトランジスタをオンする際にしきい
値電圧の影響を受けない大きさの昇圧電位Ｖｐｐ３をイ
コライズ回路群５２９に供給できる。さらに、出力バッ
ファ４９が必要とする大きさの昇圧電位Ｖｐｐ４、すな
わち、十分な「Ｈ」レベルの信号を出力できる大きさの
昇圧電位Ｖｐｐ４を出力バッファ４９に供給できる。

【０１７１】このように、実施の形態７によるＤＲＡＭ
では、ＢＬＩドライバ６１、ワードドライバ６３、イコ
ライズ回路群５２９および出力バッファ４９の各々が必
要とするレベルの昇圧電位を、ＢＬＩドライバ６１、ワ
ードドライバ６３、イコライズ回路群５２９および出力
バッファ４９の各々に供給できる。このため、必要以上
に大きな昇圧電位を発生させる必要がなく、無駄な電流
の消費を抑制できる。さらに、必要以上に大きな昇圧電
位を発生しないため、回路素子（図１のＮＭＯＳトラン
ジスタ２９〜４３、図２３のＮＭＯＳトランジスタ５０
７〜５１７、図２６のＮＭＯＳトランジスタ５３７）の
破壊を防止でき、信頼性を向上させることができる。

【０１７２】また、実施の形態７によるＤＲＡＭでは、
ＢＬＩドライバ６１に対して、第１の昇圧電圧発生回路
を設け、ワードドライバ６３に対して、第２の昇圧電位
発生回路を設け、イコライズ回路群５２９に対して、第
３の昇圧電位発生回路を設け、出力バッファ４９に対し
て、第４の昇圧電位発生回路を設けている。このため、
第１の昇圧電位発生回路の動作は、ワードドライバ６
３、イコライズ回路群５２９および出力バッファ４９の
影響を受けることがなく、第２の昇圧電位発生回路の動
作は、ＢＬＩドライバ６１、イコライズ回路群５２９お
よび出力バッファ４９の影響を受けることがなく、第３
の昇圧電位発生回路の動作は、ＢＬＩドライバ６１、ワ
ードドライバ６３および出力バッファ４９の影響を受け
ることがなく、第４の昇圧電位発生回路の動作は、ＢＬ
Ｉドライバ６１、ワードドライバ６３およびイコライズ
回路群５２９の影響を受けることがない。また、実施の
形態７によるＤＲＡＭは、実施の形態６によるＤＲＡＭ
の構成をすべて含むため、実施の形態７によるＤＲＡＭ
は実施の形態６によるＤＲＡＭと同様の効果を奏する。

【０１７３】なお、実施の形態１〜実施の形態５による
ＤＲＡＭにおいて、検知回路Ｄ３、リングオシレータ５
３１および（１／２Ｖｃｃ＋Ｖｔｈｅ）発生チャージポ
ンプ回路Ｐ８からなる第３の昇圧電位発生回路と、検知
回路Ｄ４、リングオシレータ５３３および（Ｖｃｃ＋Ｖ
ｔｈｏ）発生チャージポンプ回路Ｐ９からなる第４の昇
圧電位発生回路とをさらに設けることができる。

【０１７４】ここで、昇圧電位を発生する昇圧電位発生
回路および昇圧電位が与えられる昇圧電位ノード（昇圧
電位を内部回路に供給する配線）を、「昇圧電源」と呼
ぶことにする。実施の形態１〜７では、昇圧電源は、２
系統、３系統または４系統であるが、４系統以上の複数
系統の昇圧電源を用いることもできる。この場合、すべ
ての昇圧電源における昇圧電位のレベルを異なるように
することもできるし、すべての昇圧電源における昇圧電
位のレベルを同じにすることもできる。

【０１７５】また、複数の昇圧電源のいずれかは、同じ
レベルの昇圧電位を供給するようにしてもよいし、複数
の昇圧電源のいずれかは、異なるレベルの昇圧電位を供
給するようにしてもよい。また、同じレベルの昇圧電位
を供給する昇圧電源の検知回路の検知レベルは同じであ
る。この場合、昇圧電源のチャージポンプ回路の能力
（チャージポンプ回路が発生し得る最大の昇圧電位）を
同じにすることもできるし、異なるようにすることもで
きる。また、異なるレベルの昇圧電位を供給する昇圧電
源の検知回路の検知レベルは異なる。この場合において
も、昇圧電源のチャージポンプ回路の能力を同じにする
こともできるし、異なるようにすることもできる。ま
た、複数の昇圧電源のうちのいずれか、またはすべて
は、電源電位Ｖｃｃのレベルに応じて能力が切換わるよ
うにしてもよい（図１６および図２０参照）。

【０１７６】

【発明の効果】この発明の第１の発明に係るダイナミッ
ク・ランダム・アクセス・メモリでは、複数の内部回路
に対応して、複数の昇圧電位供給線および複数の昇圧電
位発生手段を設けている。このため、昇圧電位発生手段
の動作は、対応する内部回路以外の内部回路の動作の影
響を受けない。

【０１７７】また、この発明の第１の発明に係るダイナ
ミック・ランダム・アクセス・メモリでは、昇圧電位発
生手段は、対応する内部回路に対応のレベルの昇圧電位
を発生する。このため、必要以上に大きな昇圧電位を発
生する必要がなく、無駄な電流の消費を抑制できる。さ
らに、必要以上に大きな昇圧電位を回路素子に与えるこ
とがないため、信頼性を向上させることができる。

【０１７８】この発明の第２の発明に係るダイナミック
・ランダム・アクセス・メモリでは、電源電位に応じ
て、第１の昇圧電位発生手段の能力を切換える。したが
って、電源電位が小さいときは、第１の昇圧電位発生手
段の能力を大きくできる。このため、電源電位が小さい
場合であっても、その電源電位に基づいて、第１の内部
回路が必要とするレベルの第１の昇圧電位を発生でき
る。一方、電源電位が大きいときは、第１の昇圧電位発
生手段の能力を小さくできる。このため、必要以上に大
きな第１の昇圧電位の発生を防止でき、無駄な電流の消
費を抑制できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１によるＤＲＡＭの全体
構成を示す概略ブロック図である。

【図２】 本発明の実施の形態１によるＤＲＡＭの一部
を示す概略ブロック図である。

【図３】 図２のチャージポンプ回路の詳細を示す回路
図である。

【図４】 図２のチャージポンプ回路の他の例の詳細を
示す回路図である。

【図５】 図４のレベル変換回路の詳細を示す回路図で
ある。

【図６】 図２のチャージポンプ回路のさらに他の例の
詳細を示す回路図である。

【図７】 図６のチャージポンプ回路の動作を説明する
ためのタイミング図である。

【図８】 図２の検知回路Ｄ１の詳細を示す回路図であ
る。

【図９】 図２の検知回路Ｄ２の詳細を示す回路図であ
る。

【図１０】 本発明の実施の形態２によるＤＲＡＭの一
部を示す概略ブロック図である。

【図１１】 本発明の実施の形態３によるＤＲＡＭの一
部を示す概略ブロック図である。

【図１２】 図１１の３Ｖｃｃ発生チャージポンプ回路
Ｐ４の詳細を示す回路図である。

【図１３】 図１１の３Ｖｃｃ発生チャージポンプ回路
Ｐ４の他の例の詳細を示す回路図である。

【図１４】 図１１の３Ｖｃｃ発生チャージポンプ回路
Ｐ４のさらに他の例の詳細を示す回路図である。

【図１５】 図１４の３Ｖｃｃ発生チャージポンプ回路
Ｐ４の動作を説明するためのタイミング図である。

【図１６】 本発明の実施の形態４によるＤＲＡＭの一
部を示す概略ブロック図である。

【図１７】 図１６の電源電位検知回路の詳細を示す回
路図である。

【図１８】 図１６の電源電位検知回路の他の例の詳細
を示す回路図である。

【図１９】 図１６のスイッチ回路の詳細を示す回路図
である。

【図２０】 本発明の実施の形態５によるＤＲＡＭの一
部を示す概略ブロック図である。

【図２１】 図２０のチャージポンプ回路Ｐ７の詳細を
示す回路図である。

【図２２】 図２０のチャージポンプ回路Ｐ７の他の例
の詳細を示す回路図である。

【図２３】 図１のセンスアンプ列の詳細を示す回路図
である。

【図２４】 本発明の実施の形態６によるＤＲＡＭの一
部を示す概略ブロック図である。

【図２５】 本発明の実施の形態７によるＤＲＡＭの一
部を示す概略ブロック図である。

【図２６】 本発明の実施の形態７において、図１の出
力バッファの詳細を示す回路図である。

【図２７】 従来のＤＲＡＭの一部を示す概略ブロック
図である。

【図２８】 従来のＤＲＡＭのメモリセルの詳細を示す
回路図である。

【図２９】 従来のＤＲＡＭの他の一部を示す概略ブロ
ック図である。

【図３０】 従来のＤＲＡＭの第１の問題点を説明する
ために用いるメモリセルの詳細を示す回路図である。

【図３１】 従来のＤＲＡＭの第１の問題点を説明する
ために用いるバックゲート電位Ｖｂｓとメモリセルに用
いるＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｍとの
関係を示す図である。

【図３２】 従来のＤＲＡＭの第２の問題点を説明する
ために用いる、一般的な昇圧電位発生回路を示す回路図
である。

【図３３】 従来のＤＲＡＭの第２の問題点を説明する
ために用いる、電源電位Ｖｃｃと、図３２の昇圧電位発
生回路が発生し得る最大の昇圧電位Ｖｐｐとの関係を示
す図である。

【図３４】 従来のＤＲＡＭの第２の問題点を説明する
ために用いる、昇圧電位Ｖｐｐを供給する電源を示す図
である。

【符号の説明】

１ 半導体基板、３ アドレス信号入力端子群、５ 出
力ピン、７ アドレスバッファ、９〜１３ ロウデコー
ダ、１５〜１９，６３，２１３ ワードドライバ、２
１，２３，６１，２１１ ＢＬＩドライバ、２５，２７
センスアンプ列、２９〜４３，６９〜７３，８１〜８
６，９９，１０１，１１１，１３１，１３７，１３９，
１６７，１６９，１９７，２１５，５０７〜５１７，５
３７，５３９ ＮＭＯＳトランジスタ、４５ コラムデ
コーダ、４７ プリアンプ、４９出力バッファ、５１
昇圧電位発生ユニット、５３，５５，２０５，５３１，
５３３ リングオシレータ、５７，５９，２０９ チャ
ージポンプ回路、６５，６７，７５，７７，１０５〜１
０９，１２３，１２５，１４５，１４７，１８９，１９
１，２１７，２２５，２２９ キャパシタ、７９，１３
３，１９９ レベル変換回路、８７，８９，１０３，１
１３，１１７，１１９，１５５〜１６５ ＰＭＯＳトラ
ンジスタ、９１，９３，１４９，１８６，１８７，２０
２，２０３インバータ、９５，９７，１２７，１２９，
１４１，１４３，１９３，１９５，２１９，２２１ ダ
イオード、１１５，１２１，１７１〜１７５ 抵抗素
子、１５１ 電源電位検知回路、１５３ スイッチ回
路、１７７ 定電位発生回路、１７９ カレントミラー
回路、１８１ 論理回路、１８３，１８５，２０１ Ｎ
ＡＮＤ回路、２０７ 検知回路、２２３ オシレータ、
２２７ スイッチ、Ｂ１〜Ｂ３ メモリアレイブロッ
ク、Ｄ１，Ｄ２ 検知回路、ＮＡ，ＮＢ，ＮＣ ノー
ド、ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲ ビット線、
ＢＬＩ０Ｌ，ＢＬＩ０Ｒ，ＢＬＩ１Ｌ，ＢＬＩ１Ｒ ビ
ット線分離線、Ｐ１，Ｐ２，Ｐ７ チャージポンプ回
路、Ｐ３，Ｐ５ ２Ｖｃｃ発生チャージポンプ回路、Ｐ
４，Ｐ６ ３Ｖｃｃ発生チャージポンプ回路、５０１
センスアンプ、５０３，５０５ イコライズ回路、５１
９，５２２ ＥＱ線、５２５，５２７ プリチャージ電
位供給線、５２９ イコライズ回路群、５３５ レベル
変換回路、Ｐ８ （１／２Ｖｃｃ＋Ｖｔｈｅ）発生チャ
ージポンプ回路、Ｐ９ （Ｖｃｃ＋Ｖｔｈｏ）発生チャ
ージポンプ回路、Ｎｐｐ１〜Ｎｐｐ４ 昇圧電位ノー
ド。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 複数の内部回路と、 前記複数の内部回路に対応して設けられ、各々が、対応
   する前記内部回路に昇圧電位を供給する複数の昇圧電位
   供給線と、 前記複数の内部回路に対応して設けられ、各々が、対応
   する前記昇圧電位供給線に与える昇圧電位を発生する複
   数の昇圧電位発生手段とを備え、 前記昇圧電位発生手段は、対応する前記昇圧電位供給線
   の電位レベルが、対応する前記内部回路に対応のレベル
   になるように、前記昇圧電位を発生する、ダイナミック
   ・ランダム・アクセス・メモリ。
2. 【請求項２】 前記複数の昇圧電位発生手段の少なくと
   も２個は、実質的に同じレベルの前記昇圧電位を発生す
   る、請求項１に記載のダイナミック・ランダム・アクセ
   ス・メモリ。
3. 【請求項３】 前記昇圧電位発生手段は、 前記昇圧電位を発生するチャージポンプ手段を含み、 実質的に同じレベルの前記昇圧電位を発生する前記チャ
   ージポンプ手段の能力は実質的に等しい、請求項２に記
   載のダイナミック・ランダム・アクセス・メモリ。
4. 【請求項４】 前記複数の昇圧電位発生手段の少なくと
   も２個は、異なるレベルの前記昇圧電位を発生する、請
   求項１に記載のダイナミック・ランダム・アクセス・メ
   モリ。
5. 【請求項５】 前記昇圧電位発生手段は、 対応する前記昇圧電位供給線の電位レベルを検知し、そ
   の昇圧電位供給線に与える前記昇圧電位を、予め定めら
   れた検知レベルに従って、対応する前記内部回路に対応
   のレベルに維持する検知手段を含み、 異なるレベルの前記昇圧電位を発生する前記昇圧電位発
   生手段においては、前記予め定められた検知レベルは異
   なっている、請求項４に記載のダイナミック・ランダム
   ・アクセス・メモリ。
6. 【請求項６】 前記昇圧電位発生手段は、 前記昇圧電位を発生するチャージポンプ手段をさらに含
   み、 異なるレベルの前記昇圧電位を発生する前記チャージポ
   ンプ手段の能力は実質的に等しい、請求項５に記載のダ
   イナミック・ランダム・アクセス・メモリ。
7. 【請求項７】 前記昇圧電位発生手段は、 前記昇圧電位を発生するチャージポンプ手段をさらに含
   み、 異なるレベルの前記昇圧電位を発生する前記チャージポ
   ンプ手段の能力は異なる、請求項５に記載のダイナミッ
   ク・ランダム・アクセス・メモリ。
8. 【請求項８】 前記チャージポンプ手段は、電源電位に
   対して、昇圧動作を施すことにより、前記昇圧電位を発
   生し、 異なるレベルの前記昇圧電位を発生する前記チャージポ
   ンプ手段においては、前記昇圧動作を施す回数が異な
   る、請求項７に記載のダイナミック・ランダム・アクセ
   ス・メモリ。
9. 【請求項９】 前記複数の昇圧電位発生手段のうち少な
   くとも１個は、 電源電位のレベルを検知する電源電位検知手段を含み、 前記電源電位検知手段を含む前記昇圧電位発生手段の能
   力は、前記電源電位検知手段による検知結果に応じて切
   換わる、請求項４に記載のダイナミック・ランダム・ア
   クセス・メモリ。
10. 【請求項１０】 前記電源電位検知手段を含む前記昇圧
    電位発生手段は、 前記昇圧電位を発生する複数のチャージポンプ手段をさ
    らに含み、 前記各チャージポンプ手段の能力は異なっており、 前記電源電位のレベルが高いほど、能力の小さい前記チ
    ャージポンプ手段が動作し、前記電源電位のレベルが低
    いほど、能力の大きい前記チャージポンプ手段が動作す
    る、請求項９に記載のダイナミック・ランダム・アクセ
    ス・メモリ。
11. 【請求項１１】 前記電源電位検知手段を含む前記昇圧
    電位発生手段は、 前記昇圧電位を発生するチャージポンプ手段をさらに含
    み、 前記チャージポンプ手段は、前記電源電位に対して、昇
    圧動作を施すことにより、前記昇圧電位を発生し、 前記電源電位のレベルが高いほど、前記昇圧動作の回数
    は少なくなり、前記電源電位のレベルが低いほど、前記
    昇圧動作の回数が多くなる、請求項９に記載のダイナミ
    ック・ランダム・アクセス・メモリ。
12. 【請求項１２】 複数の動作モードを有するダイナミッ
    ク・ランダム・アクセス・メモリであって、 第１の内部回路と、 前記第１の内部回路に第１の昇圧電位を供給する第１の
    昇圧電位供給線と、 前記第１の昇圧電位供給線に与える前記第１の昇圧電位
    を発生する第１の昇圧電位発生手段とを備え、 前記第１の昇圧電位発生手段は、前記第１の昇圧電位供
    給線の電位レベルが、前記第１の内部回路に対応のレベ
    ルになるように、前記第１の昇圧電位を発生し、 前記第１の昇圧電位発生手段は、 電源電位のレベルを検知する第１の電源電位検知手段を
    含み、 前記第１の昇圧電位発生手段の能力は、前記複数の動作
    モードに関係なく、前記第１の電源電位検知手段による
    検知結果に応じて切換わる、ダイナミック・ランダム・
    アクセス・メモリ。
13. 【請求項１３】 前記第１の昇圧電位発生手段は、 前記第１の昇圧電位を発生する複数のチャージポンプ手
    段をさらに含み、 前記各チャージポンプ手段の能力は異なっており、 前記電源電位のレベルが高いほど、能力の小さい前記チ
    ャージポンプ手段が動作し、前記電源電位のレベルが低
    いほど、能力の大きい前記チャージポンプ手段が動作す
    る、請求項１２に記載のダイナミック・ランダム・アク
    セス・メモリ。
14. 【請求項１４】 前記第１の昇圧電位発生手段は、 前記第１の昇圧電位を発生するチャージポンプ手段を含
    み、 前記チャージポンプ手段は、前記電源電位に対して、昇
    圧動作を施すことにより、前記第１の昇圧電位を発生
    し、 前記電源電位のレベルが高いほど、前記昇圧動作の回数
    が少なくなり、前記電源電位のレベルが低いほど前記昇
    圧動作の回数が多くなる、請求項１２に記載のダイナミ
    ック・ランダム・アクセス・メモリ。
15. 【請求項１５】 第２の内部回路と、 前記第２の内部回路に第２の昇圧電位を供給する第２の
    昇圧電位供給線と、 前記第２の昇圧電位供給線に与える前記第２の昇圧電位
    を発生する第２の昇圧電位発生手段とをさらに備え、 前記第２の昇圧電位発生手段は、前記第２の昇圧電位供
    給線の電位レベルが、前記第２の内部回路に対応のレベ
    ルになるように、前記第２の昇圧電位を発生する、請求
    項１２に記載のダイナミック・ランダム・アクセス・メ
    モリ。
16. 【請求項１６】 複数の第２の内部回路と、 前記複数の第２の内部回路に対応して設けられ、各々
    が、対応する前記第２の内部回路に第２の昇圧電位を供
    給する複数の第２の昇圧電位供給線と、 前記複数の第２の内部回路に対応して設けられ、各々
    が、対応する前記第２の昇圧電位供給線に与える前記第
    ２の昇圧電位を発生する複数の第２の昇圧電位発生手段
    とをさらに備え、 前記第２の昇圧電位発生手段は、対応する第２の昇圧電
    位供給線の電位レベルが、対応する前記第２の内部回路
    に対応のレベルになるように、前記第２の昇圧電位を発
    生する、請求項１２に記載のダイナミック・ランダム・
    アクセス・メモリ。
17. 【請求項１７】 前記第２の昇圧電位発生手段は、 電源電位のレベルを検知する第２の電源電位検知手段を
    含み、 前記第２の昇圧電位発生手段の能力は、前記第２の電源
    電位検知手段による検知結果に応じて切換わる、請求項
    １５に記載のダイナミック・ランダム・アクセス・メモ
    リ。
18. 【請求項１８】 前記複数の第２の昇圧電位発生手段の
    うち少なくとも１個は、 電源電位のレベルを検知する第２の電源電位検知手段を
    含み、 前記第２の電源電位検知手段を含む前記第２の昇圧電位
    発生手段の能力は、前記第２の電源電位検知手段による
    検知結果に応じて切換わる、請求項１６に記載のダイナ
    ミック・ランダム・アクセス・メモリ。