JPH09320289A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH09320289A JPH09320289A JP13678296A JP13678296A JPH09320289A JP H09320289 A JPH09320289 A JP H09320289A JP 13678296 A JP13678296 A JP 13678296A JP 13678296 A JP13678296 A JP 13678296A JP H09320289 A JPH09320289 A JP H09320289A
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Abstract
(57)【要約】
【課題】 セルトランジスタの閾値のシフトによって保
持データが反転する不具合を未然に防止する。 【解決手段】 半導体不揮発性メモリにおいて、データ
の読出しのためにプリチャージされたビット線の電位
（ＶBL）が、基準レベルＶL と中間レベルＶM との相互
間、または、基準レベルＶH と中間レベルＶM との相互
間、にあるかどうかを判別し、データを読出した記憶セ
ルに“１”または“０”の書直しを行う。
持データが反転する不具合を未然に防止する。 【解決手段】 半導体不揮発性メモリにおいて、データ
の読出しのためにプリチャージされたビット線の電位
（ＶBL）が、基準レベルＶL と中間レベルＶM との相互
間、または、基準レベルＶH と中間レベルＶM との相互
間、にあるかどうかを判別し、データを読出した記憶セ
ルに“１”または“０”の書直しを行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体不揮発性メモ
リの改良に関し、特に、ＥＥＰＲＯＭのメモリセルが保
持するデータの信頼性を向上するようにしたものであ
る。
リの改良に関し、特に、ＥＥＰＲＯＭのメモリセルが保
持するデータの信頼性を向上するようにしたものであ
る。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭの例を図６乃至図８
を参照して説明する。図６は、ＥＥＰＲＯＰＭの概略を
示すブロック図であり、メモリセルがマトリクス状に配
置されるセルアレイの行方向にワード線制御回路、列方
向にビット線制御回路が配置されている。セルアレイ
は、複数のブロックによって構成され、ブロックは更に
複数のページによって構成される。ＮＡＮＤ構造を用い
たフラッシュメモリでは消去は全ビットあるいはブロッ
ク単位で、書込みと読出しはページ単位で一括して行わ
れる。例えば、１ブロックは４Ｋバイト、１ページは５
１２バイトで構成される。
を参照して説明する。図６は、ＥＥＰＲＯＰＭの概略を
示すブロック図であり、メモリセルがマトリクス状に配
置されるセルアレイの行方向にワード線制御回路、列方
向にビット線制御回路が配置されている。セルアレイ
は、複数のブロックによって構成され、ブロックは更に
複数のページによって構成される。ＮＡＮＤ構造を用い
たフラッシュメモリでは消去は全ビットあるいはブロッ
ク単位で、書込みと読出しはページ単位で一括して行わ
れる。例えば、１ブロックは４Ｋバイト、１ページは５
１２バイトで構成される。
【０００３】図７は、ＮＡＮＤ型フラッシュメモリのブ
ロックの構成例を示している。同図において、ＳＧ１，
２はブロックを選択するブロック選択線、ＣＧ１〜ＣＧ
８はメモリのゲートを制御するワード線、ＢＬ０〜ＢＬ
４０９５はビット線、Ｖｓはソース電位である。
ロックの構成例を示している。同図において、ＳＧ１，
２はブロックを選択するブロック選択線、ＣＧ１〜ＣＧ
８はメモリのゲートを制御するワード線、ＢＬ０〜ＢＬ
４０９５はビット線、Ｖｓはソース電位である。
【０００４】図８は、１ワード線についてのビット線制
御回路の一部を示しており、Ａはセンスアンプ回路、Ｂ
はデータラッチ回路、Ｃはビット線電位制御回路、を示
している。Ａ〜Ｂは１つのビット線についてのビット線
制御回路の一部１０を構成する。１１は入出力データを
一時保持するＩ／Ｏバッファである。
御回路の一部を示しており、Ａはセンスアンプ回路、Ｂ
はデータラッチ回路、Ｃはビット線電位制御回路、を示
している。Ａ〜Ｂは１つのビット線についてのビット線
制御回路の一部１０を構成する。１１は入出力データを
一時保持するＩ／Ｏバッファである。
【０００５】かかる構成において、ブロックのデータの
消去は、ＢＬ０〜ＢＬ４０９５をフローティング、ＳＧ
１、ＳＧ２を２０ボルト、ＣＧ１〜ＣＧ８を０ボルト、
Ｖsを２０ボルト、Ｐウェルを２０ボルトに設定するこ
とによって行われる。
消去は、ＢＬ０〜ＢＬ４０９５をフローティング、ＳＧ
１、ＳＧ２を２０ボルト、ＣＧ１〜ＣＧ８を０ボルト、
Ｖsを２０ボルト、Ｐウェルを２０ボルトに設定するこ
とによって行われる。
【０００６】メモリにページデータを書込む場合、例え
ば、ＣＧ４のページにデータを書込む場合は、ＢＬ１〜
ＢＬ４０９５の各々に１ページのデータに対応した０ボ
ルト（データ“０”）または８ボルト（データ“１”）
を設定する。ＳＧ１、ＳＧ２を１０ボルト、ＣＧ１〜Ｃ
Ｇ３を１０ボルト、ＣＧ４を１８ボルト、ＣＧ５〜ＣＧ
８を１０ボルト、Ｖs を０ボルト、Ｐウェルを０ボル
ト、に設定する。書込み時は、データラッチ回路Ｂ、ビ
ット線電位制御回路Ｃが用いられる。Ｉ／Ｏバッファか
らのデータがラッチ回路Ｂに入力され、保持される。保
持出力はビット線電位制御回路Ｃに入力される。同回路
へのＯＳＣはリングオシレータの出力であり、データが
“０”のときは“０ボルト”を、データが“１”のとき
はポンピング動作を行って“８ボルト”をビット線に印
加する。
ば、ＣＧ４のページにデータを書込む場合は、ＢＬ１〜
ＢＬ４０９５の各々に１ページのデータに対応した０ボ
ルト（データ“０”）または８ボルト（データ“１”）
を設定する。ＳＧ１、ＳＧ２を１０ボルト、ＣＧ１〜Ｃ
Ｇ３を１０ボルト、ＣＧ４を１８ボルト、ＣＧ５〜ＣＧ
８を１０ボルト、Ｖs を０ボルト、Ｐウェルを０ボル
ト、に設定する。書込み時は、データラッチ回路Ｂ、ビ
ット線電位制御回路Ｃが用いられる。Ｉ／Ｏバッファか
らのデータがラッチ回路Ｂに入力され、保持される。保
持出力はビット線電位制御回路Ｃに入力される。同回路
へのＯＳＣはリングオシレータの出力であり、データが
“０”のときは“０ボルト”を、データが“１”のとき
はポンピング動作を行って“８ボルト”をビット線に印
加する。
【０００７】メモリからページデータを読出す場合、例
えば、ＣＧ４のページを読出す場合は、ビット線ＢＬ１
〜ＢＬ４０９５をプリチャージし、その後、ビット線は
フローティング状態とされる。ＳＧ１、ＳＧ２をＶccボ
ルト、ＣＧ１〜ＣＧ３をＶccボルト、選択されたＣＧ４
を０ボルト、ＣＧ５〜ＣＧ８をＶccボルト、Ｖs を０ボ
ルト、Ｐウェルを０ボルト、に設定する。選択されたＮ
ＡＮＤセル内の非選択メモリセルは導通状態となり、選
択メモリセルの閾値が正か負かでビット線の電位が決
る。選択メモリセルのデータが“０”なら、セル電流は
流れず、選択ビットの電位はプリチャージ電圧のまま保
持される。データが“１”なら、セル電流によって選択
ビットの電位は基準値ＶR 以下に低下する。ビット線Ｂ
Ｌの電位ＶBLはカレントミラー回路Ａによって基準値Ｖ
R と比較される。ビット線の電位がそれ以下であれば、
“１”データと判断し、それ以上であれば、“０”デー
タと判断する。
えば、ＣＧ４のページを読出す場合は、ビット線ＢＬ１
〜ＢＬ４０９５をプリチャージし、その後、ビット線は
フローティング状態とされる。ＳＧ１、ＳＧ２をＶccボ
ルト、ＣＧ１〜ＣＧ３をＶccボルト、選択されたＣＧ４
を０ボルト、ＣＧ５〜ＣＧ８をＶccボルト、Ｖs を０ボ
ルト、Ｐウェルを０ボルト、に設定する。選択されたＮ
ＡＮＤセル内の非選択メモリセルは導通状態となり、選
択メモリセルの閾値が正か負かでビット線の電位が決
る。選択メモリセルのデータが“０”なら、セル電流は
流れず、選択ビットの電位はプリチャージ電圧のまま保
持される。データが“１”なら、セル電流によって選択
ビットの電位は基準値ＶR 以下に低下する。ビット線Ｂ
Ｌの電位ＶBLはカレントミラー回路Ａによって基準値Ｖ
R と比較される。ビット線の電位がそれ以下であれば、
“１”データと判断し、それ以上であれば、“０”デー
タと判断する。
【０００８】
【発明が解決しようとする課題】上述したプリチャージ
法によるデータの読出しは、図９に示すように、メモリ
セルトランジスタの閾値がデータ“０”に設定された時
にはプリチャージされたビット線の電位低下が少ないＶ
BL0 の特性となり、データ“１”に設定された時にはプ
リチャージされたビット線の電位低下が大きいＶBL1 の
特性となる点に着目したものである。
法によるデータの読出しは、図９に示すように、メモリ
セルトランジスタの閾値がデータ“０”に設定された時
にはプリチャージされたビット線の電位低下が少ないＶ
BL0 の特性となり、データ“１”に設定された時にはプ
リチャージされたビット線の電位低下が大きいＶBL1 の
特性となる点に着目したものである。
【０００９】ところで、不揮発性メモリにおいては、読
出し時のコントロールゲートＣＧの電圧で閾値が上がる
「リードディスターブ」や、電荷が酸化膜を通してゆっ
くりと逃げる「データ抜け」等によって、使用中にデー
タが一方からもう一方へ変化してしまうことがある。こ
れは、上述したＶBL特性が使用中に変化することを意味
し、誤ったデータを出力する。
出し時のコントロールゲートＣＧの電圧で閾値が上がる
「リードディスターブ」や、電荷が酸化膜を通してゆっ
くりと逃げる「データ抜け」等によって、使用中にデー
タが一方からもう一方へ変化してしまうことがある。こ
れは、上述したＶBL特性が使用中に変化することを意味
し、誤ったデータを出力する。
【００１０】リードディスターブによってビット性（１
つのセル）でセルの閾値が上がりデータが変ってしまう
ような場合、エラー検出及び修正方法としてＥＣＣ（Er
rorCorrection Code ）が従来用いられる。しかし、Ｅ
ＣＣには以下に述べるような不具合点がある。
つのセル）でセルの閾値が上がりデータが変ってしまう
ような場合、エラー検出及び修正方法としてＥＣＣ（Er
rorCorrection Code ）が従来用いられる。しかし、Ｅ
ＣＣには以下に述べるような不具合点がある。
【００１１】(a) ＥＣＣエラー検出には計算処理を行
う必要がある。これをチップ内で行おうとすると、ＥＣ
Ｃ用付加ビットや演算処理回路等を組込む必要が生じ、
チップ面積がかなり大きくなる。
う必要がある。これをチップ内で行おうとすると、ＥＣ
Ｃ用付加ビットや演算処理回路等を組込む必要が生じ、
チップ面積がかなり大きくなる。
【００１２】(b) 従来、１行につき、１ビット修正可
能なＥＣＣ用の余分のセルを設けているものの、リード
ディスターブによって閾値がどんどん上がっていき、不
良セルが１行につき、複数ビット発生したときは救済で
きない。
能なＥＣＣ用の余分のセルを設けているものの、リード
ディスターブによって閾値がどんどん上がっていき、不
良セルが１行につき、複数ビット発生したときは救済で
きない。
【００１３】(c) セルのデータ自体を修正しないの
で、変動後に読出すときに必ず修正しなければならず、
その分読出し応答性能が低下する。
で、変動後に読出すときに必ず修正しなければならず、
その分読出し応答性能が低下する。
【００１４】よって、本発明は、セルトランジスタの閾
値のシフトによって保持データが反転する不具合を未然
に防止して、ＥＣＣ訂正に必要な外付あるいは複雑なチ
ップ内周辺回路を不要とする半導体不揮発性メモリを提
供することを目的とする。
値のシフトによって保持データが反転する不具合を未然
に防止して、ＥＣＣ訂正に必要な外付あるいは複雑なチ
ップ内周辺回路を不要とする半導体不揮発性メモリを提
供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体不揮発性メモリは、データの書込み
及び消去が電気的に可能になされた不揮発性記憶セルを
行列状に配置し、ビット線群及びワード線群によって指
定アドレスに対応する記憶セルを選択可能にしたセルア
レイを有する半導体不揮発性メモリにおいて、データの
第１及び第２の値（“１”、“０”）にそれぞれ対応す
る第１及び第２の基準レベル（“ＶL ”、“ＶH ”）
と、前記第１及び第２の基準レベルの中間値の中間レベ
ル（“ＶM ”）と、を発生する基準レベル発生手段と、
アドレス指定された記憶セルからのデータの読出しのた
めにプリチャージされたビット線の電位（ＶBL）が、前
記第１の基準レベル（“ＶL ”）と前記中間レベル
（“ＶM ”）との相互間、または、第２の基準レベル
（“ＶH ”）と前記中間レベル（“ＶM ”）との相互
間、にあるかどうかを判別する判別手段（２４）と、ビ
ット線の電位（ＶBL）が、第１の基準レベル（“ＶL
”）と中間レベル（“ＶM ”）との相互間にあると
き、データを読出した記憶セルに第１の値（“１”）を
書込み、前記第２の基準レベル（“ＶH ”）と前記中間
レベル（“ＶM ”）との相互間にあるとき、前記データ
を読出した記憶セルに第２の値（“０”）を書込む、デ
ータ書直し手段（２５）と、を備えることを特徴とす
る。
め、本発明の半導体不揮発性メモリは、データの書込み
及び消去が電気的に可能になされた不揮発性記憶セルを
行列状に配置し、ビット線群及びワード線群によって指
定アドレスに対応する記憶セルを選択可能にしたセルア
レイを有する半導体不揮発性メモリにおいて、データの
第１及び第２の値（“１”、“０”）にそれぞれ対応す
る第１及び第２の基準レベル（“ＶL ”、“ＶH ”）
と、前記第１及び第２の基準レベルの中間値の中間レベ
ル（“ＶM ”）と、を発生する基準レベル発生手段と、
アドレス指定された記憶セルからのデータの読出しのた
めにプリチャージされたビット線の電位（ＶBL）が、前
記第１の基準レベル（“ＶL ”）と前記中間レベル
（“ＶM ”）との相互間、または、第２の基準レベル
（“ＶH ”）と前記中間レベル（“ＶM ”）との相互
間、にあるかどうかを判別する判別手段（２４）と、ビ
ット線の電位（ＶBL）が、第１の基準レベル（“ＶL
”）と中間レベル（“ＶM ”）との相互間にあると
き、データを読出した記憶セルに第１の値（“１”）を
書込み、前記第２の基準レベル（“ＶH ”）と前記中間
レベル（“ＶM ”）との相互間にあるとき、前記データ
を読出した記憶セルに第２の値（“０”）を書込む、デ
ータ書直し手段（２５）と、を備えることを特徴とす
る。
【００１６】また、本発明の半導体不揮発性メモリは、
データの書込み及び消去が電気的に可能になされた不揮
発性記憶セルを行列状に配置し、ビット線群及びワード
線群によって指定アドレスに対応する記憶セルを選択可
能にしたセルアレイを有する半導体不揮発性メモリにお
いて、データの第１及び第２の値（“１”、“０”）に
それぞれ対応する第１及び第２の基準レベル（“ＶL
”、“ＶH ”）を発生する基準レベル発生手段と、ア
ドレス指定された記憶セルからのデータの読出しのため
にプリチャージされたビット線（ＢＬ）に対し、第１の
時刻（ｔ1 ）においてビット線の電位（ＶBL）と第１の
基準レベル（“ＶL ”）とを比較し、第２の時刻（ｔ2
）において該ビット線電位（ＶBL）と第２の基準レベ
ル（“ＶH ”）とを比較して、データの修正が必要かど
うかを判別する判別手段（２４）と、第２の時刻（ｔ2
）において、ビット線電位（ＶBL）が第１の基準レベ
ル（“ＶL ”）よりも低いときデータを読出した記憶セ
ルに第１の値（“１”）を書込み、ビット線電位（ＶB
L）が第１及び２の基準レベル（“ＶL ”、“ＶH ”）
相互間にあるとき、データを読出した記憶セルに第２の
値（“０”）を書込む、データ書直し手段（２５）と、
を備えることを特徴とする。
データの書込み及び消去が電気的に可能になされた不揮
発性記憶セルを行列状に配置し、ビット線群及びワード
線群によって指定アドレスに対応する記憶セルを選択可
能にしたセルアレイを有する半導体不揮発性メモリにお
いて、データの第１及び第２の値（“１”、“０”）に
それぞれ対応する第１及び第２の基準レベル（“ＶL
”、“ＶH ”）を発生する基準レベル発生手段と、ア
ドレス指定された記憶セルからのデータの読出しのため
にプリチャージされたビット線（ＢＬ）に対し、第１の
時刻（ｔ1 ）においてビット線の電位（ＶBL）と第１の
基準レベル（“ＶL ”）とを比較し、第２の時刻（ｔ2
）において該ビット線電位（ＶBL）と第２の基準レベ
ル（“ＶH ”）とを比較して、データの修正が必要かど
うかを判別する判別手段（２４）と、第２の時刻（ｔ2
）において、ビット線電位（ＶBL）が第１の基準レベ
ル（“ＶL ”）よりも低いときデータを読出した記憶セ
ルに第１の値（“１”）を書込み、ビット線電位（ＶB
L）が第１及び２の基準レベル（“ＶL ”、“ＶH ”）
相互間にあるとき、データを読出した記憶セルに第２の
値（“０”）を書込む、データ書直し手段（２５）と、
を備えることを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態の一例
を図面を参照して説明する。
を図面を参照して説明する。
【００１８】図１は、本発明が適用されるＥＥＰＲＯＭ
の要部を概略的に示すブロック図である。同図におい
て、図８と対応する部分には同一符号を付し、かかる部
分の説明は省略する。
の要部を概略的に示すブロック図である。同図におい
て、図８と対応する部分には同一符号を付し、かかる部
分の説明は省略する。
【００１９】この実施の形態では、各ビット線ＢＬi に
テストモードに導通するトランジスタＴs を介してレベ
ル比較器２１〜２３が接続される。レベル比較器２１に
は基準電圧ＶL 、同２２には基準電圧ＶM 、同２３には
比較基準電圧ＶH が印加される。
テストモードに導通するトランジスタＴs を介してレベ
ル比較器２１〜２３が接続される。レベル比較器２１に
は基準電圧ＶL 、同２２には基準電圧ＶM 、同２３には
比較基準電圧ＶH が印加される。
【００２０】各基準電圧は図４に示すように、基準電圧
ＶL ＜基準電圧ＶM ＜比較基準電圧ＶH に設定される。
ビット線ＢＬにプリチャージされた電荷は、メモリセル
の保持データによって正常な場合にはＶBL0 、ＶBL1 の
特性となる。閾値にシフトが生じた場合には、プリチャ
ージ後の時刻ｔにおいて、検出電圧がＶL ＜ＶH の範囲
内にある。そこで、検出電圧がＶL ＜ＶM の場合はデー
タ“１”に修正する。検出電圧がＶM ＜ＶH の場合はデ
ータ“０”に修正する。各基準電圧は、例えば、基準電
圧ＶL ＝１ボルト、ＶM ＝２ボルト、ＶH ＝３ボルト、
に設定する。
ＶL ＜基準電圧ＶM ＜比較基準電圧ＶH に設定される。
ビット線ＢＬにプリチャージされた電荷は、メモリセル
の保持データによって正常な場合にはＶBL0 、ＶBL1 の
特性となる。閾値にシフトが生じた場合には、プリチャ
ージ後の時刻ｔにおいて、検出電圧がＶL ＜ＶH の範囲
内にある。そこで、検出電圧がＶL ＜ＶM の場合はデー
タ“１”に修正する。検出電圧がＶM ＜ＶH の場合はデ
ータ“０”に修正する。各基準電圧は、例えば、基準電
圧ＶL ＝１ボルト、ＶM ＝２ボルト、ＶH ＝３ボルト、
に設定する。
【００２１】レベル比較器２１〜２３の各出力は判別部
２４に供給される。判別部２４は、後述するアルゴリズ
ムで各比較結果から、メモリセルに保持しているデー
タ、すなわち、設定された閾値の適否、閾値のシフトを
判断する。閾値がシフトしたと判断されたときには、デ
ータ書直し制御部２５により、メモリセルの保持データ
を読出し、これをラッチ回路ＢあるいはＩ／Ｏバッファ
１１に読出する。そして、ラッチ回路ＢあるいはＩ／Ｏ
バッファ１１に保持されたデータを再度メモリセルに書
き直す。これによって、セルトランジスタの閾値が再度
設定される。書直し（修正）は、“１”に修正する場合
は消去を行う。“０”に修正する場合は消去→書込みを
行う。データの消去、書込みはＥＥＰＲＯＭにおける公
知技術を使用可能である。このような、処理はページ単
位で行うことが可能である。
２４に供給される。判別部２４は、後述するアルゴリズ
ムで各比較結果から、メモリセルに保持しているデー
タ、すなわち、設定された閾値の適否、閾値のシフトを
判断する。閾値がシフトしたと判断されたときには、デ
ータ書直し制御部２５により、メモリセルの保持データ
を読出し、これをラッチ回路ＢあるいはＩ／Ｏバッファ
１１に読出する。そして、ラッチ回路ＢあるいはＩ／Ｏ
バッファ１１に保持されたデータを再度メモリセルに書
き直す。これによって、セルトランジスタの閾値が再度
設定される。書直し（修正）は、“１”に修正する場合
は消去を行う。“０”に修正する場合は消去→書込みを
行う。データの消去、書込みはＥＥＰＲＯＭにおける公
知技術を使用可能である。このような、処理はページ単
位で行うことが可能である。
【００２２】上記構成による動作について図２のフロー
チャートを参照して更に説明する。
チャートを参照して更に説明する。
【００２３】図２において、まず、図示しないコンピー
タシステムへの電源投入の際やシステム終了の際、ある
いはＣＰＵがＥＥＰＲＯＭをアクセスしない状態におい
て、テストモードが実行されれる。このモードにおいて
は、例えば、データの読出し単位であるページ単位でア
ドレス指定がなされる。アドレス指定はＣＰＵのプログ
ラムにより、あるいはＥＥＰＲＯＭの周辺回路の機能と
して組込むことが可能である。アドレスが入力される
と、これがデコードされ、該当する１ページのメモリセ
ルの保持データが読出し可能となる（Ｓ１２）。次に、
従来例で述べたのと同様にデータを読出す。すなわち、
１ページ分のビット線がプリチャージされ、例えば、Ｃ
Ｇ４のページに相当するデータを読出すために、ＣＧ４
に０ボルトが印加され、ＣＧ１〜ＣＧ３はＶcc、ＣＧ５
〜ＣＧ８はＶcc、ＳＧ１、ＳＧ２はＶccに設定され、Ｃ
Ｇ４のゲート電圧が印加される１ページの各メモリセル
のデータが読出され、Ｉ／Ｏバッファに保持される（Ｓ
１４）。
タシステムへの電源投入の際やシステム終了の際、ある
いはＣＰＵがＥＥＰＲＯＭをアクセスしない状態におい
て、テストモードが実行されれる。このモードにおいて
は、例えば、データの読出し単位であるページ単位でア
ドレス指定がなされる。アドレス指定はＣＰＵのプログ
ラムにより、あるいはＥＥＰＲＯＭの周辺回路の機能と
して組込むことが可能である。アドレスが入力される
と、これがデコードされ、該当する１ページのメモリセ
ルの保持データが読出し可能となる（Ｓ１２）。次に、
従来例で述べたのと同様にデータを読出す。すなわち、
１ページ分のビット線がプリチャージされ、例えば、Ｃ
Ｇ４のページに相当するデータを読出すために、ＣＧ４
に０ボルトが印加され、ＣＧ１〜ＣＧ３はＶcc、ＣＧ５
〜ＣＧ８はＶcc、ＳＧ１、ＳＧ２はＶccに設定され、Ｃ
Ｇ４のゲート電圧が印加される１ページの各メモリセル
のデータが読出され、Ｉ／Ｏバッファに保持される（Ｓ
１４）。
【００２４】この際に、図４に示すように、ビット線に
チャージされた電荷の放電（減少）による電位が時刻ｔ
において検出される。図４において、曲線ＶBL0 はデー
タ“０”の確定領域、曲線ＶBLS はデータ“０”と
“１”との判別限界、曲線ＶBL1はデータ“１”の確定
領域を表している。ビット線のチャージ電圧ＶBLが曲線
ＶBL0 と曲線ＶBL1 とに挟まれる領域にあるとき、読出
しセルの閾値がシフトしており、要修正であるとが判別
される。
チャージされた電荷の放電（減少）による電位が時刻ｔ
において検出される。図４において、曲線ＶBL0 はデー
タ“０”の確定領域、曲線ＶBLS はデータ“０”と
“１”との判別限界、曲線ＶBL1はデータ“１”の確定
領域を表している。ビット線のチャージ電圧ＶBLが曲線
ＶBL0 と曲線ＶBL1 とに挟まれる領域にあるとき、読出
しセルの閾値がシフトしており、要修正であるとが判別
される。
【００２５】前述した判別部２４は、レベル比較器２１
〜２３の各出力によって、読出したデータのメモリセル
の状態を判別する。時刻ｔにおいて、ビット線の電圧Ｖ
BLが基準値ＶL よりも低いとき、保持データは“１”で
あり、セルトランジスタの閾値のシフトはないと判別さ
れ、当該ビットについてのテストは終了する（Ｓ１
６）。ビット線電圧ＶBLが基準値ＶH よりも高いとき、
保持データは“０”であり、セルトランジスタの閾値の
シフトはないと判別され、当該ビットについてのテスト
は終了する（Ｓ１８）。ビット線電圧ＶBLが基準値ＶL
よりも高く、基準値ＶH よりも低いとき、セルトランジ
スタの閾値はシフトしていると判断される（Ｓ１８）。
そこで、ビット線電圧ＶBLが判別基準値のＶM よりも高
い場合は、保持データを“０”に修正する（Ｓ２４）。
ビット線電圧ＶBLが判別基準値のＶMよりも低い場合
は、保持データを“１”に修正する（Ｓ２２）。保持デ
ータの修正は、センスアンプＡの比較基準値ＶR とＶM
とを同じに設定すれば、Ｉ／Ｏバッファに保持した読出
しデータをそのまま再度書込むことによりなされる。尤
もＣＰＵによって該当データを再度書込むことが可能で
ある。この修正処理はページ単位で行うことが出来る。
データの修正ステップはデータ書直し制御部２５の動作
に対応する。指定したアドレスのビット（あるいはペー
ジ）についてのテストは終了する。更に、他のページの
テストが指定されていれば、ステップＳ１２〜Ｓ２４が
繰返される。
〜２３の各出力によって、読出したデータのメモリセル
の状態を判別する。時刻ｔにおいて、ビット線の電圧Ｖ
BLが基準値ＶL よりも低いとき、保持データは“１”で
あり、セルトランジスタの閾値のシフトはないと判別さ
れ、当該ビットについてのテストは終了する（Ｓ１
６）。ビット線電圧ＶBLが基準値ＶH よりも高いとき、
保持データは“０”であり、セルトランジスタの閾値の
シフトはないと判別され、当該ビットについてのテスト
は終了する（Ｓ１８）。ビット線電圧ＶBLが基準値ＶL
よりも高く、基準値ＶH よりも低いとき、セルトランジ
スタの閾値はシフトしていると判断される（Ｓ１８）。
そこで、ビット線電圧ＶBLが判別基準値のＶM よりも高
い場合は、保持データを“０”に修正する（Ｓ２４）。
ビット線電圧ＶBLが判別基準値のＶMよりも低い場合
は、保持データを“１”に修正する（Ｓ２２）。保持デ
ータの修正は、センスアンプＡの比較基準値ＶR とＶM
とを同じに設定すれば、Ｉ／Ｏバッファに保持した読出
しデータをそのまま再度書込むことによりなされる。尤
もＣＰＵによって該当データを再度書込むことが可能で
ある。この修正処理はページ単位で行うことが出来る。
データの修正ステップはデータ書直し制御部２５の動作
に対応する。指定したアドレスのビット（あるいはペー
ジ）についてのテストは終了する。更に、他のページの
テストが指定されていれば、ステップＳ１２〜Ｓ２４が
繰返される。
【００２６】このようなシーケンスにて不良の救済を行
った場合、リードディスターブやデータ抜けによって徐
々にデータが一方から他方に変化する過程にあるものを
データの再書込みによってセルトランジスタの閾値を元
に戻してデータエラーの発生を未然に防止することが可
能となる。
った場合、リードディスターブやデータ抜けによって徐
々にデータが一方から他方に変化する過程にあるものを
データの再書込みによってセルトランジスタの閾値を元
に戻してデータエラーの発生を未然に防止することが可
能となる。
【００２７】図３は、本発明の他の実施の形態を示して
いる。この例では、図５に示すように、時刻ｔ1 及びｔ
2 の２回のビット線電圧検出を行って判別する。これに
より、レベル比較器の使用数を２つに減らすことが出来
る利点がある。このため、この実施の形態では、図１に
示されるレベル比較器２２は設けられていない。
いる。この例では、図５に示すように、時刻ｔ1 及びｔ
2 の２回のビット線電圧検出を行って判別する。これに
より、レベル比較器の使用数を２つに減らすことが出来
る利点がある。このため、この実施の形態では、図１に
示されるレベル比較器２２は設けられていない。
【００２８】まず、先の実施例と同様に、コンピータシ
ステムへの電源投入の際、システム終了の際、あるいは
ＣＰＵがＥＥＰＲＯＭをアクセスしない状態において、
テストモードが実行されれる。このモードにおいては、
例えば、データの読出し単位であるページ単位でアドレ
ス指定がなされる。テストのためのアドレス指定はＣＰ
Ｕのプログラムにより、あるいはＥＥＰＲＯＭの周辺回
路の機能として組込むことが可能である。アドレスが入
力されると、これがデコードされ、該当する１ページの
メモリセルの保持データが読出し可能となる（Ｓ４
２）。
ステムへの電源投入の際、システム終了の際、あるいは
ＣＰＵがＥＥＰＲＯＭをアクセスしない状態において、
テストモードが実行されれる。このモードにおいては、
例えば、データの読出し単位であるページ単位でアドレ
ス指定がなされる。テストのためのアドレス指定はＣＰ
Ｕのプログラムにより、あるいはＥＥＰＲＯＭの周辺回
路の機能として組込むことが可能である。アドレスが入
力されると、これがデコードされ、該当する１ページの
メモリセルの保持データが読出し可能となる（Ｓ４
２）。
【００２９】次に、データの読出しを行う。すなわち、
１ページ分のビット線ＢＬ０〜ＢＬ４０９５がプリチャ
ージされ、例えば、指定アドレスに対応するＣＧ４のペ
ージに相当するデータを読出すために、ＣＧ４に０ボル
トが印加され、ＣＧ１〜ＣＧ３はＶcc、ＣＧ５〜ＣＧ８
はＶcc、ＳＧ１、ＳＧ２はＶccに設定される、ＣＧ４の
ゲート電圧が印加される１ページ分の各メモリセルのデ
ータが読出され、Ｉ／Ｏバッファに保持される（Ｓ４
４）。
１ページ分のビット線ＢＬ０〜ＢＬ４０９５がプリチャ
ージされ、例えば、指定アドレスに対応するＣＧ４のペ
ージに相当するデータを読出すために、ＣＧ４に０ボル
トが印加され、ＣＧ１〜ＣＧ３はＶcc、ＣＧ５〜ＣＧ８
はＶcc、ＳＧ１、ＳＧ２はＶccに設定される、ＣＧ４の
ゲート電圧が印加される１ページ分の各メモリセルのデ
ータが読出され、Ｉ／Ｏバッファに保持される（Ｓ４
４）。
【００３０】この際、図５に示すように、時刻ｔ1 及び
ｔ2 において、ビット線ＢＬにプリチャージされた電荷
の放電（減少）により低下した電位の検出を行う。同図
において、曲線ＶBL0 はデータ“０”の確定領域、曲線
ＶBL1 はデータ“１”の確定領域を表している。例え
ば、比較基準値ＶL は時刻ｔ1 における曲線ＶBL1 の値
に、基準値ＶH は時刻ｔ2 における曲線ＶBL0 の値に、
それぞれ設定される。
ｔ2 において、ビット線ＢＬにプリチャージされた電荷
の放電（減少）により低下した電位の検出を行う。同図
において、曲線ＶBL0 はデータ“０”の確定領域、曲線
ＶBL1 はデータ“１”の確定領域を表している。例え
ば、比較基準値ＶL は時刻ｔ1 における曲線ＶBL1 の値
に、基準値ＶH は時刻ｔ2 における曲線ＶBL0 の値に、
それぞれ設定される。
【００３１】判別部２４は、レベル比較器２１及び２３
の各出力によって、読出したメモリセルの閾値状態を判
別する。時刻ｔ1 における第１回目の検出において、ビ
ット線の電圧ＶBLが基準値ＶL よりも低いとき、保持デ
ータは“１”と判別する。この場合のＶBLは、曲線ＶBL
の降下特性により、それ以後もデータ“１”の判別範囲
内にある。当該ビットについてのテストは終了する（Ｓ
４６）。この時点で、電圧ＶBLが基準値ＶL よりも高い
場合には、保持データが“０”であるか閾値がシフトし
ているかのいずれかである。
の各出力によって、読出したメモリセルの閾値状態を判
別する。時刻ｔ1 における第１回目の検出において、ビ
ット線の電圧ＶBLが基準値ＶL よりも低いとき、保持デ
ータは“１”と判別する。この場合のＶBLは、曲線ＶBL
の降下特性により、それ以後もデータ“１”の判別範囲
内にある。当該ビットについてのテストは終了する（Ｓ
４６）。この時点で、電圧ＶBLが基準値ＶL よりも高い
場合には、保持データが“０”であるか閾値がシフトし
ているかのいずれかである。
【００３２】時刻ｔ2 において、ビット線ＢＬにプリチ
ャージされた電荷の放電（減少）により低下したビット
線電位ＶBLの第２回目の検出を行う（Ｓ４８）。
ャージされた電荷の放電（減少）により低下したビット
線電位ＶBLの第２回目の検出を行う（Ｓ４８）。
【００３３】判別部２４は、レベル比較器２１及び２３
の各出力によって、ビット線の電位ＶBLを判別する。ビ
ット線電位ＶBLが基準値ＶH よりも高いとき、保持デー
タを“０”と判別する。曲線ＶBL0 を下回らないので閾
値のシフトはないと判別され、当該ビットについてのテ
ストは終了する（Ｓ５０）。
の各出力によって、ビット線の電位ＶBLを判別する。ビ
ット線電位ＶBLが基準値ＶH よりも高いとき、保持デー
タを“０”と判別する。曲線ＶBL0 を下回らないので閾
値のシフトはないと判別され、当該ビットについてのテ
ストは終了する（Ｓ５０）。
【００３４】ビット線電圧ＶBLが基準値ＶH よりも低く
（Ｓ５０）、基準値ＶL よりも低いとき（Ｓ５２）、セ
ルトランジスタの閾値は“１”からシフトしていると判
断される（Ｓ５２）。データ書直し制御部２５は、保持
データを“１”に修正し（Ｓ５４）、終了する。
（Ｓ５０）、基準値ＶL よりも低いとき（Ｓ５２）、セ
ルトランジスタの閾値は“１”からシフトしていると判
断される（Ｓ５２）。データ書直し制御部２５は、保持
データを“１”に修正し（Ｓ５４）、終了する。
【００３５】ビット線電圧ＶBLが基準値ＶH よりも低く
（Ｓ５０）、基準値ＶL よりも高いとき（Ｓ５２）、デ
ータ“０”から閾値がシフトしたと判断される。そこ
で、データ書直し制御部２５は、保持データを“０”に
修正し（Ｓ５４）、終了する。保持データの修正は、例
えば、Ｉ／Ｏバッファに保持した読出しデータをそのま
ま再度書込むことによりなされる。尤もＣＰＵによって
該当データを再度書込むことが可能である。この修正処
理はページ単位で行うことが出来る。指定したアドレス
のビット（あるいはページ）についてのテストは終了す
る。更に、他のページのテストが指定されていれば、ス
テップＳ４２〜Ｓ５６が繰返される。
（Ｓ５０）、基準値ＶL よりも高いとき（Ｓ５２）、デ
ータ“０”から閾値がシフトしたと判断される。そこ
で、データ書直し制御部２５は、保持データを“０”に
修正し（Ｓ５４）、終了する。保持データの修正は、例
えば、Ｉ／Ｏバッファに保持した読出しデータをそのま
ま再度書込むことによりなされる。尤もＣＰＵによって
該当データを再度書込むことが可能である。この修正処
理はページ単位で行うことが出来る。指定したアドレス
のビット（あるいはページ）についてのテストは終了す
る。更に、他のページのテストが指定されていれば、ス
テップＳ４２〜Ｓ５６が繰返される。
【００３６】なお、上述した例では、１ページ単位で書
込み、読出しを行うメモリについて説明したが、ビット
単位、ブロック単位で書込み、読出しを行うメモリにつ
いても同様に本発明を適用でき、ビット単位、ブロック
単位でデータを書直すことが可能である。
込み、読出しを行うメモリについて説明したが、ビット
単位、ブロック単位で書込み、読出しを行うメモリにつ
いても同様に本発明を適用でき、ビット単位、ブロック
単位でデータを書直すことが可能である。
【００３７】また、テストモードとして通常のデータ読
出しと別途に行うのではなく、データ読出と並行してセ
ルトランジスタの閾値のシフト判別を行うことが可能で
ある。
出しと別途に行うのではなく、データ読出と並行してセ
ルトランジスタの閾値のシフト判別を行うことが可能で
ある。
【００３８】
【発明の効果】以上説明したように、本発明の半導体不
揮発性メモリによれば、閾値が判別限界を越える前にデ
ータ状態を判別し、必要により、データの再書込みを行
うので、多ビットの不良発生を未然に防止することが可
能となる。また、ＥＣＣチェックのように読出す度にエ
ラーチェック処理を行う必要がないので、応答性能が低
下しない。ＥＣＣチェックための追加ビットやＥＣＣチ
ェック機構が不要となるので、メモリチップ面積の増加
への影響は比較的少なくて済む。
揮発性メモリによれば、閾値が判別限界を越える前にデ
ータ状態を判別し、必要により、データの再書込みを行
うので、多ビットの不良発生を未然に防止することが可
能となる。また、ＥＣＣチェックのように読出す度にエ
ラーチェック処理を行う必要がないので、応答性能が低
下しない。ＥＣＣチェックための追加ビットやＥＣＣチ
ェック機構が不要となるので、メモリチップ面積の増加
への影響は比較的少なくて済む。
【図１】本発明の実施の形態を説明するブロック回路図
である。
である。
【図２】第１の実施の形態における動作態様を説明する
フローチャートである。
フローチャートである。
【図３】第２の実施の形態における動作態様を説明する
フローチャートである。
フローチャートである。
【図４】第１の実施の形態における閾値の判別を説明す
る説明図である。
る説明図である。
【図５】第２の実施の形態における閾値の判別を説明す
る説明図である。
る説明図である。
【図６】半導体不揮発性メモリの概略構成を説明する説
明図である。
明図である。
【図７】ＮＡＮＤ型フラッシュメモリのメモリセルの構
成例を示す説明図である。
成例を示す説明図である。
【図８】１本のビット線当りのビット線制御回路の一部
を説明するブロック図である。
を説明するブロック図である。
【図９】従来装置におけるプリチャージ後のビット線電
位の変動を説明する説明図である。
位の変動を説明する説明図である。
１０ ビット線制御回路 １１ Ｉ／Ｏバッファ ２１〜２３ レベル比較器 ２４ 判別部 ２５ データ書直し制御部
Claims (3)
- 【請求項１】データの書込み及び消去が電気的に可能に
なされた不揮発性記憶セルを行列状に配置し、ビット線
群及びワード線群によって指定アドレスに対応する記憶
セルを選択可能にしたセルアレイを有する半導体不揮発
性メモリであって、 前記データの第１及び第２の値にそれぞれ対応する第１
及び第２の基準レベルと、前記第１及び第２の基準レベ
ルの中間値の中間レベルと、を発生する基準レベル発生
手段と、 アドレス指定された記憶セルからのデータの読出しのた
めにプリチャージされたビット線の電位が、前記第１の
基準レベルと前記中間レベルとの相互間、または、第２
の基準レベルと前記中間レベルとの相互間、にあるかど
うかを判別する判別手段と、 前記ビット線の電位が、前記第１の基準レベルと前記中
間レベルとの相互間にあるとき、データを読出した記憶
セルに第１の値を書込み、前記第２の基準レベルと前記
中間レベルとの相互間にあるとき、前記データを読出し
た記憶セルに第２の値を書込む、データ書直し手段と、 を備えることを特徴とする半導体不揮発性メモリ。 - 【請求項２】前記判別手段は、 前記ビット線電位と前記第１の基準レベルとを比較する
第１のレベル比較器と、 前記ビット線電位と前記中間レベルとを比較する第２の
レベル比較器と、 前記ビット線電位と前記第２の基準レベルとを比較する
第３のレベル比較器と、 とを含むことを特徴とする請求項１記載の半導体不揮発
性メモリ。 - 【請求項３】データの書込み及び消去が電気的に可能に
なされた不揮発性記憶セルを行列状に配置し、ビット線
群及びワード線群によって指定アドレスに対応する記憶
セルを選択可能にしたセルアレイを有する半導体不揮発
性メモリであって、 前記データの第１及び第２の値にそれぞれ対応する第１
及び第２の基準レベルを発生する基準レベル発生手段
と、 アドレス指定された記憶セルからのデータの読出しのた
めにプリチャージされたビット線に対し、第１の時刻に
おいて前記ビット線の電位と前記第１の基準レベルとを
比較し、第２の時刻において該ビット線電位と前記第２
の基準レベルとを比較して、データの修正が必要かどう
かを判別する判別手段と、 前記第２の時刻において、前記ビット線電位が前記第１
の基準レベルよりも低いときデータを読出した記憶セル
に第１の値を書込み、前記ビット線電位が前記第１及び
２の基準レベル相互間にあるとき、前記データを読出し
た記憶セルに第２の値を書込む、データ書直し手段と、 を備えることを特徴とする半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13678296A JPH09320289A (ja) | 1996-05-30 | 1996-05-30 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13678296A JPH09320289A (ja) | 1996-05-30 | 1996-05-30 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320289A true JPH09320289A (ja) | 1997-12-12 |
Family
ID=15183399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13678296A Pending JPH09320289A (ja) | 1996-05-30 | 1996-05-30 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09320289A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2008059745A (ja) * | 2006-09-01 | 2008-03-13 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びメモリシステム |
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-
1996
- 1996-05-30 JP JP13678296A patent/JPH09320289A/ja active Pending
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
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