JPH09321176A - 半導体用パッケージ - Google Patents
半導体用パッケージInfo
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- JPH09321176A JPH09321176A JP8333621A JP33362196A JPH09321176A JP H09321176 A JPH09321176 A JP H09321176A JP 8333621 A JP8333621 A JP 8333621A JP 33362196 A JP33362196 A JP 33362196A JP H09321176 A JPH09321176 A JP H09321176A
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- dielectric constant
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Abstract
(57)【要約】
【課題】 高集積化、高周波動作化、低電圧化された半
導体素子を搭載する半導体用パッケージにおいて、信号
線間の電気容量の増大を抑制しつつ対接地容量を増大さ
せ、同時スイッチングノイズおよびクロストークノイズ
を共に低減する。 【解決手段】 絶縁性基板３の表面（あるいは内部）
に、複数の信号線４-1、４-2…を有する信号配線４、グ
ランド配線５および電源配線を形成した半導体用パッケ
ージ１である。絶縁性基板３は、信号線４-1、４-2間の
電気容量が信号配線４とグランド配線５との間の電気容
量より小さくなるように、信号配線４とグランド配線５
との間に配置された高誘電率部６と、各信号線４-1、４
-2間に配置された低誘電率部７とを有している。
導体素子を搭載する半導体用パッケージにおいて、信号
線間の電気容量の増大を抑制しつつ対接地容量を増大さ
せ、同時スイッチングノイズおよびクロストークノイズ
を共に低減する。 【解決手段】 絶縁性基板３の表面（あるいは内部）
に、複数の信号線４-1、４-2…を有する信号配線４、グ
ランド配線５および電源配線を形成した半導体用パッケ
ージ１である。絶縁性基板３は、信号線４-1、４-2間の
電気容量が信号配線４とグランド配線５との間の電気容
量より小さくなるように、信号配線４とグランド配線５
との間に配置された高誘電率部６と、各信号線４-1、４
-2間に配置された低誘電率部７とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、耐ノイズ性を向上
させた半導体用パッケージに関する。
させた半導体用パッケージに関する。
【０００２】
【従来の技術】ＬＳＩ、ＵＬＳＩ、ＶＬＳＩ等の半導体
素子が搭載されるセラミックスや樹脂等の絶縁性材料か
らなる各種のパッケージは、半導体素子の高集積化、高
速化、大型チップ化等により、高密度化、高速対応化、
高放熱化の傾向にある。また、これらの半導体の用途
も、ワークステーション、パーソナルコンピュータ、ミ
ニコンピュータ、大型コンピュータ等の産業用から、携
帯用機器、プリンタ、コピー、カメラ、テレビ、ビデオ
等の電子機器まで多くの範囲に広がり、半導体の性能自
体も向上している。
素子が搭載されるセラミックスや樹脂等の絶縁性材料か
らなる各種のパッケージは、半導体素子の高集積化、高
速化、大型チップ化等により、高密度化、高速対応化、
高放熱化の傾向にある。また、これらの半導体の用途
も、ワークステーション、パーソナルコンピュータ、ミ
ニコンピュータ、大型コンピュータ等の産業用から、携
帯用機器、プリンタ、コピー、カメラ、テレビ、ビデオ
等の電子機器まで多くの範囲に広がり、半導体の性能自
体も向上している。
【０００３】高性能、高集積な半導体素子を搭載するパ
ッケージには、半導体素子と多端子・狭ピッチで接続が
できること、配線密度が高いこと、放熱性がよいこと、
高速信号を扱うことができること、パッケージの端子自
体を多端子・狭ピッチ化できること、等が求められてい
る。パッケージの多端子・狭ピッチ化を満足させるため
に、パッケージ構造は従来のピン挿入型からＱＦＰ(Qua
d Flat Package) やＢＧＡ(Ball Grid Array) 等の表面
実装型に移行している。
ッケージには、半導体素子と多端子・狭ピッチで接続が
できること、配線密度が高いこと、放熱性がよいこと、
高速信号を扱うことができること、パッケージの端子自
体を多端子・狭ピッチ化できること、等が求められてい
る。パッケージの多端子・狭ピッチ化を満足させるため
に、パッケージ構造は従来のピン挿入型からＱＦＰ(Qua
d Flat Package) やＢＧＡ(Ball Grid Array) 等の表面
実装型に移行している。
【０００４】表面実装型の中でも、特にパッケージの入
出力端子として半田バンプを用いたＢＧＡパッケージ
は、端子による接続距離の短縮が図れ、接続部のインダ
クタンスによる高速信号の反射や遅延等が抑制できる等
の利点を有することから、高性能、高集積な半導体素子
のパッケージとして期待されている。また、ＢＧＡは半
田バンプによる接続距離の短縮に加えて、バンプ形成に
より狭ピッチ・多端子化が容易であり、さらにこのバン
プ形成による狭ピッチ・多端子化はパッケージサイズそ
のものを縮小化し、プリント基板等への実装密度の向
上、インダクタンス、抵抗等の低減による電気特性の向
上、パッケージの小型化による高周波特性の改善等が期
待できる。
出力端子として半田バンプを用いたＢＧＡパッケージ
は、端子による接続距離の短縮が図れ、接続部のインダ
クタンスによる高速信号の反射や遅延等が抑制できる等
の利点を有することから、高性能、高集積な半導体素子
のパッケージとして期待されている。また、ＢＧＡは半
田バンプによる接続距離の短縮に加えて、バンプ形成に
より狭ピッチ・多端子化が容易であり、さらにこのバン
プ形成による狭ピッチ・多端子化はパッケージサイズそ
のものを縮小化し、プリント基板等への実装密度の向
上、インダクタンス、抵抗等の低減による電気特性の向
上、パッケージの小型化による高周波特性の改善等が期
待できる。
【０００５】一方、半導体素子自体については、高速化
や低消費電力化等に対する要請が強まっており、このよ
うな要請に応じるために、電源電圧やしきい電圧は低電
圧化する傾向に進んでいる。このうち、電源電圧の低電
圧化は、例えば100MHzというような高速の動作周波数を
維持した上で達成することが望まれる。ただし、電源電
圧の低電圧化は耐ノイズ性の低下につながることから、
低電圧化された半導体素子を搭載するパッケージには耐
ノイズ性の向上を図ることが求められている。ここで、
パッケージの耐ノイズ性の向上を図るためには、第１に
パッケージ内信号線のインダクタンスを低減する、第２
にパッケージ内信号線の対接地容量を増大させる、等が
有効であることが知られている。これらのうち、信号線
のインダクタンスの低減には、パッケージサイズの小型
化や入出力端子部分でのインダクタンス効果の低減等が
有効である。上述したＢＧＡパッケージは、これらの要
求特性を満足するものであり、耐ノイズ性を高めたパッ
ケージ構造として注目されている。
や低消費電力化等に対する要請が強まっており、このよ
うな要請に応じるために、電源電圧やしきい電圧は低電
圧化する傾向に進んでいる。このうち、電源電圧の低電
圧化は、例えば100MHzというような高速の動作周波数を
維持した上で達成することが望まれる。ただし、電源電
圧の低電圧化は耐ノイズ性の低下につながることから、
低電圧化された半導体素子を搭載するパッケージには耐
ノイズ性の向上を図ることが求められている。ここで、
パッケージの耐ノイズ性の向上を図るためには、第１に
パッケージ内信号線のインダクタンスを低減する、第２
にパッケージ内信号線の対接地容量を増大させる、等が
有効であることが知られている。これらのうち、信号線
のインダクタンスの低減には、パッケージサイズの小型
化や入出力端子部分でのインダクタンス効果の低減等が
有効である。上述したＢＧＡパッケージは、これらの要
求特性を満足するものであり、耐ノイズ性を高めたパッ
ケージ構造として注目されている。
【０００６】しかし、従来構造のＢＧＡパッケージは、
必ずしも十分に耐ノイズ性を満足しているわけではな
く、例えば高周波動作型の半導体素子では、電源電圧の
低電圧化により耐同時スイッチングノイズに対するマー
ジンが小さくなっており、さらにパッケージの耐ノイズ
性の向上を図ることが求められている。そこで、上述し
たパッケージ内信号線の対接地容量を増大させることが
検討されている。
必ずしも十分に耐ノイズ性を満足しているわけではな
く、例えば高周波動作型の半導体素子では、電源電圧の
低電圧化により耐同時スイッチングノイズに対するマー
ジンが小さくなっており、さらにパッケージの耐ノイズ
性の向上を図ることが求められている。そこで、上述し
たパッケージ内信号線の対接地容量を増大させることが
検討されている。
【０００７】パッケージ内信号線の対接地容量を増大さ
せるためには、例えば誘電率の大きい絶縁材料を使用す
ることが考えられるが、このような高誘電率の絶縁材料
を用いたパッケージでは信号線間の容量も増大してしま
うため、クロストークノイズが大きくなるという問題が
生じる。また、パッケージ全体としての誘電率の増大は
信号遅延の原因となり、特に高周波動作型の半導体素子
では出力波形のなまり等を招くことになる。
せるためには、例えば誘電率の大きい絶縁材料を使用す
ることが考えられるが、このような高誘電率の絶縁材料
を用いたパッケージでは信号線間の容量も増大してしま
うため、クロストークノイズが大きくなるという問題が
生じる。また、パッケージ全体としての誘電率の増大は
信号遅延の原因となり、特に高周波動作型の半導体素子
では出力波形のなまり等を招くことになる。
【０００８】
【発明が解決しようとする課題】上述したように、最近
の半導体素子の高集積化や高速動作化、さらには電源電
圧やしきい電圧の低電圧化等に伴って、半導体用パッケ
ージに対する要求特性は年々厳しくなっている。特に、
電源電圧の低電圧化による耐ノイズ性の低下が問題とな
っており、例えばパッケージ内信号線の対接地容量を増
大させて同時スイッチングノイズの低減を図ることが検
討されているが、この信号線の対接地容量の増大と共に
信号線間の容量も増大し、その結果クロストークノイズ
が大きくなるという問題が生じる。さらに、信号遅延も
増大してしまう。最近では動作周波数が数100MHz以上と
いうような半導体素子も出現しており、このような動作
周波数の半導体素子を搭載する際には、特に信号線のク
ロストークノイズや同時スイッチングノイズを低減する
ことが重要になってきている。
の半導体素子の高集積化や高速動作化、さらには電源電
圧やしきい電圧の低電圧化等に伴って、半導体用パッケ
ージに対する要求特性は年々厳しくなっている。特に、
電源電圧の低電圧化による耐ノイズ性の低下が問題とな
っており、例えばパッケージ内信号線の対接地容量を増
大させて同時スイッチングノイズの低減を図ることが検
討されているが、この信号線の対接地容量の増大と共に
信号線間の容量も増大し、その結果クロストークノイズ
が大きくなるという問題が生じる。さらに、信号遅延も
増大してしまう。最近では動作周波数が数100MHz以上と
いうような半導体素子も出現しており、このような動作
周波数の半導体素子を搭載する際には、特に信号線のク
ロストークノイズや同時スイッチングノイズを低減する
ことが重要になってきている。
【０００９】このようなことから、高集積化、高周波動
作化、低電圧化された半導体素子を搭載する半導体用パ
ッケージにおいては、信号線間の電気容量の増大を抑制
しつつ対接地容量を増大させて、同時スイッチングノイ
ズおよびクロストークノイズを共に低減することが課題
とされている。
作化、低電圧化された半導体素子を搭載する半導体用パ
ッケージにおいては、信号線間の電気容量の増大を抑制
しつつ対接地容量を増大させて、同時スイッチングノイ
ズおよびクロストークノイズを共に低減することが課題
とされている。
【００１０】本発明は、このように半導体素子の高集積
化、高周波動作化、低電圧化等に対処するためになされ
たもので、信号線間の電気容量の増大を抑制しつつ対接
地容量を増大させることによって、各種ノイズの低減を
同時に図ることを可能にした半導体用パッケージを提供
することを目的としている。
化、高周波動作化、低電圧化等に対処するためになされ
たもので、信号線間の電気容量の増大を抑制しつつ対接
地容量を増大させることによって、各種ノイズの低減を
同時に図ることを可能にした半導体用パッケージを提供
することを目的としている。
【００１１】
【課題を解決するための手段】本発明の半導体用パッケ
ージは、請求項１に記載したように、絶縁性基板と、前
記絶縁性基板の表面および内部の少なくとも一方に設け
られ、所望の配線パターンにしたがって配置された複数
の信号配線と、前記絶縁性基板の表面および内部の少な
くとも一方に設けられたグランド配線および電源配線と
を具備する半導体用パッケージにおいて、前記絶縁性基
板は、前記複数の信号配線間の電気容量が前記信号配線
と前記グランド配線または電源配線との間の電気容量よ
り小さくなるように、前記信号配線と前記グランド配線
または電源配線との間に配置された高誘電率部と、前記
複数の信号配線間に配置された低誘電率部とを有するこ
とを特徴としている。
ージは、請求項１に記載したように、絶縁性基板と、前
記絶縁性基板の表面および内部の少なくとも一方に設け
られ、所望の配線パターンにしたがって配置された複数
の信号配線と、前記絶縁性基板の表面および内部の少な
くとも一方に設けられたグランド配線および電源配線と
を具備する半導体用パッケージにおいて、前記絶縁性基
板は、前記複数の信号配線間の電気容量が前記信号配線
と前記グランド配線または電源配線との間の電気容量よ
り小さくなるように、前記信号配線と前記グランド配線
または電源配線との間に配置された高誘電率部と、前記
複数の信号配線間に配置された低誘電率部とを有するこ
とを特徴としている。
【００１２】本発明の半導体用パッケージにおける絶縁
性基板は、表面配線基板および内部配線を有する多層基
板のいずれであってもよく、また絶縁性基板の表面およ
び内部の双方に配線層を有するものであってもよい。
性基板は、表面配線基板および内部配線を有する多層基
板のいずれであってもよく、また絶縁性基板の表面およ
び内部の双方に配線層を有するものであってもよい。
【００１３】絶縁性基板が表面配線基板である場合に
は、請求項２に記載したように、絶縁性基板と、前記絶
縁性基板の表面に所望の配線パターンにしたがって配置
された複数の信号配線と、前記絶縁性基板の表面に設け
られたグランド配線および電源配線とを具備する半導体
用パッケージにおいて、前記絶縁性基板は、前記複数の
信号配線間の電気容量が前記信号配線と前記グランド配
線または電源配線との間の電気容量より小さくなるよう
に、前記信号配線とそれに隣接する前記グランド配線ま
たは電源配線との間に配置された高誘電率部と、隣接す
る前記複数の信号配線間に配置された低誘電率部とを有
することを特徴とするものである。
は、請求項２に記載したように、絶縁性基板と、前記絶
縁性基板の表面に所望の配線パターンにしたがって配置
された複数の信号配線と、前記絶縁性基板の表面に設け
られたグランド配線および電源配線とを具備する半導体
用パッケージにおいて、前記絶縁性基板は、前記複数の
信号配線間の電気容量が前記信号配線と前記グランド配
線または電源配線との間の電気容量より小さくなるよう
に、前記信号配線とそれに隣接する前記グランド配線ま
たは電源配線との間に配置された高誘電率部と、隣接す
る前記複数の信号配線間に配置された低誘電率部とを有
することを特徴とするものである。
【００１４】また、絶縁性基板が内部配線層を有する多
層基板である場合には、請求項３に記載したように、積
層一体化された複数の絶縁層を有する絶縁性多層基板
と、前記絶縁性多層基板の絶縁層上に配線パターンにし
たがって配置された複数の信号配線と、前記絶縁性多層
基板の他の絶縁層上に設けられたグランド配線および電
源配線とを具備する半導体用パッケージにおいて、前記
信号配線と前記グランド配線または電源配線とに挟まれ
る前記絶縁層は、前記複数の信号配線間の電気容量が前
記信号配線と前記グランド配線または電源配線との間の
電気容量より小さくなるように、前記信号配線と前記グ
ランド配線または電源配線との間に配置された高誘電率
部と、前記複数の信号配線間に配置された低誘電率部と
を有することを特徴とするものである。
層基板である場合には、請求項３に記載したように、積
層一体化された複数の絶縁層を有する絶縁性多層基板
と、前記絶縁性多層基板の絶縁層上に配線パターンにし
たがって配置された複数の信号配線と、前記絶縁性多層
基板の他の絶縁層上に設けられたグランド配線および電
源配線とを具備する半導体用パッケージにおいて、前記
信号配線と前記グランド配線または電源配線とに挟まれ
る前記絶縁層は、前記複数の信号配線間の電気容量が前
記信号配線と前記グランド配線または電源配線との間の
電気容量より小さくなるように、前記信号配線と前記グ
ランド配線または電源配線との間に配置された高誘電率
部と、前記複数の信号配線間に配置された低誘電率部と
を有することを特徴とするものである。
【００１５】本発明の半導体用パッケージにおいては、
絶縁性基板が信号配線とグランド配線または電源配線と
の間に配置された高誘電率部と隣接する複数の信号配線
間に配置された低誘電率部とを有しているため、信号配
線の対接地容量を増大させた上で、信号配線間の電気容
量の増大を抑制することができる。従って、同時スイッ
チングノイズの低減を図ると共に、クロストークノイズ
の増加を抑制することが可能となる。
絶縁性基板が信号配線とグランド配線または電源配線と
の間に配置された高誘電率部と隣接する複数の信号配線
間に配置された低誘電率部とを有しているため、信号配
線の対接地容量を増大させた上で、信号配線間の電気容
量の増大を抑制することができる。従って、同時スイッ
チングノイズの低減を図ると共に、クロストークノイズ
の増加を抑制することが可能となる。
【００１６】
【発明の実施の形態】以下、本発明を実施するための形
態について説明する。
態について説明する。
【００１７】図１は、本発明の一実施形態による半導体
用パッケージの要部構成を示す断面図であり、図２はそ
の等価回路図である。これらの図に示す半導体用パッケ
ージ１は、表面に配線層２が設けられた絶縁性基板３を
有している。なお、この表面の配線層２は絶縁性基板３
の少なくとも一方の主面に設けられた、図示を省略した
第１および第２の入出力電極に電気的に接続されてい
る。図示を省略した第１および第２の入出力電極のう
ち、一方にはピン端子やバンプ端子等の入出力端子が接
続されて半導体用パッケージ１が構成されている。
用パッケージの要部構成を示す断面図であり、図２はそ
の等価回路図である。これらの図に示す半導体用パッケ
ージ１は、表面に配線層２が設けられた絶縁性基板３を
有している。なお、この表面の配線層２は絶縁性基板３
の少なくとも一方の主面に設けられた、図示を省略した
第１および第２の入出力電極に電気的に接続されてい
る。図示を省略した第１および第２の入出力電極のう
ち、一方にはピン端子やバンプ端子等の入出力端子が接
続されて半導体用パッケージ１が構成されている。
【００１８】上述した配線層２は、信号配線４とグラン
ド配線５を有している。なお図示を省略したが、絶縁性
基板３の表面には電源配線も設けられている。信号配線
４は所望の配線パターンに形成されており、この配線パ
ターンにしたがって配置された複数の信号線４-1、４-2
…を有している。また、グランド配線５も複数存在して
いる。
ド配線５を有している。なお図示を省略したが、絶縁性
基板３の表面には電源配線も設けられている。信号配線
４は所望の配線パターンに形成されており、この配線パ
ターンにしたがって配置された複数の信号線４-1、４-2
…を有している。また、グランド配線５も複数存在して
いる。
【００１９】絶縁性基板３は、各信号線４-1、４-2とそ
れに隣接するグランド配線５との間に配置された高誘電
率部６と、隣接する信号線４-1、４-2間に配置された低
誘電率部７とを有している。これら高誘電率部６および
低誘電率部７は、基本的には信号配線４とグランド配線
５との間の実効的誘電率εS-G と、隣接する信号線４-
1、４-2間の実効的誘電率εS-S とが、εS-G ＞εS-S
の関係を満足するものであればよい。
れに隣接するグランド配線５との間に配置された高誘電
率部６と、隣接する信号線４-1、４-2間に配置された低
誘電率部７とを有している。これら高誘電率部６および
低誘電率部７は、基本的には信号配線４とグランド配線
５との間の実効的誘電率εS-G と、隣接する信号線４-
1、４-2間の実効的誘電率εS-S とが、εS-G ＞εS-S
の関係を満足するものであればよい。
【００２０】ここで、上述したような配線層２を有する
絶縁性基板３で構成した半導体用パッケージ１において
は、同時スイッチングノイズは信号配線４とグランド配
線５間の電気容量（対接地容量）ＣS-G に影響され、こ
の対接地容量ＣS-G が大きいほど同時スイッチングノイ
ズは小さくなる。一方、クロストークノイズは各信号線
４-1、４-2…間の電気容量（信号線間容量）ＣS-S に影
響され、この信号線間容量ＣS-S が小さいほどクロスト
ークノイズは小さくなる。信号線間容量ＣS-Sは、信号
線４-1、４-2…間の各電気容量ＣS-S1、ＣS-S2、…Ｃ
S-Snの和、すなわちＣS-S ＝ＣS-S1＋ＣS-S2…＋ＣS-Sn
で表される。
絶縁性基板３で構成した半導体用パッケージ１において
は、同時スイッチングノイズは信号配線４とグランド配
線５間の電気容量（対接地容量）ＣS-G に影響され、こ
の対接地容量ＣS-G が大きいほど同時スイッチングノイ
ズは小さくなる。一方、クロストークノイズは各信号線
４-1、４-2…間の電気容量（信号線間容量）ＣS-S に影
響され、この信号線間容量ＣS-S が小さいほどクロスト
ークノイズは小さくなる。信号線間容量ＣS-Sは、信号
線４-1、４-2…間の各電気容量ＣS-S1、ＣS-S2、…Ｃ
S-Snの和、すなわちＣS-S ＝ＣS-S1＋ＣS-S2…＋ＣS-Sn
で表される。
【００２１】従って、上述した絶縁性基板３において
は、各信号線４-1、４-2とグランド配線５との間に高誘
電率部６を配置することにより、対接地容量ＣS-G を増
大させているため、同時スイッチングノイズを低減する
ことができる。この際、絶縁性基板３を全て高誘電率材
料で構成すると、各信号線４-1、４-2…間の電気容量Ｃ
S-S1、ＣS-S2、…ＣS-Snも大きくなり、その結果として
信号線間容量ＣS-S が大きくなるために、クロストーク
ノイズは逆に増加することになる。これに対して、この
実施形態の半導体用パッケージ１では、各信号線４-1、
４-2間に低誘電率部７を配置しており、これにより信号
線間容量ＣS-S の増大を抑制、さらには信号線間容量Ｃ
S-S を小さくすることを可能にしている。従って、例え
ば高集積化、高周波動作化、低電圧化された半導体素子
を搭載する場合においても、同時スイッチングノイズの
低減を実現した上で、クロストークノイズを低減するこ
とが可能となる。
は、各信号線４-1、４-2とグランド配線５との間に高誘
電率部６を配置することにより、対接地容量ＣS-G を増
大させているため、同時スイッチングノイズを低減する
ことができる。この際、絶縁性基板３を全て高誘電率材
料で構成すると、各信号線４-1、４-2…間の電気容量Ｃ
S-S1、ＣS-S2、…ＣS-Snも大きくなり、その結果として
信号線間容量ＣS-S が大きくなるために、クロストーク
ノイズは逆に増加することになる。これに対して、この
実施形態の半導体用パッケージ１では、各信号線４-1、
４-2間に低誘電率部７を配置しており、これにより信号
線間容量ＣS-S の増大を抑制、さらには信号線間容量Ｃ
S-S を小さくすることを可能にしている。従って、例え
ば高集積化、高周波動作化、低電圧化された半導体素子
を搭載する場合においても、同時スイッチングノイズの
低減を実現した上で、クロストークノイズを低減するこ
とが可能となる。
【００２２】図３に、信号配線４とグランド配線５間の
電気容量ＣS-G と各信号線４-1、４-2間の電気容量Ｃ
S-S の詳細を示す。信号線−グランド間容量（対接地容
量）ＣS-G は、ＣS-G ＝Ｃga＋Ｃgss ＋Ｃgsu と表すこ
とができる。ここで、Ｃgaは信号配線４とグランド配線
５間の空気中を通る電気力線の電気容量成分、Ｃgssは
信号配線４とグランド配線５の電極間の電気容量成分、
Ｃgsu は信号配線４とグランド配線５間の基板４内を通
る電気力線の電気容量成分である。一方、信号線間容量
ＣS-S は、ＣS-S ＝Ｃsa＋Ｃsss ＋Ｃssu と表すことが
でき、Ｃsa、Ｃsss 、Ｃssu は同様である。
電気容量ＣS-G と各信号線４-1、４-2間の電気容量Ｃ
S-S の詳細を示す。信号線−グランド間容量（対接地容
量）ＣS-G は、ＣS-G ＝Ｃga＋Ｃgss ＋Ｃgsu と表すこ
とができる。ここで、Ｃgaは信号配線４とグランド配線
５間の空気中を通る電気力線の電気容量成分、Ｃgssは
信号配線４とグランド配線５の電極間の電気容量成分、
Ｃgsu は信号配線４とグランド配線５間の基板４内を通
る電気力線の電気容量成分である。一方、信号線間容量
ＣS-S は、ＣS-S ＝Ｃsa＋Ｃsss ＋Ｃssu と表すことが
でき、Ｃsa、Ｃsss 、Ｃssu は同様である。
【００２３】Ｃgss およびＣsss は、電極の厚み、間
隔、そこに存在する誘電体の誘電率によって決まる。一
般に、厚みが大きく、間隔が小さく、誘電率が大きいほ
ど電気容量は大きくなる。また、Ｃgsu およびＣ
ssu は、電極の幅、間隔、そこに存在する誘電体の誘電
率により決まり、電気容量の大きさの傾向はやはり電極
の間隔が小さく、誘電率が大きいほどは大きくなる（電
極幅はパッケージ設計上同一と考える）。
隔、そこに存在する誘電体の誘電率によって決まる。一
般に、厚みが大きく、間隔が小さく、誘電率が大きいほ
ど電気容量は大きくなる。また、Ｃgsu およびＣ
ssu は、電極の幅、間隔、そこに存在する誘電体の誘電
率により決まり、電気容量の大きさの傾向はやはり電極
の間隔が小さく、誘電率が大きいほどは大きくなる（電
極幅はパッケージ設計上同一と考える）。
【００２４】従って、各信号線４-1、４-2とそれに隣接
するグランド配線５との間に誘電率が大きい高誘電率部
６を配置し、かつ隣接する信号線４-1、４-2間に誘電率
が小さい低誘電率部７を配置することによって、隣接す
る信号線４-1、４-2間の電気容量（信号線間容量
ＣS-S ）を抑えたまま、信号配線４とグランド配線５間
の電気容量（対接地容量ＣS-G ）のみを増大させること
ができる。
するグランド配線５との間に誘電率が大きい高誘電率部
６を配置し、かつ隣接する信号線４-1、４-2間に誘電率
が小さい低誘電率部７を配置することによって、隣接す
る信号線４-1、４-2間の電気容量（信号線間容量
ＣS-S ）を抑えたまま、信号配線４とグランド配線５間
の電気容量（対接地容量ＣS-G ）のみを増大させること
ができる。
【００２５】上記説明では同時スイッチングノイズとク
ロストークノイズを同時に低減する場合について説明し
たが、例えば通常の 1種類の絶縁材料からなる絶縁性基
板を基準とし、各信号線とグランド配線との間に基準の
絶縁層より誘電率が大きい高誘電率部６を配置して、同
時スイッチングノイズの低減を図ったり、あるいは各信
号線間に基準の絶縁層より誘電率が小さい低誘電率部７
を配置して、クロストークノイズの低減を図ることも可
能である。このように、高誘電率部６および低誘電率部
７は、これらを比較した場合に少なくともεS-G ＞ε
S-S を満足するものであればよい。
ロストークノイズを同時に低減する場合について説明し
たが、例えば通常の 1種類の絶縁材料からなる絶縁性基
板を基準とし、各信号線とグランド配線との間に基準の
絶縁層より誘電率が大きい高誘電率部６を配置して、同
時スイッチングノイズの低減を図ったり、あるいは各信
号線間に基準の絶縁層より誘電率が小さい低誘電率部７
を配置して、クロストークノイズの低減を図ることも可
能である。このように、高誘電率部６および低誘電率部
７は、これらを比較した場合に少なくともεS-G ＞ε
S-S を満足するものであればよい。
【００２６】また、上記実施形態では各信号線４-1、４
-2とグランド配線５との間に高誘電率部６を配置した場
合であるが、高誘電率部６は電源配線との間に配置して
も同様な効果が得られる。すなわち同時スイッチングノ
イズは、信号線とグランド配線または電源配線との間に
高誘電率部を配置することで低減することができる。こ
こまでは、同時スイッチングノイズとクロストークノイ
ズのみに着目して各構成および作用について説明した
が、半導体用パッケージ１においては、さらに信号遅延
を抑制することが望まれる。信号遅延は総容量Ｃtotal
（＝ＣS-G ＋ＣS-S ）に支配され、総容量Ｃtotal が大
きいほど信号遅延は大きくなる。従って、信号遅延の許
容範囲内で対接地容量ＣS-G を大きくするように、高誘
電率部６の誘電率を設定することが好ましい。
-2とグランド配線５との間に高誘電率部６を配置した場
合であるが、高誘電率部６は電源配線との間に配置して
も同様な効果が得られる。すなわち同時スイッチングノ
イズは、信号線とグランド配線または電源配線との間に
高誘電率部を配置することで低減することができる。こ
こまでは、同時スイッチングノイズとクロストークノイ
ズのみに着目して各構成および作用について説明した
が、半導体用パッケージ１においては、さらに信号遅延
を抑制することが望まれる。信号遅延は総容量Ｃtotal
（＝ＣS-G ＋ＣS-S ）に支配され、総容量Ｃtotal が大
きいほど信号遅延は大きくなる。従って、信号遅延の許
容範囲内で対接地容量ＣS-G を大きくするように、高誘
電率部６の誘電率を設定することが好ましい。
【００２７】図４に、対接地容量ＣS-G をパラメータと
したときの同時スイッチングノイズ（△Ｉ）と出力波形
のなまりのシュミレーション結果（出力波形が 90%から
10%まで低下する時間で定義）を示す。計算に用いたモ
デルはパッケージサイズが50×50mmで、信号線長を30mm
とした。このパッケージの等価回路（シュミレーション
モデル）を図５に示す。Ｌs 、Ｒs 、Ｃgs、ＲGND 、Ｌ
GND はそれぞれパッケージの信号線のインダクタンス、
電気抵抗、対接地容量、グランドの電気抵抗、インダク
タンスである。また、同時に 8回路がスイッチングする
と仮定した。計算に用いた定数は、Ｌs =8.2nH、Ｒs =
2.2Ωであり、電源電圧は3.3Vとした。
したときの同時スイッチングノイズ（△Ｉ）と出力波形
のなまりのシュミレーション結果（出力波形が 90%から
10%まで低下する時間で定義）を示す。計算に用いたモ
デルはパッケージサイズが50×50mmで、信号線長を30mm
とした。このパッケージの等価回路（シュミレーション
モデル）を図５に示す。Ｌs 、Ｒs 、Ｃgs、ＲGND 、Ｌ
GND はそれぞれパッケージの信号線のインダクタンス、
電気抵抗、対接地容量、グランドの電気抵抗、インダク
タンスである。また、同時に 8回路がスイッチングする
と仮定した。計算に用いた定数は、Ｌs =8.2nH、Ｒs =
2.2Ωであり、電源電圧は3.3Vとした。
【００２８】図４から、信号線の対接地容量ＣS-G （Ｃ
gs）が大きくなるほどノイズは小さくなるものの、出力
波形のなまりが大きくなることが分かる。すなわち、信
号遅延が増大する。図４において、の点は信号−信号
線間、信号−グランド線間の材料の誘電率が同じ場合で
あり、の点は後者が前者の約15倍の場合である。ノイ
ズ抑制効果を得る上で、信号配線４−グランド配線５間
の誘電率すなわち高誘電率部６の誘電率εS-G と、信号
線４-1、４-2間の誘電率すなわち低誘電率部７の誘電率
εS-S との比εS-G ／εS-S は 1.5以上とすることが好
ましく、また信号遅延の増大を抑える上で10以下とする
ことが好ましい。すなわち、誘電率の比εS-G ／εS-S
は 1.5≦εS-G ／εS-S ≦10とすることが好ましい。
gs）が大きくなるほどノイズは小さくなるものの、出力
波形のなまりが大きくなることが分かる。すなわち、信
号遅延が増大する。図４において、の点は信号−信号
線間、信号−グランド線間の材料の誘電率が同じ場合で
あり、の点は後者が前者の約15倍の場合である。ノイ
ズ抑制効果を得る上で、信号配線４−グランド配線５間
の誘電率すなわち高誘電率部６の誘電率εS-G と、信号
線４-1、４-2間の誘電率すなわち低誘電率部７の誘電率
εS-S との比εS-G ／εS-S は 1.5以上とすることが好
ましく、また信号遅延の増大を抑える上で10以下とする
ことが好ましい。すなわち、誘電率の比εS-G ／εS-S
は 1.5≦εS-G ／εS-S ≦10とすることが好ましい。
【００２９】次に、上述した実施形態の半導体用パッケ
ージ１の具体的な構成例について説明する。
ージ１の具体的な構成例について説明する。
【００３０】図６に要部を示す半導体用パッケージ１
は、まず絶縁性基板３を高誘電率材料８で作製し、この
高誘電率材料８の各配線間に相当する部分をエッチング
除去して凹部９を形成する（図６−ａ）。次いで、エッ
チング除去した凹部９に低誘電率材料１０を埋め込む
（図６−ｂ）。この後、低誘電率材料１０上に信号配線
４およびグランド配線５をそれぞれ所望のパターン状に
形成する。この場合、高誘電率材料８からなる絶縁性基
板３が高誘電率部となり、また低誘電率材料１０が低誘
電率部となる。なお、図７に示すように、低誘電率材料
１０は信号線４-1、４-2間に相当する部分のみに配置し
てもよい。
は、まず絶縁性基板３を高誘電率材料８で作製し、この
高誘電率材料８の各配線間に相当する部分をエッチング
除去して凹部９を形成する（図６−ａ）。次いで、エッ
チング除去した凹部９に低誘電率材料１０を埋め込む
（図６−ｂ）。この後、低誘電率材料１０上に信号配線
４およびグランド配線５をそれぞれ所望のパターン状に
形成する。この場合、高誘電率材料８からなる絶縁性基
板３が高誘電率部となり、また低誘電率材料１０が低誘
電率部となる。なお、図７に示すように、低誘電率材料
１０は信号線４-1、４-2間に相当する部分のみに配置し
てもよい。
【００３１】上述した高誘電率材料８と低誘電率材料１
０との組合わせとしては、例えば高誘電率材料８として
のアルミナ（比誘電率＝約10）、窒化アルミニウム（比
誘電率＝約 8）、窒化ケイ素（比誘電率＝約 9）等の絶
縁性セラミックス材料と、低誘電率材料１０としてのポ
リイミド樹脂（比誘電率＝約 3.5）、エポキシ樹脂（比
誘電率＝約 5）、テフロン系樹脂（比誘電率＝ 2〜
3）、ＢＴ樹脂（比誘電率＝約 4）、ＰＰＥ樹脂（比誘
電率＝約 3）等の絶縁性樹脂材料との組合わせが挙げら
れる。
０との組合わせとしては、例えば高誘電率材料８として
のアルミナ（比誘電率＝約10）、窒化アルミニウム（比
誘電率＝約 8）、窒化ケイ素（比誘電率＝約 9）等の絶
縁性セラミックス材料と、低誘電率材料１０としてのポ
リイミド樹脂（比誘電率＝約 3.5）、エポキシ樹脂（比
誘電率＝約 5）、テフロン系樹脂（比誘電率＝ 2〜
3）、ＢＴ樹脂（比誘電率＝約 4）、ＰＰＥ樹脂（比誘
電率＝約 3）等の絶縁性樹脂材料との組合わせが挙げら
れる。
【００３２】また、上記した絶縁性セラミックス材料や
絶縁性樹脂材料は、その内部に空洞（ポア等）を設ける
ことにより誘電率を低下させることができるため、高誘
電率材料８としての高密度絶縁性セラミックス材料と低
誘電率材料１０としての低密度絶縁性セラミックス材料
との組合わせや、同様に高密度絶縁性樹脂材料と低密度
絶縁性樹脂材料との組合わせ、さらには高密度絶縁性セ
ラミックス材料と低密度絶縁性樹脂材料との組合わせ等
を適用することができる。さらに、絶縁性セラミックス
材料や絶縁性樹脂材料の中でも材質により誘電率が異な
るため、それらの組合わせを使用することもできる。
絶縁性樹脂材料は、その内部に空洞（ポア等）を設ける
ことにより誘電率を低下させることができるため、高誘
電率材料８としての高密度絶縁性セラミックス材料と低
誘電率材料１０としての低密度絶縁性セラミックス材料
との組合わせや、同様に高密度絶縁性樹脂材料と低密度
絶縁性樹脂材料との組合わせ、さらには高密度絶縁性セ
ラミックス材料と低密度絶縁性樹脂材料との組合わせ等
を適用することができる。さらに、絶縁性セラミックス
材料や絶縁性樹脂材料の中でも材質により誘電率が異な
るため、それらの組合わせを使用することもできる。
【００３３】図８は、上記半導体用パッケージ１の第２
の具体的構成例の要部を示す断面図である。図８に要部
を示す半導体用パッケージは、まず絶縁性基板３を低誘
電率材料１０で作製し、この低誘電率材料１０からなる
絶縁性基板３上に信号配線４およびグランド配線５をそ
れぞれ所望の回路パターンに形成する（図８−ａ）。こ
のような回路パターン付き低誘電率材料としては、例え
ばＴＡＢテープが挙げられる。この後、信号配線４とグ
ランド配線５との間に、高誘電率材料８を印刷技法等の
手段によりパターニングする（図８−ｂ）。このような
構成の半導体用パッケージにおいては、図３におけるＣ
gss ＞Ｃsss の関係が成立し、従ってＣS-G ＞ＣS-S の
条件を満足する。なお、図９に示すように、上部にさら
に樹脂モールドやポッティング等によりコート層１１を
設けてもよい。
の具体的構成例の要部を示す断面図である。図８に要部
を示す半導体用パッケージは、まず絶縁性基板３を低誘
電率材料１０で作製し、この低誘電率材料１０からなる
絶縁性基板３上に信号配線４およびグランド配線５をそ
れぞれ所望の回路パターンに形成する（図８−ａ）。こ
のような回路パターン付き低誘電率材料としては、例え
ばＴＡＢテープが挙げられる。この後、信号配線４とグ
ランド配線５との間に、高誘電率材料８を印刷技法等の
手段によりパターニングする（図８−ｂ）。このような
構成の半導体用パッケージにおいては、図３におけるＣ
gss ＞Ｃsss の関係が成立し、従ってＣS-G ＞ＣS-S の
条件を満足する。なお、図９に示すように、上部にさら
に樹脂モールドやポッティング等によりコート層１１を
設けてもよい。
【００３４】上述した各具体的構成例による半導体用パ
ッケージ１は、いずれもεS-G ＞εS-S の関係を満足す
る高誘電率部と低誘電率部とを有しているため、同時ス
イッチングノイズの低減を実現した上で、クロストーク
ノイズを低減することができる。また、高誘電率部の誘
電率を制御することによって、信号遅延の増大を抑制す
ることができる。従って、これら信号ノイズに起因する
誤動作を抑制することができるため、特に動作周波数が
100MHzを超えるような低電圧駆動型の半導体素子を安定
に動作させることが可能となる。
ッケージ１は、いずれもεS-G ＞εS-S の関係を満足す
る高誘電率部と低誘電率部とを有しているため、同時ス
イッチングノイズの低減を実現した上で、クロストーク
ノイズを低減することができる。また、高誘電率部の誘
電率を制御することによって、信号遅延の増大を抑制す
ることができる。従って、これら信号ノイズに起因する
誤動作を抑制することができるため、特に動作周波数が
100MHzを超えるような低電圧駆動型の半導体素子を安定
に動作させることが可能となる。
【００３５】半導体用パッケージ１は、前述したよう
に、ピン端子を接合してＰＧＡパッケージとして利用し
たり、またバンプ端子を接合形成してＢＧＡパッケージ
等として利用する。これらのうち、特にパッケージサイ
ズの小型化や端子部分でのインダクタンス効果の低減等
を図ることができるＢＧＡパッケージが、より一層耐ノ
イズ性を高めることができることから好ましい。
に、ピン端子を接合してＰＧＡパッケージとして利用し
たり、またバンプ端子を接合形成してＢＧＡパッケージ
等として利用する。これらのうち、特にパッケージサイ
ズの小型化や端子部分でのインダクタンス効果の低減等
を図ることができるＢＧＡパッケージが、より一層耐ノ
イズ性を高めることができることから好ましい。
【００３６】次に、本発明の半導体用パッケージの他の
実施形態について説明する。
実施形態について説明する。
【００３７】図１０は、本発明の他の実施形態による半
導体用パッケージの要部構成を示す断面図であり、図１
１はその等価回路図である。これらの図に示す半導体用
パッケージ１２は、複数の絶縁層１３ａ、１３ｂ、１３
ｃ…を積層一体化した絶縁性多層基板１３を有してお
り、この絶縁性多層基板１３内には内層配線１４が設け
られている。なお、この内層配線１４は絶縁性多層基板
１３の少なくとも一方の主面に設けられた、図示を省略
した第１および第２の入出力電極に、図示を省略したビ
アホール等を介して電気的に接続されている。図示を省
略した第１および第２の入出力電極のうち、一方にはピ
ン端子やバンプ端子等の入出力端子が接続されて半導体
用パッケージ１２が構成されている。
導体用パッケージの要部構成を示す断面図であり、図１
１はその等価回路図である。これらの図に示す半導体用
パッケージ１２は、複数の絶縁層１３ａ、１３ｂ、１３
ｃ…を積層一体化した絶縁性多層基板１３を有してお
り、この絶縁性多層基板１３内には内層配線１４が設け
られている。なお、この内層配線１４は絶縁性多層基板
１３の少なくとも一方の主面に設けられた、図示を省略
した第１および第２の入出力電極に、図示を省略したビ
アホール等を介して電気的に接続されている。図示を省
略した第１および第２の入出力電極のうち、一方にはピ
ン端子やバンプ端子等の入出力端子が接続されて半導体
用パッケージ１２が構成されている。
【００３８】内層配線１４は、絶縁性多層基板１３の絶
縁層１３ｂ上に形成された信号配線４と、他の絶縁層１
３ｃ上に形成されたグランド配線５とを有している。な
お図示を省略したが、絶縁性多層基板１３内には電源配
線も設けられている。信号配線４は所望の配線パターン
に形成されており、この配線パターンにしたがって配置
された複数の信号線４-1、４-2、４-3…を有している。
縁層１３ｂ上に形成された信号配線４と、他の絶縁層１
３ｃ上に形成されたグランド配線５とを有している。な
お図示を省略したが、絶縁性多層基板１３内には電源配
線も設けられている。信号配線４は所望の配線パターン
に形成されており、この配線パターンにしたがって配置
された複数の信号線４-1、４-2、４-3…を有している。
【００３９】ここで、上部に信号配線４が形成され、か
つ下側にグランド配線５が配置された絶縁層１３ｂ、す
なわち信号配線４とグランド配線５とに挟まれた絶縁層
１３ｂは、各信号線４-1、４-2、４-3とグランド配線５
との間に配置された高誘電率部６と、各信号線４-1、４
-2、４-3間に配置された低誘電率部７とを有している。
これら高誘電率部６および低誘電率部７は、前述した実
施形態と同様に、基本的には信号配線４とグランド配線
５との間の実効的誘電率εS-G と、各信号線６-1、６-
2、６-3間の実効的誘電率εS-S とが、εS-G ＞εS-S
の関係を満足するものであればよい。
つ下側にグランド配線５が配置された絶縁層１３ｂ、す
なわち信号配線４とグランド配線５とに挟まれた絶縁層
１３ｂは、各信号線４-1、４-2、４-3とグランド配線５
との間に配置された高誘電率部６と、各信号線４-1、４
-2、４-3間に配置された低誘電率部７とを有している。
これら高誘電率部６および低誘電率部７は、前述した実
施形態と同様に、基本的には信号配線４とグランド配線
５との間の実効的誘電率εS-G と、各信号線６-1、６-
2、６-3間の実効的誘電率εS-S とが、εS-G ＞εS-S
の関係を満足するものであればよい。
【００４０】上述した絶縁性多層基板１３内に内層配線
１４を配置して構成した半導体用パッケージ１２では、
信号配線４とグランド配線５とに挟まれた絶縁層１３ｂ
において、各信号線４-1、４-2、４-3とグランド配線５
との間に高誘電率部６を配置し、対接地容量ＣS-G を増
大させているため、前述した実施形態と同様に、同時ス
イッチングノイズを低減することができる。また、各信
号線４-1、４-2、４-3間に低誘電率部７を配置してお
り、これにより信号線間容量ＣS-S の増大を抑制、さら
には信号線間容量ＣS-S を小さくすることを可能にして
いる。従って、前述した実施形態と同様に、例えば高集
積化、高周波動作化、低電圧化された半導体素子を搭載
する場合においても、同時スイッチングノイズの低減を
実現した上で、クロストークノイズを低減することが可
能となる。
１４を配置して構成した半導体用パッケージ１２では、
信号配線４とグランド配線５とに挟まれた絶縁層１３ｂ
において、各信号線４-1、４-2、４-3とグランド配線５
との間に高誘電率部６を配置し、対接地容量ＣS-G を増
大させているため、前述した実施形態と同様に、同時ス
イッチングノイズを低減することができる。また、各信
号線４-1、４-2、４-3間に低誘電率部７を配置してお
り、これにより信号線間容量ＣS-S の増大を抑制、さら
には信号線間容量ＣS-S を小さくすることを可能にして
いる。従って、前述した実施形態と同様に、例えば高集
積化、高周波動作化、低電圧化された半導体素子を搭載
する場合においても、同時スイッチングノイズの低減を
実現した上で、クロストークノイズを低減することが可
能となる。
【００４１】表１に、低誘電率部７の誘電率を 3で一定
とした上で、高誘電率部６の誘電率を 3、 9、40と変化
させた場合の単位長さ当たりの対接地容量ＣS-G および
信号線間容量ＣS-S を示す。なお高誘電率部６および低
誘電率部７の厚さは20μm 、幅はいずれも50μm とし
た。表１にはこの場合の信号線４のインダクタンスＬと
抵抗Ｒを併せて示す。なお、信号線４は厚さ 5μm のＣ
ｕ配線とした。
とした上で、高誘電率部６の誘電率を 3、 9、40と変化
させた場合の単位長さ当たりの対接地容量ＣS-G および
信号線間容量ＣS-S を示す。なお高誘電率部６および低
誘電率部７の厚さは20μm 、幅はいずれも50μm とし
た。表１にはこの場合の信号線４のインダクタンスＬと
抵抗Ｒを併せて示す。なお、信号線４は厚さ 5μm のＣ
ｕ配線とした。
【００４２】
【表１】 表１から明らかなように、高誘電率部６の誘電率を上げ
ることによって、対接地容量ＣS-G のみを増大させるこ
とができる。すなわち、例えば電源電圧を低電圧化した
場合においても、クロストークノイズの増大を招くこと
なく、同時スイッチングノイズの低減を図ることができ
る。
ることによって、対接地容量ＣS-G のみを増大させるこ
とができる。すなわち、例えば電源電圧を低電圧化した
場合においても、クロストークノイズの増大を招くこと
なく、同時スイッチングノイズの低減を図ることができ
る。
【００４３】上記説明では同時スイッチングノイズとク
ロストークノイズを同時に低減する場合について説明し
たが、例えば通常の 1種類の絶縁材料からなる絶縁性多
層基板を基準として、前述した実施形態と同様に、同時
スイッチングノイズやクロストークノイズの低減を図る
ことができる。また、高誘電率部６は電源配線との間に
配置しても同様な効果が得られる。
ロストークノイズを同時に低減する場合について説明し
たが、例えば通常の 1種類の絶縁材料からなる絶縁性多
層基板を基準として、前述した実施形態と同様に、同時
スイッチングノイズやクロストークノイズの低減を図る
ことができる。また、高誘電率部６は電源配線との間に
配置しても同様な効果が得られる。
【００４４】さらに、信号遅延の抑制に関しても前述し
た実施形態と同様であり、信号遅延の許容範囲内で対接
地容量ＣS-G を大きくするように、高誘電率部６の誘電
率を設定することが好ましい。具体的には、前述した実
施形態と同様に、ノイズ抑制効果を得る上で、信号配線
４−グランド配線５間の誘電率すなわち高誘電率部６の
誘電率εS-G と、各信号線４-1、４-2、４-3間の誘電率
すなわち低誘電率部７の誘電率εS-S との比εS-G ／ε
S-S は 1.5以上とすることが好ましく、また信号遅延の
増大を抑える上で10以下とすることが好ましい。
た実施形態と同様であり、信号遅延の許容範囲内で対接
地容量ＣS-G を大きくするように、高誘電率部６の誘電
率を設定することが好ましい。具体的には、前述した実
施形態と同様に、ノイズ抑制効果を得る上で、信号配線
４−グランド配線５間の誘電率すなわち高誘電率部６の
誘電率εS-G と、各信号線４-1、４-2、４-3間の誘電率
すなわち低誘電率部７の誘電率εS-S との比εS-G ／ε
S-S は 1.5以上とすることが好ましく、また信号遅延の
増大を抑える上で10以下とすることが好ましい。
【００４５】次に、上述した実施形態の半導体用パッケ
ージ１２の具体的な構成例について説明する。
ージ１２の具体的な構成例について説明する。
【００４６】図１２は、上記半導体用パッケージ１２の
第１の具体的構成例の要部を示す断面図である。なお、
図１２は信号配線４、絶縁層１３ｂおよびグランド配線
５のみを図示したものであり、以下に示す他の具体的構
成例を示す図も同様である。図１２に要部を示す半導体
用パッケージ１２は、まず絶縁層１３ｂを高誘電率材料
８で作製し、その上に信号配線４を所望のパターン状に
形成した後、高誘電率材料８の各信号線４-1、４-2、４
-3間に位置する部分をエッチング除去して凹部９を形成
する（図１２−ａ）。この後、エッチング除去した凹部
９に低誘電率材料１０を埋め込む（図１２−ｂ）。な
お、信号配線４の形成は低誘電率材料１０を埋め込んだ
後に実施してもよい。この場合、高誘電率材料８が高誘
電率部となり、また低誘電率材料１０が低誘電率部とな
る。高誘電率材料８および低誘電率材料１０としては、
前述した実施形態で例示した組合わせと同様なものを使
用することができる。
第１の具体的構成例の要部を示す断面図である。なお、
図１２は信号配線４、絶縁層１３ｂおよびグランド配線
５のみを図示したものであり、以下に示す他の具体的構
成例を示す図も同様である。図１２に要部を示す半導体
用パッケージ１２は、まず絶縁層１３ｂを高誘電率材料
８で作製し、その上に信号配線４を所望のパターン状に
形成した後、高誘電率材料８の各信号線４-1、４-2、４
-3間に位置する部分をエッチング除去して凹部９を形成
する（図１２−ａ）。この後、エッチング除去した凹部
９に低誘電率材料１０を埋め込む（図１２−ｂ）。な
お、信号配線４の形成は低誘電率材料１０を埋め込んだ
後に実施してもよい。この場合、高誘電率材料８が高誘
電率部となり、また低誘電率材料１０が低誘電率部とな
る。高誘電率材料８および低誘電率材料１０としては、
前述した実施形態で例示した組合わせと同様なものを使
用することができる。
【００４７】なお、絶縁性多層基板１３としての構造や
強度等の点で問題がなければ、図１３に示すように、エ
ッチングにより形成した凹部９を直接低誘電率部として
用いることもできる。この場合、絶縁層１３ｂは高誘電
率材料８で形成したものに限らず、種々の絶縁材料を使
用することができる。
強度等の点で問題がなければ、図１３に示すように、エ
ッチングにより形成した凹部９を直接低誘電率部として
用いることもできる。この場合、絶縁層１３ｂは高誘電
率材料８で形成したものに限らず、種々の絶縁材料を使
用することができる。
【００４８】図１４は、上記半導体用パッケージ１２の
第２の具体的構成例の要部を示す断面図である。図１４
に要部を示す半導体用パッケージ１２は、グランド配線
５側に配置した高誘電率材料８と、その上に配置した低
誘電率材料１０とによって、絶縁層１３ｂを構成してい
る。高誘電率材料８および低誘電率材料１０の具体的な
材料は前述した通りである。
第２の具体的構成例の要部を示す断面図である。図１４
に要部を示す半導体用パッケージ１２は、グランド配線
５側に配置した高誘電率材料８と、その上に配置した低
誘電率材料１０とによって、絶縁層１３ｂを構成してい
る。高誘電率材料８および低誘電率材料１０の具体的な
材料は前述した通りである。
【００４９】このような構成においては、各信号線４-
1、４-2、４-3間の誘電率εS-S は低誘電率材料１０に
よって決まり、信号配線４とグランド配線５間の誘電率
εS-Gは高誘電率材料８と低誘電率材料１０とにより決
まるため、εS-G ＞εS-S の関係を満足させることがで
きる。
1、４-2、４-3間の誘電率εS-S は低誘電率材料１０に
よって決まり、信号配線４とグランド配線５間の誘電率
εS-Gは高誘電率材料８と低誘電率材料１０とにより決
まるため、εS-G ＞εS-S の関係を満足させることがで
きる。
【００５０】図１５は、上記半導体用パッケージ１２の
第３の具体的構成例の要部を模式的に示す断面図であ
る。図１５に要部を示す半導体用パッケージ１２は、絶
縁層１３ｂを誘電率に異方性を有する絶縁材料１５で形
成している。この誘電率異方性絶縁材料１５は、縦方向
（信号線−グランド配線方向）の誘電率εT と横方向
（信号線間方向）の誘電率εL とが異なり、誘電率εT
＞誘電率εL となるように形成されている。このような
誘電率異方性絶縁材料１５としては、窒化アルミニウム
や窒化ホウ素等の単結晶膜、横方向に伸して異方性を持
たせた高分子材料等が挙げられる。このような構成にお
いても、εS-G ＞εS-S の関係を満足させることができ
る。
第３の具体的構成例の要部を模式的に示す断面図であ
る。図１５に要部を示す半導体用パッケージ１２は、絶
縁層１３ｂを誘電率に異方性を有する絶縁材料１５で形
成している。この誘電率異方性絶縁材料１５は、縦方向
（信号線−グランド配線方向）の誘電率εT と横方向
（信号線間方向）の誘電率εL とが異なり、誘電率εT
＞誘電率εL となるように形成されている。このような
誘電率異方性絶縁材料１５としては、窒化アルミニウム
や窒化ホウ素等の単結晶膜、横方向に伸して異方性を持
たせた高分子材料等が挙げられる。このような構成にお
いても、εS-G ＞εS-S の関係を満足させることができ
る。
【００５１】上述した各具体的構成例による半導体用パ
ッケージ１２は、いずれもεS-G ＞εS-S の関係を満足
する高誘電率部と低誘電率部とを形成しているため、同
時スイッチングノイズの低減を実現した上で、クロスト
ークノイズを低減することができる。また、高誘電率部
の誘電率を制御することによって、信号遅延の増大を抑
制することができる。従って、これら信号ノイズに起因
する誤動作を抑制することができるため、特に動作周波
数が100MHzを超えるような低電圧駆動型の半導体素子を
安定に動作させることが可能となる。
ッケージ１２は、いずれもεS-G ＞εS-S の関係を満足
する高誘電率部と低誘電率部とを形成しているため、同
時スイッチングノイズの低減を実現した上で、クロスト
ークノイズを低減することができる。また、高誘電率部
の誘電率を制御することによって、信号遅延の増大を抑
制することができる。従って、これら信号ノイズに起因
する誤動作を抑制することができるため、特に動作周波
数が100MHzを超えるような低電圧駆動型の半導体素子を
安定に動作させることが可能となる。
【００５２】半導体用パッケージ１２は、前述したよう
に、ピン端子を接合してＰＧＡパッケージとして利用し
たり、またバンプ端子を接合形成してＢＧＡパッケージ
等として利用する。これらのうち、特にパッケージサイ
ズの小型化や端子部分でのインダクタンス効果の低減等
を図ることができるＢＧＡパッケージが、より一層耐ノ
イズ性を高めることができることから好ましい。
に、ピン端子を接合してＰＧＡパッケージとして利用し
たり、またバンプ端子を接合形成してＢＧＡパッケージ
等として利用する。これらのうち、特にパッケージサイ
ズの小型化や端子部分でのインダクタンス効果の低減等
を図ることができるＢＧＡパッケージが、より一層耐ノ
イズ性を高めることができることから好ましい。
【００５３】
【発明の効果】以上説明したように、本発明の半導体用
パッケージによれば、信号線間の電気容量の増大を抑制
しつつ対接地容量を増大させることができるため、同時
スイッチングノイズとクロストークノイズを共に低減す
ることが可能となる。従って、半導体素子の高集積化、
高周波動作化、低電圧化等への対応を図った半導体用パ
ッケージを提供することができる。
パッケージによれば、信号線間の電気容量の増大を抑制
しつつ対接地容量を増大させることができるため、同時
スイッチングノイズとクロストークノイズを共に低減す
ることが可能となる。従って、半導体素子の高集積化、
高周波動作化、低電圧化等への対応を図った半導体用パ
ッケージを提供することができる。
【図１】 本発明の一実施形態による半導体用パッケー
ジの要部構成を示す断面図である。
ジの要部構成を示す断面図である。
【図２】 図１に示す半導体用パッケージの等価回路図
である。
である。
【図３】 図１に示す半導体用パッケージの電気容量の
構成要素を示す図である。
構成要素を示す図である。
【図４】 図１に示す半導体用パッケージの対接地容量
とノイズおよび出力波形のなまりとの関係（シュミレー
ション結果）を示す図である。
とノイズおよび出力波形のなまりとの関係（シュミレー
ション結果）を示す図である。
【図５】 図４に示すシュミレーション結果を算出する
ためのパッケージモデルを示す図である。
ためのパッケージモデルを示す図である。
【図６】 図１に示す半導体用パッケージの第１の具体
的構成例を示す要部断面図である。
的構成例を示す要部断面図である。
【図７】 図６に示す具体的構成例の変形例を示す要部
断面図である。
断面図である。
【図８】 図１に示す半導体用パッケージの第２の具体
的構成例を示す要部断面図である。
的構成例を示す要部断面図である。
【図９】 図８に示す具体的構成例の変形例を示す要部
断面図である。
断面図である。
【図１０】 本発明の他の実施形態による半導体用パッ
ケージの要部構成を示す断面図である。
ケージの要部構成を示す断面図である。
【図１１】 図１０に示す半導体用パッケージの等価回
路図である。
路図である。
【図１２】 図１０に示す半導体用パッケージの第１の
具体的構成例を示す要部断面図である。
具体的構成例を示す要部断面図である。
【図１３】 図１２に示す具体的構成例の変形例を示す
要部断面図である。
要部断面図である。
【図１４】 図１０に示す半導体用パッケージの第２の
具体的構成例を示す要部断面図である。
具体的構成例を示す要部断面図である。
【図１５】 図１０に示す半導体用パッケージの第３の
具体的構成例を示す要部断面図である。
具体的構成例を示す要部断面図である。
１、１２…半導体用パッケージ ２……絶縁性基板 ４……信号配線 ４-1、４-2、４-3…信号線 ５……グランド配線 ６……高誘電率部 ７……低誘電率部 ８……高誘電率材料 １０…低誘電率材料 １３…絶縁性多層基板 １３ａ、１３ｂ、１３ｃ…絶縁層
Claims (3)
- 【請求項１】 絶縁性基板と、前記絶縁性基板の表面お
よび内部の少なくとも一方に設けられ、所望の配線パタ
ーンにしたがって配置された複数の信号配線と、前記絶
縁性基板の表面および内部の少なくとも一方に設けられ
たグランド配線および電源配線とを具備する半導体用パ
ッケージにおいて、 前記絶縁性基板は、前記複数の信号配線間の電気容量が
前記信号配線と前記グランド配線または電源配線との間
の電気容量より小さくなるように、前記信号配線と前記
グランド配線または電源配線との間に配置された高誘電
率部と、前記複数の信号配線間に配置された低誘電率部
とを有することを特徴とする半導体用パッケージ。 - 【請求項２】 絶縁性基板と、前記絶縁性基板の表面に
所望の配線パターンにしたがって配置された複数の信号
配線と、前記絶縁性基板の表面に設けられたグランド配
線および電源配線とを具備する半導体用パッケージにお
いて、 前記絶縁性基板は、前記複数の信号配線間の電気容量が
前記信号配線と前記グランド配線または電源配線との間
の電気容量より小さくなるように、前記信号配線とそれ
に隣接する前記グランド配線または電源配線との間に配
置された高誘電率部と、隣接する前記複数の信号配線間
に配置された低誘電率部とを有することを特徴とする半
導体用パッケージ。 - 【請求項３】 積層一体化された複数の絶縁層を有する
絶縁性多層基板と、前記絶縁性多層基板の絶縁層上に配
線パターンにしたがって配置された複数の信号配線と、
前記絶縁性多層基板の他の絶縁層上に設けられたグラン
ド配線および電源配線とを具備する半導体用パッケージ
において、 前記信号配線と前記グランド配線または電源配線とに挟
まれる前記絶縁層は、前記複数の信号配線間の電気容量
が前記信号配線と前記グランド配線または電源配線との
間の電気容量より小さくなるように、前記信号配線と前
記グランド配線または電源配線との間に配置された高誘
電率部と、前記複数の信号配線間に配置された低誘電率
部とを有することを特徴とする半導体用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8333621A JPH09321176A (ja) | 1996-03-27 | 1996-12-13 | 半導体用パッケージ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7225196 | 1996-03-27 | ||
| JP8-72251 | 1996-03-27 | ||
| JP8333621A JPH09321176A (ja) | 1996-03-27 | 1996-12-13 | 半導体用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321176A true JPH09321176A (ja) | 1997-12-12 |
Family
ID=26413394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8333621A Withdrawn JPH09321176A (ja) | 1996-03-27 | 1996-12-13 | 半導体用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321176A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787398B2 (en) | 2000-05-24 | 2004-09-07 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a high frequency signal amplification device |
| JP2009055071A (ja) * | 2008-12-10 | 2009-03-12 | Panasonic Corp | 回路基板及びその製造方法 |
| JP2010245573A (ja) * | 2010-08-03 | 2010-10-28 | Panasonic Corp | 回路基板及びその製造方法 |
| JP2011101063A (ja) * | 2011-02-22 | 2011-05-19 | Panasonic Corp | 回路基板の製造方法 |
| WO2022124179A1 (ja) * | 2020-12-07 | 2022-06-16 | 株式会社村田製作所 | 回路基板及び回路基板の製造方法 |
| JPWO2022249532A1 (ja) * | 2021-05-24 | 2022-12-01 |
-
1996
- 1996-12-13 JP JP8333621A patent/JPH09321176A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787398B2 (en) | 2000-05-24 | 2004-09-07 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a high frequency signal amplification device |
| JP2009055071A (ja) * | 2008-12-10 | 2009-03-12 | Panasonic Corp | 回路基板及びその製造方法 |
| JP2010245573A (ja) * | 2010-08-03 | 2010-10-28 | Panasonic Corp | 回路基板及びその製造方法 |
| JP2011101063A (ja) * | 2011-02-22 | 2011-05-19 | Panasonic Corp | 回路基板の製造方法 |
| WO2022124179A1 (ja) * | 2020-12-07 | 2022-06-16 | 株式会社村田製作所 | 回路基板及び回路基板の製造方法 |
| JPWO2022124179A1 (ja) * | 2020-12-07 | 2022-06-16 | ||
| US12418977B2 (en) | 2020-12-07 | 2025-09-16 | Murata Manufacturing Co., Ltd. | Circuit board and method of manufacturing circuit board |
| JPWO2022249532A1 (ja) * | 2021-05-24 | 2022-12-01 | ||
| WO2022249532A1 (ja) * | 2021-05-24 | 2022-12-01 | ソニーグループ株式会社 | 配線基板、低誘電率構造体及び配線基板の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |