JPH09321627A - 比較器及びａ／ｄコンバータ - Google Patents
比較器及びａ／ｄコンバータInfo
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- JPH09321627A JPH09321627A JP15183596A JP15183596A JPH09321627A JP H09321627 A JPH09321627 A JP H09321627A JP 15183596 A JP15183596 A JP 15183596A JP 15183596 A JP15183596 A JP 15183596A JP H09321627 A JPH09321627 A JP H09321627A
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Abstract
(57)【要約】
【課題】 ＭＯＳ型構造のＡ／Ｄコンバータを形成する
比較器の入力容量を小さくしＡ／Ｄコンバータの高速化
及び低消費電力化を実現すること。 【解決手段】 リセット動作時は差分増幅回路（１０）
のスイッチ（Ｓ１、Ｓ２）及びスイッチ（Ｓ３、Ｓ４）
をオンにすると共に、スイッチ（Ｓ５）をオンにして、
各比較回路（Ｄ0 〜ＤD ）のトランジスタ（Ｔｒ１、Ｔ
ｒ２）のゲートに同一のリセット電圧が供給される。ま
た、比較動作時は差分増幅回路（１０）のスイッチ（Ｓ
１、Ｓ２）及びスイッチ（Ｓ３、Ｓ４、Ｓ５）をオフに
すると共に、スイッチ（Ｓ６）をオンにして、各比較回
路（Ｄ0 〜ＤD ）のトランジスタ（Ｔｒ１）に差分増幅
電圧（Ｖreset −ＶIN）、トランジスタ（Ｔｒ２）に基
準電圧（Ｖreset −Ｖrefn）が印加されるようにする。
比較器の入力容量を小さくしＡ／Ｄコンバータの高速化
及び低消費電力化を実現すること。 【解決手段】 リセット動作時は差分増幅回路（１０）
のスイッチ（Ｓ１、Ｓ２）及びスイッチ（Ｓ３、Ｓ４）
をオンにすると共に、スイッチ（Ｓ５）をオンにして、
各比較回路（Ｄ0 〜ＤD ）のトランジスタ（Ｔｒ１、Ｔ
ｒ２）のゲートに同一のリセット電圧が供給される。ま
た、比較動作時は差分増幅回路（１０）のスイッチ（Ｓ
１、Ｓ２）及びスイッチ（Ｓ３、Ｓ４、Ｓ５）をオフに
すると共に、スイッチ（Ｓ６）をオンにして、各比較回
路（Ｄ0 〜ＤD ）のトランジスタ（Ｔｒ１）に差分増幅
電圧（Ｖreset −ＶIN）、トランジスタ（Ｔｒ２）に基
準電圧（Ｖreset −Ｖrefn）が印加されるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は比較器及びこの比較
器を使用したＡ／Ｄコンバータに関わり、特にＭＯＳプ
ロセスで構成する場合に好適なものである。
器を使用したＡ／Ｄコンバータに関わり、特にＭＯＳプ
ロセスで構成する場合に好適なものである。
【０００２】
【従来の技術】まず従来から使用されているＡ／Ｄコン
バータについて述べる。図２は従来の一般的な並列比較
方式によるｎビットのＡ／Ｄコンバータのブロック図の
一例を示したものである。この図に示す並列比較方式に
よるＡ／Ｄコンバータ１００は、抵抗ラダー回路１０
１、比較器群１０２及びデコーダ回路１０３によって構
成されており、例えば入力されるアナログ電圧ＶINをｎ
ビットのデジタルデータとして出力することができるｎ
ビットの分解能を持つＡ／Ｄコンバータである。
バータについて述べる。図２は従来の一般的な並列比較
方式によるｎビットのＡ／Ｄコンバータのブロック図の
一例を示したものである。この図に示す並列比較方式に
よるＡ／Ｄコンバータ１００は、抵抗ラダー回路１０
１、比較器群１０２及びデコーダ回路１０３によって構
成されており、例えば入力されるアナログ電圧ＶINをｎ
ビットのデジタルデータとして出力することができるｎ
ビットの分解能を持つＡ／Ｄコンバータである。
【０００３】この図において、抵抗ラダー回路１０１は
入力される基準電圧Ｖref を２n 等分に分割して、比較
器群１０２に出力する。比較器群１０２は、２n −１個
の反転アンプからなる比較器Ｄが並列に接続されて構成
されており、各比較器Ｄには入力アナログ電圧ＶINと抵
抗ラダー回路１０１で分割された各比較器Ｄの基準電圧
とがそれぞれ入力されている。そして各比較器Ｄにおい
て、入力アナログ電圧ＶINと各比較器Ｄの基準電圧とを
比較してデコーダ回路１０３に比較信号を出力する。デ
コーダ回路１０３は、比較器群１０２の各比較器Ｄから
出力される比較信号を自然２進コード等に変換して所定
のｎビットのデジタル信号として出力する。
入力される基準電圧Ｖref を２n 等分に分割して、比較
器群１０２に出力する。比較器群１０２は、２n −１個
の反転アンプからなる比較器Ｄが並列に接続されて構成
されており、各比較器Ｄには入力アナログ電圧ＶINと抵
抗ラダー回路１０１で分割された各比較器Ｄの基準電圧
とがそれぞれ入力されている。そして各比較器Ｄにおい
て、入力アナログ電圧ＶINと各比較器Ｄの基準電圧とを
比較してデコーダ回路１０３に比較信号を出力する。デ
コーダ回路１０３は、比較器群１０２の各比較器Ｄから
出力される比較信号を自然２進コード等に変換して所定
のｎビットのデジタル信号として出力する。
【０００４】ところで、上記したような全並列比較方式
によるＡ／Ｄコンバータ１００によって入力アナログ電
圧ＶINをｎビットのデジタル信号に変換して出力する場
合は、比較器１０２に２n −１個の比較器Ｄが必要にな
る。このため、出力するデジタル信号のビット数が大き
くなるにともなって、比較器群１０２の比較器Ｄの数が
指数関数的に増大するという欠点がある。
によるＡ／Ｄコンバータ１００によって入力アナログ電
圧ＶINをｎビットのデジタル信号に変換して出力する場
合は、比較器１０２に２n −１個の比較器Ｄが必要にな
る。このため、出力するデジタル信号のビット数が大き
くなるにともなって、比較器群１０２の比較器Ｄの数が
指数関数的に増大するという欠点がある。
【０００５】そこで、このような問題を解決するために
サブレンジング方式と呼ばれるＡ／Ｄコンバータが提案
されている。図３にサブレンジング方式によるｎビット
のＡ／Ｄコンバータのブロック図の一例を示す。この図
に示すサブレンジング方式のＡ／Ｄコンバータは、ａビ
ットＡ／Ｄコンバータ１０４（但し、ａ＜ｎ）、ａビッ
トＤ／Ａコンバータ１０５、差分増幅回路１０６、及び
ｂビットＡ／Ｄコンバータ１０７（但し、ｂ＝ｎ−ａ）
によって構成されている。なお、ａビットＡ／Ｄコンバ
ータ１０４、及びｂビットＡ／Ｄコンバータ１０７は、
例えば図２に示したような全並列比較方式のＡ／Ｄコン
バータによって構成されている。
サブレンジング方式と呼ばれるＡ／Ｄコンバータが提案
されている。図３にサブレンジング方式によるｎビット
のＡ／Ｄコンバータのブロック図の一例を示す。この図
に示すサブレンジング方式のＡ／Ｄコンバータは、ａビ
ットＡ／Ｄコンバータ１０４（但し、ａ＜ｎ）、ａビッ
トＤ／Ａコンバータ１０５、差分増幅回路１０６、及び
ｂビットＡ／Ｄコンバータ１０７（但し、ｂ＝ｎ−ａ）
によって構成されている。なお、ａビットＡ／Ｄコンバ
ータ１０４、及びｂビットＡ／Ｄコンバータ１０７は、
例えば図２に示したような全並列比較方式のＡ／Ｄコン
バータによって構成されている。
【０００６】このサブレンジング方式のＡ／Ｄコンバー
タは、先ず入力アナログ電圧ＶINをａビットＡ／Ｄコン
バータ１０４でａビットのデジタル信号に変換して出力
すると共に、ａビットＤ／Ａコンバータ１０５で再びア
ナログ電圧に変換して差分増幅回路１０６に出力する。
差分増幅回路１０６は、入力アナログ電圧ＶINからａビ
ットＤ／Ａコンバータ１０５から出力されるアナログ電
圧を減算した差分電圧をｂビットＡ／Ｄコンバータ１０
７に出力する。ｂビットＡ／Ｄコンバータ１０７は、こ
の差分電圧をｂビットデジタル信号に変換して出力す
る。なお、この差分電圧はａビットＡ／Ｄコンバータ１
０４の量子化誤差となる。そして、ａビットＡ／Ｄコン
バータ１０４から出力されるａビットのデジタル信号
と、ｂビットＡ／Ｄコンバータ１０７から出力されるｂ
ビットのデジタル信号から最終的なｎビットのデジタル
信号を得るようにしている。
タは、先ず入力アナログ電圧ＶINをａビットＡ／Ｄコン
バータ１０４でａビットのデジタル信号に変換して出力
すると共に、ａビットＤ／Ａコンバータ１０５で再びア
ナログ電圧に変換して差分増幅回路１０６に出力する。
差分増幅回路１０６は、入力アナログ電圧ＶINからａビ
ットＤ／Ａコンバータ１０５から出力されるアナログ電
圧を減算した差分電圧をｂビットＡ／Ｄコンバータ１０
７に出力する。ｂビットＡ／Ｄコンバータ１０７は、こ
の差分電圧をｂビットデジタル信号に変換して出力す
る。なお、この差分電圧はａビットＡ／Ｄコンバータ１
０４の量子化誤差となる。そして、ａビットＡ／Ｄコン
バータ１０４から出力されるａビットのデジタル信号
と、ｂビットＡ／Ｄコンバータ１０７から出力されるｂ
ビットのデジタル信号から最終的なｎビットのデジタル
信号を得るようにしている。
【０００７】このようなサブレンジング方式のｎビット
のＡ／Ｄコンバータは、ａビットＡ／Ｄコンバータ１０
４とｂビットＡ／Ｄコンバータ１０７によってｎビット
のデジタル信号に変換することができるため、図２に示
した全並列比較方式でＡ／Ｄコンバータ全体を構成した
場合に比べて比較器の数を減らすことができるという利
点がある。
のＡ／Ｄコンバータは、ａビットＡ／Ｄコンバータ１０
４とｂビットＡ／Ｄコンバータ１０７によってｎビット
のデジタル信号に変換することができるため、図２に示
した全並列比較方式でＡ／Ｄコンバータ全体を構成した
場合に比べて比較器の数を減らすことができるという利
点がある。
【０００８】次に、図４（ａ）に上記したような全並列
比較方式のＡ／Ｄコンバータ１００に設けられる比較器
の一例としてチョッパー型比較器を示す。この図に示す
チョッパー型比較器１０８は、スイッチＳ11〜スイッチ
Ｓ13、コンデンサＣ、反転アンプＤＡによって構成され
ており、リセット動作と比較動作を行うことにより入力
される基準電圧Ｖref と入力アナログ電圧ＶINを比較し
て比較電圧を出力する。
比較方式のＡ／Ｄコンバータ１００に設けられる比較器
の一例としてチョッパー型比較器を示す。この図に示す
チョッパー型比較器１０８は、スイッチＳ11〜スイッチ
Ｓ13、コンデンサＣ、反転アンプＤＡによって構成され
ており、リセット動作と比較動作を行うことにより入力
される基準電圧Ｖref と入力アナログ電圧ＶINを比較し
て比較電圧を出力する。
【０００９】このチョッパー型比較器１０８のリセット
動作時においては、スイッチＳ11、及びスイッチＳ13が
オンとなり、反転アンプＤＡにコンデンサーＣを介して
入力アナログ電圧ＶINが入力されると共に、反転アンプ
ＤＡの入力と出力が短絡状態になる。この場合、反転ア
ンプＤＡは入力アナログ電圧ＶINをバイアス点とするユ
ニットアンプ（ゲインＧ＝１）となり、反転アンプＤＡ
に入力される入力信号（コンデンサーＣの右端電圧）
は、図４（ｂ）に示す閾値電圧ＶTHとなり、反転アンプ
ＤＡから出力される出力電圧は中点電圧Ｖc となる。ま
たこの時のコンデンサーＣの左端電圧は、入力アナログ
電圧ＶINとなる。
動作時においては、スイッチＳ11、及びスイッチＳ13が
オンとなり、反転アンプＤＡにコンデンサーＣを介して
入力アナログ電圧ＶINが入力されると共に、反転アンプ
ＤＡの入力と出力が短絡状態になる。この場合、反転ア
ンプＤＡは入力アナログ電圧ＶINをバイアス点とするユ
ニットアンプ（ゲインＧ＝１）となり、反転アンプＤＡ
に入力される入力信号（コンデンサーＣの右端電圧）
は、図４（ｂ）に示す閾値電圧ＶTHとなり、反転アンプ
ＤＡから出力される出力電圧は中点電圧Ｖc となる。ま
たこの時のコンデンサーＣの左端電圧は、入力アナログ
電圧ＶINとなる。
【００１０】一方、比較動作時においては、スイッチＳ
12がオンにすると共に、スイッチＳ11、スイッチＳ13が
オフとする。この切換直後は前記したような閾値電圧Ｖ
THでバイアスされ、反転アンプはフィードバックのない
状態（ゲインＧ≒∞）となる。そしてこの場合、コンデ
ンサーＣの左端電圧は、スイッチＳ12を介して入力され
る基準電圧Ｖref となる。
12がオンにすると共に、スイッチＳ11、スイッチＳ13が
オフとする。この切換直後は前記したような閾値電圧Ｖ
THでバイアスされ、反転アンプはフィードバックのない
状態（ゲインＧ≒∞）となる。そしてこの場合、コンデ
ンサーＣの左端電圧は、スイッチＳ12を介して入力され
る基準電圧Ｖref となる。
【００１１】よって、この基準電圧Ｖref が、先にコン
デンサーＣにホールドされている入力アナログ電圧ＶIN
より小さい時は、反転アンプＤＡの入力信号が閾値電圧
ＶTHより小さくなり、図４（ｂ）に示すように反転アン
プＤＡの出力電圧ＶOUT は『High』レベルになる。ま
た、基準電圧Ｖref がアナログ電圧ＶINより大きい時
は、反転アンプＤＡの入力信号が閾値電圧ＶTHより大き
くなり、図４（ｂ）に示すように反転アンプＤＡの出力
電圧ＶOUT は『Low 』レベルになる。
デンサーＣにホールドされている入力アナログ電圧ＶIN
より小さい時は、反転アンプＤＡの入力信号が閾値電圧
ＶTHより小さくなり、図４（ｂ）に示すように反転アン
プＤＡの出力電圧ＶOUT は『High』レベルになる。ま
た、基準電圧Ｖref がアナログ電圧ＶINより大きい時
は、反転アンプＤＡの入力信号が閾値電圧ＶTHより大き
くなり、図４（ｂ）に示すように反転アンプＤＡの出力
電圧ＶOUT は『Low 』レベルになる。
【００１２】このようなチョッパー型比較器１０８によ
ってＡ／Ｄコンバータ１００を構成すると、反転アンプ
ＤＡの入力オフセット電圧をキャンセルすることができ
るため、特にＭＯＳ型構造のＡ／Ｄコンバータを構成す
る場合に利点がある。
ってＡ／Ｄコンバータ１００を構成すると、反転アンプ
ＤＡの入力オフセット電圧をキャンセルすることができ
るため、特にＭＯＳ型構造のＡ／Ｄコンバータを構成す
る場合に利点がある。
【００１３】
【発明が解決しようとする課題】ところで、上記したよ
うなチョッパー型比較器１０８を用いてＭＯＳ型構造の
全並列比較方式のＡ／Ｄコンバータ１００を形成する場
合は、チョッパー型比較器１０８のコンデンサーＣ及び
スイッチＳ11〜Ｓ13をＭＯＳプロセスで形成する必要が
ある。コンデンサーＣをＭＯＳプロセスで形成する場合
は、図５に示すようにシリコン基板１１０上にポリシリ
コン層１１２を形成すると共に、このポリシリコン層１
１２上にアルミニウム層１１１を形成する。これにより
ポリシリコン層１１２とアルミニウム層１１１との間に
容量が発生してコンデンサーＣが形成されることになる
が、この場合はシリコン基板１１０とポリシリコン層１
１２との間に寄生容量Ｃo が発生する。
うなチョッパー型比較器１０８を用いてＭＯＳ型構造の
全並列比較方式のＡ／Ｄコンバータ１００を形成する場
合は、チョッパー型比較器１０８のコンデンサーＣ及び
スイッチＳ11〜Ｓ13をＭＯＳプロセスで形成する必要が
ある。コンデンサーＣをＭＯＳプロセスで形成する場合
は、図５に示すようにシリコン基板１１０上にポリシリ
コン層１１２を形成すると共に、このポリシリコン層１
１２上にアルミニウム層１１１を形成する。これにより
ポリシリコン層１１２とアルミニウム層１１１との間に
容量が発生してコンデンサーＣが形成されることになる
が、この場合はシリコン基板１１０とポリシリコン層１
１２との間に寄生容量Ｃo が発生する。
【００１４】また、スイッチＳ11〜Ｓ13は、図６に示す
ようなアナログスイッチ１２０で形成されており、この
ようなアナログスイッチ１２０はＮ型トランジスタ１２
１及びＰ型トランジスタ１２２のゲートＧｎ、Ｇｐに所
定のゲート電圧を印加してＡ−Ｂ間のオン／オフ動作が
制御されるように構成されている。
ようなアナログスイッチ１２０で形成されており、この
ようなアナログスイッチ１２０はＮ型トランジスタ１２
１及びＰ型トランジスタ１２２のゲートＧｎ、Ｇｐに所
定のゲート電圧を印加してＡ−Ｂ間のオン／オフ動作が
制御されるように構成されている。
【００１５】このようなアナログスイッチ１２０をＭＯ
Ｓプロセスで形成する場合は、同一基板上にＮ形トラン
ジスタとＰ形トランジスタを形成する必要がある。この
ため、例えばＮ形シリコン基板を用いてアナログスイッ
チ１４０を形成する場合は、図７に示すようにＮ形シリ
コン基板１３１の中に低濃度のＰ形領域（以下、「Ｐウ
ェル」という）１３２を形成し、このＰウェル１３２内
にソース電極１３３及びドレイン電極１３４を形成す
る。そしてＮ形シリコン基板１３１上に酸化膜１３５を
形成して、この酸化膜１３５上にゲート１３６を形成す
る。
Ｓプロセスで形成する場合は、同一基板上にＮ形トラン
ジスタとＰ形トランジスタを形成する必要がある。この
ため、例えばＮ形シリコン基板を用いてアナログスイッ
チ１４０を形成する場合は、図７に示すようにＮ形シリ
コン基板１３１の中に低濃度のＰ形領域（以下、「Ｐウ
ェル」という）１３２を形成し、このＰウェル１３２内
にソース電極１３３及びドレイン電極１３４を形成す
る。そしてＮ形シリコン基板１３１上に酸化膜１３５を
形成して、この酸化膜１３５上にゲート１３６を形成す
る。
【００１６】しかしながらＭＯＳプロセスによってＮ形
シリコン基板上にＮ形トランジスタを形成した場合、Ｎ
形トランジスタがオフの時には図７（ａ）に示すように
ソース電極１３３及びドレイン電極１３４と、Ｐウェル
１３２との間に寄生容量Ｃoが発生する。また、ゲート
電極１３６にプラス（＋）電圧に印加されてＮ型トラン
ジスタがオンとなる時は、同図（ｂ）に示すようにソー
ス電極１３３とドレイン電極１３４との間にＮ形の伝導
層（チャンネル）１３７とＰウェル１３２との間にも寄
生容量Ｃo が発生する。
シリコン基板上にＮ形トランジスタを形成した場合、Ｎ
形トランジスタがオフの時には図７（ａ）に示すように
ソース電極１３３及びドレイン電極１３４と、Ｐウェル
１３２との間に寄生容量Ｃoが発生する。また、ゲート
電極１３６にプラス（＋）電圧に印加されてＮ型トラン
ジスタがオンとなる時は、同図（ｂ）に示すようにソー
ス電極１３３とドレイン電極１３４との間にＮ形の伝導
層（チャンネル）１３７とＰウェル１３２との間にも寄
生容量Ｃo が発生する。
【００１７】つまり、このようにチョッパー型比較器１
０４をＭＯＳプロセスによって形成した場合は、このチ
ョッパー型比較器１０８の入力ラインに設けられている
コンデンサーＣ及びスイッチＳ11〜Ｓ13に寄生容量Ｃo
が発生することになる。このため、図２に示すようなＡ
／Ｄコンバータ１００の比較器群１０２をチョッパー型
比較器１０８によって形成した場合は、比較器の数が多
いと入力ラインに接続されている各チョッパー型比較器
１０８の入力ラインに生じる寄生容量Ｃo も増加し、比
較器群１０２全体の入力容量が大きくなり、Ａ／Ｄコン
バータ１００の比較速度が速くなると寄生容量ＣO の充
放電流の影響を受けて比較誤差が生じたり、消費電力が
増大するという問題点があった。
０４をＭＯＳプロセスによって形成した場合は、このチ
ョッパー型比較器１０８の入力ラインに設けられている
コンデンサーＣ及びスイッチＳ11〜Ｓ13に寄生容量Ｃo
が発生することになる。このため、図２に示すようなＡ
／Ｄコンバータ１００の比較器群１０２をチョッパー型
比較器１０８によって形成した場合は、比較器の数が多
いと入力ラインに接続されている各チョッパー型比較器
１０８の入力ラインに生じる寄生容量Ｃo も増加し、比
較器群１０２全体の入力容量が大きくなり、Ａ／Ｄコン
バータ１００の比較速度が速くなると寄生容量ＣO の充
放電流の影響を受けて比較誤差が生じたり、消費電力が
増大するという問題点があった。
【００１８】そこで、ＭＯＳ型構造の全並列比較方式の
Ａ／Ｄコンバータ１００を形成する場合は、図８に示す
ような差動入力チョッパー型比較器１４０によって比較
器群１０２を構成することが考えられる。この図に示す
差動入力チョッパー型比較器１４０は、Ｎ形トランジス
タＴｒ１、Ｔｒ２、Ｐ形トランジスタＴｒ３、Ｔｒ４、
コンデンサーＣ３、Ｃ４、アナログスイッチＳ３、Ｓ
４、Ｓ21、Ｓ22、差動アンプＤＢ、定電流源Ｉによって
構成されている。
Ａ／Ｄコンバータ１００を形成する場合は、図８に示す
ような差動入力チョッパー型比較器１４０によって比較
器群１０２を構成することが考えられる。この図に示す
差動入力チョッパー型比較器１４０は、Ｎ形トランジス
タＴｒ１、Ｔｒ２、Ｐ形トランジスタＴｒ３、Ｔｒ４、
コンデンサーＣ３、Ｃ４、アナログスイッチＳ３、Ｓ
４、Ｓ21、Ｓ22、差動アンプＤＢ、定電流源Ｉによって
構成されている。
【００１９】Ｎ形トランジスタＴｒ１のゲートには、ス
イッチＳ21を介して基準電圧Ｖrefが供給されると共
に、スイッチＳ２２を介して入力アナログ電圧ＶINが供
給され、Ｎ形トランジスタＴｒ２のゲートには基準電圧
Ｖref が供給されている。また、Ｎ形トランジスタＴｒ
１及びＴｒ２のソースには電流ｉを流す定電流源Ｉが接
続されている。
イッチＳ21を介して基準電圧Ｖrefが供給されると共
に、スイッチＳ２２を介して入力アナログ電圧ＶINが供
給され、Ｎ形トランジスタＴｒ２のゲートには基準電圧
Ｖref が供給されている。また、Ｎ形トランジスタＴｒ
１及びＴｒ２のソースには電流ｉを流す定電流源Ｉが接
続されている。
【００２０】また、Ｎ形トランジスタＴｒ１のドレイン
は、Ｐ形トランジスタＴｒ３のドレイン及び差動アンプ
ＤＢの反転入力端子に接続されていると共に、スイッチ
Ｓ３の一方に接続され、Ｎ形トランジスタＴｒ２のドレ
インは、Ｐ形トランジスタＴｒ４のドレイン及び差動ア
ンプＤＢの非反転入力端子に接続されていると共に、ス
イッチＳ４の一方に接続されている。また、Ｐ形トラン
ジスタＴｒ３及びＰ形トランジスタＴｒ４のゲートは、
それぞれコンデンサーＣ３、Ｃ４及びスイッチＳ３、Ｓ
４の他方と接続され、Ｐ形トランジスタＴｒ３及びＰ形
トランジスタＴｒ４のソースには、動作電圧Ｖccが供給
されている。
は、Ｐ形トランジスタＴｒ３のドレイン及び差動アンプ
ＤＢの反転入力端子に接続されていると共に、スイッチ
Ｓ３の一方に接続され、Ｎ形トランジスタＴｒ２のドレ
インは、Ｐ形トランジスタＴｒ４のドレイン及び差動ア
ンプＤＢの非反転入力端子に接続されていると共に、ス
イッチＳ４の一方に接続されている。また、Ｐ形トラン
ジスタＴｒ３及びＰ形トランジスタＴｒ４のゲートは、
それぞれコンデンサーＣ３、Ｃ４及びスイッチＳ３、Ｓ
４の他方と接続され、Ｐ形トランジスタＴｒ３及びＰ形
トランジスタＴｒ４のソースには、動作電圧Ｖccが供給
されている。
【００２１】このように構成されている差動入力チョッ
パー型比較器１４０においては、上述した図４に示すチ
ョッパー型比較器と同様にリセット動作と比較動作を行
うことにより、基準電圧Ｖref と入力アナログ電圧ＶIN
を比較して比較電圧ＶOUT を出力するようになされてい
る。この差動入力チョッパー型比較器１４０のリセット
動作時においては、スイッチＳ３、Ｓ４、Ｓ21がオンに
なる。この場合、Ｎ形トランジスタＴｒ１及びＮ形トラ
ンジスタＴｒ２のゲートに同一の基準電圧Ｖref が印加
され、差動対のＮ形トランジスタＴｒ１及Ｔｒ２には、
それぞれｉ／２の電流が流れる。またこの時、スイッチ
Ｓ３、Ｓ４がオンになっているため、コンデンサーＣ
３、Ｃ４には、Ｐ形トランジスタＴｒ３、Ｔｒ４にｉ／
２の電流を流すためのゲート電圧がチャージされる。
パー型比較器１４０においては、上述した図４に示すチ
ョッパー型比較器と同様にリセット動作と比較動作を行
うことにより、基準電圧Ｖref と入力アナログ電圧ＶIN
を比較して比較電圧ＶOUT を出力するようになされてい
る。この差動入力チョッパー型比較器１４０のリセット
動作時においては、スイッチＳ３、Ｓ４、Ｓ21がオンに
なる。この場合、Ｎ形トランジスタＴｒ１及びＮ形トラ
ンジスタＴｒ２のゲートに同一の基準電圧Ｖref が印加
され、差動対のＮ形トランジスタＴｒ１及Ｔｒ２には、
それぞれｉ／２の電流が流れる。またこの時、スイッチ
Ｓ３、Ｓ４がオンになっているため、コンデンサーＣ
３、Ｃ４には、Ｐ形トランジスタＴｒ３、Ｔｒ４にｉ／
２の電流を流すためのゲート電圧がチャージされる。
【００２２】次に比較動作時は、スイッチＳ２２のみが
オンとなり、Ｎ形トランジスタＴｒ１のゲートに入力ア
ナログ電圧ＶIN、Ｎ形トランジスタＴｒ２のゲートに基
準電圧Ｖref が供給される。ここで、例えば入力アナロ
グ電圧ＶINが、基準電圧Ｖref より高い場合は、Ｎ形ト
ランジスタＴｒ１に流れる電流がリセット動作時に流れ
ていた電流ｉ／２より多くなり、差動アンプＤＢの反転
入力端子に印加される電圧が低下すると共に、差動アン
プＤＢの非反転入力端子に印加される電圧が上昇して、
差動アンプＤＢから『High』レベルの比較電圧ＶOUT が
出力されることになる。
オンとなり、Ｎ形トランジスタＴｒ１のゲートに入力ア
ナログ電圧ＶIN、Ｎ形トランジスタＴｒ２のゲートに基
準電圧Ｖref が供給される。ここで、例えば入力アナロ
グ電圧ＶINが、基準電圧Ｖref より高い場合は、Ｎ形ト
ランジスタＴｒ１に流れる電流がリセット動作時に流れ
ていた電流ｉ／２より多くなり、差動アンプＤＢの反転
入力端子に印加される電圧が低下すると共に、差動アン
プＤＢの非反転入力端子に印加される電圧が上昇して、
差動アンプＤＢから『High』レベルの比較電圧ＶOUT が
出力されることになる。
【００２３】また、逆に基準電圧Ｖref が入力アナログ
電圧ＶINより高い場合は、Ｎ形トランジスタＴｒ１に流
れる電流がリセット動作時に流れていた電流ｉ／２より
小さくなり、差動アンプＤＢの反転入力端子に印加され
る電圧が上昇すると共に、差動アンプＤＢの非反転入力
端子に印加される電圧が低下して、差動アンプＤＢから
『Low 』レベルの比較電圧ＶOUT が出力されることにな
る。
電圧ＶINより高い場合は、Ｎ形トランジスタＴｒ１に流
れる電流がリセット動作時に流れていた電流ｉ／２より
小さくなり、差動アンプＤＢの反転入力端子に印加され
る電圧が上昇すると共に、差動アンプＤＢの非反転入力
端子に印加される電圧が低下して、差動アンプＤＢから
『Low 』レベルの比較電圧ＶOUT が出力されることにな
る。
【００２４】よって、このような差動入力チョッパー型
比較器１４０によって、図２に示すようなＡ／Ｄコンバ
ータ１００の比較器群１０２を構成すると、入力ライン
にコンデンサーを設ける必要がなくなり、入力ラインの
寄生容量を従来に比べて低減することができるようにな
る。
比較器１４０によって、図２に示すようなＡ／Ｄコンバ
ータ１００の比較器群１０２を構成すると、入力ライン
にコンデンサーを設ける必要がなくなり、入力ラインの
寄生容量を従来に比べて低減することができるようにな
る。
【００２５】しかしながら、このような差動入力チョッ
パー型比較器１４０は、各チョッパー型比較器１４０の
それぞれに対して入力ラインにスイッチＳ22が設ける必
要があるため、このスイッチＳ22に発生している寄生容
量ＣO が入力側から見た場合は大きくなり、Ａ／Ｄコン
バータ１００の比較速度が速くなると比較結果に比較誤
差が生じたり、消費電力が増大するという問題点があっ
た。
パー型比較器１４０は、各チョッパー型比較器１４０の
それぞれに対して入力ラインにスイッチＳ22が設ける必
要があるため、このスイッチＳ22に発生している寄生容
量ＣO が入力側から見た場合は大きくなり、Ａ／Ｄコン
バータ１００の比較速度が速くなると比較結果に比較誤
差が生じたり、消費電力が増大するという問題点があっ
た。
【００２６】
【課題を解決するための手段】本発明はこのような問題
点を解決するためになされたもので、ＭＯＳ型構造のＡ
／Ｄコンバータを形成する比較器の入力容量を小さく
し、Ａ／Ｄコンバータの高速化及び低消費電力化を実現
することを目的とする。
点を解決するためになされたもので、ＭＯＳ型構造のＡ
／Ｄコンバータを形成する比較器の入力容量を小さく
し、Ａ／Ｄコンバータの高速化及び低消費電力化を実現
することを目的とする。
【００２７】上記目的を達成するため、本発明の比較器
は第１の入力端子と第２の入力端子に同一電圧が印加さ
れることでリセットされた後、第１の入力端子と第２の
入力端子に印加される電圧の比較結果を出力する比較回
路部と、入力信号とリセット電圧が供給され、入力信号
とリセット電圧の差分増幅電圧を第１の入力端子に供給
する差分増幅手段と、差分増幅手段の入出力ラインを短
絡状態とすることができる短絡手段とを備えている差分
増幅回路部と、基準電圧とリセット電圧を選択的に比較
回路部の第２の入力端子に供給することができる切換手
段とを備え、リセット動作時は差分増幅回路部の短絡手
段を短絡状態とし、且つ切換手段がリセット電圧を選択
することで比較回路部の第１の入力端子及び第２の入力
端子にリセット電圧が供給され、比較動作時には短絡手
段を開放すると共に、切換手段を切換えて、比較回路の
第１及び第２の入力端子に入力信号と基準電圧が供給さ
れるようにした。
は第１の入力端子と第２の入力端子に同一電圧が印加さ
れることでリセットされた後、第１の入力端子と第２の
入力端子に印加される電圧の比較結果を出力する比較回
路部と、入力信号とリセット電圧が供給され、入力信号
とリセット電圧の差分増幅電圧を第１の入力端子に供給
する差分増幅手段と、差分増幅手段の入出力ラインを短
絡状態とすることができる短絡手段とを備えている差分
増幅回路部と、基準電圧とリセット電圧を選択的に比較
回路部の第２の入力端子に供給することができる切換手
段とを備え、リセット動作時は差分増幅回路部の短絡手
段を短絡状態とし、且つ切換手段がリセット電圧を選択
することで比較回路部の第１の入力端子及び第２の入力
端子にリセット電圧が供給され、比較動作時には短絡手
段を開放すると共に、切換手段を切換えて、比較回路の
第１及び第２の入力端子に入力信号と基準電圧が供給さ
れるようにした。
【００２８】また、本発明のＡ／Ｄコンバータは、上記
したような比較器を入力信号ラインに複数個並列に接続
して、入力信号を標本化することによりアナログ信号を
デジタル信号に変換するものである。
したような比較器を入力信号ラインに複数個並列に接続
して、入力信号を標本化することによりアナログ信号を
デジタル信号に変換するものである。
【００２９】本発明の比較器を用いてＡ／Ｄコンバータ
を構成すれば、リセット動作時は差分増幅回路部の短絡
手段が短絡状態になると共に、各切換手段がリセット電
圧を選択するため各比較回路部の第１の入力端子及び第
２の入力端子に同電圧が印加される。また、比較動作時
は差分増幅回路部の短絡手段が開放状態になると共に、
各切換手段が基準電圧を選択するため、各比較回路部の
第１の入力端子には差分増幅回路部から入力信号に対応
した差分増幅電圧が印加され、第２の入力端子には基準
電圧が印加される。
を構成すれば、リセット動作時は差分増幅回路部の短絡
手段が短絡状態になると共に、各切換手段がリセット電
圧を選択するため各比較回路部の第１の入力端子及び第
２の入力端子に同電圧が印加される。また、比較動作時
は差分増幅回路部の短絡手段が開放状態になると共に、
各切換手段が基準電圧を選択するため、各比較回路部の
第１の入力端子には差分増幅回路部から入力信号に対応
した差分増幅電圧が印加され、第２の入力端子には基準
電圧が印加される。
【００３０】
【発明の実施の形態】図１は本発明の一実施の形態であ
るＡ／Ｄコンバータのブロック図を示したものである。
この図に示すＡ／Ｄコンバータ１は、入力アナログク電
圧Ｖinをｎビットのデジタルデータに変換するＡ／Ｄコ
ンバータであり、差分増幅回路１０及び比較回路群２０
によって構成されている。差分増幅回路１０は、コンデ
ンサーＣ１、Ｃ２、差動アンプＤＣ及びスイッチＳ１、
Ｓ２によって構成されており、差動アンプＤＣの反転入
力端子にはリセット電圧Ｖreset が、非反転入力端子に
はコンデンサーＣ1 を介して入力アナログ電圧ＶINがそ
れぞれ入力されている。また、この差動アンプＤＣはコ
ンデンサＣ１及びＣ２によって容量帰還型の差動アンプ
を形成していると共に、コンデンサーＣ１、Ｃ２と並列
にそれぞれスイッチＳ１、Ｓ２が接続されている。
るＡ／Ｄコンバータのブロック図を示したものである。
この図に示すＡ／Ｄコンバータ１は、入力アナログク電
圧Ｖinをｎビットのデジタルデータに変換するＡ／Ｄコ
ンバータであり、差分増幅回路１０及び比較回路群２０
によって構成されている。差分増幅回路１０は、コンデ
ンサーＣ１、Ｃ２、差動アンプＤＣ及びスイッチＳ１、
Ｓ２によって構成されており、差動アンプＤＣの反転入
力端子にはリセット電圧Ｖreset が、非反転入力端子に
はコンデンサーＣ1 を介して入力アナログ電圧ＶINがそ
れぞれ入力されている。また、この差動アンプＤＣはコ
ンデンサＣ１及びＣ２によって容量帰還型の差動アンプ
を形成していると共に、コンデンサーＣ１、Ｃ２と並列
にそれぞれスイッチＳ１、Ｓ２が接続されている。
【００３１】比較回路群２０には、第１の比較回路Ｄ0
〜第ｎの比較回路Ｄn が設けられており、例えばＡ／Ｄ
コンバータ１が８ビットの分解能を持つＡ／Ｄコンバー
タであれば、２５５個の同一構成の比較回路が設けられ
ていることになる。この第１の比較回路Ｄ0 は、Ｎ形ト
ランジスタＴｒ１、Ｔｒ２、Ｐ形トランジスタＴｒ３、
Ｔｒ４、コンデンサーＣ３、Ｃ４、アナログスイッチＳ
1 〜Ｓ６、差動アンプＤ０、定電流源Ｉで構成されてお
り、Ｎ形トランジスタＴｒ１のゲートには差分増幅回路
１０の出力電圧が供給されている。また、Ｎ形トランジ
スタＴｒ２のゲートにはスイッチＳ５を介してリセット
電圧Ｖreset が供給されると共に、スイッチＳ６を介し
て所定の電圧（リセット電圧Ｖreset −基準電圧
Ｖref0）が供給される。なお、後で述べるように基準電
圧Ｖref0は、第１の比較回路Ｄ0 で入力アナログ電圧Ｖ
INと比較される基準電圧であり、基準電圧Ｖref1は第２
の比較器Ｄ1 、・・・基準電圧Ｖrefnは第ｎの比較器Ｄ
n の基準電圧である。
〜第ｎの比較回路Ｄn が設けられており、例えばＡ／Ｄ
コンバータ１が８ビットの分解能を持つＡ／Ｄコンバー
タであれば、２５５個の同一構成の比較回路が設けられ
ていることになる。この第１の比較回路Ｄ0 は、Ｎ形ト
ランジスタＴｒ１、Ｔｒ２、Ｐ形トランジスタＴｒ３、
Ｔｒ４、コンデンサーＣ３、Ｃ４、アナログスイッチＳ
1 〜Ｓ６、差動アンプＤ０、定電流源Ｉで構成されてお
り、Ｎ形トランジスタＴｒ１のゲートには差分増幅回路
１０の出力電圧が供給されている。また、Ｎ形トランジ
スタＴｒ２のゲートにはスイッチＳ５を介してリセット
電圧Ｖreset が供給されると共に、スイッチＳ６を介し
て所定の電圧（リセット電圧Ｖreset −基準電圧
Ｖref0）が供給される。なお、後で述べるように基準電
圧Ｖref0は、第１の比較回路Ｄ0 で入力アナログ電圧Ｖ
INと比較される基準電圧であり、基準電圧Ｖref1は第２
の比較器Ｄ1 、・・・基準電圧Ｖrefnは第ｎの比較器Ｄ
n の基準電圧である。
【００３２】また、このＮ形トランジスタＴｒ１及びＴ
ｒ２のソースには電流ｉを流す定電流源Ｉと接続され
る。また、Ｎ形トランジスタＴｒ１とＮ形トランジスタ
Ｔｒ２は差動増幅器を形成し、そのドレイン電極は差動
アンプＤ０の非反転入力端子及び反転入力端子に接続さ
れていると共に、スイッチＳ３及びスイッチＳ４の一方
に接続されている。
ｒ２のソースには電流ｉを流す定電流源Ｉと接続され
る。また、Ｎ形トランジスタＴｒ１とＮ形トランジスタ
Ｔｒ２は差動増幅器を形成し、そのドレイン電極は差動
アンプＤ０の非反転入力端子及び反転入力端子に接続さ
れていると共に、スイッチＳ３及びスイッチＳ４の一方
に接続されている。
【００３３】また、Ｐ形トランジスタＴｒ３及びＰ形ト
ランジスタＴｒ４のゲートは、それぞれコンデンサーＣ
３、Ｃ４及びスイッチＳ３、Ｓ４の他方と接続され、Ｐ
形トランジスタＴｒ３及びＰ形トランジスタＴｒ４のソ
ースには、それぞれ動作電圧が供給されている。なお、
第２の比較回路Ｄ1 〜第ｎの比較回路Ｄn は同一の構成
とされているため、ここでは説明を省略する。
ランジスタＴｒ４のゲートは、それぞれコンデンサーＣ
３、Ｃ４及びスイッチＳ３、Ｓ４の他方と接続され、Ｐ
形トランジスタＴｒ３及びＰ形トランジスタＴｒ４のソ
ースには、それぞれ動作電圧が供給されている。なお、
第２の比較回路Ｄ1 〜第ｎの比較回路Ｄn は同一の構成
とされているため、ここでは説明を省略する。
【００３４】このように構成されている各比較回路Ｄ0
〜Ｄn においては、リセット動作と比較動作を行うこと
により、各比較回路Ｄ0 〜Ｄn に供給されている基準電
圧Ｖref0〜Ｖrefnと、入力アナログ電圧ＶINを比較して
比較電圧を出力する。
〜Ｄn においては、リセット動作と比較動作を行うこと
により、各比較回路Ｄ0 〜Ｄn に供給されている基準電
圧Ｖref0〜Ｖrefnと、入力アナログ電圧ＶINを比較して
比較電圧を出力する。
【００３５】以下、このようなＡ／Ｄコンバータ１の動
作について説明する。まず、リセット動作時はスイッチ
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５がオンになる。この場
合、差分増幅回路１０は差動アンプＤＣの反転入力端子
と出力端子が短絡されてボルテージフォロワーとなり、
非反転入力端子に入力されているリセット電圧Ｖreset
が出力電圧として出力される。
作について説明する。まず、リセット動作時はスイッチ
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５がオンになる。この場
合、差分増幅回路１０は差動アンプＤＣの反転入力端子
と出力端子が短絡されてボルテージフォロワーとなり、
非反転入力端子に入力されているリセット電圧Ｖreset
が出力電圧として出力される。
【００３６】よって、比較回路群２０の各比較回路Ｄ0
〜Ｄn のＮ形トランジスタＴｒ１のゲート及びＮ形トラ
ンジスタＴｒ２のゲートには、スイッチＳ５を介して同
一のリセット電圧Ｖreset が印加されることになり、差
動対のＮ形トランジスタＴｒ１及びＮ形トランジスタＴ
ｒ２にはそれぞれｉ／２の電流が流れる。またこの時、
スイッチＳ３及びＳ４がオンになっているため、コンデ
ンサーＣ３及びＣ４には、Ｐ形トランジスタＴｒ３及び
Ｔｒ４にそれぞれｉ／２の電流を流すためのゲート電圧
がチャージされる。
〜Ｄn のＮ形トランジスタＴｒ１のゲート及びＮ形トラ
ンジスタＴｒ２のゲートには、スイッチＳ５を介して同
一のリセット電圧Ｖreset が印加されることになり、差
動対のＮ形トランジスタＴｒ１及びＮ形トランジスタＴ
ｒ２にはそれぞれｉ／２の電流が流れる。またこの時、
スイッチＳ３及びＳ４がオンになっているため、コンデ
ンサーＣ３及びＣ４には、Ｐ形トランジスタＴｒ３及び
Ｔｒ４にそれぞれｉ／２の電流を流すためのゲート電圧
がチャージされる。
【００３７】次に比較動作時においては、スイッチＳ１
〜Ｓ５をオフ、スイッチＳ６がオンになり、差分増幅回
路１０の差動アンプＤＣは容量帰還型のアンプとなり差
分電圧を出力することになる。ここで、例えばコンデン
サーＣ１、Ｃ２を同一の容量とし、差分増幅回路１０の
ゲインを１とすると、差分増幅回路１０の差動アンプＤ
Ｃからは差分電圧Ｖre set −Ｖinが出力され、比較回路
群２０の各比較回路Ｄ0 〜Ｄn のＮ形トランジスタＴｒ
１のゲートに供給されることになる。また、各比較回路
Ｄ0 〜Ｄn のＮ形トランジスタＴｒ２のゲートには、ス
イッチＳ６を介して各比較回路Ｄ0 〜Ｄn 毎に設定され
る所定の電圧Ｖreset −Ｖre f0が供給される。
〜Ｓ５をオフ、スイッチＳ６がオンになり、差分増幅回
路１０の差動アンプＤＣは容量帰還型のアンプとなり差
分電圧を出力することになる。ここで、例えばコンデン
サーＣ１、Ｃ２を同一の容量とし、差分増幅回路１０の
ゲインを１とすると、差分増幅回路１０の差動アンプＤ
Ｃからは差分電圧Ｖre set −Ｖinが出力され、比較回路
群２０の各比較回路Ｄ0 〜Ｄn のＮ形トランジスタＴｒ
１のゲートに供給されることになる。また、各比較回路
Ｄ0 〜Ｄn のＮ形トランジスタＴｒ２のゲートには、ス
イッチＳ６を介して各比較回路Ｄ0 〜Ｄn 毎に設定され
る所定の電圧Ｖreset −Ｖre f0が供給される。
【００３８】すなわち、比較動作時においては、リセッ
ト電圧Ｖreset が相殺されるので各比較回路Ｄ0 〜Ｄn
のＮ形トランジスタＴｒ１及びＴｒ２を流れる電流が、
入力アナログ電圧ＶINと、各基準電圧Ｖref0〜Ｖrefnに
よって、それぞれ制御されることになり、例えば第１の
比較回路Ｄ0 において、入力アナログ電圧ＶINが基準電
圧Ｖref0より高い場合は、Ｎ形トランジスタＴｒ１に流
れる電流がリセット動作時に流れる電流ｉ／２より多く
なり、Ｎ形トランジスタＴｒ２に流れる電流がＩ／２よ
り少なくなる。その結果、差動アンプＤ０の反転入力端
子の電圧が低下すると共に、非反転入力端子の電圧が上
昇して、差動アンプＤ０から『High』レベルの比較電圧
ＶOUT が出力されることになる。
ト電圧Ｖreset が相殺されるので各比較回路Ｄ0 〜Ｄn
のＮ形トランジスタＴｒ１及びＴｒ２を流れる電流が、
入力アナログ電圧ＶINと、各基準電圧Ｖref0〜Ｖrefnに
よって、それぞれ制御されることになり、例えば第１の
比較回路Ｄ0 において、入力アナログ電圧ＶINが基準電
圧Ｖref0より高い場合は、Ｎ形トランジスタＴｒ１に流
れる電流がリセット動作時に流れる電流ｉ／２より多く
なり、Ｎ形トランジスタＴｒ２に流れる電流がＩ／２よ
り少なくなる。その結果、差動アンプＤ０の反転入力端
子の電圧が低下すると共に、非反転入力端子の電圧が上
昇して、差動アンプＤ０から『High』レベルの比較電圧
ＶOUT が出力されることになる。
【００３９】また、入力アナログ電圧ＶINが基準電圧Ｖ
ref0より低い場合は、Ｎ形トランジスタＴｒ１に流れる
電流がリセット動作時に流れる電流ｉ／２より小さくな
り、Ｎ形トランジスタＴｒ２に流れる電流はＩ／２より
大きくなる。その結果、差動アンプＤ０の反転入力端子
の電圧が上昇すると共に、非反転入力端子の電圧が低下
して、差動アンプＤ０から『Low 』レベルの比較電圧Ｖ
OUT が出力されることになる。
ref0より低い場合は、Ｎ形トランジスタＴｒ１に流れる
電流がリセット動作時に流れる電流ｉ／２より小さくな
り、Ｎ形トランジスタＴｒ２に流れる電流はＩ／２より
大きくなる。その結果、差動アンプＤ０の反転入力端子
の電圧が上昇すると共に、非反転入力端子の電圧が低下
して、差動アンプＤ０から『Low 』レベルの比較電圧Ｖ
OUT が出力されることになる。
【００４０】つまり、このように構成された比較回路Ｄ
0 〜Ｄn においては、１個の差分増幅回路１０によって
各比較回路Ｄ0 〜Ｄn のリセット動作時の入力信号と比
較動作時の差分電圧を入力するようにしているため、各
比較回路Ｄ0 〜Ｄn のそれぞれの入力ラインにコンデン
サーやアナログスイッチを設けることなく各比較回路Ｄ
0 〜Ｄn で比較動作を行うことができる。
0 〜Ｄn においては、１個の差分増幅回路１０によって
各比較回路Ｄ0 〜Ｄn のリセット動作時の入力信号と比
較動作時の差分電圧を入力するようにしているため、各
比較回路Ｄ0 〜Ｄn のそれぞれの入力ラインにコンデン
サーやアナログスイッチを設けることなく各比較回路Ｄ
0 〜Ｄn で比較動作を行うことができる。
【００４１】よって、このような比較回路Ｄ0 〜Ｄn に
よってＡ／Ｄコンバータ１を構成すれば、比較回路Ｄ0
〜Ｄn の入力ラインＶINに発生する寄生容量は極めて小
さいものになり、入力側からみた比較回路群２０全体の
負荷容量を小さくすることができるため、変換動作を高
速で行うことができると共に、従来と同じ速度の変換動
作を低消費電力で実現することができる。
よってＡ／Ｄコンバータ１を構成すれば、比較回路Ｄ0
〜Ｄn の入力ラインＶINに発生する寄生容量は極めて小
さいものになり、入力側からみた比較回路群２０全体の
負荷容量を小さくすることができるため、変換動作を高
速で行うことができると共に、従来と同じ速度の変換動
作を低消費電力で実現することができる。
【００４２】また、本実施の形態であるＡ／Ｄコンバー
タ１の差分増幅回路１０は、コンデンサーＣ１、Ｃ２の
容量によって高精度にゲインを設定することができる容
量帰還型の増幅器とされているため、図３に示したよう
なサブレンジング方式のＡ／Ｄコンバータの量子化誤差
を検出する差分増幅回路１０６と差分増幅回路１０を共
用させたサブレンジング方式のＡ／Ｄコンバータを構成
することができる。
タ１の差分増幅回路１０は、コンデンサーＣ１、Ｃ２の
容量によって高精度にゲインを設定することができる容
量帰還型の増幅器とされているため、図３に示したよう
なサブレンジング方式のＡ／Ｄコンバータの量子化誤差
を検出する差分増幅回路１０６と差分増幅回路１０を共
用させたサブレンジング方式のＡ／Ｄコンバータを構成
することができる。
【００４３】
【発明の効果】以上説明したように本発明の比較器を用
いてＡ／Ｄコンバータを構成すれば、リセット動作時に
１個の差分増幅回路部から各比較回路部の第１の入力端
子にリセット電圧を印加することができると共に、比較
動作時に各比較回路部の第１の入力端子に差分増幅電圧
を共通して印加することができるため、各比較回路部の
入力ラインに、それぞれスイッチ等を設ける必要がなく
なり、Ａ／Ｄコンバータの比較動作を高速で行うことが
できるようになると共に、従来と同じ速度の変換動作を
低消費電力で行うことができるようになる。
いてＡ／Ｄコンバータを構成すれば、リセット動作時に
１個の差分増幅回路部から各比較回路部の第１の入力端
子にリセット電圧を印加することができると共に、比較
動作時に各比較回路部の第１の入力端子に差分増幅電圧
を共通して印加することができるため、各比較回路部の
入力ラインに、それぞれスイッチ等を設ける必要がなく
なり、Ａ／Ｄコンバータの比較動作を高速で行うことが
できるようになると共に、従来と同じ速度の変換動作を
低消費電力で行うことができるようになる。
【００４４】また、本発明のＡ／Ｄコンバータによって
サブレンジング方式のＡ／Ｄコンバータを構成すれば、
サブレンジング方式のＡ／Ｄコンバータの量子化誤差を
検出するための差分増幅回路部と比較器の差分増幅回路
部とを共用させて構成することができるという利点があ
る。
サブレンジング方式のＡ／Ｄコンバータを構成すれば、
サブレンジング方式のＡ／Ｄコンバータの量子化誤差を
検出するための差分増幅回路部と比較器の差分増幅回路
部とを共用させて構成することができるという利点があ
る。
【図１】本発明のＡ／Ｄコンバータのブロック図であ
る。
る。
【図２】従来の並列比較方式によるＡ／Ｄコンバータの
ブロック図である。
ブロック図である。
【図３】従来のサブレンジング方式によるＡ／Ｄコンバ
ータのブロック図である。
ータのブロック図である。
【図４】チョッパー型比較器の構成及び入出力特性を示
した図である。
した図である。
【図５】ＭＯＳプロセスによるコンデンサーの構造を示
した図である。
した図である。
【図６】アナログスイッチの構成例を示した図である。
【図７】ＭＯＳプロセスによるＮ形トランジスタの構造
を示した図である。
を示した図である。
【図８】差動入力チョッパー型比較器の構成を示した図
である。
である。
１ Ａ／Ｄコンバータ、１０ 差分増幅回路、２０ 比
較器群、Ｄ0 〜Ｄn 比較回路、Ｃ１ Ｃ２ Ｃ３ Ｃ４
コンデンサー、Ｔｒ１ Ｔｒ２ Ｎ形トランジスタ、
Ｔｒ３ Ｔｒ４ Ｐ形トランジスタ、Ｓ１〜Ｓ６ スイ
ッチ、Ｄ０〜Ｄｎ ＤＣ 差動アンプ
較器群、Ｄ0 〜Ｄn 比較回路、Ｃ１ Ｃ２ Ｃ３ Ｃ４
コンデンサー、Ｔｒ１ Ｔｒ２ Ｎ形トランジスタ、
Ｔｒ３ Ｔｒ４ Ｐ形トランジスタ、Ｓ１〜Ｓ６ スイ
ッチ、Ｄ０〜Ｄｎ ＤＣ 差動アンプ
Claims (2)
- 【請求項１】 第１の入力端子と第２の入力端子に同一
電圧が印加されることでリセットされた後、前記第１の
入力端子と前記第２の入力端子に印加される電圧の比較
結果を出力する比較回路部と、 入力信号とリセット電圧が供給され、該入力信号とリセ
ット電圧の差分増幅電圧を前記第１の入力端子に供給す
る差分増幅手段と、前記差分増幅手段の入出力ラインを
短絡状態とすることができる短絡手段とを備えている差
分増幅回路部と、 基準電圧とリセット電圧を選択的に前記比較回路部の第
２の入力端子に供給することができる切換手段とを備
え、 リセット動作時は前記差分増幅回路部の短絡手段を短絡
状態とし、且つ前記切換手段がリセット電圧を選択する
ことで前記比較回路部の第１の入力端子及び第２の入力
端子にリセット電圧が供給され、比較動作時には前記短
絡手段を開放すると共に、前記切換手段を切換えて、前
記比較回路の第１及び第２の入力端子に入力信号と基準
電圧が供給されるようにしたことを特徴とする比較器。 - 【請求項２】 第１の入力端子と第２の入力端子に同一
電圧が印加されることでリセットされた後、前記第１の
入力端子と前記第２の入力端子に印加される電圧の比較
結果を出力する複数の比較回路部と、 入力信号とリセット電圧が供給され、該入力信号とリセ
ット電圧の差分増幅電圧を前記第１の入力端子に供給す
る差分増幅手段と、前記差分増幅手段の入出力ラインを
短絡状態とすることができる短絡手段とを備えている差
分増幅回路部と、 基準電圧とリセット電圧を選択的に前記比較回路部の第
２の入力端子に供給することができる複数の切換手段と
を備え、 リセット動作時は前記差分増幅回路部の短絡手段を短絡
状態とし、且つ前記切換手段がリセット電圧を選択する
ことで前記複数の比較回路部の第１の入力端子及び第２
の入力端子にリセット電圧が供給され、比較動作時には
前記短絡手段を開放すると共に、前記切換手段を切換え
て、前記比較回路の第１及び第２の入力端子に入力信号
と基準電圧が供給されるようにしたことを特徴とするＡ
／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15183596A JP3637936B2 (ja) | 1996-05-24 | 1996-05-24 | 比較器及びａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15183596A JP3637936B2 (ja) | 1996-05-24 | 1996-05-24 | 比較器及びａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321627A true JPH09321627A (ja) | 1997-12-12 |
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1996
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