JPH09321828A - 保護メモリ・オペレーティング・システムにおけるデータ・コピー・オーバーヘッドを削減する機構 - Google Patents
保護メモリ・オペレーティング・システムにおけるデータ・コピー・オーバーヘッドを削減する機構Info
- Publication number
- JPH09321828A JPH09321828A JP8308660A JP30866096A JPH09321828A JP H09321828 A JPH09321828 A JP H09321828A JP 8308660 A JP8308660 A JP 8308660A JP 30866096 A JP30866096 A JP 30866096A JP H09321828 A JPH09321828 A JP H09321828A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- data
- packet
- target
- ring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5614—User Network Interface
- H04L2012/5616—Terminal equipment, e.g. codecs, synch.
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5681—Buffer or queue management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 保護メモリ・オペレーティング・システムに
関連づけられた、データ・コピー・オーバーヘッドを削
減する方法および装置。 【解決手段】 ＡＴＭ（非同期転送方式）ネットワーク
において、本発明のＮＩＣ（ネットワーク・インタフェ
ース回路）は、着信パケットのヘッダ内の情報を多重分
離し、本発明のターゲットバッファ・リングの概念を使
用してパケットをその最終宛先に直接ルーティングす
る。したがって、パケットをカーネル内の記述子リング
に入っているバッファにＤＭＡするのではなく、宛先プ
ロセスのバッファ・リングに直接ルーティングすること
ができる。
関連づけられた、データ・コピー・オーバーヘッドを削
減する方法および装置。 【解決手段】 ＡＴＭ（非同期転送方式）ネットワーク
において、本発明のＮＩＣ（ネットワーク・インタフェ
ース回路）は、着信パケットのヘッダ内の情報を多重分
離し、本発明のターゲットバッファ・リングの概念を使
用してパケットをその最終宛先に直接ルーティングす
る。したがって、パケットをカーネル内の記述子リング
に入っているバッファにＤＭＡするのではなく、宛先プ
ロセスのバッファ・リングに直接ルーティングすること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明はメモリのカーネルに
データを転送する方法および装置に関する。具体的に
は、本発明は保護メモリ・オペレーティング・システム
におけるデータ・コピー・オーバーヘッドを削減する方
法および装置に係わる。
データを転送する方法および装置に関する。具体的に
は、本発明は保護メモリ・オペレーティング・システム
におけるデータ・コピー・オーバーヘッドを削減する方
法および装置に係わる。
【０００２】
【従来の技術】コンピュータに関するメモリとは一般
に、命令の実行に使用される処理装置内およびその他の
記憶装置内のアドレス可能記憶空間のすべてである。コ
ンピュータ・システムが、通常、所定のアドレス範囲内
にある任意のバイト・サイズのいくつかのデーター・バ
ッファであるホスト・メモリを備えることは周知であ
る。これらのデータ・バッファは、所定のアドレス範囲
内で一意にアドレスされて、後続の処理または伝送のた
めにデータに選択的にアクセスできるようにする。デー
タ・バッファは、メモリ内のバッファ・リングの一部と
して環状に配列することができる。
に、命令の実行に使用される処理装置内およびその他の
記憶装置内のアドレス可能記憶空間のすべてである。コ
ンピュータ・システムが、通常、所定のアドレス範囲内
にある任意のバイト・サイズのいくつかのデーター・バ
ッファであるホスト・メモリを備えることは周知であ
る。これらのデータ・バッファは、所定のアドレス範囲
内で一意にアドレスされて、後続の処理または伝送のた
めにデータに選択的にアクセスできるようにする。デー
タ・バッファは、メモリ内のバッファ・リングの一部と
して環状に配列することができる。
【０００３】保護メモリ・オペレーティング・システム
は、どのようなプログラムもコンピュータ・システム内
のデータ・メモリにアクセスできないようにする。アプ
リケーション・プログラムは、アクセス可能なメモリを
かなり制限される。ネットワークからパケットが着信す
ると、通常、パケットは宛先プログラムがアクセスでき
ないバッファに入れられる。宛先プログラムがその受信
パケットを使用できるようにするためには、そのプログ
ラムがアクセスすることができるメモリにコピーしなけ
ればならない。このデータのコピーは、コンピュータ・
ネットワークで多大なオーバーヘッドとなる。したがっ
て、宛先プロセスがただちに使用することができないカ
−ネル・バッファに受信パケットが入れられることは、
従来技術の方法および装置の大きな欠点である。
は、どのようなプログラムもコンピュータ・システム内
のデータ・メモリにアクセスできないようにする。アプ
リケーション・プログラムは、アクセス可能なメモリを
かなり制限される。ネットワークからパケットが着信す
ると、通常、パケットは宛先プログラムがアクセスでき
ないバッファに入れられる。宛先プログラムがその受信
パケットを使用できるようにするためには、そのプログ
ラムがアクセスすることができるメモリにコピーしなけ
ればならない。このデータのコピーは、コンピュータ・
ネットワークで多大なオーバーヘッドとなる。したがっ
て、宛先プロセスがただちに使用することができないカ
−ネル・バッファに受信パケットが入れられることは、
従来技術の方法および装置の大きな欠点である。
【０００４】図１に、保護メモリ・オペレーティング・
システムのための従来のデータ・アクセス手法の方法お
よび装置を示す。カーネル１０３は、バッファＫ１、Ｋ
２、およびＫ３ １０２を指す記述子を備えた受信
（「ＲＸ」）記述子リング１００を有する。ユーザ・プ
ロセスＡ１０５は、バッファＡ１およびＡ２ １０６を
有する。ユーザ・プロセスＢ１０７は、バッファＢ１お
よびＢ２ １０８を有する。パケットが着信すると、ル
ータは一般に、バッファのフリー・プールの中からバッ
ファ１０２の１つを、カーネル１０３の記述子リング１
００上にあるその記述子を使用して割り当て、パケット
をバッファにＤＭＡ動作で転送する。カーネル１０３が
バッファ１０２にパケットを入れられると、カーネルは
パケットのルーティング情報からパケットの宛先を判断
する。たとえば、カーネルは、パケットがユーザ・プロ
セスＡ１０５に宛てられたものであることを判断する。
ユーザ・プロセスＡ１０５は、固有のバッファ１０６を
持っている。カーネル１０３は、バッファ１０２内のパ
ケットからデータをユーザ・プロセスＡ１０５のバッフ
ァ１０６にバイト単位でコピーする。
システムのための従来のデータ・アクセス手法の方法お
よび装置を示す。カーネル１０３は、バッファＫ１、Ｋ
２、およびＫ３ １０２を指す記述子を備えた受信
（「ＲＸ」）記述子リング１００を有する。ユーザ・プ
ロセスＡ１０５は、バッファＡ１およびＡ２ １０６を
有する。ユーザ・プロセスＢ１０７は、バッファＢ１お
よびＢ２ １０８を有する。パケットが着信すると、ル
ータは一般に、バッファのフリー・プールの中からバッ
ファ１０２の１つを、カーネル１０３の記述子リング１
００上にあるその記述子を使用して割り当て、パケット
をバッファにＤＭＡ動作で転送する。カーネル１０３が
バッファ１０２にパケットを入れられると、カーネルは
パケットのルーティング情報からパケットの宛先を判断
する。たとえば、カーネルは、パケットがユーザ・プロ
セスＡ１０５に宛てられたものであることを判断する。
ユーザ・プロセスＡ１０５は、固有のバッファ１０６を
持っている。カーネル１０３は、バッファ１０２内のパ
ケットからデータをユーザ・プロセスＡ１０５のバッフ
ァ１０６にバイト単位でコピーする。
【０００５】図２に、従来技術の方法および装置の実施
形態がたどる一般的ステップを示す。図１に図示されて
いる各要素を参照しながら説明する。ステップ２０１
で、送られてきたパケットが着信する。ステップ２０２
で、ルータがカーネル内の記述子リング上の記述子を使
ってバッファＫ１を把む。次にステップ２０３で、ルー
タがパケットをバッファＫ１にＤＭＡ動作で転送する。
ステップ２０４で、カーネルはパケット・ヘッダをデコ
ードし、パケットがユーザ・プロセスＡに宛てられたも
のであると判断する。ステップ２０５で、カーネルはパ
ケット・データをバッファＫ１からＡ１にコピーする。
したがって着信パケット・データはその最終宛先に送信
される。
形態がたどる一般的ステップを示す。図１に図示されて
いる各要素を参照しながら説明する。ステップ２０１
で、送られてきたパケットが着信する。ステップ２０２
で、ルータがカーネル内の記述子リング上の記述子を使
ってバッファＫ１を把む。次にステップ２０３で、ルー
タがパケットをバッファＫ１にＤＭＡ動作で転送する。
ステップ２０４で、カーネルはパケット・ヘッダをデコ
ードし、パケットがユーザ・プロセスＡに宛てられたも
のであると判断する。ステップ２０５で、カーネルはパ
ケット・データをバッファＫ１からＡ１にコピーする。
したがって着信パケット・データはその最終宛先に送信
される。
【０００６】ＡＴＭネットワークでは、パケットは特定
の発信元と宛先の間で一意である仮想回線識別子を有す
る。ルータは一般に、パケット単位の処理中にこの仮想
回線を調べる。従来技術の方法および装置の重大な欠点
は、すべてのパケットが１つの宛先アドレスにアドレス
指定され、したがってカーネル内の同じバッファ・リン
グにＤＭＡ転送されてしまうことである。
の発信元と宛先の間で一意である仮想回線識別子を有す
る。ルータは一般に、パケット単位の処理中にこの仮想
回線を調べる。従来技術の方法および装置の重大な欠点
は、すべてのパケットが１つの宛先アドレスにアドレス
指定され、したがってカーネル内の同じバッファ・リン
グにＤＭＡ転送されてしまうことである。
【０００７】
【発明が解決しようとする課題】したがって、保護メモ
リ・オペレーティング・システムに関連づけられた、デ
ータ・コピー・オーバーヘッドを削減する方法および装
置を有することが望ましい。このような方法および装置
によって、システム全体のパフォーマンスが向上するこ
とになる。
リ・オペレーティング・システムに関連づけられた、デ
ータ・コピー・オーバーヘッドを削減する方法および装
置を有することが望ましい。このような方法および装置
によって、システム全体のパフォーマンスが向上するこ
とになる。
【０００８】
【課題を解決するための手段】保護メモリ・オペレーテ
ィング・システムに関連づけられた、データ・コピー・
オーバーヘッドを削減する方法および装置を開示する。
ＡＴＭ（非同期転送方式）ネットワークにおいて、本発
明のＮＩＣ（ネットワーク・インタフェース回路）は、
本発明のターゲット・バッファ・リングの概念を使用し
て、着信パケットのヘッダ内の情報を多重分離し、パケ
ットを直接その最終宛先にルーティングする。したがっ
て、パケットをカーネルにある記述子リング内の中間バ
ッファに送信する代わりに、宛先プロセスのバッファリ
ングに直接ルーティングすることができる。
ィング・システムに関連づけられた、データ・コピー・
オーバーヘッドを削減する方法および装置を開示する。
ＡＴＭ（非同期転送方式）ネットワークにおいて、本発
明のＮＩＣ（ネットワーク・インタフェース回路）は、
本発明のターゲット・バッファ・リングの概念を使用し
て、着信パケットのヘッダ内の情報を多重分離し、パケ
ットを直接その最終宛先にルーティングする。したがっ
て、パケットをカーネルにある記述子リング内の中間バ
ッファに送信する代わりに、宛先プロセスのバッファリ
ングに直接ルーティングすることができる。
【０００９】ＡＴＭネットワークで、パケットは２つの
セルに分割される。各セルは任意のサイズ（たとえば４
８バイトのデータ）を有し、ＶＣＩ（仮想チャネル識別
子）と呼ばれる組込みヘッダを有する。ＶＣＩは典型的
には、パケットの宛先を示すルーティング情報を持つ。
パケットが到着すると、ルータは、保護記述子のプー
ル、たとえば記述子リングからそれに対応する記述子を
使用してバッファをピックアップする。ルータは次にＤ
ＭＡによってバッファにデータを書込み、パケットが到
着したことをカーネルに通知する。カーネルはパケット
のヘッダを調べ、パケットが到着したことを最終宛先に
通知する。
セルに分割される。各セルは任意のサイズ（たとえば４
８バイトのデータ）を有し、ＶＣＩ（仮想チャネル識別
子）と呼ばれる組込みヘッダを有する。ＶＣＩは典型的
には、パケットの宛先を示すルーティング情報を持つ。
パケットが到着すると、ルータは、保護記述子のプー
ル、たとえば記述子リングからそれに対応する記述子を
使用してバッファをピックアップする。ルータは次にＤ
ＭＡによってバッファにデータを書込み、パケットが到
着したことをカーネルに通知する。カーネルはパケット
のヘッダを調べ、パケットが到着したことを最終宛先に
通知する。
【００１０】複数のＶＣＩが使用可能であり、ルータが
それらのＶＣＩをデコードすることができるため、ルー
タは所与のパケットのヘッダ内の情報を多重分離するこ
ともできる。パケット交換において、ＶＣＩはネットワ
ークが備える機能であり、ユーザには実際の接続のよう
に見える。パケット交換とは、パケットの伝送中にのみ
チャネルが占有されるように、アドレス・パケットを使
用してデータのルーティングと転送とを行う処理であ
る。ＶＣＩによって、物理伝送機構を多くのユーザが同
時に共用することができるようになる。一般には、伝送
が完了するとそのチャネルは他のパケットの転送に使用
することができるようになる。
それらのＶＣＩをデコードすることができるため、ルー
タは所与のパケットのヘッダ内の情報を多重分離するこ
ともできる。パケット交換において、ＶＣＩはネットワ
ークが備える機能であり、ユーザには実際の接続のよう
に見える。パケット交換とは、パケットの伝送中にのみ
チャネルが占有されるように、アドレス・パケットを使
用してデータのルーティングと転送とを行う処理であ
る。ＶＣＩによって、物理伝送機構を多くのユーザが同
時に共用することができるようになる。一般には、伝送
が完了するとそのチャネルは他のパケットの転送に使用
することができるようになる。
【００１１】具体的には、各ＡＴＭ接続はその接続用の
パケットのみが入れられる専用バッファ・プールを持つ
ことができる。バッファ・プールが専用であるため、プ
ログラムがそのプログラム固有のプールにアクセスでき
るようにすることができる。専用プールに受信されるパ
ケットにはデータ・コピーは不要になる。したがって、
パケットをＤＭＡによってその最終宛先に直接送信する
ことができる。さらに、保護バッファ記述子によって、
データの最終宛先専用の専用バッファによるデータの破
壊が防止される。パケットが着信したとき、専用バッフ
ァが使用可能でない場合、ルータは、プログラムには使
用することができない共通バッファ・プールにフォール
バックし、したがってコピーしなければならない。資源
がないためにすべての接続が専用バッファ・プールを使
用できるわけではないため、共通バッファ・プールから
専用バッファ・プールへの接続変更を利用することがで
きる。この変更は、接続に対して動作中に作用する。変
更は次に着信するパケットに対して効力がある。
パケットのみが入れられる専用バッファ・プールを持つ
ことができる。バッファ・プールが専用であるため、プ
ログラムがそのプログラム固有のプールにアクセスでき
るようにすることができる。専用プールに受信されるパ
ケットにはデータ・コピーは不要になる。したがって、
パケットをＤＭＡによってその最終宛先に直接送信する
ことができる。さらに、保護バッファ記述子によって、
データの最終宛先専用の専用バッファによるデータの破
壊が防止される。パケットが着信したとき、専用バッフ
ァが使用可能でない場合、ルータは、プログラムには使
用することができない共通バッファ・プールにフォール
バックし、したがってコピーしなければならない。資源
がないためにすべての接続が専用バッファ・プールを使
用できるわけではないため、共通バッファ・プールから
専用バッファ・プールへの接続変更を利用することがで
きる。この変更は、接続に対して動作中に作用する。変
更は次に着信するパケットに対して効力がある。
【００１２】したがって、本発明の方法および装置は、
保護メモリ・オペレーティング・システムに関連づけら
れた、データ・コピー・オーバーヘッドを削減し、全体
的なシステム・パフォーマンスを向上させる。
保護メモリ・オペレーティング・システムに関連づけら
れた、データ・コピー・オーバーヘッドを削減し、全体
的なシステム・パフォーマンスを向上させる。
【００１３】
【発明の実施の形態】保護メモリ・オペレーティング・
システムに関連づけられた、データ・コピー・オーバー
ヘッドを削減するデータ転送のための方法および装置で
ある。ＡＴＭ（非同期転送方式）ネットワークにおい
て、本発明のＮＩＣ（ネットワーク・インタフェース回
路）は、本発明のターゲット・バッファ・リングの概念
を使用して着信パケットのヘッダ内の情報を多重分離
し、パケットをその最終宛先に直接ルーティングする。
システムに関連づけられた、データ・コピー・オーバー
ヘッドを削減するデータ転送のための方法および装置で
ある。ＡＴＭ（非同期転送方式）ネットワークにおい
て、本発明のＮＩＣ（ネットワーク・インタフェース回
路）は、本発明のターゲット・バッファ・リングの概念
を使用して着信パケットのヘッダ内の情報を多重分離
し、パケットをその最終宛先に直接ルーティングする。
【００１４】本発明によると、ソフトウェアが、パケッ
トを最終宛先に送るより効率的なルーティングを選択す
ることができる。アドレス指定はいくつかの異なるレベ
ルで行われる。具体的には、ＡＴＭ層ではすべてのセル
・ヘッダ内にＶＣＩがある。ルータはＶＣＩを使用し
て、ＤＭＡによって読取りまたは書込みを行うべきター
ゲット・バッファを判断する。パケット内部には、別の
アドレスの組を持つ別のヘッダの組があり、このアドレ
スの組は典型的にはインターネット・プロトコル（Ｉ
Ｐ）アドレスである。ルータはＩＰアドレスをまったく
調べない。ホストに送られてくるＶＣＩは複数あるた
め、複数のターゲット・バッファ・リングが存在するこ
とができ、複数のユーザ・プロセスがそのプロセスのデ
ータをコピーせずに受信することができる。
トを最終宛先に送るより効率的なルーティングを選択す
ることができる。アドレス指定はいくつかの異なるレベ
ルで行われる。具体的には、ＡＴＭ層ではすべてのセル
・ヘッダ内にＶＣＩがある。ルータはＶＣＩを使用し
て、ＤＭＡによって読取りまたは書込みを行うべきター
ゲット・バッファを判断する。パケット内部には、別の
アドレスの組を持つ別のヘッダの組があり、このアドレ
スの組は典型的にはインターネット・プロトコル（Ｉ
Ｐ）アドレスである。ルータはＩＰアドレスをまったく
調べない。ホストに送られてくるＶＣＩは複数あるた
め、複数のターゲット・バッファ・リングが存在するこ
とができ、複数のユーザ・プロセスがそのプロセスのデ
ータをコピーせずに受信することができる。
【００１５】したがって、パケットをカーネルの記述子
リング上にある記述子に対応するバッファにＤＭＡによ
って送るのではなく、ソフトウェアによってパケットを
異なるバッファ・リングにルーティングすることができ
る。ソフトウェアを使用して、カーネル内の特定のバッ
ファ・リングが、すでに最終宛先にあるバッファを指す
ように事前に指定することができる。したがって、パケ
ットが着信すると、ルータはパケットの最終宛先にすで
にあるバッファを指す記述子を選択し、ＤＭＡによって
データをそのバッファに書き込み、パケットが着信した
ことをカーネルに通知する。カーネルはパケットのヘッ
ダを調べ、パケットが最終宛先にあることを最終宛先に
通知する。したがって、本発明の方法および装置は、保
護メモリ・オペレーティング・システムに関連づけられ
た、データ・コピー・オーバーヘッドを削減し、全体的
なシステム・パフォーマンスを向上させる。
リング上にある記述子に対応するバッファにＤＭＡによ
って送るのではなく、ソフトウェアによってパケットを
異なるバッファ・リングにルーティングすることができ
る。ソフトウェアを使用して、カーネル内の特定のバッ
ファ・リングが、すでに最終宛先にあるバッファを指す
ように事前に指定することができる。したがって、パケ
ットが着信すると、ルータはパケットの最終宛先にすで
にあるバッファを指す記述子を選択し、ＤＭＡによって
データをそのバッファに書き込み、パケットが着信した
ことをカーネルに通知する。カーネルはパケットのヘッ
ダを調べ、パケットが最終宛先にあることを最終宛先に
通知する。したがって、本発明の方法および装置は、保
護メモリ・オペレーティング・システムに関連づけられ
た、データ・コピー・オーバーヘッドを削減し、全体的
なシステム・パフォーマンスを向上させる。
【００１６】図３に、本発明によるデータ・コピー・オ
ーバーヘッド削減の方法および装置を使用するＡＴＭネ
ットワーク・インタフェース回路（ＮＩＣ）を組み込ん
だコンピュータ・システム・ネットワークの例を示す。
コンピュータ・システム・ネットワーク１０は、１つま
たは複数のＡＴＭネットワーク・インタフェース回路
（ＮＩＣ）１２を組み込んだホスト・コンピュータ・シ
ステム（図示せず）を含む。ＮＩＣ１２は、構内ＡＴＭ
交換機１４を介して公衆ＡＴＭ交換機１６に結合され、
ネットワーク１０に結合されたホスト・コンピュータ・
システム間でのデータの非同期転送を可能にする。別法
として、ＮＩＣ１２を公衆ＡＴＭ交換機１６に直接結合
することもできる。図３に示すように、コンピュータ・
システム・ネットワーク１０には、ＡＴＭネットワーク
をサポーティング・フレームワークとして使用するイー
サネットまたはトークン・リング・ネットワーク１７な
どの他のネットワークを接続するゲートウェイとして機
能するローカル・エリア・ネットワーク（ＬＡＮ）エミ
ュレーション１５の使用を組み込んだコンピュータ・シ
ステムを含めることもできる。
ーバーヘッド削減の方法および装置を使用するＡＴＭネ
ットワーク・インタフェース回路（ＮＩＣ）を組み込ん
だコンピュータ・システム・ネットワークの例を示す。
コンピュータ・システム・ネットワーク１０は、１つま
たは複数のＡＴＭネットワーク・インタフェース回路
（ＮＩＣ）１２を組み込んだホスト・コンピュータ・シ
ステム（図示せず）を含む。ＮＩＣ１２は、構内ＡＴＭ
交換機１４を介して公衆ＡＴＭ交換機１６に結合され、
ネットワーク１０に結合されたホスト・コンピュータ・
システム間でのデータの非同期転送を可能にする。別法
として、ＮＩＣ１２を公衆ＡＴＭ交換機１６に直接結合
することもできる。図３に示すように、コンピュータ・
システム・ネットワーク１０には、ＡＴＭネットワーク
をサポーティング・フレームワークとして使用するイー
サネットまたはトークン・リング・ネットワーク１７な
どの他のネットワークを接続するゲートウェイとして機
能するローカル・エリア・ネットワーク（ＬＡＮ）エミ
ュレーション１５の使用を組み込んだコンピュータ・シ
ステムを含めることもできる。
【００１７】図４は、図３のＡＴＭ ＮＩＣ１２のアー
キテクチャを示すシステム略図である。ＡＴＭ ＮＩＣ
１２は、ＡＴＭプロトコルに従って動作するシステム
・バス３８を介してネットワーク媒体４０に結合された
ホスト・コンピュータ・システムとインタフェースす
る。
キテクチャを示すシステム略図である。ＡＴＭ ＮＩＣ
１２は、ＡＴＭプロトコルに従って動作するシステム
・バス３８を介してネットワーク媒体４０に結合された
ホスト・コンピュータ・システムとインタフェースす
る。
【００１８】ＡＴＭ ＮＩＣ １２は、システム・バス
・インタフェース２０と、汎用入出力（「ＧＩＯ」）イ
ンタフェース２４と、システムおよびＡＴＭ層コア２
２、ローカル・スレーブ・インタフェース２６、送信
（ＴＸ）ＦＩＦＯ２８の配列と、受信（ＲＸ）ＦＩＦＯ
３０の配列と、媒体インタフェース３２と、外部バッフ
ァ・メモリ・インタフェース３４と、クロック合成回路
３６とを備える。
・インタフェース２０と、汎用入出力（「ＧＩＯ」）イ
ンタフェース２４と、システムおよびＡＴＭ層コア２
２、ローカル・スレーブ・インタフェース２６、送信
（ＴＸ）ＦＩＦＯ２８の配列と、受信（ＲＸ）ＦＩＦＯ
３０の配列と、媒体インタフェース３２と、外部バッフ
ァ・メモリ・インタフェース３４と、クロック合成回路
３６とを備える。
【００１９】ネットワーク・インタフェース回路１２の
各要素２０〜３６が組み合わさって協調し、複数の帯域
グループ内の動的割り振り多重チャネルを介してネット
ワーク内のホスト・コンピュータと他のコンピュータと
の間の非同期データ転送を行う。ネットワーク・インタ
フェース回路１２内の各要素がまとまって、ホスト・コ
ンピュータ・システムのシステム・バス３８に結合され
た多重チャネル・インテリジェント直接メモリ・アクセ
ス（ＤＭＡ）コントローラとして機能する。好ましい実
施態様では、複数の送信チャネルと受信チャネルが、全
二重１５５／６２２Ｍｂｐｓの物理リンクを使用する仮
想接続として使用される。システム・バス３８を介し、
外部バッファ・メモリ・インタフェース３４を介して外
部バッファ・メモリ４２に至る様々なチャネルに加入し
ている複数のデータ・パケットが、システムおよびＡＴ
Ｍ層コア２２によって送信セルにセグメント化され、媒
体インタフェース３２を介して媒体４０に送信される。
各要素２０〜３６が組み合わさって協調し、複数の帯域
グループ内の動的割り振り多重チャネルを介してネット
ワーク内のホスト・コンピュータと他のコンピュータと
の間の非同期データ転送を行う。ネットワーク・インタ
フェース回路１２内の各要素がまとまって、ホスト・コ
ンピュータ・システムのシステム・バス３８に結合され
た多重チャネル・インテリジェント直接メモリ・アクセ
ス（ＤＭＡ）コントローラとして機能する。好ましい実
施態様では、複数の送信チャネルと受信チャネルが、全
二重１５５／６２２Ｍｂｐｓの物理リンクを使用する仮
想接続として使用される。システム・バス３８を介し、
外部バッファ・メモリ・インタフェース３４を介して外
部バッファ・メモリ４２に至る様々なチャネルに加入し
ている複数のデータ・パケットが、システムおよびＡＴ
Ｍ層コア２２によって送信セルにセグメント化され、媒
体インタフェース３２を介して媒体４０に送信される。
【００２０】コア２２は、受信パケットの再組立てを容
易にする再組立て論理回路も備える。コア２２と媒体イ
ンタフェース３２の間に結合されたＴＸ ＦＩＦＯ ２
８およびＲＸ ＦＩＦＯ ３０を使用して、送信パケッ
トと受信パケットの送信セルおよび受信セルのペイロー
ドをそれぞれステージングする。媒体インタフェース３
２は、クロック合成回路３６から供給されるクロック信
号によって駆動されて、ネットワークの媒体４０との間
でセルを送受信する。媒体と、したがって媒体インタフ
ェース３２は、ＡＴＭフォーラムのアドホック仕様で規
定されているＵｎｉｖｅｒｓａｌ Ｔｅｓｔ ａｎｄ
Ｏｐｅｒａｔｉｏｎｓ Ｐｈｙｓｉｃａｌ Ｉｎｔｅｒ
ｆａｃｅ ｆｏｒ ＡＴＭ（「ＵＴＯＰＩＡ」）標準に
準拠している。ＵＴＯＰＩＡ仕様に準拠するために、ク
ロック合成回路３６は２０ＭＨｚまたは４０ＭＨｚのク
ロック信号を供給して、媒体インタフェースが１５５Ｍ
ｂｐｓ用の２０ＭＨｚのバイト・ストリームまたは６２
２Ｍｂｐｓのデータ・ストリーム用の４０ＭＨｚの１６
ビット・ストリームをサポートすることができるように
する。
易にする再組立て論理回路も備える。コア２２と媒体イ
ンタフェース３２の間に結合されたＴＸ ＦＩＦＯ ２
８およびＲＸ ＦＩＦＯ ３０を使用して、送信パケッ
トと受信パケットの送信セルおよび受信セルのペイロー
ドをそれぞれステージングする。媒体インタフェース３
２は、クロック合成回路３６から供給されるクロック信
号によって駆動されて、ネットワークの媒体４０との間
でセルを送受信する。媒体と、したがって媒体インタフ
ェース３２は、ＡＴＭフォーラムのアドホック仕様で規
定されているＵｎｉｖｅｒｓａｌ Ｔｅｓｔ ａｎｄ
Ｏｐｅｒａｔｉｏｎｓ Ｐｈｙｓｉｃａｌ Ｉｎｔｅｒ
ｆａｃｅ ｆｏｒ ＡＴＭ（「ＵＴＯＰＩＡ」）標準に
準拠している。ＵＴＯＰＩＡ仕様に準拠するために、ク
ロック合成回路３６は２０ＭＨｚまたは４０ＭＨｚのク
ロック信号を供給して、媒体インタフェースが１５５Ｍ
ｂｐｓ用の２０ＭＨｚのバイト・ストリームまたは６２
２Ｍｂｐｓのデータ・ストリーム用の４０ＭＨｚの１６
ビット・ストリームをサポートすることができるように
する。
【００２１】この実施態様では、媒体インタフェース３
２は、ＴＸ ＦＩＦＯ２８からそれぞれ４バイトのセル
・ヘッダと４８バイトのペイロードを有する５２バイト
のデータ・セルを受信する。媒体インタフェース３２
は、各セルにセル・ヘッダの５番目のバイトとしてチェ
ックサムを挿入してから、媒体４０に５３バイトのデー
タ・セルを供給する。逆に、媒体インタフェース３２が
媒体４０からセルを受信するときは、各セルの５番目の
バイトにあるチェックサムを調べて、チェックサムが正
しいかどうかを判断する。正しい場合は、チェックサム
を表すバイトがセルから除去され、セルはＲＸ ＦＩＦ
Ｏ ３０に転送される。正しくない場合は、セル全体が
廃棄される。
２は、ＴＸ ＦＩＦＯ２８からそれぞれ４バイトのセル
・ヘッダと４８バイトのペイロードを有する５２バイト
のデータ・セルを受信する。媒体インタフェース３２
は、各セルにセル・ヘッダの５番目のバイトとしてチェ
ックサムを挿入してから、媒体４０に５３バイトのデー
タ・セルを供給する。逆に、媒体インタフェース３２が
媒体４０からセルを受信するときは、各セルの５番目の
バイトにあるチェックサムを調べて、チェックサムが正
しいかどうかを判断する。正しい場合は、チェックサム
を表すバイトがセルから除去され、セルはＲＸ ＦＩＦ
Ｏ ３０に転送される。正しくない場合は、セル全体が
廃棄される。
【００２２】また、ネットワーク・インタフェース回路
１２は、非同期転送のセル記述詳細を、ホスト・コンピ
ュータ・システム上で稼働しているアプリケーションか
ら遮蔽する。この実施態様では、ホスト・コンピュータ
・システム上で稼働しているアプリケーションがパケッ
ト・インタフェースによる循環送受信リングを使用して
データの送受信を管理するものとする。しかし、本発明
は、他のデータ構造を使用してデータの送受信を管理す
る、ホスト・コンピュータ・システム上で稼働するアプ
リケーションを使用して実施することもできる。
１２は、非同期転送のセル記述詳細を、ホスト・コンピ
ュータ・システム上で稼働しているアプリケーションか
ら遮蔽する。この実施態様では、ホスト・コンピュータ
・システム上で稼働しているアプリケーションがパケッ
ト・インタフェースによる循環送受信リングを使用して
データの送受信を管理するものとする。しかし、本発明
は、他のデータ構造を使用してデータの送受信を管理す
る、ホスト・コンピュータ・システム上で稼働するアプ
リケーションを使用して実施することもできる。
【００２３】システム・バス・インタフェース２０およ
び汎用入出力インタフェース２４は、ホスト・コンピュ
ータ・システムを媒体４０への転送の詳細からシステム
を遮蔽する。さらに、コア２２はシステム・バス３８お
よびホスト・データ構造の詳細から遮蔽される。現在の
ところ好ましい実施態様では、システムバスは電気電子
学会（「ＩＥＥＥ」）標準１４９６仕様の規定に準拠し
たＳバスである。システム・バス・インタフェース２０
は、この例ではＳバスである、システム・バスの仕様に
準拠して通信するように構成されている。
び汎用入出力インタフェース２４は、ホスト・コンピュ
ータ・システムを媒体４０への転送の詳細からシステム
を遮蔽する。さらに、コア２２はシステム・バス３８お
よびホスト・データ構造の詳細から遮蔽される。現在の
ところ好ましい実施態様では、システムバスは電気電子
学会（「ＩＥＥＥ」）標準１４９６仕様の規定に準拠し
たＳバスである。システム・バス・インタフェース２０
は、この例ではＳバスである、システム・バスの仕様に
準拠して通信するように構成されている。
【００２４】システム・バス・インタフェース２０は、
様々なホスト・コンピュータ・システム・バスに準拠す
るように構成することができるものと企図される。シス
テム・バス・インタフェース２０は、汎用入出力インタ
フェース２４によって規定されるプロトコルに準拠して
データの送受信を行うように構成することもできる。汎
用入出力インタフェース２４は、コア２２がホスト・コ
ンピュータと通信するために使用する単一のインタフェ
ースとなる。したがって、コア２２は、様々なホスト・
コンピュータ・システムおよびバスとインタフェースす
るＮＩＣ１２の様々な実施態様ごとに変化しない。
様々なホスト・コンピュータ・システム・バスに準拠す
るように構成することができるものと企図される。シス
テム・バス・インタフェース２０は、汎用入出力インタ
フェース２４によって規定されるプロトコルに準拠して
データの送受信を行うように構成することもできる。汎
用入出力インタフェース２４は、コア２２がホスト・コ
ンピュータと通信するために使用する単一のインタフェ
ースとなる。したがって、コア２２は、様々なホスト・
コンピュータ・システムおよびバスとインタフェースす
るＮＩＣ１２の様々な実施態様ごとに変化しない。
【００２５】記述子リング５２と完了リング５４を有す
るホスト・メモリ５０がシステム・バス３８に結合され
ている。ホスト・メモリ５０は、ＮＩＣ１２を介して媒
体４０からパケットを受信することができる。パケット
がホスト・メモリ５０に入れられると、ソフトウェアは
受信パケットを確認し、記述子リング５２からの読取り
を行う。ソフトウェアはＤＭＡ状態を入手すると、パケ
ットをバッファ５６に入れ始め、ＤＭＡ状態を完了リン
グ５４に戻す。
るホスト・メモリ５０がシステム・バス３８に結合され
ている。ホスト・メモリ５０は、ＮＩＣ１２を介して媒
体４０からパケットを受信することができる。パケット
がホスト・メモリ５０に入れられると、ソフトウェアは
受信パケットを確認し、記述子リング５２からの読取り
を行う。ソフトウェアはＤＭＡ状態を入手すると、パケ
ットをバッファ５６に入れ始め、ＤＭＡ状態を完了リン
グ５４に戻す。
【００２６】好ましい実施態様では、たとえば４８バイ
トのデータ・セルと５バイトのヘッダを有する着信パケ
ットが着信すると、ルータはヘッダを処理し、セル内の
ＶＣＩ（仮想回線）フィールドを調べる。情報がターゲ
ットであるか非ターゲットであるかを含む適切なヘッダ
およびＶＣＩ情報が、ＮＩＣ１２内のＤＭＡ状態機構６
４に書き込まれる。システム・コア２２内のＤＭＡ状態
機構６４は、ＶＣＩ情報を廃棄すべきか否か、またはそ
のＶＣＩと共に着信した他のセルに付加すべきか否かを
判断する。次に、ロード機構６２がパケットの４８バイ
トのデータを、外部バッファ・メモリ４２内の受信
（「ＲＸ」）バッファ・メモリ４４に入れる。パケット
をホスト・メモリ５０内の適切な記憶場所にルーティン
グするのに十分なデータがＤＭＡ状態機構２１内に入る
と、ＲＸアンロード機構６０が外部バッファ・メモリ４
２内のＲＸバッファ・メモリ４４からセルをアンロード
する。次に、ルータは、パケットがターゲット・バッフ
ァに宛てられたものである場合は、ＤＭＡによってホス
ト・メモリ５０内の最終宛先に直接データを書き込む。
そうでない場合は、パケットはホスト・メモリ５０内の
非ターゲット・バッファにＤＭＡされる。したがって、
本発明は、データをＤＭＡによってその最終宛先に直接
書き込むことができる機能を備えることによって、全体
的システム・パフォーマンスを向上させる。このプロセ
スの詳細は、図６および添付図面で説明する。図５を参
照する以下の説明では、ホスト・メモリ５０のＲＸター
ゲット・データ記述子リングおよびＲＸ非ターゲット・
データ記述子リングを介して使用可能なターゲット・バ
ッファおよび非ターゲット・バッファについて詳細に説
明する。
トのデータ・セルと５バイトのヘッダを有する着信パケ
ットが着信すると、ルータはヘッダを処理し、セル内の
ＶＣＩ（仮想回線）フィールドを調べる。情報がターゲ
ットであるか非ターゲットであるかを含む適切なヘッダ
およびＶＣＩ情報が、ＮＩＣ１２内のＤＭＡ状態機構６
４に書き込まれる。システム・コア２２内のＤＭＡ状態
機構６４は、ＶＣＩ情報を廃棄すべきか否か、またはそ
のＶＣＩと共に着信した他のセルに付加すべきか否かを
判断する。次に、ロード機構６２がパケットの４８バイ
トのデータを、外部バッファ・メモリ４２内の受信
（「ＲＸ」）バッファ・メモリ４４に入れる。パケット
をホスト・メモリ５０内の適切な記憶場所にルーティン
グするのに十分なデータがＤＭＡ状態機構２１内に入る
と、ＲＸアンロード機構６０が外部バッファ・メモリ４
２内のＲＸバッファ・メモリ４４からセルをアンロード
する。次に、ルータは、パケットがターゲット・バッフ
ァに宛てられたものである場合は、ＤＭＡによってホス
ト・メモリ５０内の最終宛先に直接データを書き込む。
そうでない場合は、パケットはホスト・メモリ５０内の
非ターゲット・バッファにＤＭＡされる。したがって、
本発明は、データをＤＭＡによってその最終宛先に直接
書き込むことができる機能を備えることによって、全体
的システム・パフォーマンスを向上させる。このプロセ
スの詳細は、図６および添付図面で説明する。図５を参
照する以下の説明では、ホスト・メモリ５０のＲＸター
ゲット・データ記述子リングおよびＲＸ非ターゲット・
データ記述子リングを介して使用可能なターゲット・バ
ッファおよび非ターゲット・バッファについて詳細に説
明する。
【００２７】図５は、データ受信に使用するホスト・メ
モリの好ましいデータ構造の概要である。ホスト・メモ
リは、受信（「ＲＸ」）フリー・ターゲット（ユーザ・
データ）データ記述子リング５８０ａ〜５８０ｍと、Ｒ
Ｘフリー非ターゲット（カーネル）記述子リング５８１
と、ＲＸ完了リング５９０とを有する。媒体４０から着
信し、ＮＩＣ １２を介して処理されたパケットは、本
明細書で説明するターゲット記述子リングまたは非ター
ゲット記述子リング内の記述子に対応するバッファにロ
ードされる。
モリの好ましいデータ構造の概要である。ホスト・メモ
リは、受信（「ＲＸ」）フリー・ターゲット（ユーザ・
データ）データ記述子リング５８０ａ〜５８０ｍと、Ｒ
Ｘフリー非ターゲット（カーネル）記述子リング５８１
と、ＲＸ完了リング５９０とを有する。媒体４０から着
信し、ＮＩＣ １２を介して処理されたパケットは、本
明細書で説明するターゲット記述子リングまたは非ター
ゲット記述子リング内の記述子に対応するバッファにロ
ードされる。
【００２８】現在のところ好ましい実施態様では、ＲＸ
フリー・ターゲット（ユーザ・データ）データ記述子リ
ング５８０ａ〜５８０ｍおよびＲＸフリー非ターゲット
（カーネル）記述子リング５８１は、２つの異なるタイ
プのＲＸフリー・バッファ記述子リングである。各ＶＣ
（仮想回線）は、この２つのタイプの一方に加入してい
る。ＲＸフリー非ターゲット（カーネル）記述子リング
５８１は、複数のＶＣが使用することができる共通フリ
ー・バッファ・プールである。ＲＸフリー・ターゲット
（ユーザ・データ）データ記述子リング５８０ａ〜５８
０ｍは、各ＶＣ専用フリー・バッファ・プールを提供す
る。共通フリー・バッファ・プールに加入しているＶＣ
を非ターゲットＶＣと呼び、ＶＣ専用フリー・バッファ
・プールをターゲットＶＣと呼ぶ。本発明の、保護メモ
リ・オペレーティング・システムのデータ・コピー・オ
ーバーヘッドの削減の一部は、ＲＸフリー・ターゲット
・データ記述子リング５８０ａ〜５８０ｍを介して使用
可能な本発明のターゲット・バッファによって実現可能
である。ターゲット・バッファは、各ＶＣ専用であるた
め、ホスト・メモリ５０に送られるパケットは、パケッ
トの最終宛先のターゲット・バッファにＤＭＡによって
直接送ることができる。データとプロトコル・ヘッダの
分割は、ターゲットＶＣと非ターゲットＶＣの両方によ
ってサポートされる。
フリー・ターゲット（ユーザ・データ）データ記述子リ
ング５８０ａ〜５８０ｍおよびＲＸフリー非ターゲット
（カーネル）記述子リング５８１は、２つの異なるタイ
プのＲＸフリー・バッファ記述子リングである。各ＶＣ
（仮想回線）は、この２つのタイプの一方に加入してい
る。ＲＸフリー非ターゲット（カーネル）記述子リング
５８１は、複数のＶＣが使用することができる共通フリ
ー・バッファ・プールである。ＲＸフリー・ターゲット
（ユーザ・データ）データ記述子リング５８０ａ〜５８
０ｍは、各ＶＣ専用フリー・バッファ・プールを提供す
る。共通フリー・バッファ・プールに加入しているＶＣ
を非ターゲットＶＣと呼び、ＶＣ専用フリー・バッファ
・プールをターゲットＶＣと呼ぶ。本発明の、保護メモ
リ・オペレーティング・システムのデータ・コピー・オ
ーバーヘッドの削減の一部は、ＲＸフリー・ターゲット
・データ記述子リング５８０ａ〜５８０ｍを介して使用
可能な本発明のターゲット・バッファによって実現可能
である。ターゲット・バッファは、各ＶＣ専用であるた
め、ホスト・メモリ５０に送られるパケットは、パケッ
トの最終宛先のターゲット・バッファにＤＭＡによって
直接送ることができる。データとプロトコル・ヘッダの
分割は、ターゲットＶＣと非ターゲットＶＣの両方によ
ってサポートされる。
【００２９】ＲＸフリー・ターゲット（ユーザ・デー
タ）記述子リング５８０ａ〜５８０ｍは、ネットワーク
・インタフェース回路（ＮＩＣ）によってサポートされ
る、通常は異なるデータ転送レートを持つ、複数のチャ
ネルの数およびＲＸデータ・バッファの数にそれぞれ対
応する数のデータ構造体である。各ＲＸターゲット・デ
ータ記述子リング５８０ａ〜５８０ｍは、ソフトウエア
が順次に循環式にアクセスする「１」から「Ｋ」までの
番号が付された複数Ｋ個のリング項目５８５を有する。
値「Ｋ」は、好ましくは６４以上の、整数である。各リ
ング項目は、ヘッダと、所望のデータ・パケットが入っ
ているそのそれぞれのＲＸデータ・バッファ内の記憶場
所を指すデータ・ポインタとを含む「データ記述子」に
記憶場所を提供するのに十分なサイズ（たとえば６４バ
イト）である。したがって、ターゲット・チャネルとし
てプログラムされた各受信チャネルは、それぞれ固有の
フリー・バッファ・リングを持つことになる。最大１，
０２４のターゲット接続のために最大１，０２４のフリ
ー・バッファ・リングがあることになる。特定のチャネ
ルがフリー・バッファを使い果たし、パケットが着信し
た場合、ルータは共通フリー・バッファ・プールにアク
セスして、フリー・バッファを検索する。フリー・ター
ゲット・データ・リングは記述子所有権を示すために
「ＯＷＮ」ビットを使用する。
タ）記述子リング５８０ａ〜５８０ｍは、ネットワーク
・インタフェース回路（ＮＩＣ）によってサポートされ
る、通常は異なるデータ転送レートを持つ、複数のチャ
ネルの数およびＲＸデータ・バッファの数にそれぞれ対
応する数のデータ構造体である。各ＲＸターゲット・デ
ータ記述子リング５８０ａ〜５８０ｍは、ソフトウエア
が順次に循環式にアクセスする「１」から「Ｋ」までの
番号が付された複数Ｋ個のリング項目５８５を有する。
値「Ｋ」は、好ましくは６４以上の、整数である。各リ
ング項目は、ヘッダと、所望のデータ・パケットが入っ
ているそのそれぞれのＲＸデータ・バッファ内の記憶場
所を指すデータ・ポインタとを含む「データ記述子」に
記憶場所を提供するのに十分なサイズ（たとえば６４バ
イト）である。したがって、ターゲット・チャネルとし
てプログラムされた各受信チャネルは、それぞれ固有の
フリー・バッファ・リングを持つことになる。最大１，
０２４のターゲット接続のために最大１，０２４のフリ
ー・バッファ・リングがあることになる。特定のチャネ
ルがフリー・バッファを使い果たし、パケットが着信し
た場合、ルータは共通フリー・バッファ・プールにアク
セスして、フリー・バッファを検索する。フリー・ター
ゲット・データ・リングは記述子所有権を示すために
「ＯＷＮ」ビットを使用する。
【００３０】非ターゲット・チャネルとしてプログラム
された複数の受信チャネルのために主としてパケットを
格納する、１つの共通ＲＸフリー非ターゲット・データ
・リング５８１がある。非ターゲット・チャネルは、通
常、ＮＦＳ（ネットワーク・ファイル・システム）など
のカーネル空間に宛てられたパケットのために使用され
る。ＲＸフリー非ターゲット記述子リング５８１は、個
別のターゲット・チャネル（ユーザ・アプリケーション
に直接結合されたチャネル）がフリー・バッファを使い
果たしたときに補助バッファとして使用することもでき
る。一実施形態では、１つの記述子について２つのバッ
ファ・ポインタ項目がある。一方のバッファ・ポインタ
はプロトコル・ヘッダを格納するために使用され、他方
はパケットのデータ部分を格納するために使用される。
ヘッダ・バッファとデータ・バッファはそれぞれ２０４
８バイトと６４Ｋバイトまでに制限されている。ＲＸフ
リー非ターゲット・データ・リング５８１は記述子所有
権を示すために「ＯＷＮ」ビットを使用する。
された複数の受信チャネルのために主としてパケットを
格納する、１つの共通ＲＸフリー非ターゲット・データ
・リング５８１がある。非ターゲット・チャネルは、通
常、ＮＦＳ（ネットワーク・ファイル・システム）など
のカーネル空間に宛てられたパケットのために使用され
る。ＲＸフリー非ターゲット記述子リング５８１は、個
別のターゲット・チャネル（ユーザ・アプリケーション
に直接結合されたチャネル）がフリー・バッファを使い
果たしたときに補助バッファとして使用することもでき
る。一実施形態では、１つの記述子について２つのバッ
ファ・ポインタ項目がある。一方のバッファ・ポインタ
はプロトコル・ヘッダを格納するために使用され、他方
はパケットのデータ部分を格納するために使用される。
ヘッダ・バッファとデータ・バッファはそれぞれ２０４
８バイトと６４Ｋバイトまでに制限されている。ＲＸフ
リー非ターゲット・データ・リング５８１は記述子所有
権を示すために「ＯＷＮ」ビットを使用する。
【００３１】ＲＸ完了リング５９０は、ＲＸデータ記述
子リング５８０ａ〜５８０ｍとは異なり、ポインタに依
存するのではなく、リング項目内に必要なすべての情報
が入った複数のリング項目を有するデータ構造体であ
る。ターゲットＶＣと非ターゲットＶＣのいずれの場合
も、複数のチャネルの受信データ・パケットが１つのＲ
Ｘ完了リング５９０内で報告される。好ましい実施態様
では、ＲＸ完了リング５９０は、１，０２４個のリング
項目が６４バイト境界に接して、ホスト・メモリを６４
Ｋバイト占有する。ＲＸ完了リング５９０にはソフトウ
ェアとルータの両方がアクセス可能であり、ＮＩＣがＲ
Ｘ完了リング５９０の所有権を有している場合に立てら
れる各記述子内のＯＷＮビットを必要とする。
子リング５８０ａ〜５８０ｍとは異なり、ポインタに依
存するのではなく、リング項目内に必要なすべての情報
が入った複数のリング項目を有するデータ構造体であ
る。ターゲットＶＣと非ターゲットＶＣのいずれの場合
も、複数のチャネルの受信データ・パケットが１つのＲ
Ｘ完了リング５９０内で報告される。好ましい実施態様
では、ＲＸ完了リング５９０は、１，０２４個のリング
項目が６４バイト境界に接して、ホスト・メモリを６４
Ｋバイト占有する。ＲＸ完了リング５９０にはソフトウ
ェアとルータの両方がアクセス可能であり、ＮＩＣがＲ
Ｘ完了リング５９０の所有権を有している場合に立てら
れる各記述子内のＯＷＮビットを必要とする。
【００３２】図６に、コアの受信ＲＸアンロード機構と
ＤＭＡ状態機構とＲＸロード機構とを詳細に示す。図４
の各要素を参照しながら説明する。現在のところ好まし
い実施態様では、ネットワーク・インタフェース回路１
２（ＮＩＣ）のコア２２は、ＲＸアンロード機構６０
と、スケジュール・キュー６６と、ＤＭＡ状態機構６４
と、受信ＲＸロード機構６２とを有する。ＲＸアンロー
ド機構６０側にアンロード・ルックアヘッド６８および
ｇｅｔ＿ｂｕｆｆｅｒ７０がＤＭＡ状態機構６４に結合
されている。アンロード・ルックアヘッド６８にはデー
タ・エンジン７２が結合されている。ＲＸロード機構６
２側では、ロード・ルックアヘッド７４がレジスタ・ヘ
ッダ７６を有し、ロード・データ・エンジン７８および
ＤＭＡ状態機構６４と結合されている。
ＤＭＡ状態機構とＲＸロード機構とを詳細に示す。図４
の各要素を参照しながら説明する。現在のところ好まし
い実施態様では、ネットワーク・インタフェース回路１
２（ＮＩＣ）のコア２２は、ＲＸアンロード機構６０
と、スケジュール・キュー６６と、ＤＭＡ状態機構６４
と、受信ＲＸロード機構６２とを有する。ＲＸアンロー
ド機構６０側にアンロード・ルックアヘッド６８および
ｇｅｔ＿ｂｕｆｆｅｒ７０がＤＭＡ状態機構６４に結合
されている。アンロード・ルックアヘッド６８にはデー
タ・エンジン７２が結合されている。ＲＸロード機構６
２側では、ロード・ルックアヘッド７４がレジスタ・ヘ
ッダ７６を有し、ロード・データ・エンジン７８および
ＤＭＡ状態機構６４と結合されている。
【００３３】ＲＸロード機構６２とＲＸアンロード機構
６０とＤＭＡ状態機構６４とは、各パケットに関する情
報を処理し、ＮＩＣ１２がパケットをホスト・メモリ５
０にアンロードするときにパケットが確実に最終宛先に
直接送られるようにする。具体的には、ＲＸアンロード
機構６０はデータをホスト・メモリ５０にアンロードす
るときに、ホスト・メモリ５０内でそのパケットのバッ
ファを検索する必要がある。特定のＶＣＩをターゲット
と非ターゲットのいずれに設定するかに関する情報が、
ＤＭＡ状態機構６４で示される。ＶＣＩがターゲットの
場合、ルータはホスト・メモリ５０内のＲＸターゲット
・データ記述子リング５８０ａ〜５８０ｍのうちの１つ
からＶＣＩ６５のバッファをピックアップすることがで
きる。これらのＲＸターゲット・データ記述子リング５
８０ａ〜５８０ｍは、パケットの最終宛先のバッファを
直接指すことができる。ＤＭＡ状態機構６４が特定のＶ
ＣＩが非ターゲットであることを示している場合には、
ホスト・メモリ５０内の非ターゲット（カーネル）バッ
ファ・リング５８１からバッファを獲得する。バッファ
がピックアップされると、ルータはデータ・バッファを
指すポインタを含むバッファ情報をＤＭＡ状態機構６４
に保管する。ルータがＤＭＡ状態機構６４に保管するそ
の他の情報としては、バッファの大きさや、ＤＭＡによ
ってすでにそのバッファに送られている情報の量などが
含まれる。
６０とＤＭＡ状態機構６４とは、各パケットに関する情
報を処理し、ＮＩＣ１２がパケットをホスト・メモリ５
０にアンロードするときにパケットが確実に最終宛先に
直接送られるようにする。具体的には、ＲＸアンロード
機構６０はデータをホスト・メモリ５０にアンロードす
るときに、ホスト・メモリ５０内でそのパケットのバッ
ファを検索する必要がある。特定のＶＣＩをターゲット
と非ターゲットのいずれに設定するかに関する情報が、
ＤＭＡ状態機構６４で示される。ＶＣＩがターゲットの
場合、ルータはホスト・メモリ５０内のＲＸターゲット
・データ記述子リング５８０ａ〜５８０ｍのうちの１つ
からＶＣＩ６５のバッファをピックアップすることがで
きる。これらのＲＸターゲット・データ記述子リング５
８０ａ〜５８０ｍは、パケットの最終宛先のバッファを
直接指すことができる。ＤＭＡ状態機構６４が特定のＶ
ＣＩが非ターゲットであることを示している場合には、
ホスト・メモリ５０内の非ターゲット（カーネル）バッ
ファ・リング５８１からバッファを獲得する。バッファ
がピックアップされると、ルータはデータ・バッファを
指すポインタを含むバッファ情報をＤＭＡ状態機構６４
に保管する。ルータがＤＭＡ状態機構６４に保管するそ
の他の情報としては、バッファの大きさや、ＤＭＡによ
ってすでにそのバッファに送られている情報の量などが
含まれる。
【００３４】情報を転送することになるホスト・メモリ
５０内の場所が決まると、ＲＸアンロード機構６０は外
部バッファ・メモリ４２からセルを取り出し、そのセル
をホスト・メモリ５０内の宛先に送る。パケットの終わ
りに達するまでこれが続けられる。パケットの終わりに
達すると、ルータはバッファ・ポインタおよびＣＲＣ
（巡回冗長検査）を含むすべてのＤＭＡ状態情報を入手
してその情報をホスト・メモリ５０内の完了リング５４
に書き込む。次にルータは、ソフトウェアを覚醒させる
割込みを生成し、それによってソフトウェアがホスト・
メモリ５０内の完了リング５４でパケットのＤＭＡ状態
情報を調べることができるようになる。ソフトウェア
は、完了リング５４からパケット情報を取り出すことが
でき、ホスト・メモリ５０に転送された特定のパケット
がターゲット・バッファに入っているか、非ターゲット
・バッファに入っているかを判断することができる。ソ
フトウェアは、パケットがどのＶＣＩをターゲットとし
ているか、すなわち宛先としているかを判断することも
でき、パケットのカーネル・アドレスが入っているバッ
ファ・テーブルを調べることができる。ソフトウェアは
次に、パケットの最終宛先に対して、パケットがその宛
先に着信したことを通知する。
５０内の場所が決まると、ＲＸアンロード機構６０は外
部バッファ・メモリ４２からセルを取り出し、そのセル
をホスト・メモリ５０内の宛先に送る。パケットの終わ
りに達するまでこれが続けられる。パケットの終わりに
達すると、ルータはバッファ・ポインタおよびＣＲＣ
（巡回冗長検査）を含むすべてのＤＭＡ状態情報を入手
してその情報をホスト・メモリ５０内の完了リング５４
に書き込む。次にルータは、ソフトウェアを覚醒させる
割込みを生成し、それによってソフトウェアがホスト・
メモリ５０内の完了リング５４でパケットのＤＭＡ状態
情報を調べることができるようになる。ソフトウェア
は、完了リング５４からパケット情報を取り出すことが
でき、ホスト・メモリ５０に転送された特定のパケット
がターゲット・バッファに入っているか、非ターゲット
・バッファに入っているかを判断することができる。ソ
フトウェアは、パケットがどのＶＣＩをターゲットとし
ているか、すなわち宛先としているかを判断することも
でき、パケットのカーネル・アドレスが入っているバッ
ファ・テーブルを調べることができる。ソフトウェアは
次に、パケットの最終宛先に対して、パケットがその宛
先に着信したことを通知する。
【００３５】図７は、本発明の実施形態がたどる一般的
なステップを図示した流れ図である。図６を参照しなが
ら説明する。ステップ７０１で、データがいくつかのセ
ルのパケットの形でＮＩＣ１２に着信する。セルはヘッ
ド部分とデータ部分を有する。ＮＩＣ１２のシステム・
コア２２内で、ＲＸロード機構６２のロード・ルックア
ヘッド７４が、パケット・セルのデータを外部バッファ
・メモリ４２に入れるために使用するポインタと、ヘッ
ダからそのデータについてそれまでに計算されたＣＲＣ
とを含むセルのＤＭＡ状態情報を読み込む。ステップ７
０２で、ＤＭＡ情報がレジスタに格納される。
なステップを図示した流れ図である。図６を参照しなが
ら説明する。ステップ７０１で、データがいくつかのセ
ルのパケットの形でＮＩＣ１２に着信する。セルはヘッ
ド部分とデータ部分を有する。ＮＩＣ１２のシステム・
コア２２内で、ＲＸロード機構６２のロード・ルックア
ヘッド７４が、パケット・セルのデータを外部バッファ
・メモリ４２に入れるために使用するポインタと、ヘッ
ダからそのデータについてそれまでに計算されたＣＲＣ
とを含むセルのＤＭＡ状態情報を読み込む。ステップ７
０２で、ＤＭＡ情報がレジスタに格納される。
【００３６】ステップ７０３で、ＲＸロード機構６２が
ロード・データ・エンジン７８に対してデータを外部バ
ッファ・メモリ４２に入れるように命令する。ロード・
データ・エンジン７８は、データを移すとそれが行われ
たことをロード・ルックアヘッド７４に通知する。ＲＸ
ロード機構６２が、ＶＣＩ６５内に十分なデータがあっ
て、ホスト・メモリへのデータのＤＭＡを開始する必要
があると判断した場合、ＲＸロード機構６２はステップ
７０４でＶＣＩ６５をスケジュール・キュー６６に書き
込む。この時点で、ＲＸロード機構６２は次のデータの
処理を開始する。ＶＣＩ６５がスケジュール・キュー６
６に書き込まれると、ステップ７０５でアンロード機構
６０がそのデータ処理を開始する。
ロード・データ・エンジン７８に対してデータを外部バ
ッファ・メモリ４２に入れるように命令する。ロード・
データ・エンジン７８は、データを移すとそれが行われ
たことをロード・ルックアヘッド７４に通知する。ＲＸ
ロード機構６２が、ＶＣＩ６５内に十分なデータがあっ
て、ホスト・メモリへのデータのＤＭＡを開始する必要
があると判断した場合、ＲＸロード機構６２はステップ
７０４でＶＣＩ６５をスケジュール・キュー６６に書き
込む。この時点で、ＲＸロード機構６２は次のデータの
処理を開始する。ＶＣＩ６５がスケジュール・キュー６
６に書き込まれると、ステップ７０５でアンロード機構
６０がそのデータ処理を開始する。
【００３７】ＲＸアンロード機構６０はＲＸロード機構
６２と同様にして区分化されている。ステップ７０６
で、ＲＸアンロード機構６０のアンロード・ルックアヘ
ッド６８がスケジュール・キュー６６からＶＣＩ６５を
取り出し、ＤＭＡ状態機構６４内でＶＣＩ６５を調べ
る。ステップ７０７で、アンロード・ルックアヘッド６
８は次に最初と最後のセル・ポインタを入手し、ＤＭＡ
状態機構６４からＣＲＣを取り込む。アンロード・ルッ
クアヘッド６８は、ホスト・メモリ内にバッファ・ポイ
ンタがあればそれも取り出す。それがパケットのうちで
最初に処理するセルの場合、ＤＭＡ状態機構６４にはバ
ッファ・ポインタはないことになる。ＲＸアンロード機
構６０は、データ・エンジン７２とｇｅｔ＿ｂｕｆｆｅ
ｒ７０も有する。ステップ７０８で、アンロード・ルッ
クアヘッド６８がＤＭＡ状態機構６４を読み取り、バッ
ファ・ポインタがないと判断した場合、ｇｅｔ＿ｂｕｆ
ｆｅｒ７０に対してバッファ・ポインタを入手するよう
に命令する。ステップ７０９で、ｇｅｔ＿ｂｕｆｆｅｒ
状態機械７０はＤＭＡ状態機構６４からターゲット・バ
ッファ・リング・ポインタを探し出す。
６２と同様にして区分化されている。ステップ７０６
で、ＲＸアンロード機構６０のアンロード・ルックアヘ
ッド６８がスケジュール・キュー６６からＶＣＩ６５を
取り出し、ＤＭＡ状態機構６４内でＶＣＩ６５を調べ
る。ステップ７０７で、アンロード・ルックアヘッド６
８は次に最初と最後のセル・ポインタを入手し、ＤＭＡ
状態機構６４からＣＲＣを取り込む。アンロード・ルッ
クアヘッド６８は、ホスト・メモリ内にバッファ・ポイ
ンタがあればそれも取り出す。それがパケットのうちで
最初に処理するセルの場合、ＤＭＡ状態機構６４にはバ
ッファ・ポインタはないことになる。ＲＸアンロード機
構６０は、データ・エンジン７２とｇｅｔ＿ｂｕｆｆｅ
ｒ７０も有する。ステップ７０８で、アンロード・ルッ
クアヘッド６８がＤＭＡ状態機構６４を読み取り、バッ
ファ・ポインタがないと判断した場合、ｇｅｔ＿ｂｕｆ
ｆｅｒ７０に対してバッファ・ポインタを入手するよう
に命令する。ステップ７０９で、ｇｅｔ＿ｂｕｆｆｅｒ
状態機械７０はＤＭＡ状態機構６４からターゲット・バ
ッファ・リング・ポインタを探し出す。
【００３８】ステップ７１０で、ＤＭＡ状態機構６４
が、ＶＣＩ１２がターゲットではないことを示している
場合、ＶＣＩ１２は非ターゲット・バッファ・リング５
８１の共通ポインタを入手する。ｇｅｔ＿ｂｕｆｆｅｒ
状態機械７０はこのバッファ・リングを調べ、ホスト・
メモリ５０内のカーネルからバッファを検索する。ステ
ップ７１１で、ＶＣＩがターゲットとされている場合、
ｇｅｔ＿ｂｕｆｆｅｒ７０はターゲット・データ記述子
リング５８０ａ〜５８０ｍに行き、バッファを探す。パ
ケットの最終宛先にカーネルがバッファを与えていない
ためにバッファがない場合、ｇｅｔ＿ｂｕｆｆｅｒ７０
は自動的にＲＡＭに制御を戻し、非ターゲット・バッフ
ァ・リングを読み、非ターゲット・データ記述子リング
５８１からバッファを取り込み、ルータにデータをその
バッファにＤＭＡ転送させる。ステップ７１２で、ｇｅ
ｔ＿ｂｕｆｆｅｒ状態機械７０はバッファを入手してい
ると、そのバッファをＤＭＡ状態機構６４に戻す。ＲＸ
アンロード機構６０のうちの他の部分は、バッファがタ
ーゲットであるか非ターゲットであるかを認識していな
い。
が、ＶＣＩ１２がターゲットではないことを示している
場合、ＶＣＩ１２は非ターゲット・バッファ・リング５
８１の共通ポインタを入手する。ｇｅｔ＿ｂｕｆｆｅｒ
状態機械７０はこのバッファ・リングを調べ、ホスト・
メモリ５０内のカーネルからバッファを検索する。ステ
ップ７１１で、ＶＣＩがターゲットとされている場合、
ｇｅｔ＿ｂｕｆｆｅｒ７０はターゲット・データ記述子
リング５８０ａ〜５８０ｍに行き、バッファを探す。パ
ケットの最終宛先にカーネルがバッファを与えていない
ためにバッファがない場合、ｇｅｔ＿ｂｕｆｆｅｒ７０
は自動的にＲＡＭに制御を戻し、非ターゲット・バッフ
ァ・リングを読み、非ターゲット・データ記述子リング
５８１からバッファを取り込み、ルータにデータをその
バッファにＤＭＡ転送させる。ステップ７１２で、ｇｅ
ｔ＿ｂｕｆｆｅｒ状態機械７０はバッファを入手してい
ると、そのバッファをＤＭＡ状態機構６４に戻す。ＲＸ
アンロード機構６０のうちの他の部分は、バッファがタ
ーゲットであるか非ターゲットであるかを認識していな
い。
【００３９】ステップ７１３で、アンロード・ルックア
ヘッド６８がバッファを入手していると、アンロード・
データ・エンジン７０に対して外部バッファ・メモリ４
２からデータを読取るように命令し、それをバッファ・
ポインタに入れる。ターゲットの場合、バッファ・ポイ
ンタはパケットの最終宛先を指していることになる。ス
テップ７１４で、最後のセルが到着するまでデータはＤ
ＭＡ動作によってホスト・メモリに送られる。
ヘッド６８がバッファを入手していると、アンロード・
データ・エンジン７０に対して外部バッファ・メモリ４
２からデータを読取るように命令し、それをバッファ・
ポインタに入れる。ターゲットの場合、バッファ・ポイ
ンタはパケットの最終宛先を指していることになる。ス
テップ７１４で、最後のセルが到着するまでデータはＤ
ＭＡ動作によってホスト・メモリに送られる。
【００４０】ステップ７１５で、ＲＸロード機構６２は
パケット内の最後のセルを受け取ると、外部バッファ・
メモリ４２でそれが最後のセルであることを示す通知を
行う。この通知がアンロード・データ・エンジン７２に
よって認識されて、アンロード・データ・エンジン７２
はそのセルがパケット内の最後のセルであることをアン
ロード・ルックアヘッド６８に通知する。ステップ７１
６で、アンロード・ルックアヘッド６８は、パケット全
体のために使用していたＤＭＡ状態情報を取り出して、
それをホスト・メモリ５０内のＲＸ完了リング５４に書
き込む。
パケット内の最後のセルを受け取ると、外部バッファ・
メモリ４２でそれが最後のセルであることを示す通知を
行う。この通知がアンロード・データ・エンジン７２に
よって認識されて、アンロード・データ・エンジン７２
はそのセルがパケット内の最後のセルであることをアン
ロード・ルックアヘッド６８に通知する。ステップ７１
６で、アンロード・ルックアヘッド６８は、パケット全
体のために使用していたＤＭＡ状態情報を取り出して、
それをホスト・メモリ５０内のＲＸ完了リング５４に書
き込む。
【００４１】ステップ７１７で、ソフトウェアは着信パ
ケットがターゲット・バッファであるか否か、そのパケ
ットのためにターゲット・バッファ・ポインタが使用可
能であるか否かを判断するために使用していたのと同じ
情報を使用する。このようにして、カーネルはデータが
すでにホスト・メモリ５０内の最終宛先に入っており、
カーネルから宛先プロセスにコピーする必要がないこと
を認識することができる。ステップ７１８で、ソフトウ
ェアは最終宛先に対してパケットがその宛先に届いたこ
とを通知する。
ケットがターゲット・バッファであるか否か、そのパケ
ットのためにターゲット・バッファ・ポインタが使用可
能であるか否かを判断するために使用していたのと同じ
情報を使用する。このようにして、カーネルはデータが
すでにホスト・メモリ５０内の最終宛先に入っており、
カーネルから宛先プロセスにコピーする必要がないこと
を認識することができる。ステップ７１８で、ソフトウ
ェアは最終宛先に対してパケットがその宛先に届いたこ
とを通知する。
【００４２】図８に受信ブロックのＤＭＡ状態機構の形
式の例を示す。好ましい実施態様では、各受信ＶＣＩは
８ワードの状態情報を有し、この実施形態ではＲＸ Ｄ
ＭＡ状態機構６４に格納される。最新のＶＣＩ状態情報
をチップ上でキャッシュすることができる。この実施形
態では各ＶＣＩ項目の長さは８ワードである。
式の例を示す。好ましい実施態様では、各受信ＶＣＩは
８ワードの状態情報を有し、この実施形態ではＲＸ Ｄ
ＭＡ状態機構６４に格納される。最新のＶＣＩ状態情報
をチップ上でキャッシュすることができる。この実施形
態では各ＶＣＩ項目の長さは８ワードである。
【００４３】前述のように、最新のＶＣＩ状態情報がチ
ップ上でキャッシュされ、残りの情報は外部メモリに保
持される。好ましい実施態様では、各項目は８ワードか
ら成る。具体的には、ワード・ゼロは現行パケット再組
立て情報から成る。ワード１は部分ＣＲＣ情報から成
る。ワード２は、現行パケット長および状況情報から成
る。ワード３はバケット連鎖ポインタから成る。ワード
４は部分バケット・ポインタから成る。ワード５はター
ゲット・バッファ・リング・ポインタから成る。ワード
６はヘッダ・バッファ・ポインタから成り、ワード７は
データ・バッファ・ポインタから成る。
ップ上でキャッシュされ、残りの情報は外部メモリに保
持される。好ましい実施態様では、各項目は８ワードか
ら成る。具体的には、ワード・ゼロは現行パケット再組
立て情報から成る。ワード１は部分ＣＲＣ情報から成
る。ワード２は、現行パケット長および状況情報から成
る。ワード３はバケット連鎖ポインタから成る。ワード
４は部分バケット・ポインタから成る。ワード５はター
ゲット・バッファ・リング・ポインタから成る。ワード
６はヘッダ・バッファ・ポインタから成り、ワード７は
データ・バッファ・ポインタから成る。
【００４４】ワード２はバッファ有効ビットを有する。
これは、バッファ・アドレスとバッファ長が有効である
ことを示す。このビットはＲＸバッファ記述子からＯＷ
Ｎビットとして読み取られる。このフィールドは、バッ
ファがＲＸ完了リングに戻されるとクリアされる。
これは、バッファ・アドレスとバッファ長が有効である
ことを示す。このビットはＲＸバッファ記述子からＯＷ
Ｎビットとして読み取られる。このフィールドは、バッ
ファがＲＸ完了リングに戻されるとクリアされる。
【００４５】ワード３は、対応するＶＣＩがターゲット
としてマークされていたが、当該パケットの最初のセル
が着信したときにターゲット・バッファ・リング上に使
用可能なバッファがなかったことを示すカーネル打ち切
りフィールドを有する。したがって、チップは打ち切っ
てカーネル・バッファ・リングに行っている。ワード３
はターゲット・フィールドも有し、設定されると、当該
ＶＣＩがターゲットであって、バッファ連鎖ポインタは
有効である。このフィールドが設定されていない場合、
カーネル・バッファ・リングが代わりに使用される。
としてマークされていたが、当該パケットの最初のセル
が着信したときにターゲット・バッファ・リング上に使
用可能なバッファがなかったことを示すカーネル打ち切
りフィールドを有する。したがって、チップは打ち切っ
てカーネル・バッファ・リングに行っている。ワード３
はターゲット・フィールドも有し、設定されると、当該
ＶＣＩがターゲットであって、バッファ連鎖ポインタは
有効である。このフィールドが設定されていない場合、
カーネル・バッファ・リングが代わりに使用される。
【００４６】具体的には、一実施形態では、ＤＭＡ状態
機構６４のワード３は２ビットを有することができる。
第１のビットはターゲット・ビットである。このターゲ
ット・ビットが立てられている場合は、ターゲット・バ
ッファ・リングがあることを示す。他方のビットは、カ
ーネル打ち切りである。前述のように、カーネル打ち切
りビットは、対応するＶＣＩがターゲット・バッファ・
リングであるとされていたことを示す。たとえば、ルー
タがＲＸ Ｄ１に行き、そこでバッファが見つからなか
った場合、ルータは打ち切ってＲＸ Ｄ２に行くことが
できる。その時点からは、ルータは、ソフトウェアによ
ってルータが再びＲＸ Ｄ１を調べるように指示される
まで、セルが着信するたびに直接ＲＸ Ｄ２に行くだけ
である。言い換えると、ワード３はその特定の状態のＶ
ＣＩがターゲットとされるか否かを制御する。ターゲッ
トの場合、ＤＭＡ状態機構６４のワード５はターゲット
・バッファ・リングを持つ。ルータのうちアンロード機
構６０だけが対話に関与する部分である。アンロード・
ルックアヘッド６８の書込みバッファがＤＭＡ状態機構
６４からＤＭＡ状態情報を先取りして読み取る。ワード
３はバッファ有効ビットも有する。アンロード機構６０
がＤＭＡ状態に到達したとき、バッファ有効ビットが立
てられている場合は、ルータがすでにバッファをピック
アップして、そのバッファにＤＭＡでデータを送ること
ができることを示している。
機構６４のワード３は２ビットを有することができる。
第１のビットはターゲット・ビットである。このターゲ
ット・ビットが立てられている場合は、ターゲット・バ
ッファ・リングがあることを示す。他方のビットは、カ
ーネル打ち切りである。前述のように、カーネル打ち切
りビットは、対応するＶＣＩがターゲット・バッファ・
リングであるとされていたことを示す。たとえば、ルー
タがＲＸ Ｄ１に行き、そこでバッファが見つからなか
った場合、ルータは打ち切ってＲＸ Ｄ２に行くことが
できる。その時点からは、ルータは、ソフトウェアによ
ってルータが再びＲＸ Ｄ１を調べるように指示される
まで、セルが着信するたびに直接ＲＸ Ｄ２に行くだけ
である。言い換えると、ワード３はその特定の状態のＶ
ＣＩがターゲットとされるか否かを制御する。ターゲッ
トの場合、ＤＭＡ状態機構６４のワード５はターゲット
・バッファ・リングを持つ。ルータのうちアンロード機
構６０だけが対話に関与する部分である。アンロード・
ルックアヘッド６８の書込みバッファがＤＭＡ状態機構
６４からＤＭＡ状態情報を先取りして読み取る。ワード
３はバッファ有効ビットも有する。アンロード機構６０
がＤＭＡ状態に到達したとき、バッファ有効ビットが立
てられている場合は、ルータがすでにバッファをピック
アップして、そのバッファにＤＭＡでデータを送ること
ができることを示している。
【００４７】ワード６およびワード７は、実バッファを
指すポインタを保持している。ワード３のバッファ有効
ビットが０に設定されている場合、ｇｅｔ＿ｂｕｆｆｅ
ｒがターゲット・ビットとワード３のカーネル打ち切り
ビットを調べる。ターゲット・ビットが１で、カーネル
打ち切りビットが０の場合、ｇｅｔ＿ｂｕｆｆｅｒはＲ
Ｘ Ｄ１を指すポインタとなるＤＭＡ状態機構６４のワ
ード５を読み取る。次にｇｅｔ_ｂｕｆｆｅｒ７０はワ
ード５のアドレスにある現行記述子からＤＭＡによる読
み取りを行う。したがって、ｇｅｔ＿ｂｕｆｆｅｒ７０
はＲＸ Ｄ１から読み取る。ＲＸ Ｄ１にバッファがな
い場合、ｇｅｔ＿ｂｕｆｆｅｒ７０はカーネル打ち切り
ビットを１に設定し、ＲＡＭ内の別の場所にあるＲＸ
Ｄ２などの非ターゲット・リングに行く。ｇｅｔ＿ｂｕ
ｆｆｅｒ７０はＲＸ Ｄ２に行ってバッファを見つけよ
うとする。ＲＸ Ｄ２から読み取った場合、ｇｅｔ＿ｂ
ｕｆｆｅｒ７０は情報のうちからいくつかのワードを取
り出して、バッファ・ポインタのワード６および７に入
れる。その後、ｇｅｔ＿ｂｕｆｆｅｒ７０はワード３の
バッファ有効ビットを設定して、アンロード・ルックア
ヘッド６８に制御を戻す。
指すポインタを保持している。ワード３のバッファ有効
ビットが０に設定されている場合、ｇｅｔ＿ｂｕｆｆｅ
ｒがターゲット・ビットとワード３のカーネル打ち切り
ビットを調べる。ターゲット・ビットが１で、カーネル
打ち切りビットが０の場合、ｇｅｔ＿ｂｕｆｆｅｒはＲ
Ｘ Ｄ１を指すポインタとなるＤＭＡ状態機構６４のワ
ード５を読み取る。次にｇｅｔ_ｂｕｆｆｅｒ７０はワ
ード５のアドレスにある現行記述子からＤＭＡによる読
み取りを行う。したがって、ｇｅｔ＿ｂｕｆｆｅｒ７０
はＲＸ Ｄ１から読み取る。ＲＸ Ｄ１にバッファがな
い場合、ｇｅｔ＿ｂｕｆｆｅｒ７０はカーネル打ち切り
ビットを１に設定し、ＲＡＭ内の別の場所にあるＲＸ
Ｄ２などの非ターゲット・リングに行く。ｇｅｔ＿ｂｕ
ｆｆｅｒ７０はＲＸ Ｄ２に行ってバッファを見つけよ
うとする。ＲＸ Ｄ２から読み取った場合、ｇｅｔ＿ｂ
ｕｆｆｅｒ７０は情報のうちからいくつかのワードを取
り出して、バッファ・ポインタのワード６および７に入
れる。その後、ｇｅｔ＿ｂｕｆｆｅｒ７０はワード３の
バッファ有効ビットを設定して、アンロード・ルックア
ヘッド６８に制御を戻す。
【００４８】図９および図１０に本発明の適用例を示
す。この適用例でたどる一般的ステップを図１０および
その説明で示す。カーネルは記述子リングＤ１（９０
１）、Ｄ２（９０２）、およびＤ３（９０３）を有す
る。記述子リングＤ１（９０１）は、ユーザ・プロセス
Ａ（９０４）のバッファＡ１およびバッファＡ２を指す
バッファ記述子を有する。記述子リングＤ３（９０３）
は、プロセスＢ（９０５）のバッファＢ１およびＢ２を
指すバッファ記述子を有する。
す。この適用例でたどる一般的ステップを図１０および
その説明で示す。カーネルは記述子リングＤ１（９０
１）、Ｄ２（９０２）、およびＤ３（９０３）を有す
る。記述子リングＤ１（９０１）は、ユーザ・プロセス
Ａ（９０４）のバッファＡ１およびバッファＡ２を指す
バッファ記述子を有する。記述子リングＤ３（９０３）
は、プロセスＢ（９０５）のバッファＢ１およびＢ２を
指すバッファ記述子を有する。
【００４９】図１０は、本発明の実施形態がたどる一般
的ステップを示す流れ図である。以下、図９に図示する
構成要素を参照しながら説明する。ステップ９１１で、
媒体からパケットが着信する。ステップ９１２で、ルー
タがＶＣＩを調べ、ＶＣＩがソフトウェアによって前も
って定められている通りにパケットのＲＸ Ｄ１（９０
１）を使用する必要があると判断する。ステップ９１３
で、ルータはユーザ・プロセスＡ（９０４）のバッファ
Ａ１にＤＭＡによってパケットを書き込む。ステップ９
１４で、カーネルがパケット・ヘッダをデコードし、パ
ケットがユーザ・プロセスＡ（９０４）に宛てられてい
ると判断する。ステップ９１５で、カーネルはバッファ
Ａ１にデータが入っていることをプロセスＡ９０４に通
知する。
的ステップを示す流れ図である。以下、図９に図示する
構成要素を参照しながら説明する。ステップ９１１で、
媒体からパケットが着信する。ステップ９１２で、ルー
タがＶＣＩを調べ、ＶＣＩがソフトウェアによって前も
って定められている通りにパケットのＲＸ Ｄ１（９０
１）を使用する必要があると判断する。ステップ９１３
で、ルータはユーザ・プロセスＡ（９０４）のバッファ
Ａ１にＤＭＡによってパケットを書き込む。ステップ９
１４で、カーネルがパケット・ヘッダをデコードし、パ
ケットがユーザ・プロセスＡ（９０４）に宛てられてい
ると判断する。ステップ９１５で、カーネルはバッファ
Ａ１にデータが入っていることをプロセスＡ９０４に通
知する。
【００５０】図１１および図１２に打ち切り条件におけ
る本発明の実施形態を示す。この実施形態がたどる一般
的ステップを図１２およびその説明で示す。カーネル
は、記述子リングＤ１（９０１）、Ｄ２（９０２）、お
よびＤ３（９０３）を有する。記述子リングＤ３（９０
３）はユーザ・プロセス９０５のバッファＢ１およびＢ
２を指すバッファ記述子を有する。
る本発明の実施形態を示す。この実施形態がたどる一般
的ステップを図１２およびその説明で示す。カーネル
は、記述子リングＤ１（９０１）、Ｄ２（９０２）、お
よびＤ３（９０３）を有する。記述子リングＤ３（９０
３）はユーザ・プロセス９０５のバッファＢ１およびＢ
２を指すバッファ記述子を有する。
【００５１】図１２は、打ち切り条件において本発明の
実施形態がたどる一般的ステップを示す流れ図である。
以下、図１１に図示する構成要素を参照しながら説明す
る。ステップ１１１で、媒体からパケットが着信する。
ステップ１１２で、ルータはＶＣＩを調べ、ソフトウェ
アによって前もって定められている通りにＶＣＩがその
パケットにＲＸ Ｄ１（９０１）を使用する必要がある
と判断する。
実施形態がたどる一般的ステップを示す流れ図である。
以下、図１１に図示する構成要素を参照しながら説明す
る。ステップ１１１で、媒体からパケットが着信する。
ステップ１１２で、ルータはＶＣＩを調べ、ソフトウェ
アによって前もって定められている通りにＶＣＩがその
パケットにＲＸ Ｄ１（９０１）を使用する必要がある
と判断する。
【００５２】ステップ１１３で、ルータはＲＸ Ｄ１
（９０１）でバッファを見つけられず、自動的に打ち切
ってＲＸ Ｄ２（９０２）に行く。ＲＸ Ｄ２（９０
２）は非ターゲットである。ステップ１１４で、ルータ
はＤＭＡによってバッファＫ１にパケットを送る。ステ
ップ１１５で、カーネルがパケット・ヘッダを調べ、パ
ケットがユーザ・プロセスＡ ９０４宛であると判断す
る。ステップ１１６で、カーネルはＲＸ Ｄ１（９０
１）がからであることを知る。ステップ１１７で、カー
ネルはＲＸ Ｄ１（９０１）にバッファの追加を試み
る。ステップ１１８で、ユーザ・プロセスＡ ９０５は
バッファＡ１を渡し、カーネルはパケットをＫ１からＡ
１にコピーする。
（９０１）でバッファを見つけられず、自動的に打ち切
ってＲＸ Ｄ２（９０２）に行く。ＲＸ Ｄ２（９０
２）は非ターゲットである。ステップ１１４で、ルータ
はＤＭＡによってバッファＫ１にパケットを送る。ステ
ップ１１５で、カーネルがパケット・ヘッダを調べ、パ
ケットがユーザ・プロセスＡ ９０４宛であると判断す
る。ステップ１１６で、カーネルはＲＸ Ｄ１（９０
１）がからであることを知る。ステップ１１７で、カー
ネルはＲＸ Ｄ１（９０１）にバッファの追加を試み
る。ステップ１１８で、ユーザ・プロセスＡ ９０５は
バッファＡ１を渡し、カーネルはパケットをＫ１からＡ
１にコピーする。
【００５３】以上、ホスト・メモリの１つの領域から別
の領域への転送情報の無用または冗長なコピーを行わず
に、システム内のホスト・メモリにデータを効率的に転
送する方法および装置について説明した。
の領域への転送情報の無用または冗長なコピーを行わず
に、システム内のホスト・メモリにデータを効率的に転
送する方法および装置について説明した。
【００５４】特定の実施形態について詳細に説明し、添
付図面に図示したが、当業者ならその他の様々な変更が
思いつくと考えられるため、そのような実施態様は例示
に過ぎず、図示および説明した特定の構成および構造に
は限定されないものと理解されたい。
付図面に図示したが、当業者ならその他の様々な変更が
思いつくと考えられるため、そのような実施態様は例示
に過ぎず、図示および説明した特定の構成および構造に
は限定されないものと理解されたい。
【図１】 保護メモリ・オペレーティング・システムの
ための従来のデータ・アクセス手法の方法および装置を
示す図である。
ための従来のデータ・アクセス手法の方法および装置を
示す図である。
【図２】 従来技術の方法および装置の実施形態がたど
る一般的なステップを示す図である（図１に図示する各
要素を参照する）。
る一般的なステップを示す図である（図１に図示する各
要素を参照する）。
【図３】 本発明のデータ・アクセスの方法および装置
を使用するＡＴＭネットワーク・インタフェース回路を
組み込んだコンピュータ・システム・ネットワークの例
を示す図である。
を使用するＡＴＭネットワーク・インタフェース回路を
組み込んだコンピュータ・システム・ネットワークの例
を示す図である。
【図４】 図３のＡＴＭ ＮＩＣのアーキテクチャを示
すシステム略図である。
すシステム略図である。
【図５】 データ受信用のホスト・メモリの好ましいデ
ータ構造を示す概要図である。
ータ構造を示す概要図である。
【図６】 図４に示したシステム・コアの受信ＲＸアン
ロード機構、ＤＭＡ状態機構、およびＲＸロード機構を
示す図である。
ロード機構、ＤＭＡ状態機構、およびＲＸロード機構を
示す図である。
【図７】 本発明の実施形態がたどる一般的ステップを
示す流れ図である。
示す流れ図である。
【図８】 受信ブロックのＤＭＡ状態機構の形式例を示
す図である。
す図である。
【図９】 着信パケットを宛先に直接転送する本発明の
使用例を示す図である。
使用例を示す図である。
【図１０】 図９に示した本発明の実施形態がたどる一
般的ステップを示す流れ図である。
般的ステップを示す流れ図である。
【図１１】 打切り条件における本発明の実施形態を示
す図である。
す図である。
【図１２】 打切り条件における本発明の実施形態がた
どる一般的ステップを示す流れ図である。
どる一般的ステップを示す流れ図である。
１２ ネットワーク・インタフェース回路 ４２ 外部メモリ ５０ ホスト・メモリ ６０ ＲＸアンロード機構 ６２ ＲＸロード機構 ６４ ＤＭＡ状態機構 ６６ スケジュール・キュー ７０ ｇｅｔ＿ｂｕｆｆｅｒ機構 ７２ アンロード・データ・エンジン ７４ ロード・ルックアヘッド ７８ ロード・データ・エンジン
フロントページの続き (72)発明者 ラソウル・エム・オスコウイ アメリカ合衆国 94539 カリフォルニア 州・フレモント・アンプクア コート・ 968
Claims (3)
- 【請求項１】 データの最終宛先専用のバッファ記述子
によってデータの破壊を防止する保護バッファ記述子に
関連づけられたバッファのプールを有するコンピュータ
・システムでのデータ・コピー・オーバーヘッド削減方
法であって、 最終宛先にルーティングされるパケットを受信するステ
ップと、 最終宛先に関連づけられた前記バッファのうちの１つの
バッファに前記パケットのデータを書き込むステップと
を有する、保護メモリ・オペレーティング・システムに
関連づけられた方法。 - 【請求項２】 データの最終宛先専用のバッファ記述子
によってデータの破壊を防止する保護バッファ記述子に
関連づけられたバッファのプールを有するコンピュータ
・システムでのデータ・コピー・オーバーヘッド削減装
置であって、 送られてきた着信パケットのデータを格納する１つまた
は複数のターゲット・バッファおよびフリー非ターゲッ
ト・バッファを有するホスト・メモリと、 前記ホスト・メモリに結合され、前記データが前記パケ
ットの最終宛先に関連づけられた前記ホスト・メモリ内
の前記バッファのうちの１つのバッファに宛てられてい
る前記パケットを前記ホスト・メモリに送信するアンロ
ード機構とを備える、保護メモリ・オペレーティング・
システムに関連づけられた装置。 - 【請求項３】 保護メモリ・オペレーティング・システ
ムに関連づけられたデータ・コピー・オーバーヘッドを
削減するシステムであって、 送られてきた着信パケットのデータを格納する１つまた
は複数のフリー・ターゲット・バッファおよびフリー非
ターゲット・バッファを有する前記ホスト・メモリと、 前記ホスト・メモリに結合され、前記データが前記パケ
ットの最終宛先に関連づけられた前記ホスト・メモリ内
のバッファに宛てられているそのパケットを前記ホスト
・メモリに送信するアンロード機構と、 前記ホスト・メモリに結合され、前記ホスト・メモリへ
の前記パケットの前記送信を処理するプロセッサとを備
えるシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/554,608 US5778180A (en) | 1995-11-06 | 1995-11-06 | Mechanism for reducing data copying overhead in protected memory operating systems |
| US08/554,608 | 1995-11-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321828A true JPH09321828A (ja) | 1997-12-12 |
| JPH09321828A5 JPH09321828A5 (ja) | 2004-11-04 |
Family
ID=24213995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8308660A Ceased JPH09321828A (ja) | 1995-11-06 | 1996-11-06 | 保護メモリ・オペレーティング・システムにおけるデータ・コピー・オーバーヘッドを削減する機構 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5778180A (ja) |
| EP (1) | EP0775958A1 (ja) |
| JP (1) | JPH09321828A (ja) |
| CA (1) | CA2189617A1 (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9606834D0 (en) * | 1996-03-30 | 1996-06-05 | Int Computers Ltd | Inter-processor communication |
| US6070219A (en) * | 1996-10-09 | 2000-05-30 | Intel Corporation | Hierarchical interrupt structure for event notification on multi-virtual circuit network interface controller |
| US6253349B1 (en) * | 1997-04-02 | 2001-06-26 | Matsushita Electric Industrial Co., Ltd. | Error detective information adding equipment |
| US6081846A (en) * | 1997-05-08 | 2000-06-27 | Microsoft Corporation | Method and computer program product for reducing intra-system data copying during network packet processing |
| US6021446A (en) * | 1997-07-11 | 2000-02-01 | Sun Microsystems, Inc. | Network device driver performing initial packet processing within high priority hardware interrupt service routine and then finishing processing within low priority software interrupt service routine |
| DE19807251A1 (de) | 1998-02-20 | 1999-09-02 | Siemens Ag | Vorrichtung und Verfahren zur Umsetzung von Datensequenzen zwischen FR-Formaten und ATM-Formaten |
| US6092124A (en) * | 1998-04-17 | 2000-07-18 | Nvidia Corporation | Method and apparatus for accelerating the rendering of images |
| SE520101C2 (sv) * | 1998-05-13 | 2003-05-27 | Axis Ab | Integrerad krets och metod för att förmå en intgrerad krets att exekvera instruktioner |
| US6378005B1 (en) * | 1998-06-12 | 2002-04-23 | Microsoft Corporation | Method, computer program product, and system for separating connection management functionality from a connection-oriented device driver |
| US6347348B1 (en) * | 1998-06-30 | 2002-02-12 | Sun Microsystems, Inc. | Buffer management system having an output control configured to retrieve data in response to a retrieval request from a requesting one of a plurality of destinations |
| GB9821792D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821770D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821789D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Jitter handling |
| GB9821800D0 (en) * | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821763D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821791D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821768D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821762D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821766D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| US6650640B1 (en) | 1999-03-01 | 2003-11-18 | Sun Microsystems, Inc. | Method and apparatus for managing a network flow in a high performance network interface |
| US6356951B1 (en) | 1999-03-01 | 2002-03-12 | Sun Microsystems, Inc. | System for parsing a packet for conformity with a predetermined protocol using mask and comparison values included in a parsing instruction |
| US6453360B1 (en) | 1999-03-01 | 2002-09-17 | Sun Microsystems, Inc. | High performance network interface |
| US6389468B1 (en) | 1999-03-01 | 2002-05-14 | Sun Microsystems, Inc. | Method and apparatus for distributing network traffic processing on a multiprocessor computer |
| US6606301B1 (en) | 1999-03-01 | 2003-08-12 | Sun Microsystems, Inc. | Method and apparatus for early random discard of packets |
| US6483804B1 (en) | 1999-03-01 | 2002-11-19 | Sun Microsystems, Inc. | Method and apparatus for dynamic packet batching with a high performance network interface |
| US6480489B1 (en) | 1999-03-01 | 2002-11-12 | Sun Microsystems, Inc. | Method and apparatus for data re-assembly with a high performance network interface |
| US6366970B1 (en) * | 1999-04-01 | 2002-04-02 | Ravisent Technologies, Inc. | Optimal handling and manipulation of high-speed streaming media in a computing device |
| US7107383B1 (en) | 2000-05-03 | 2006-09-12 | Broadcom Corporation | Method and system for multi-channel transfer of data and control information |
| US7168069B1 (en) * | 2000-07-12 | 2007-01-23 | Stmicroelectronics, Inc. | Dynamic generation of multimedia code for image processing |
| US7089289B1 (en) * | 2000-07-18 | 2006-08-08 | International Business Machines Corporation | Mechanisms for efficient message passing with copy avoidance in a distributed system using advanced network devices |
| US20040073724A1 (en) * | 2000-10-03 | 2004-04-15 | Adaptec, Inc. | Network stack layer interface |
| KR20020039492A (ko) * | 2000-11-21 | 2002-05-27 | 노창환 | 패킷 처리방법 |
| US7426572B1 (en) * | 2001-10-31 | 2008-09-16 | Juniper Networks, Inc. | Network router using embedded and external memory based on packet destination |
| US8032669B2 (en) * | 2008-01-20 | 2011-10-04 | Oracle America, Inc. | Universal DMA (direct memory access) architecture |
| US9584446B2 (en) * | 2008-03-18 | 2017-02-28 | Vmware, Inc. | Memory buffer management method and system having multiple receive ring buffers |
| US9063805B2 (en) * | 2009-11-25 | 2015-06-23 | Freescale Semiconductor, Inc. | Method and system for enabling access to functionality provided by resources outside of an operating system environment |
| US8774187B2 (en) | 2011-10-24 | 2014-07-08 | Richard L. Hartman | Methods, systems, and devices for interfacing to networks |
| US11671382B2 (en) | 2016-06-17 | 2023-06-06 | Intel Corporation | Technologies for coordinating access to data packets in a memory |
| US10341264B2 (en) * | 2016-06-30 | 2019-07-02 | Intel Corporation | Technologies for scalable packet reception and transmission |
| US10560373B2 (en) * | 2017-04-06 | 2020-02-11 | Gvbb Holdings S.A.R.L. | System and method for timely and uniform distribution for real-time packet transmission |
| US10999209B2 (en) | 2017-06-28 | 2021-05-04 | Intel Corporation | Technologies for scalable network packet processing with lock-free rings |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727538A (en) * | 1986-05-20 | 1988-02-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Information transfer method and arrangement |
| US5163131A (en) * | 1989-09-08 | 1992-11-10 | Auspex Systems, Inc. | Parallel i/o network file server architecture |
| US5347634A (en) * | 1990-03-15 | 1994-09-13 | Hewlett-Packard Company | System and method for directly executing user DMA instruction from user controlled process by employing processor privileged work buffer pointers |
| US5491808A (en) * | 1992-09-30 | 1996-02-13 | Conner Peripherals, Inc. | Method for tracking memory allocation in network file server |
| US5289470A (en) * | 1992-12-14 | 1994-02-22 | International Business Machines Corp. | Flexible scheme for buffer space allocation in networking devices |
| DE4312797A1 (de) * | 1993-04-20 | 1994-10-27 | Hans Lackner | Verfahren und Vorrichtung zum Segmentieren von Datenpaketen |
| US5530902A (en) * | 1993-06-14 | 1996-06-25 | Motorola, Inc. | Data packet switching system having DMA controller, service arbiter, buffer type managers, and buffer managers for managing data transfer to provide less processor intervention |
| US5640399A (en) * | 1993-10-20 | 1997-06-17 | Lsi Logic Corporation | Single chip network router |
| GB9406325D0 (en) * | 1994-03-30 | 1994-05-25 | Plessey Telecomm | B-isdn access |
| US5590313A (en) * | 1994-06-30 | 1996-12-31 | International Business Machines Corporation | Multiple protocol device interface subsystem and method |
| US5633867A (en) * | 1994-07-01 | 1997-05-27 | Digital Equipment Corporation | Local memory buffers management for an ATM adapter implementing credit based flow control |
| US5666514A (en) * | 1994-07-01 | 1997-09-09 | Board Of Trustees Of The Leland Stanford Junior University | Cache memory containing extra status bits to indicate memory regions where logging of data should occur |
| US5619647A (en) * | 1994-09-30 | 1997-04-08 | Tandem Computers, Incorporated | System for multiplexing prioritized virtual channels onto physical channels where higher priority virtual will pre-empt a lower priority virtual or a lower priority will wait |
-
1995
- 1995-11-06 US US08/554,608 patent/US5778180A/en not_active Expired - Lifetime
-
1996
- 1996-10-29 EP EP96307817A patent/EP0775958A1/en not_active Withdrawn
- 1996-11-05 CA CA002189617A patent/CA2189617A1/en not_active Abandoned
- 1996-11-06 JP JP8308660A patent/JPH09321828A/ja not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US5778180A (en) | 1998-07-07 |
| CA2189617A1 (en) | 1997-05-07 |
| EP0775958A1 (en) | 1997-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09321828A (ja) | 保護メモリ・オペレーティング・システムにおけるデータ・コピー・オーバーヘッドを削減する機構 | |
| JP3819484B2 (ja) | Ｍｐｅｇパケットをパケット化およびセグメント化する装置および方法 | |
| US5664116A (en) | Buffering of data for transmission in a computer communication system interface | |
| US6724767B1 (en) | Two-dimensional queuing/de-queuing methods and systems for implementing the same | |
| US5740448A (en) | Method and apparatus for exclusive access to shared data structures through index referenced buffers | |
| US5875352A (en) | Method and apparatus for multiple channel direct memory access control | |
| JP4205181B2 (ja) | Ａｔｍパケット・ヘッダおよびデータをホスト・コンピュータ・システムにバースト転送するための方法および装置 | |
| JP3336816B2 (ja) | マルチメディア通信装置及び方法 | |
| US5828903A (en) | System for performing DMA transfer with a pipeline control switching such that the first storage area contains location of a buffer for subsequent transfer | |
| JP2990345B2 (ja) | ネットワークインターフェース | |
| US7616562B1 (en) | Systems and methods for handling packet fragmentation | |
| US7773599B1 (en) | Packet fragment handling | |
| US5848293A (en) | Method and apparatus for transmission and processing of virtual commands | |
| US6804731B1 (en) | System, method and article of manufacture for storing an incoming datagram in switch matrix in a switch fabric chipset system | |
| EP0891116A2 (en) | Mechanism for reducing interrupt overhead in device drivers | |
| US7782857B2 (en) | Logical separation and accessing of descriptor memories | |
| US20020176430A1 (en) | Buffer management for communication systems | |
| US8085780B1 (en) | Optimized buffer loading for packet header processing | |
| JPH09160870A (ja) | ハードウェアとソフトウェアの間でデータ転送を報告する方法および装置 | |
| JPH07297842A (ja) | 着信インタリーブ非同期転送モード・セルを再配列する方法および装置 | |
| US6724759B1 (en) | System, method and article of manufacture for transferring a packet from a port controller to a switch fabric in a switch fabric chipset system | |
| US7239630B1 (en) | Dedicated processing resources for packet header generation | |
| US7158520B1 (en) | Mailbox registers for synchronizing header processing execution | |
| EP1324566B1 (en) | A system independent and scalable packet buffer management architecture for network processors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051003 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060117 |
|
| A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20060523 |