JPH09325910A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH09325910A JPH09325910A JP8142674A JP14267496A JPH09325910A JP H09325910 A JPH09325910 A JP H09325910A JP 8142674 A JP8142674 A JP 8142674A JP 14267496 A JP14267496 A JP 14267496A JP H09325910 A JPH09325910 A JP H09325910A
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- Japan
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- central processing
- memory area
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Abstract
(57)【要約】
【課題】 命令フェッチアドレスのバス幅を増やすこと
なくメモリ領域を拡張し、また、プログラマーがバンク
領域を意識することなくソフト開発ができ、メモリ空間
を有効に活用する。 【解決手段】 時分割で動作する複数のＣＰＵ（ＣＰＵ
ａ，ＣＰＵｂ）を有し、予めメモリ空間をＣＰＵａ，Ｃ
ＰＵｂのそれぞれのプログラム領域７，８に分割すると
ともに、プログラム領域７，８のそれぞれのオフセット
アドレスをオフセットアドレスレジスタ９ａ，９ｂに格
納しておき、動作中のＣＰＵから出力されるステータス
信号により動作中のＣＰＵに対応したオフセットアドレ
スレジスタ９ａ（または９ｂ）を選択し、命令フェッチ
アドレスと選択したオフセットアドレスレジスタ９ａ
（または９ｂ）の値とを加算器１０で加算して物理アド
レスとすることにより、動作中のＣＰＵに対応したプロ
グラム領域７（または８）を選択する。
なくメモリ領域を拡張し、また、プログラマーがバンク
領域を意識することなくソフト開発ができ、メモリ空間
を有効に活用する。 【解決手段】 時分割で動作する複数のＣＰＵ（ＣＰＵ
ａ，ＣＰＵｂ）を有し、予めメモリ空間をＣＰＵａ，Ｃ
ＰＵｂのそれぞれのプログラム領域７，８に分割すると
ともに、プログラム領域７，８のそれぞれのオフセット
アドレスをオフセットアドレスレジスタ９ａ，９ｂに格
納しておき、動作中のＣＰＵから出力されるステータス
信号により動作中のＣＰＵに対応したオフセットアドレ
スレジスタ９ａ（または９ｂ）を選択し、命令フェッチ
アドレスと選択したオフセットアドレスレジスタ９ａ
（または９ｂ）の値とを加算器１０で加算して物理アド
レスとすることにより、動作中のＣＰＵに対応したプロ
グラム領域７（または８）を選択する。
Description
【０００１】
【発明の属する技術分野】この発明は、時分割で動作す
る複数の中央演算処理装置（ＣＰＵ）を備えたマイクロ
コンピュータに関するものである。
る複数の中央演算処理装置（ＣＰＵ）を備えたマイクロ
コンピュータに関するものである。
【０００２】
【従来の技術】近年、機器の高機能化、処理の高度化に
伴い、機器制御用マイクロコンピュータの全メモリ容量
は大きくなる傾向にある。以下に、従来のマイクロコン
ピュータにおいて、メモリ領域を拡張する方法について
説明する。
伴い、機器制御用マイクロコンピュータの全メモリ容量
は大きくなる傾向にある。以下に、従来のマイクロコン
ピュータにおいて、メモリ領域を拡張する方法について
説明する。
【０００３】図２は第１の従来例であるリニアアドレス
方式のマイクロコンピュータの要部構成図であり、１は
第１の中央演算処理装置（以下「ＣＰＵａ」という）の
プログラム領域、２は第２の中央演算処理装置（以下
「ＣＰＵｂ」という）のプログラム領域である。このリ
ニアアドレス方式のマイクロコンピュータでは、メモリ
領域を平面的に形成する。したがって、メモリ領域を６
４ｋバイト（２16) から１２８ｋバイト（２17) に拡張
するためには、命令フェッチアドレスのバス幅を１６ビ
ットから１７ビットに増やす必要がある。
方式のマイクロコンピュータの要部構成図であり、１は
第１の中央演算処理装置（以下「ＣＰＵａ」という）の
プログラム領域、２は第２の中央演算処理装置（以下
「ＣＰＵｂ」という）のプログラム領域である。このリ
ニアアドレス方式のマイクロコンピュータでは、メモリ
領域を平面的に形成する。したがって、メモリ領域を６
４ｋバイト（２16) から１２８ｋバイト（２17) に拡張
するためには、命令フェッチアドレスのバス幅を１６ビ
ットから１７ビットに増やす必要がある。
【０００４】図３は第２の従来例であるバンクアドレス
方式のマイクロコンピュータの要部構成図であり、３は
ＣＰＵａのプログラム領域、４はＣＰＵｂのプログラム
領域、５はバンク切り換えの制御ブロック、６は他のＣ
ＰＵのプログラム領域との境界に生じた未使用のメモリ
空間である。バンクアドレス方式では、メモリ領域を複
数の単位ブロックの集合として形成するものである。こ
の方式では、１ビットのレジスタの値により使用する６
４ｋバイトの単位ブロックを切り替えることにより、１
２８ｋバイトのメモリ領域を確保することができる。
方式のマイクロコンピュータの要部構成図であり、３は
ＣＰＵａのプログラム領域、４はＣＰＵｂのプログラム
領域、５はバンク切り換えの制御ブロック、６は他のＣ
ＰＵのプログラム領域との境界に生じた未使用のメモリ
空間である。バンクアドレス方式では、メモリ領域を複
数の単位ブロックの集合として形成するものである。こ
の方式では、１ビットのレジスタの値により使用する６
４ｋバイトの単位ブロックを切り替えることにより、１
２８ｋバイトのメモリ領域を確保することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、第１の
従来例のリニアアドレス方式のマイクロコンピュータで
は、メモリ領域を拡張するためには、命令フェッチアド
レスのバス幅を増やす必要がある。このため、チップサ
イズが大きくなり、コストパフォーマンスが損なわれる
という問題があった。
従来例のリニアアドレス方式のマイクロコンピュータで
は、メモリ領域を拡張するためには、命令フェッチアド
レスのバス幅を増やす必要がある。このため、チップサ
イズが大きくなり、コストパフォーマンスが損なわれる
という問題があった。
【０００６】また、第２の従来例のバンクアドレス方式
のマイクロコンピュータでは、メモリ領域を拡張する場
合に、プログラマーが絶えず今どのバンクで作業してい
るかを認識しながらソフト開発を行わなければならない
という問題があった。さらに、バンクアドレス方式のマ
イクロコンピュータでは、複数のＣＰＵのそれぞれのプ
ログラム領域の境界にメモリ空間の未使用領域６が存在
し、メモリ空間を有効に活用できなかった。
のマイクロコンピュータでは、メモリ領域を拡張する場
合に、プログラマーが絶えず今どのバンクで作業してい
るかを認識しながらソフト開発を行わなければならない
という問題があった。さらに、バンクアドレス方式のマ
イクロコンピュータでは、複数のＣＰＵのそれぞれのプ
ログラム領域の境界にメモリ空間の未使用領域６が存在
し、メモリ空間を有効に活用できなかった。
【０００７】この発明は、上記従来の問題を解決するも
ので、命令フェッチアドレスのバス幅を増やすことなく
メモリ領域を拡張し、また、プログラマーがバンク領域
を意識することなくソフト開発ができ、メモリ空間を有
効に活用できるマイクロコンピュータを提供することを
目的とする。
ので、命令フェッチアドレスのバス幅を増やすことなく
メモリ領域を拡張し、また、プログラマーがバンク領域
を意識することなくソフト開発ができ、メモリ空間を有
効に活用できるマイクロコンピュータを提供することを
目的とする。
【０００８】
【課題を解決するための手段】請求項１記載のマイクロ
コンピュータは、時分割で動作する複数の中央演算処理
装置を備えたマイクロコンピュータであって、予めメモ
リ空間を分割して複数の中央演算処理装置のそれぞれの
メモリ領域を設定しておき、命令フェッチアドレスから
動作中の中央演算処理装置に対応したメモリ領域の物理
アドレスを生成してメモリ領域を選択するようにしたこ
とを特徴とする。
コンピュータは、時分割で動作する複数の中央演算処理
装置を備えたマイクロコンピュータであって、予めメモ
リ空間を分割して複数の中央演算処理装置のそれぞれの
メモリ領域を設定しておき、命令フェッチアドレスから
動作中の中央演算処理装置に対応したメモリ領域の物理
アドレスを生成してメモリ領域を選択するようにしたこ
とを特徴とする。
【０００９】この構成により、命令フェッチアドレスに
より動作中の中央演算処理装置に対応したメモリ領域が
自動的に選択されるため、命令フェッチアドレスのバス
幅を増やすことなくメモリ領域を拡張し、また、プログ
ラマーがバンク領域を意識することなくソフト開発がで
き、メモリ空間を有効に活用できる。請求項２記載のマ
イクロコンピュータは、請求項１記載のマイクロコンピ
ュータにおいて、複数の中央演算処理装置のメモリ領域
のそれぞれの開始アドレスを格納する複数のオフセット
アドレスレジスタと、オフセットアドレスレジスタの値
と命令フェッチアドレスとを加算する加算器とを設け、
動作中の中央演算処理装置から出力されるステータス信
号により動作中の中央演算処理装置のメモリ領域の開始
アドレスを格納したオフセットアドレスレジスタを選択
し、命令フェッチアドレスと選択したオフセットアドレ
スレジスタの値とを加算器で加算して物理アドレスとす
るようにしたことを特徴とする。
より動作中の中央演算処理装置に対応したメモリ領域が
自動的に選択されるため、命令フェッチアドレスのバス
幅を増やすことなくメモリ領域を拡張し、また、プログ
ラマーがバンク領域を意識することなくソフト開発がで
き、メモリ空間を有効に活用できる。請求項２記載のマ
イクロコンピュータは、請求項１記載のマイクロコンピ
ュータにおいて、複数の中央演算処理装置のメモリ領域
のそれぞれの開始アドレスを格納する複数のオフセット
アドレスレジスタと、オフセットアドレスレジスタの値
と命令フェッチアドレスとを加算する加算器とを設け、
動作中の中央演算処理装置から出力されるステータス信
号により動作中の中央演算処理装置のメモリ領域の開始
アドレスを格納したオフセットアドレスレジスタを選択
し、命令フェッチアドレスと選択したオフセットアドレ
スレジスタの値とを加算器で加算して物理アドレスとす
るようにしたことを特徴とする。
【００１０】この構成により、命令フェッチアドレスと
動作中の中央演算処理装置のメモリ領域の開始アドレス
とを加算して物理アドレスとし、動作中の中央演算処理
装置に対応したメモリ領域が自動的に選択されるため、
命令フェッチアドレスのバス幅を増やすことなくメモリ
領域を拡張し、また、プログラマーがバンク領域を意識
することなくソフト開発ができ、メモリ空間を有効に活
用できる。
動作中の中央演算処理装置のメモリ領域の開始アドレス
とを加算して物理アドレスとし、動作中の中央演算処理
装置に対応したメモリ領域が自動的に選択されるため、
命令フェッチアドレスのバス幅を増やすことなくメモリ
領域を拡張し、また、プログラマーがバンク領域を意識
することなくソフト開発ができ、メモリ空間を有効に活
用できる。
【００１１】請求項３記載のマイクロコンピュータは、
請求項２記載のマイクロコンピュータにおいて、複数の
オフセットアドレスレジスタのうちメモリ空間の始端ア
ドレスを格納するオフセットアドレスレジスタを省略し
たことを特徴とする。これにより、メモリ空間の始端ア
ドレスを格納するオフセットアドレスレジスタの分だ
け、回路規模を抑えることができる。
請求項２記載のマイクロコンピュータにおいて、複数の
オフセットアドレスレジスタのうちメモリ空間の始端ア
ドレスを格納するオフセットアドレスレジスタを省略し
たことを特徴とする。これにより、メモリ空間の始端ア
ドレスを格納するオフセットアドレスレジスタの分だ
け、回路規模を抑えることができる。
【００１２】請求項４記載のマイクロコンピュータは、
時分割で動作する複数の中央演算処理装置と、ｎ本のア
ドレスバスとを備えたマイクロコンピュータであって、
予め２n バイトより大きなメモリ空間を分割して複数の
中央演算処理装置のそれぞれのメモリ領域を設定してお
き、複数の中央演算処理装置のうち２n バイトを超えた
部分のメモリ空間を含むメモリ領域が設定された中央演
算処理装置のメモリ領域の開始アドレスを格納するオフ
セットアドレスレジスタと、オフセットアドレスレジス
タの値と命令フェッチアドレスとを加算する加算器とを
設け、２n バイトを超えた部分のメモリ空間を含むメモ
リ領域が設定された中央演算処理装置から動作中に出力
されるステータス信号により動作中の中央演算処理装置
のメモリ領域の開始アドレスを格納したオフセットアド
レスレジスタの値と命令フェッチアドレスとを加算器で
加算して物理アドレスを生成し、この物理アドレスによ
りメモリ領域を選択するようにしたことを特徴とする。
時分割で動作する複数の中央演算処理装置と、ｎ本のア
ドレスバスとを備えたマイクロコンピュータであって、
予め２n バイトより大きなメモリ空間を分割して複数の
中央演算処理装置のそれぞれのメモリ領域を設定してお
き、複数の中央演算処理装置のうち２n バイトを超えた
部分のメモリ空間を含むメモリ領域が設定された中央演
算処理装置のメモリ領域の開始アドレスを格納するオフ
セットアドレスレジスタと、オフセットアドレスレジス
タの値と命令フェッチアドレスとを加算する加算器とを
設け、２n バイトを超えた部分のメモリ空間を含むメモ
リ領域が設定された中央演算処理装置から動作中に出力
されるステータス信号により動作中の中央演算処理装置
のメモリ領域の開始アドレスを格納したオフセットアド
レスレジスタの値と命令フェッチアドレスとを加算器で
加算して物理アドレスを生成し、この物理アドレスによ
りメモリ領域を選択するようにしたことを特徴とする。
【００１３】この構成により、命令フェッチアドレス
と、動作中の物理アドレスが２n バイトを超えた部分の
メモリ空間を含むメモリ領域が設定された中央演算処理
装置のメモリ領域の開始アドレスとを加算して物理アド
レスとすることにより、ｎ本のアドレスバスで、動作中
の中央演算処理装置に対応するメモリ領域が自動的に選
択されるため、命令フェッチアドレスのバス幅を増やす
ことなくメモリ領域を拡張し、また、プログラマーがバ
ンク領域を意識することなくソフト開発ができ、メモリ
空間を有効に活用できる。
と、動作中の物理アドレスが２n バイトを超えた部分の
メモリ空間を含むメモリ領域が設定された中央演算処理
装置のメモリ領域の開始アドレスとを加算して物理アド
レスとすることにより、ｎ本のアドレスバスで、動作中
の中央演算処理装置に対応するメモリ領域が自動的に選
択されるため、命令フェッチアドレスのバス幅を増やす
ことなくメモリ領域を拡張し、また、プログラマーがバ
ンク領域を意識することなくソフト開発ができ、メモリ
空間を有効に活用できる。
【００１４】請求項５記載のマイクロコンピュータは、
請求項２，３または４記載のマイクロコンピュータにお
いて、オフセットアドレスレジスタを設ける代わりに、
中央演算処理装置のメモリ領域の開始アドレスを回路中
に直接設定したことを特徴とする。このように、オフセ
ットアドレスレジスタを設けないことにより、回路規模
を抑えることができる。
請求項２，３または４記載のマイクロコンピュータにお
いて、オフセットアドレスレジスタを設ける代わりに、
中央演算処理装置のメモリ領域の開始アドレスを回路中
に直接設定したことを特徴とする。このように、オフセ
ットアドレスレジスタを設けないことにより、回路規模
を抑えることができる。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら説明する。図１はこの発明の
実施の形態におけるマイクロコンピュータの要部構成図
であり、７は第１の中央演算処理装置（以下「ＣＰＵ
ａ」という）のプログラム領域（メモリ領域）、８は第
２の中央演算処理装置（以下「ＣＰＵｂ」という）のプ
ログラム領域（メモリ領域）、９ａはＣＰＵａ用のプロ
グラム領域のオフセットアドレス（開始アドレス）を格
納するオフセットアドレスレジスタ、９ｂはＣＰＵｂ用
のプログラム領域のオフセットアドレス（開始アドレ
ス）を格納するオフセットアドレスレジスタ、１０は加
算器である。
いて、図面を参照しながら説明する。図１はこの発明の
実施の形態におけるマイクロコンピュータの要部構成図
であり、７は第１の中央演算処理装置（以下「ＣＰＵ
ａ」という）のプログラム領域（メモリ領域）、８は第
２の中央演算処理装置（以下「ＣＰＵｂ」という）のプ
ログラム領域（メモリ領域）、９ａはＣＰＵａ用のプロ
グラム領域のオフセットアドレス（開始アドレス）を格
納するオフセットアドレスレジスタ、９ｂはＣＰＵｂ用
のプログラム領域のオフセットアドレス（開始アドレ
ス）を格納するオフセットアドレスレジスタ、１０は加
算器である。
【００１６】このマイクロコンピュータは、時分割で動
作する２個のＣＰＵａ，ＣＰＵｂを有し、予めメモリ空
間をＣＰＵａのプログラム領域７とＣＰＵｂのプログラ
ム領域８とに分割するとともに、予めＣＰＵａ，ＣＰＵ
ｂのプログラム領域７，８のそれぞれのオフセットアド
レスをそれぞれのオフセットアドレスレジスタ９ａ，９
ｂに格納しておく。
作する２個のＣＰＵａ，ＣＰＵｂを有し、予めメモリ空
間をＣＰＵａのプログラム領域７とＣＰＵｂのプログラ
ム領域８とに分割するとともに、予めＣＰＵａ，ＣＰＵ
ｂのプログラム領域７，８のそれぞれのオフセットアド
レスをそれぞれのオフセットアドレスレジスタ９ａ，９
ｂに格納しておく。
【００１７】ＣＰＵａが動作中の場合には、ＣＰＵａか
らのステータス信号によりオフセットアドレスレジスタ
９ａが選択され、オフセットアドレスレジスタ９ａの値
と命令フェッチアドレス（論理アドレス）の値とを加算
器１０で加算して物理アドレスを生成する。その物理ア
ドレスを用いて所定のメモリ空間であるＣＰＵａのプロ
グラム領域７をアクセスし、命令プログラムをフェッチ
するようにしている。つぎに、ＣＰＵの動作が切り替わ
り、ＣＰＵｂが動作中の場合には、ＣＰＵｂからのステ
ータス信号によりオフセットアドレスレジスタ９ｂが選
択され、オフセットアドレスレジスタ９ｂの値と命令フ
ェッチアドレスの値とを加算器１０で加算して物理アド
レスを生成し、その物理アドレスを用いてＣＰＵｂのプ
ログラム領域８をアクセスし、命令プログラムをフェッ
チするようにしている。
らのステータス信号によりオフセットアドレスレジスタ
９ａが選択され、オフセットアドレスレジスタ９ａの値
と命令フェッチアドレス（論理アドレス）の値とを加算
器１０で加算して物理アドレスを生成する。その物理ア
ドレスを用いて所定のメモリ空間であるＣＰＵａのプロ
グラム領域７をアクセスし、命令プログラムをフェッチ
するようにしている。つぎに、ＣＰＵの動作が切り替わ
り、ＣＰＵｂが動作中の場合には、ＣＰＵｂからのステ
ータス信号によりオフセットアドレスレジスタ９ｂが選
択され、オフセットアドレスレジスタ９ｂの値と命令フ
ェッチアドレスの値とを加算器１０で加算して物理アド
レスを生成し、その物理アドレスを用いてＣＰＵｂのプ
ログラム領域８をアクセスし、命令プログラムをフェッ
チするようにしている。
【００１８】なお、ステータス信号は、加算器１０に入
力されるオフセットアドレスレジスタ９ａ，９ｂからの
オフセットアドレスのうち１つを選択するための制御信
号であり、図１では、加算器１０中に、動作中のＣＰＵ
からのステータス信号によりその動作中のＣＰＵに対応
するオフセットアドレスレジスタ（９ａ，９ｂ）を選択
する回路を含んでいる。
力されるオフセットアドレスレジスタ９ａ，９ｂからの
オフセットアドレスのうち１つを選択するための制御信
号であり、図１では、加算器１０中に、動作中のＣＰＵ
からのステータス信号によりその動作中のＣＰＵに対応
するオフセットアドレスレジスタ（９ａ，９ｂ）を選択
する回路を含んでいる。
【００１９】この実施の形態によれば、予めメモリ空間
を複数のＣＰＵ（ＣＰＵａ，ＣＰＵｂ）のプログラム領
域７，８に分割するとともに、プログラム領域７，８の
それぞれのオフセットアドレスをオフセットアドレスレ
ジスタ９ａ，９ｂに格納しておき、動作中のＣＰＵから
出力されるステータス信号により動作中のＣＰＵのプロ
グラム領域７（または８）のオフセットアドレスを格納
したオフセットアドレスレジスタ９ａ（または９ｂ）を
選択し、命令フェッチアドレスと選択したオフセットア
ドレスレジスタ９ａ（または９ｂ）の値とを加算器１０
で加算して物理アドレスとすることにより、動作中のＣ
ＰＵに対応したプログラム領域７（または８）が自動的
に選択されるため、命令フェッチアドレスのバス幅を増
やすことなくメモリ領域を拡張し、また、プログラマー
がバンク領域を意識することなくソフト開発ができ、プ
ログラム領域７，８の境界に未使用のメモリ空間が存在
せず、メモリ空間を有効に活用できる。したがって、ｎ
本のアドレスバスを有するマイクロコンピュータにおい
て、容易にメモリ領域を２n バイト以上に拡張すること
ができる。
を複数のＣＰＵ（ＣＰＵａ，ＣＰＵｂ）のプログラム領
域７，８に分割するとともに、プログラム領域７，８の
それぞれのオフセットアドレスをオフセットアドレスレ
ジスタ９ａ，９ｂに格納しておき、動作中のＣＰＵから
出力されるステータス信号により動作中のＣＰＵのプロ
グラム領域７（または８）のオフセットアドレスを格納
したオフセットアドレスレジスタ９ａ（または９ｂ）を
選択し、命令フェッチアドレスと選択したオフセットア
ドレスレジスタ９ａ（または９ｂ）の値とを加算器１０
で加算して物理アドレスとすることにより、動作中のＣ
ＰＵに対応したプログラム領域７（または８）が自動的
に選択されるため、命令フェッチアドレスのバス幅を増
やすことなくメモリ領域を拡張し、また、プログラマー
がバンク領域を意識することなくソフト開発ができ、プ
ログラム領域７，８の境界に未使用のメモリ空間が存在
せず、メモリ空間を有効に活用できる。したがって、ｎ
本のアドレスバスを有するマイクロコンピュータにおい
て、容易にメモリ領域を２n バイト以上に拡張すること
ができる。
【００２０】また、上記実施の形態では、時分割で動作
する２個のＣＰＵａ，ＣＰＵｂを有するものとして説明
したが、時分割で動作する３個以上のＣＰＵ（ＣＰＵ
ａ，ＣＰＵｂ，ＣＰＵｃ，・・・・・・）を有するものであっ
ても、同様に構成できることは言うまでもない。なお、
ｎ個のＣＰＵを有する場合、基本的にはｎ個のＣＰＵは
順次切り替わって動作するが、これに限らず、連続して
同じＣＰＵが動作したり、どれかのＣＰＵを止めて使用
したり、様々な場合が存在する。現在動作中のＣＰＵを
示すステータス信号は、例えばＣＰＵが４個であれば、
２本存在し、ｎ個のＣＰＵの場合には、（ｎ／２）本存
在する。
する２個のＣＰＵａ，ＣＰＵｂを有するものとして説明
したが、時分割で動作する３個以上のＣＰＵ（ＣＰＵ
ａ，ＣＰＵｂ，ＣＰＵｃ，・・・・・・）を有するものであっ
ても、同様に構成できることは言うまでもない。なお、
ｎ個のＣＰＵを有する場合、基本的にはｎ個のＣＰＵは
順次切り替わって動作するが、これに限らず、連続して
同じＣＰＵが動作したり、どれかのＣＰＵを止めて使用
したり、様々な場合が存在する。現在動作中のＣＰＵを
示すステータス信号は、例えばＣＰＵが４個であれば、
２本存在し、ｎ個のＣＰＵの場合には、（ｎ／２）本存
在する。
【００２１】また、それぞれのＣＰＵ専用のレジスタ群
と共有の命令デコーダ，演算回路等を備え、時分割で共
有のハードウェアを使用することで複数のタスクを並列
処理する中央演算装置を集積したマイクロコンピュータ
において、それぞれのタスク処理をＣＰＵａ，ＣＰＵ
ｂ，・・・に割り当てて実行する時にも、図１の構成で
メモリ空間を拡張できる。
と共有の命令デコーダ，演算回路等を備え、時分割で共
有のハードウェアを使用することで複数のタスクを並列
処理する中央演算装置を集積したマイクロコンピュータ
において、それぞれのタスク処理をＣＰＵａ，ＣＰＵ
ｂ，・・・に割り当てて実行する時にも、図１の構成で
メモリ空間を拡張できる。
【００２２】なお、上記実施の形態では、オフセットア
ドレス値を格納するのに必要なビット長（ｎとする）の
オフセットアドレスレジスタ９ａ，９ｂが必要であった
が、オフセットアドレスの上位ｍビットだけをオフセッ
トアドレスレジスタ９ａ，９ｂに格納し、下位のｎ−ｍ
ビットを省略するようにしても良い。この場合、オフセ
ットアドレスレジスタ９ａ，９ｂのサイズが小さくな
り、またオフセットアドレスレジスタ９ａ，９ｂの値と
命令フェッチアドレスとを加算し物理アドレスを生成す
る加算器１０も小さくすることができ、回路規模を抑え
ることができる。また、他のＣＰＵのプログラム領域と
の境界に生じた未使用のメモリ空間が最大２n-m バイト
発生するが、製品の開発段階でプログラムが多少増えて
もこの領域で吸収できるという利点がある。
ドレス値を格納するのに必要なビット長（ｎとする）の
オフセットアドレスレジスタ９ａ，９ｂが必要であった
が、オフセットアドレスの上位ｍビットだけをオフセッ
トアドレスレジスタ９ａ，９ｂに格納し、下位のｎ−ｍ
ビットを省略するようにしても良い。この場合、オフセ
ットアドレスレジスタ９ａ，９ｂのサイズが小さくな
り、またオフセットアドレスレジスタ９ａ，９ｂの値と
命令フェッチアドレスとを加算し物理アドレスを生成す
る加算器１０も小さくすることができ、回路規模を抑え
ることができる。また、他のＣＰＵのプログラム領域と
の境界に生じた未使用のメモリ空間が最大２n-m バイト
発生するが、製品の開発段階でプログラムが多少増えて
もこの領域で吸収できるという利点がある。
【００２３】さらに、それぞれのＣＰＵのオフセットア
ドレスレジスタ９ａ，９ｂのうち、ＣＰＵａ用のオフセ
ットアドレスレジスタ９ａを省略しても良い。通常、Ｃ
ＰＵａのオフセットアドレス値は＃００００（始端アド
レス）であるため、プログラムフェッチアドレスと物理
アドレスとが一致する。これにより、ＣＰＵａのオフセ
ットアドレスレジスタ９ａのサイズ分だけ、回路規模を
抑えることができる。
ドレスレジスタ９ａ，９ｂのうち、ＣＰＵａ用のオフセ
ットアドレスレジスタ９ａを省略しても良い。通常、Ｃ
ＰＵａのオフセットアドレス値は＃００００（始端アド
レス）であるため、プログラムフェッチアドレスと物理
アドレスとが一致する。これにより、ＣＰＵａのオフセ
ットアドレスレジスタ９ａのサイズ分だけ、回路規模を
抑えることができる。
【００２４】また、オフセットアドレスをレジスタに格
納するのではなく、回路中に直接設定することにより、
オフセットアドレスレジスタ９ａ，９ｂそのものを省略
し、さらに回路規模を抑えることができる。このよう
に、オフセットアドレスを回路上に初めからハード的に
決めてしまう構成としては、例えば、トランジスタのソ
ースをＶDDかＶSS（アドレスの“１”か“０”に対応）
に固定し、ゲートにステータス信号を入力することによ
り実現できる。この場合、１６ビットのオフセットアド
レスが２つのときには３２個のトランジスタで簡単に実
現できる。
納するのではなく、回路中に直接設定することにより、
オフセットアドレスレジスタ９ａ，９ｂそのものを省略
し、さらに回路規模を抑えることができる。このよう
に、オフセットアドレスを回路上に初めからハード的に
決めてしまう構成としては、例えば、トランジスタのソ
ースをＶDDかＶSS（アドレスの“１”か“０”に対応）
に固定し、ゲートにステータス信号を入力することによ
り実現できる。この場合、１６ビットのオフセットアド
レスが２つのときには３２個のトランジスタで簡単に実
現できる。
【００２５】なお、例えば４個のＣＰＵを有し、ｎ本の
アドレスバスを備えたマイクロコンピュータの場合、予
め２n バイトより大きなメモリ空間を分割して４個のＣ
ＰＵのそれぞれのメモリ領域を設定し、これにより、４
個のＣＰＵのうち２個のＣＰＵ（ＣＰＵａ，ＣＰＵｂ）
のメモリ領域が２n バイト以内の部分のメモリ空間に存
在し、他の１個のＣＰＵ（ＣＰＵｃ）のメモリ領域が２
n バイト以内から２nバイトを超えた部分にわたるメモ
リ空間に存在し、残りの１個のＣＰＵ（ＣＰＵｄ）のメ
モリ領域が２n バイトを超えた部分のメモリ空間に存在
するときには、メモリ領域が２n バイト以内の部分のメ
モリ空間に存在するＣＰＵａ，ＣＰＵｂに対してはオフ
セットアドレスレジスタを設けずに、論理アドレスを物
理アドレスと同じにし、メモリ領域が２n バイトを超え
た部分のメモリ空間を含むＣＰＵｃ，ＣＰＵｄに対して
それぞれのＣＰＵｃ，ＣＰＵｄのメモリ領域の開始アド
レスを格納するオフセットアドレスレジスタを設け、こ
のオフセットアドレスレジスタの値と命令フェッチアド
レスとを加算する加算器を設け、ステータス信号により
動作中のＣＰＵ（ＣＰＵｃ，ＣＰＵｄ）のメモリ領域の
開始アドレスを格納したオフセットアドレスレジスタの
値と命令フェッチアドレスとを加算器で加算して物理ア
ドレスを生成し、この物理アドレスによりメモリ領域を
選択するようにしてもよい。また、この場合も、オフセ
ットアドレスレジスタを設ける代わりに、ＣＰＵｃ，Ｃ
ＰＵｄのメモリ領域の開始アドレスを回路中に直接設定
することにより、さらに回路規模を抑えることができ
る。
アドレスバスを備えたマイクロコンピュータの場合、予
め２n バイトより大きなメモリ空間を分割して４個のＣ
ＰＵのそれぞれのメモリ領域を設定し、これにより、４
個のＣＰＵのうち２個のＣＰＵ（ＣＰＵａ，ＣＰＵｂ）
のメモリ領域が２n バイト以内の部分のメモリ空間に存
在し、他の１個のＣＰＵ（ＣＰＵｃ）のメモリ領域が２
n バイト以内から２nバイトを超えた部分にわたるメモ
リ空間に存在し、残りの１個のＣＰＵ（ＣＰＵｄ）のメ
モリ領域が２n バイトを超えた部分のメモリ空間に存在
するときには、メモリ領域が２n バイト以内の部分のメ
モリ空間に存在するＣＰＵａ，ＣＰＵｂに対してはオフ
セットアドレスレジスタを設けずに、論理アドレスを物
理アドレスと同じにし、メモリ領域が２n バイトを超え
た部分のメモリ空間を含むＣＰＵｃ，ＣＰＵｄに対して
それぞれのＣＰＵｃ，ＣＰＵｄのメモリ領域の開始アド
レスを格納するオフセットアドレスレジスタを設け、こ
のオフセットアドレスレジスタの値と命令フェッチアド
レスとを加算する加算器を設け、ステータス信号により
動作中のＣＰＵ（ＣＰＵｃ，ＣＰＵｄ）のメモリ領域の
開始アドレスを格納したオフセットアドレスレジスタの
値と命令フェッチアドレスとを加算器で加算して物理ア
ドレスを生成し、この物理アドレスによりメモリ領域を
選択するようにしてもよい。また、この場合も、オフセ
ットアドレスレジスタを設ける代わりに、ＣＰＵｃ，Ｃ
ＰＵｄのメモリ領域の開始アドレスを回路中に直接設定
することにより、さらに回路規模を抑えることができ
る。
【００２６】
【発明の効果】請求項１記載のマイクロコンピュータ
は、予めメモリ空間を分割して時分割で動作する複数の
中央演算処理装置のそれぞれのメモリ領域を設定してお
き、命令フェッチアドレスから動作中の中央演算処理装
置に対応したメモリ領域の物理アドレスを生成してメモ
リ領域を選択するようにしてあり、命令フェッチアドレ
スにより動作中の中央演算処理装置に対応したメモリ領
域が自動的に選択されるため、命令フェッチアドレスの
バス幅を増やすことなくメモリ領域を拡張し、また、プ
ログラマーがバンク領域を意識することなくソフト開発
ができ、メモリ空間を有効に活用できる。
は、予めメモリ空間を分割して時分割で動作する複数の
中央演算処理装置のそれぞれのメモリ領域を設定してお
き、命令フェッチアドレスから動作中の中央演算処理装
置に対応したメモリ領域の物理アドレスを生成してメモ
リ領域を選択するようにしてあり、命令フェッチアドレ
スにより動作中の中央演算処理装置に対応したメモリ領
域が自動的に選択されるため、命令フェッチアドレスの
バス幅を増やすことなくメモリ領域を拡張し、また、プ
ログラマーがバンク領域を意識することなくソフト開発
ができ、メモリ空間を有効に活用できる。
【００２７】請求項２記載のマイクロコンピュータは、
請求項１記載のマイクロコンピュータにおいて、複数の
中央演算処理装置のメモリ領域のそれぞれの開始アドレ
スを複数のオフセットアドレスレジスタに格納してお
き、動作中の中央演算処理装置から出力されるステータ
ス信号により動作中の中央演算処理装置のメモリ領域の
開始アドレスを格納したオフセットアドレスレジスタを
選択し、命令フェッチアドレスと選択したオフセットア
ドレスレジスタの値とを加算器で加算して物理アドレス
とすることにより、動作中の中央演算処理装置に対応し
たメモリ領域が自動的に選択されるため、命令フェッチ
アドレスのバス幅を増やすことなくメモリ領域を拡張
し、また、プログラマーがバンク領域を意識することな
くソフト開発ができ、メモリ空間を有効に活用できる。
請求項１記載のマイクロコンピュータにおいて、複数の
中央演算処理装置のメモリ領域のそれぞれの開始アドレ
スを複数のオフセットアドレスレジスタに格納してお
き、動作中の中央演算処理装置から出力されるステータ
ス信号により動作中の中央演算処理装置のメモリ領域の
開始アドレスを格納したオフセットアドレスレジスタを
選択し、命令フェッチアドレスと選択したオフセットア
ドレスレジスタの値とを加算器で加算して物理アドレス
とすることにより、動作中の中央演算処理装置に対応し
たメモリ領域が自動的に選択されるため、命令フェッチ
アドレスのバス幅を増やすことなくメモリ領域を拡張
し、また、プログラマーがバンク領域を意識することな
くソフト開発ができ、メモリ空間を有効に活用できる。
【００２８】請求項３記載のマイクロコンピュータは、
請求項２記載のマイクロコンピュータにおいて、複数の
オフセットアドレスレジスタのうちメモリ空間の始端ア
ドレスを格納するオフセットアドレスレジスタを省略し
たことにより、省略したオフセットアドレスレジスタの
分だけ、回路規模を抑えることができる。請求項４記載
のマイクロコンピュータは、時分割で動作する複数の中
央演算処理装置と、ｎ本のアドレスバスとを備えたマイ
クロコンピュータであって、予め２n バイトより大きな
メモリ空間を分割して複数の中央演算処理装置のそれぞ
れのメモリ領域を設定しておき、複数の中央演算処理装
置のうち２n バイトを超えた部分のメモリ空間を含むメ
モリ領域が設定された中央演算処理装置のメモリ領域の
開始アドレスを格納するオフセットアドレスレジスタ
と、オフセットアドレスレジスタの値と命令フェッチア
ドレスとを加算する加算器とを設け、２n バイトを超え
た部分のメモリ空間を含むメモリ領域が設定された中央
演算処理装置から動作中に出力されるステータス信号に
より動作中の中央演算処理装置のメモリ領域の開始アド
レスを格納したオフセットアドレスレジスタの値と命令
フェッチアドレスとを加算器で加算して物理アドレスを
生成し、この物理アドレスによりメモリ領域を選択する
ようにしたことを特徴とする。このように、命令フェッ
チアドレスと、動作中の物理アドレスが２n バイトを超
えた部分のメモリ空間を含むメモリ領域が設定された中
央演算処理装置のメモリ領域の開始アドレスとを加算し
て物理アドレスとすることにより、ｎ本のアドレスバス
で、動作中の中央演算処理装置に対応するメモリ領域が
自動的に選択されるため、命令フェッチアドレスのバス
幅を増やすことなくメモリ領域を拡張し、また、プログ
ラマーがバンク領域を意識することなくソフト開発がで
き、メモリ空間を有効に活用できる。
請求項２記載のマイクロコンピュータにおいて、複数の
オフセットアドレスレジスタのうちメモリ空間の始端ア
ドレスを格納するオフセットアドレスレジスタを省略し
たことにより、省略したオフセットアドレスレジスタの
分だけ、回路規模を抑えることができる。請求項４記載
のマイクロコンピュータは、時分割で動作する複数の中
央演算処理装置と、ｎ本のアドレスバスとを備えたマイ
クロコンピュータであって、予め２n バイトより大きな
メモリ空間を分割して複数の中央演算処理装置のそれぞ
れのメモリ領域を設定しておき、複数の中央演算処理装
置のうち２n バイトを超えた部分のメモリ空間を含むメ
モリ領域が設定された中央演算処理装置のメモリ領域の
開始アドレスを格納するオフセットアドレスレジスタ
と、オフセットアドレスレジスタの値と命令フェッチア
ドレスとを加算する加算器とを設け、２n バイトを超え
た部分のメモリ空間を含むメモリ領域が設定された中央
演算処理装置から動作中に出力されるステータス信号に
より動作中の中央演算処理装置のメモリ領域の開始アド
レスを格納したオフセットアドレスレジスタの値と命令
フェッチアドレスとを加算器で加算して物理アドレスを
生成し、この物理アドレスによりメモリ領域を選択する
ようにしたことを特徴とする。このように、命令フェッ
チアドレスと、動作中の物理アドレスが２n バイトを超
えた部分のメモリ空間を含むメモリ領域が設定された中
央演算処理装置のメモリ領域の開始アドレスとを加算し
て物理アドレスとすることにより、ｎ本のアドレスバス
で、動作中の中央演算処理装置に対応するメモリ領域が
自動的に選択されるため、命令フェッチアドレスのバス
幅を増やすことなくメモリ領域を拡張し、また、プログ
ラマーがバンク領域を意識することなくソフト開発がで
き、メモリ空間を有効に活用できる。
【００２９】請求項５記載のマイクロコンピュータは、
請求項２，３または４記載のマイクロコンピュータにお
いて、オフセットアドレスレジスタを設ける代わりに、
中央演算処理装置のメモリ領域の開始アドレスを回路中
に直接設定したことにより、オフセットアドレスレジス
タを設けない分、回路規模を抑えることができる。
請求項２，３または４記載のマイクロコンピュータにお
いて、オフセットアドレスレジスタを設ける代わりに、
中央演算処理装置のメモリ領域の開始アドレスを回路中
に直接設定したことにより、オフセットアドレスレジス
タを設けない分、回路規模を抑えることができる。
【図１】この発明の実施の形態のマイクロコンピュータ
の要部構成図。
の要部構成図。
【図２】第１の従来例のマイクロコンピュータの要部構
成図。
成図。
【図３】第２の従来例のマイクロコンピュータの要部構
成図。
成図。
７ ＣＰＵａのプログラム領域（メモリ領域） ８ ＣＰＵｂのプログラム領域（メモリ領域） ９ａ，９ｂ オフセットアドレスレジスタ １０ 加算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 啓介 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (5)
- 【請求項１】 時分割で動作する複数の中央演算処理装
置を備えたマイクロコンピュータであって、 予めメモリ空間を分割して前記複数の中央演算処理装置
のそれぞれのメモリ領域を設定しておき、命令フェッチ
アドレスから動作中の前記中央演算処理装置に対応した
メモリ領域の物理アドレスを生成して前記メモリ領域を
選択するようにしたことを特徴とするマイクロコンピュ
ータ。 - 【請求項２】 複数の中央演算処理装置のメモリ領域の
それぞれの開始アドレスを格納する複数のオフセットア
ドレスレジスタと、前記オフセットアドレスレジスタの
値と命令フェッチアドレスとを加算する加算器とを設
け、動作中の前記中央演算処理装置から出力されるステ
ータス信号により前記動作中の中央演算処理装置のメモ
リ領域の開始アドレスを格納した前記オフセットアドレ
スレジスタを選択し、前記命令フェッチアドレスと前記
選択したオフセットアドレスレジスタの値とを前記加算
器で加算して物理アドレスとするようにしたことを特徴
とする請求項１記載のマイクロコンピュータ。 - 【請求項３】 複数のオフセットアドレスレジスタのう
ちメモリ空間の始端アドレスを格納するオフセットアド
レスレジスタを省略したことを特徴とする請求項２記載
のマイクロコンピュータ。 - 【請求項４】 時分割で動作する複数の中央演算処理装
置と、ｎ本（ｎは正の整数）のアドレスバスとを備えた
マイクロコンピュータであって、 予め２n バイトより大きなメモリ空間を分割して前記複
数の中央演算処理装置のそれぞれのメモリ領域を設定し
ておき、前記複数の中央演算処理装置のうち２ n バイト
を超えた部分のメモリ空間を含むメモリ領域が設定され
た中央演算処理装置の前記メモリ領域の開始アドレスを
格納するオフセットアドレスレジスタと、前記オフセッ
トアドレスレジスタの値と命令フェッチアドレスとを加
算する加算器とを設け、前記２n バイトを超えた部分の
メモリ空間を含むメモリ領域が設定された中央演算処理
装置から動作中に出力されるステータス信号により前記
動作中の中央演算処理装置のメモリ領域の開始アドレス
を格納した前記オフセットアドレスレジスタの値と前記
命令フェッチアドレスとを前記加算器で加算して物理ア
ドレスを生成し、この物理アドレスにより前記メモリ領
域を選択するようにしたことを特徴とするマイクロコン
ピュータ。 - 【請求項５】 オフセットアドレスレジスタを設ける代
わりに、中央演算処理装置のメモリ領域の開始アドレス
を回路中に直接設定したことを特徴とする請求項２，３
または４記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8142674A JPH09325910A (ja) | 1996-06-05 | 1996-06-05 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8142674A JPH09325910A (ja) | 1996-06-05 | 1996-06-05 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09325910A true JPH09325910A (ja) | 1997-12-16 |
Family
ID=15320877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8142674A Pending JPH09325910A (ja) | 1996-06-05 | 1996-06-05 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09325910A (ja) |
-
1996
- 1996-06-05 JP JP8142674A patent/JPH09325910A/ja active Pending
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