JPH09326610A - マイクロ波集積回路 - Google Patents
マイクロ波集積回路Info
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- JPH09326610A JPH09326610A JP8144004A JP14400496A JPH09326610A JP H09326610 A JPH09326610 A JP H09326610A JP 8144004 A JP8144004 A JP 8144004A JP 14400496 A JP14400496 A JP 14400496A JP H09326610 A JPH09326610 A JP H09326610A
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- integrated circuit
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P5/00—Coupling devices of the waveguide type
- H01P5/02—Coupling devices of the waveguide type with invariable factor of coupling
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 回路設計を電磁界解析により行う場合に、設
計時間の短縮，および設計の高精度化を図りつつ、回路
の小型化を実現することができるマイクロ波集積回路を
提供することを目的とする。 【解決手段】 本発明のマイクロ波集積回路は、回路設
計時における電磁界解析の単位領域となる整合回路を、
分布定数線路を用いたＴ分岐回路により構成してなるも
のである。
計時間の短縮，および設計の高精度化を図りつつ、回路
の小型化を実現することができるマイクロ波集積回路を
提供することを目的とする。 【解決手段】 本発明のマイクロ波集積回路は、回路設
計時における電磁界解析の単位領域となる整合回路を、
分布定数線路を用いたＴ分岐回路により構成してなるも
のである。
Description
【０００１】
【発明の属する技術分野】この発明は、整合回路として
分布定数線路を用いたマイクロ波集積回路に関し、特
に、電磁界解析による回路の設計時間の短縮，および設
計の高精度化を図りつつ回路の小型化を実現することの
できるマイクロ波集積回路に関するものである。
分布定数線路を用いたマイクロ波集積回路に関し、特
に、電磁界解析による回路の設計時間の短縮，および設
計の高精度化を図りつつ回路の小型化を実現することの
できるマイクロ波集積回路に関するものである。
【０００２】
【従来の技術】図１６は、従来のマイクロ波集積回路を
示す平面図である。このマイクロ波集積回路は、チップ
の基板１に２個のＦＥＴ２，ＭＩＭキャパシタ３，ヴィ
アホール４を備えた２段増幅器であり、ＦＥＴ２，ＭＩ
Ｍキャパシタ３，ヴィアホール４は分布定数線路５によ
り構成される整合回路によって接続されている。このマ
イクロ波集積回路は、回路の設計時の性能と実際の性能
とが大きく異なることがないようにするため、線路５が
ＦＥＴ２，ＭＩＭキャパシタ３，ヴィアホール４等にな
るべく接近しないように配置されており、そのチップサ
イズとしては、２．１×３．０ｍｍ2 である。
示す平面図である。このマイクロ波集積回路は、チップ
の基板１に２個のＦＥＴ２，ＭＩＭキャパシタ３，ヴィ
アホール４を備えた２段増幅器であり、ＦＥＴ２，ＭＩ
Ｍキャパシタ３，ヴィアホール４は分布定数線路５によ
り構成される整合回路によって接続されている。このマ
イクロ波集積回路は、回路の設計時の性能と実際の性能
とが大きく異なることがないようにするため、線路５が
ＦＥＴ２，ＭＩＭキャパシタ３，ヴィアホール４等にな
るべく接近しないように配置されており、そのチップサ
イズとしては、２．１×３．０ｍｍ2 である。
【０００３】一般に、整合回路として分布定数線路を用
いたマイクロ波集積回路の小型化を行う場合、線路、Ｍ
ＩＭキャパシタ、ヴィアホール等のエレメント同士が接
近することになる。このとき、エレメント同士は影響し
合い、初期の設計結果と実際の特性とが許容できないず
れを生じる場合がある。したがって、分布定数線路を用
いたマイクロ波集積回路の小型化を行う場合、線路等の
接近による影響を十分に考慮して回路設計を行う必要が
ある。
いたマイクロ波集積回路の小型化を行う場合、線路、Ｍ
ＩＭキャパシタ、ヴィアホール等のエレメント同士が接
近することになる。このとき、エレメント同士は影響し
合い、初期の設計結果と実際の特性とが許容できないず
れを生じる場合がある。したがって、分布定数線路を用
いたマイクロ波集積回路の小型化を行う場合、線路等の
接近による影響を十分に考慮して回路設計を行う必要が
ある。
【０００４】すなわち、マイクロ波集積回路の特性は、
パターンレイアウトに大きく依存する。通常、マイクロ
波集積回路の設計を行なう場合、最終的な回路のシミュ
レーションはレイアウトに基づいて行なわれ、その方法
は大きく分けて二通りある。一つは回路を、回路シミュ
レータが持つモデルの組み合わせにより表現してシミュ
レーションする方法であり、もう一つは受動素子部につ
いて電磁界解析を行なって、その結果として得られるＳ
パラメータを組み合わせて全体性能を知る方法である。
なお、電磁界解析とは、マクスウェル方程式を解くこと
により回路特性を知る解析方法であり、例えば、モーメ
ント法などがある。
パターンレイアウトに大きく依存する。通常、マイクロ
波集積回路の設計を行なう場合、最終的な回路のシミュ
レーションはレイアウトに基づいて行なわれ、その方法
は大きく分けて二通りある。一つは回路を、回路シミュ
レータが持つモデルの組み合わせにより表現してシミュ
レーションする方法であり、もう一つは受動素子部につ
いて電磁界解析を行なって、その結果として得られるＳ
パラメータを組み合わせて全体性能を知る方法である。
なお、電磁界解析とは、マクスウェル方程式を解くこと
により回路特性を知る解析方法であり、例えば、モーメ
ント法などがある。
【０００５】
【発明が解決しようとする課題】マイクロ波集積回路の
小型化に関し、上記二つの方法を比較すると、前者では
回路シミュレータが持つモデルの種類あるいはその精度
が限られるため、シミュレーションによる精度が得られ
にくい。また、通常、この方法を用いた場合のパターン
レイアウトでは、各エレメントが相互に影響を及ぼさな
いように配置されるため、チップサイズは比較的大きく
なってしまい、回路の小型化には適していない。
小型化に関し、上記二つの方法を比較すると、前者では
回路シミュレータが持つモデルの種類あるいはその精度
が限られるため、シミュレーションによる精度が得られ
にくい。また、通常、この方法を用いた場合のパターン
レイアウトでは、各エレメントが相互に影響を及ぼさな
いように配置されるため、チップサイズは比較的大きく
なってしまい、回路の小型化には適していない。
【０００６】一方、後者の方法では、回路をいくつかに
分割された領域でそれぞれ電磁界解析を行なうため、上
記の回路シミュレータによる場合のようにモデルについ
て制限を受けない点で回路の小型化には有利である。
分割された領域でそれぞれ電磁界解析を行なうため、上
記の回路シミュレータによる場合のようにモデルについ
て制限を受けない点で回路の小型化には有利である。
【０００７】しかしながら、分割数を少なくして広い領
域で電磁界解析を行う場合には、解析時間が非常に長く
なるという問題があった。加えて、この場合、解析領域
が広いため電磁界解析により得られた特性から目標とす
る性能を実現するのに設計したレイアウトをどのように
パターン修正（最適化）すればよいのかが得られないと
いう問題があった。
域で電磁界解析を行う場合には、解析時間が非常に長く
なるという問題があった。加えて、この場合、解析領域
が広いため電磁界解析により得られた特性から目標とす
る性能を実現するのに設計したレイアウトをどのように
パターン修正（最適化）すればよいのかが得られないと
いう問題があった。
【０００８】また、分割数を多くして解析領域を狭くし
た場合には、分割した領域間の影響が考慮できなくなる
ため結果として設計時の性能が得られず、高精度設計の
実現が困難となるという問題があった。
た場合には、分割した領域間の影響が考慮できなくなる
ため結果として設計時の性能が得られず、高精度設計の
実現が困難となるという問題があった。
【０００９】本発明は、上記の問題点に鑑みてなされた
ものであり、回路設計を電磁界解析により行う場合に、
設計時間の短縮，および設計の高精度化を図りつつ、回
路の小型化を実現することができるマイクロ波集積回路
を提供することを目的とするものである。
ものであり、回路設計を電磁界解析により行う場合に、
設計時間の短縮，および設計の高精度化を図りつつ、回
路の小型化を実現することができるマイクロ波集積回路
を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】この発明に係るマイクロ
波集積回路は、回路設計時における電磁界解析の単位領
域となる整合回路を、分布定数線路を用いたＴ分岐回路
により構成してなることを特徴とする。
波集積回路は、回路設計時における電磁界解析の単位領
域となる整合回路を、分布定数線路を用いたＴ分岐回路
により構成してなることを特徴とする。
【００１１】この発明に係るマイクロ波集積回路は、上
記のマイクロ波集積回路において、Ｔ分岐回路は、Ｔ分
岐に準ずる形状とみなすことが可能な１本，または２本
の分布定数線路により構成してなることを特徴とする。
記のマイクロ波集積回路において、Ｔ分岐回路は、Ｔ分
岐に準ずる形状とみなすことが可能な１本，または２本
の分布定数線路により構成してなることを特徴とする。
【００１２】この発明に係るマイクロ波集積回路は、上
記のマイクロ波集積回路において、Ｔ分岐回路は、その
一部をクランク状に形成してなる分布定数線路を備えた
ことを特徴とする。
記のマイクロ波集積回路において、Ｔ分岐回路は、その
一部をクランク状に形成してなる分布定数線路を備えた
ことを特徴とする。
【００１３】この発明に係るマイクロ波集積回路は、上
記のマイクロ波集積回路において、Ｔ分岐回路は、その
全部をクランク状に形成してなる分布定数線路を備えた
ことを特徴とする。
記のマイクロ波集積回路において、Ｔ分岐回路は、その
全部をクランク状に形成してなる分布定数線路を備えた
ことを特徴とする。
【００１４】この発明に係るマイクロ波集積回路は、上
記のマイクロ波集積回路において、Ｔ分岐回路を構成す
る分布定数線路は、その線路長，線路幅，および線路間
隔が、該分布定数線路の最小線路幅の整数倍にしてなる
ことを特徴とする。
記のマイクロ波集積回路において、Ｔ分岐回路を構成す
る分布定数線路は、その線路長，線路幅，および線路間
隔が、該分布定数線路の最小線路幅の整数倍にしてなる
ことを特徴とする。
【００１５】この発明に係るマイクロ波集積回路は、１
本の分布定数線路をコ字状に折り曲げて形成される２つ
の平行部分のうちの一方を、クランク状に形成してなる
整合回路を備えたことを特徴とする。
本の分布定数線路をコ字状に折り曲げて形成される２つ
の平行部分のうちの一方を、クランク状に形成してなる
整合回路を備えたことを特徴とする。
【００１６】この発明に係るマイクロ波集積回路は、２
本の分布定数線路が接近して形成される各平行部分のう
ちの一方を、クランク状に形成してなる整合回路を備え
たことを特徴とする。
本の分布定数線路が接近して形成される各平行部分のう
ちの一方を、クランク状に形成してなる整合回路を備え
たことを特徴とする。
【００１７】この発明に係るマイクロ波集積回路は、マ
イクロ波集積回路上に形成されるエレメントと接近して
形成される分布定数線路を、クランク状に形成してなる
整合回路を備えたことを特徴とする。
イクロ波集積回路上に形成されるエレメントと接近して
形成される分布定数線路を、クランク状に形成してなる
整合回路を備えたことを特徴とする。
【００１８】この発明に係るマイクロ波集積回路は、１
本の分布定数線路をコ字状に折り曲げて形成される２つ
の平行部分の両方を、クランク状に形成してなる整合回
路を備えたことを特徴とする。
本の分布定数線路をコ字状に折り曲げて形成される２つ
の平行部分の両方を、クランク状に形成してなる整合回
路を備えたことを特徴とする。
【００１９】この発明に係るマイクロ波集積回路は、２
本の分布定数線路が接近して形成される各平行部分の両
方を、クランク状に形成してなる整合回路を備えたこと
を特徴とする。
本の分布定数線路が接近して形成される各平行部分の両
方を、クランク状に形成してなる整合回路を備えたこと
を特徴とする。
【００２０】
実施の形態１．図１は、本発明における実施の形態１の
マイクロ波集積回路の平面図を示している。この実施の
形態１のマイクロ波集積回路は、チップの基板１に２個
のＦＥＴ２，ＭＩＭキャパシタ３，ヴィアホール４を備
えた２段増幅器を構成するものである。そして、ＦＥＴ
２，ＭＩＭキャパシタ３，ヴィアホール４などの各素子
は、整合回路によって接続されており、この整合回路
は、分布定数線路５を用いたＴ分岐回路により構成され
ている。
マイクロ波集積回路の平面図を示している。この実施の
形態１のマイクロ波集積回路は、チップの基板１に２個
のＦＥＴ２，ＭＩＭキャパシタ３，ヴィアホール４を備
えた２段増幅器を構成するものである。そして、ＦＥＴ
２，ＭＩＭキャパシタ３，ヴィアホール４などの各素子
は、整合回路によって接続されており、この整合回路
は、分布定数線路５を用いたＴ分岐回路により構成され
ている。
【００２１】図２は、上記マイクロ波集積回路に備えら
れたＴ分岐回路のスケマティック図を示している。この
図２においてＴ分岐回路の入出力ポートは三つあり、そ
れぞれｐｏｒｔ１，ｐｏｒｔ２，ｐｏｒｔ３で示してあ
り、長方形部分は分布定数線路５を示してある。
れたＴ分岐回路のスケマティック図を示している。この
図２においてＴ分岐回路の入出力ポートは三つあり、そ
れぞれｐｏｒｔ１，ｐｏｒｔ２，ｐｏｒｔ３で示してあ
り、長方形部分は分布定数線路５を示してある。
【００２２】つぎに、上記実施の形態１におけるマイク
ロ波集積回路の回路設計について説明する。図３は、Ｔ
分岐回路により構成した整合回路を用いた場合の回路設
計フローを示している。図に示すように、回路設計は、
基本設計、レイアウト、最適化の順に行われる。すなわ
ち、はじめに目標性能を実現するための基本設計を行
う。つぎに基本設計に基づき小型化を考えたレイアウト
を行う。レイアウト後、各線路について電磁界解析を行
う。つぎに電磁界解析によって得られたＳパラメータを
用いて回路全体の性能を計算する。この計算結果と基本
設計結果との比較を行い、許容できない差が生じた場
合、各線路の実効的な長さをフィッティングにより推定
する。つまり、基本設計の線路長を実現するために必要
な入力寸法を各線路について求め再レイアウトを行い、
そしてさらに電磁界解析を行う。このようなレイアウ
ト、電磁界解析は目標性能が得られるまで繰り返され
る。
ロ波集積回路の回路設計について説明する。図３は、Ｔ
分岐回路により構成した整合回路を用いた場合の回路設
計フローを示している。図に示すように、回路設計は、
基本設計、レイアウト、最適化の順に行われる。すなわ
ち、はじめに目標性能を実現するための基本設計を行
う。つぎに基本設計に基づき小型化を考えたレイアウト
を行う。レイアウト後、各線路について電磁界解析を行
う。つぎに電磁界解析によって得られたＳパラメータを
用いて回路全体の性能を計算する。この計算結果と基本
設計結果との比較を行い、許容できない差が生じた場
合、各線路の実効的な長さをフィッティングにより推定
する。つまり、基本設計の線路長を実現するために必要
な入力寸法を各線路について求め再レイアウトを行い、
そしてさらに電磁界解析を行う。このようなレイアウ
ト、電磁界解析は目標性能が得られるまで繰り返され
る。
【００２３】レイアウトされた回路の特性は電磁界解析
を用いて解析されるが、分布定数線路の特性は基板の厚
み，材料や、線路の幅，長さ，厚み，材料などにより決
定される。通常、回路の設計においては線路幅、線路長
のみをパラメータとし、他は固定する場合がほとんどで
ある。また、解析時間短縮等のために回路をいくつかに
分割する必要が生じるが、このとき、分割数を多くした
場合、分割領域間の影響が考慮できなくなり、高精度設
計のためには各領域の間隔を広げることになり、結果と
して回路サイズは大きくなる。一方、分割数を少なくし
た場合解析時間が長くなると同時に電磁界解析により得
られた特性から目標とする性能へのパターン修正（最適
化）が困難となる。したがって、分割領域を決定するた
めには(1) 回路の小型、(2) 設計精度、(3) 設計時間の
３点を考慮する必要がある。
を用いて解析されるが、分布定数線路の特性は基板の厚
み，材料や、線路の幅，長さ，厚み，材料などにより決
定される。通常、回路の設計においては線路幅、線路長
のみをパラメータとし、他は固定する場合がほとんどで
ある。また、解析時間短縮等のために回路をいくつかに
分割する必要が生じるが、このとき、分割数を多くした
場合、分割領域間の影響が考慮できなくなり、高精度設
計のためには各領域の間隔を広げることになり、結果と
して回路サイズは大きくなる。一方、分割数を少なくし
た場合解析時間が長くなると同時に電磁界解析により得
られた特性から目標とする性能へのパターン修正（最適
化）が困難となる。したがって、分割領域を決定するた
めには(1) 回路の小型、(2) 設計精度、(3) 設計時間の
３点を考慮する必要がある。
【００２４】図４は、図１に示したマイクロ波集積回路
を構成する２段増幅器の設計例を示したものである。ま
ず、図４(a) に示すように、基本設計に基づいたレイア
ウトが行われる。ここでは上記２段増幅器の等価回路を
示し、その整合回路としてのＴ分岐回路の一部について
実際に小型化を考慮してレイアウトを行なった例をａに
示す。このとき、等価回路で得られたＲＦ特性とレイア
ウトされたパターンのＲＦ特性は、線路結合や線路の接
近に伴う影響などにより一致しない。そこで、レイアウ
トされたパターンのＲＦ特性を等価回路の特性に近づけ
るためにレイアウトの最適化を行なう必要がある。
を構成する２段増幅器の設計例を示したものである。ま
ず、図４(a) に示すように、基本設計に基づいたレイア
ウトが行われる。ここでは上記２段増幅器の等価回路を
示し、その整合回路としてのＴ分岐回路の一部について
実際に小型化を考慮してレイアウトを行なった例をａに
示す。このとき、等価回路で得られたＲＦ特性とレイア
ウトされたパターンのＲＦ特性は、線路結合や線路の接
近に伴う影響などにより一致しない。そこで、レイアウ
トされたパターンのＲＦ特性を等価回路の特性に近づけ
るためにレイアウトの最適化を行なう必要がある。
【００２５】また、図４(b) に示すように、レイアウト
させた各線路の電磁界解析と解析結果へのフィッティン
グが行われる。ここでは、レイアウトされたパタ−ンの
実効的な線路幅Ｗem、線路長Ｐemの推定がなされる。
させた各線路の電磁界解析と解析結果へのフィッティン
グが行われる。ここでは、レイアウトされたパタ−ンの
実効的な線路幅Ｗem、線路長Ｐemの推定がなされる。
【００２６】つぎに、図４(c) に示すように、実効的な
線路幅を使い目標性能を実現するための実効的な線路長
が決定される。ここでは、図４(b) で示す電磁界解析と
解析結果へのフィッティングの過程で得られた実効的な
線路幅Ｗemを用い、基本設計の等価回路（図４(a) で示
した等価回路）が示すＲＦ特性を実現するための線路長
Ｐ’の推定を行っている。
線路幅を使い目標性能を実現するための実効的な線路長
が決定される。ここでは、図４(b) で示す電磁界解析と
解析結果へのフィッティングの過程で得られた実効的な
線路幅Ｗemを用い、基本設計の等価回路（図４(a) で示
した等価回路）が示すＲＦ特性を実現するための線路長
Ｐ’の推定を行っている。
【００２７】そして、図４(d) に示すように、入力線路
長の決定と再レイアウトが行われる。ここでは、図４
(b) で示す「電磁界解析と解析結果へのフィッティン
グ」、および同図(c) で示す「実効的な線路幅を使い目
標性能を実現するための実効的な線路長を決定する」の
過程で得られた線路長の比Ｐn ’／Ｐem(n-1) ，および
現在のレイアウト上の線路長Ｐn-1 から次に入力する線
路長Ｐn を決定する。以上の過程は、回路全体の特性が
目標性能を満足するまで繰り返される。
長の決定と再レイアウトが行われる。ここでは、図４
(b) で示す「電磁界解析と解析結果へのフィッティン
グ」、および同図(c) で示す「実効的な線路幅を使い目
標性能を実現するための実効的な線路長を決定する」の
過程で得られた線路長の比Ｐn ’／Ｐem(n-1) ，および
現在のレイアウト上の線路長Ｐn-1 から次に入力する線
路長Ｐn を決定する。以上の過程は、回路全体の特性が
目標性能を満足するまで繰り返される。
【００２８】このようにして作製された図１に示すマイ
クロ波集積回路のチップサイズとしては、１．８×２．
４ｍｍ2 であり、図１６に示す従来のもの（チップ面積
２．１×３．０ｍｍ2 ）と比べてチップ面積を約３０％
減少させることができた。
クロ波集積回路のチップサイズとしては、１．８×２．
４ｍｍ2 であり、図１６に示す従来のもの（チップ面積
２．１×３．０ｍｍ2 ）と比べてチップ面積を約３０％
減少させることができた。
【００２９】この実施の形態１におけるマイクロ波集積
回路は、電磁界解析の単位領域となる整合回路をＴ分岐
回路により構成しているので、回路の小型化を図った場
合、回路の設計において電磁界解析の分割領域をＴ分岐
回路単位にすることができる。そのため、この実施の形
態１のマイクロ波集積回路によれば、設計時間が短縮さ
れるとともに、Ｔ分岐回路単位で目標性能を考慮して高
精度な設計が可能となり、設計時間の短縮および設計の
高精度化を図りつつ回路の小型化を実現することができ
る。
回路は、電磁界解析の単位領域となる整合回路をＴ分岐
回路により構成しているので、回路の小型化を図った場
合、回路の設計において電磁界解析の分割領域をＴ分岐
回路単位にすることができる。そのため、この実施の形
態１のマイクロ波集積回路によれば、設計時間が短縮さ
れるとともに、Ｔ分岐回路単位で目標性能を考慮して高
精度な設計が可能となり、設計時間の短縮および設計の
高精度化を図りつつ回路の小型化を実現することができ
る。
【００３０】なお、電磁界解析の分割領域が３つの線路
を結合したＴ分岐回路となっていない部分もあるが、設
計上はＴ分岐に準ずる形状と見なすことが可能である。
例えば、図５は、Ｔ分岐と見なし得るパターン例を示
す。同図(a) の左側に示すような１本の線路５１につい
ては、同図(c) に示すＴ分岐回路のｐｏｒｔ１，ｐｏｒ
ｔ２に接続する線路５２，５３の線路長をゼロとするこ
とにより、同図(a) の右側に示すように、線路５１と，
線路長ゼロの線路５２’，５３’とからなるＴ分岐回路
とみなすことが可能である。また、同図(b) の左側に示
すような２本の線路５１，５２については、同図(c) に
示すＴ分岐回路のｐｏｒｔ２に接続する線路５３の線路
長をゼロとすることにより、同図(b) の右側に示すよう
に、線路５１，５２と，線路長ゼロの線路５３’とから
なるＴ分岐回路とみなすことが可能である。
を結合したＴ分岐回路となっていない部分もあるが、設
計上はＴ分岐に準ずる形状と見なすことが可能である。
例えば、図５は、Ｔ分岐と見なし得るパターン例を示
す。同図(a) の左側に示すような１本の線路５１につい
ては、同図(c) に示すＴ分岐回路のｐｏｒｔ１，ｐｏｒ
ｔ２に接続する線路５２，５３の線路長をゼロとするこ
とにより、同図(a) の右側に示すように、線路５１と，
線路長ゼロの線路５２’，５３’とからなるＴ分岐回路
とみなすことが可能である。また、同図(b) の左側に示
すような２本の線路５１，５２については、同図(c) に
示すＴ分岐回路のｐｏｒｔ２に接続する線路５３の線路
長をゼロとすることにより、同図(b) の右側に示すよう
に、線路５１，５２と，線路長ゼロの線路５３’とから
なるＴ分岐回路とみなすことが可能である。
【００３１】実施の形態２．図６は、本発明の実施の形
態２におけるマイクロ波集積回路に備えられたＴ分岐回
路のレイアウト図を示す。この実施の形態２のマイクロ
波集積回路は、図１に示す上記実施の形態１のマイクロ
波集積回路において、Ｔ分岐回路の一部をクランク状に
形成してなる分布定数線路を備えたものである。このＴ
分岐回路は、形状の異なる３つの線路５１，５２，５３
からなり、具体的には、直線状の線路５３と、クランク
状に形成された線路５１と、コ字状に折り曲げて形成し
た平行部の一方をクランク状に形成された線路５２とを
結合させたものである。
態２におけるマイクロ波集積回路に備えられたＴ分岐回
路のレイアウト図を示す。この実施の形態２のマイクロ
波集積回路は、図１に示す上記実施の形態１のマイクロ
波集積回路において、Ｔ分岐回路の一部をクランク状に
形成してなる分布定数線路を備えたものである。このＴ
分岐回路は、形状の異なる３つの線路５１，５２，５３
からなり、具体的には、直線状の線路５３と、クランク
状に形成された線路５１と、コ字状に折り曲げて形成し
た平行部の一方をクランク状に形成された線路５２とを
結合させたものである。
【００３２】なお、本発明のマイクロ波集積回路におけ
るクランク状の線路とは、コ字状に形成された部分を１
つ以上備えた線路をいい、この実施の形態２のみならず
他の実施の形態においても同様の意味に解釈される。
るクランク状の線路とは、コ字状に形成された部分を１
つ以上備えた線路をいい、この実施の形態２のみならず
他の実施の形態においても同様の意味に解釈される。
【００３３】つぎに、線路同士の接近に伴って回路の特
性に与える影響について、以下に説明する。図７は、シ
ミュレーションを行なった線路の各パターンを示すもの
である。図において、Ｗは線路幅、Ｓは線路間隔を示
す。同図(a) の左側に示す線路５１Ｌは、直線状の線路
をコ字状に折り曲げたものである。この線路５１Ｌの回
路特性としては折り曲げて形成された平行部分の線路間
隔Ｓを変化させたときの実効的な線路長を知ることが目
的である。また、同図(b) の左側に示す線路５２Ｌは、
線路を折り曲げて形成される２つの平行部分のうちの一
方をクランク状に形成したものであり、同図(c) の左側
に示す線路５３Ｌは、線路を折り曲げて形成される２つ
の平行部分の両方をクランク状に形成したものである。
そして、これらの線路５２Ｌ，５３Ｌの回路特性として
は、いずれも折り曲げられた線路の間隔を４０μｍとし
たときの実効的な線路長を知ることが目的である。
性に与える影響について、以下に説明する。図７は、シ
ミュレーションを行なった線路の各パターンを示すもの
である。図において、Ｗは線路幅、Ｓは線路間隔を示
す。同図(a) の左側に示す線路５１Ｌは、直線状の線路
をコ字状に折り曲げたものである。この線路５１Ｌの回
路特性としては折り曲げて形成された平行部分の線路間
隔Ｓを変化させたときの実効的な線路長を知ることが目
的である。また、同図(b) の左側に示す線路５２Ｌは、
線路を折り曲げて形成される２つの平行部分のうちの一
方をクランク状に形成したものであり、同図(c) の左側
に示す線路５３Ｌは、線路を折り曲げて形成される２つ
の平行部分の両方をクランク状に形成したものである。
そして、これらの線路５２Ｌ，５３Ｌの回路特性として
は、いずれも折り曲げられた線路の間隔を４０μｍとし
たときの実効的な線路長を知ることが目的である。
【００３４】なお、図７(a) ，(b) ，(c) 中の右側にそ
れぞれ示す線路５１Ｒ，５２Ｒ，５３Ｒは、電磁界解析
によるシミュレーションによってその左側にそれぞれ示
す線路５１Ｌ，５２Ｌ，５３Ｌの実効的な線路長を知る
ための基準となるものである。
れぞれ示す線路５１Ｒ，５２Ｒ，５３Ｒは、電磁界解析
によるシミュレーションによってその左側にそれぞれ示
す線路５１Ｌ，５２Ｌ，５３Ｌの実効的な線路長を知る
ための基準となるものである。
【００３５】図８は、図７(a) ，(b) ，(c) に示した各
パターンの線路の接近による影響に関する電磁界解析の
結果を示すグラフである。
パターンの線路の接近による影響に関する電磁界解析の
結果を示すグラフである。
【００３６】図８(a) に示すグラフは、シミュレーショ
ンにより得られた実効的な線路長についての結果を示
す。なお、グラフの横軸は折り曲げられた線路の間隔Ｓ
（μｍ）を表し，縦軸は線路同士の接近による影響を無
視できる線路（図７に示す線路５１Ｒ，５２Ｒ，５３
Ｒ）の通過位相∠Ｓ210 に対する各間隔を持つ線路（図
７に示す線路５１Ｌ，５２Ｌ，５３Ｌ）の通過位相∠Ｓ
21の比（∠Ｓ21／∠Ｓ210）を表している。この図８(a)
のグラフを参照して、図７(a) に示す，直線状の線路
５１Ｌ（グラフ中△印で示すもの）については線路間隔
Ｓが狭くなるに従い線路の通過位相の比（∠Ｓ21／∠Ｓ
210 ）が小さくなり、実効的な線路長が短くなること示
す。そして、線路間隔Ｓが４０μｍのときは線路５１Ｌ
の通過位相の比（∠Ｓ21／∠Ｓ210 ）が約０．８になる
ことがわかる。図７(b) に示す，直線状とクランク状の
線路からなる線路５２Ｌ（グラフ中○印で示す）につい
てみると線路間隔４０μｍのときは線路５２Ｌの通過位
相の比（∠Ｓ21／∠Ｓ210 ）が約０．８６になる。ま
た、図７(c) に示す，クランク状の線路５３Ｌ（グラフ
中□印で示す）についてみると線路間隔４０μｍのとき
は線路の通過位相の比（∠Ｓ21／∠Ｓ210 ）が約０．９
となる。以上の結果より、直線状の線路５１Ｌ（図７
(a) に示すもの）に比べて２つの平行部分の一方または
両方がクランク状の線路５２Ｌ，５３Ｌ（図７(b) ，
(c) に示すもの）の方が線路の接近による実効的な線路
長への影響が小さいことがわかる。
ンにより得られた実効的な線路長についての結果を示
す。なお、グラフの横軸は折り曲げられた線路の間隔Ｓ
（μｍ）を表し，縦軸は線路同士の接近による影響を無
視できる線路（図７に示す線路５１Ｒ，５２Ｒ，５３
Ｒ）の通過位相∠Ｓ210 に対する各間隔を持つ線路（図
７に示す線路５１Ｌ，５２Ｌ，５３Ｌ）の通過位相∠Ｓ
21の比（∠Ｓ21／∠Ｓ210）を表している。この図８(a)
のグラフを参照して、図７(a) に示す，直線状の線路
５１Ｌ（グラフ中△印で示すもの）については線路間隔
Ｓが狭くなるに従い線路の通過位相の比（∠Ｓ21／∠Ｓ
210 ）が小さくなり、実効的な線路長が短くなること示
す。そして、線路間隔Ｓが４０μｍのときは線路５１Ｌ
の通過位相の比（∠Ｓ21／∠Ｓ210 ）が約０．８になる
ことがわかる。図７(b) に示す，直線状とクランク状の
線路からなる線路５２Ｌ（グラフ中○印で示す）につい
てみると線路間隔４０μｍのときは線路５２Ｌの通過位
相の比（∠Ｓ21／∠Ｓ210 ）が約０．８６になる。ま
た、図７(c) に示す，クランク状の線路５３Ｌ（グラフ
中□印で示す）についてみると線路間隔４０μｍのとき
は線路の通過位相の比（∠Ｓ21／∠Ｓ210 ）が約０．９
となる。以上の結果より、直線状の線路５１Ｌ（図７
(a) に示すもの）に比べて２つの平行部分の一方または
両方がクランク状の線路５２Ｌ，５３Ｌ（図７(b) ，
(c) に示すもの）の方が線路の接近による実効的な線路
長への影響が小さいことがわかる。
【００３７】つぎに、図８(b) に示すグラフは、シミュ
レーションにより得られた実効的な線路幅についての結
果を示す。なお、グラフの横軸は折り曲げられた線路の
間隔Ｓを表し，縦軸は線路同士の接近による影響を無視
できる線路（図７に示す線路５１Ｒ，５２Ｒ，５３Ｒ）
の線路幅Ｗ0 に対する各間隔を持つ線路（図７に示す線
路５１Ｌ，５２Ｌ，５３Ｌ）の実効的な幅Ｗの比（Ｗ／
Ｗ0 ）で表されている。図７(a) の直線状の線路５１Ｌ
については線路間隔Ｓが狭くなるに従い線路幅の比（Ｗ
／Ｗ0 ）が大きくなり、実効的な線路幅が広くなること
を示す。そして、線路間隔Ｓが４０μｍでは線路幅の比
（Ｗ／Ｗ0 ）が約１．１６となり、その実効的な線路幅
が約１６％増加することがわかる。一方、図７(b) ，
(c) に示す，２つの平行部分の一方または両方がクラン
ク状の線路５２Ｌ，５３Ｌについては、線路間隔Ｓが４
０μｍのとき線路幅の比（Ｗ／Ｗ0 ）がほぼ１であり、
実効的な線路幅に変化がないことがわかる。
レーションにより得られた実効的な線路幅についての結
果を示す。なお、グラフの横軸は折り曲げられた線路の
間隔Ｓを表し，縦軸は線路同士の接近による影響を無視
できる線路（図７に示す線路５１Ｒ，５２Ｒ，５３Ｒ）
の線路幅Ｗ0 に対する各間隔を持つ線路（図７に示す線
路５１Ｌ，５２Ｌ，５３Ｌ）の実効的な幅Ｗの比（Ｗ／
Ｗ0 ）で表されている。図７(a) の直線状の線路５１Ｌ
については線路間隔Ｓが狭くなるに従い線路幅の比（Ｗ
／Ｗ0 ）が大きくなり、実効的な線路幅が広くなること
を示す。そして、線路間隔Ｓが４０μｍでは線路幅の比
（Ｗ／Ｗ0 ）が約１．１６となり、その実効的な線路幅
が約１６％増加することがわかる。一方、図７(b) ，
(c) に示す，２つの平行部分の一方または両方がクラン
ク状の線路５２Ｌ，５３Ｌについては、線路間隔Ｓが４
０μｍのとき線路幅の比（Ｗ／Ｗ0 ）がほぼ１であり、
実効的な線路幅に変化がないことがわかる。
【００３８】これらの結果より、接近する線路の一方あ
るいは両方をクランク状とすることにより、実効的な線
路長については接近による影響を小さくすることがで
き、かつ、実効的な線路幅についてはその影響を無視で
きるレベルにまで小さくすることができると考えられ
る。
るいは両方をクランク状とすることにより、実効的な線
路長については接近による影響を小さくすることがで
き、かつ、実効的な線路幅についてはその影響を無視で
きるレベルにまで小さくすることができると考えられ
る。
【００３９】このような線路同士の接近による影響につ
いて、定性的に説明する。図９は、折り曲げた線路にお
ける電流密度の分布図を示す。図において線路の黒塗部
分は電流が最も集中している部分を示している。同図
(a) は、コ字状に折り曲げた直線状線路の電流密度の分
布を示す。この直線状の線路を流れる電流は、図に示す
ように線路の黒塗部分に集中している。すなわち、直線
状の線路を流れる電流は、通常、線路の両端に集中する
が、このように折り曲げた線路では、折り曲げられた部
分の内隅に沿って電流密度が集中することとなる。その
ため、コ字状に折り曲げた線路の２つの平行部分はその
内側に沿って電流が集中することとなり、各線路を流れ
る電流は非常に接近して、その結果、回路特性に大きな
影響を与えることとなる。
いて、定性的に説明する。図９は、折り曲げた線路にお
ける電流密度の分布図を示す。図において線路の黒塗部
分は電流が最も集中している部分を示している。同図
(a) は、コ字状に折り曲げた直線状線路の電流密度の分
布を示す。この直線状の線路を流れる電流は、図に示す
ように線路の黒塗部分に集中している。すなわち、直線
状の線路を流れる電流は、通常、線路の両端に集中する
が、このように折り曲げた線路では、折り曲げられた部
分の内隅に沿って電流密度が集中することとなる。その
ため、コ字状に折り曲げた線路の２つの平行部分はその
内側に沿って電流が集中することとなり、各線路を流れ
る電流は非常に接近して、その結果、回路特性に大きな
影響を与えることとなる。
【００４０】一方、同図(b) に示すように、折り曲げら
れた線路の２つの平行部分の一方をクランク状に形成す
ることにより、クランク状線路における電流密度は、折
り曲げられた部分の内側に集中する。その結果、この線
路に流れる電流は図９(a) に示す直線状の線路に比べて
接近しないため線路の接近によって回路特性に与える影
響を緩和することができることとなる。
れた線路の２つの平行部分の一方をクランク状に形成す
ることにより、クランク状線路における電流密度は、折
り曲げられた部分の内側に集中する。その結果、この線
路に流れる電流は図９(a) に示す直線状の線路に比べて
接近しないため線路の接近によって回路特性に与える影
響を緩和することができることとなる。
【００４１】以上より、実際のレイアウトにおいてクラ
ンク状線路を用いた場合、次の利点がある。 （１）電磁界解析のため分割された領域間のアイソレー
ションを高めることが可能となり、設計の高精度化ある
いは精度を維持したままパターンをより接近させること
ができる。 （２）電磁界解析のため分割された領域内においてはパ
ラメータを線路長のみとすることが可能となり、設計時
間を短縮すること、あるいはパターンをより接近させる
ことができる。
ンク状線路を用いた場合、次の利点がある。 （１）電磁界解析のため分割された領域間のアイソレー
ションを高めることが可能となり、設計の高精度化ある
いは精度を維持したままパターンをより接近させること
ができる。 （２）電磁界解析のため分割された領域内においてはパ
ラメータを線路長のみとすることが可能となり、設計時
間を短縮すること、あるいはパターンをより接近させる
ことができる。
【００４２】したがって、この実施の形態２におけるマ
イクロ波集積回路によれば、Ｔ分岐回路の一部をクラン
ク状に形成してなる分布定数線路を備えるので、回路の
設計時間の短縮，および高精度設計を図りつつ、回路の
小型化を実現することができる。
イクロ波集積回路によれば、Ｔ分岐回路の一部をクラン
ク状に形成してなる分布定数線路を備えるので、回路の
設計時間の短縮，および高精度設計を図りつつ、回路の
小型化を実現することができる。
【００４３】なお、本発明におけるマイクロ波集積回路
は、実施の形態２のように、Ｔ分岐回路の一部をクラン
ク状に形成した分布定数線を備えるもののみならず、Ｔ
分岐回路の全部をクランク状に形成してなる分布定数線
路を備えたものであってもよい。
は、実施の形態２のように、Ｔ分岐回路の一部をクラン
ク状に形成した分布定数線を備えるもののみならず、Ｔ
分岐回路の全部をクランク状に形成してなる分布定数線
路を備えたものであってもよい。
【００４４】実施の形態３．図１０は、本発明の実施の
形態３におけるマイクロ波集積回路を構成するＴ分岐回
路のレイアウト図を示す。この実施の形態３におけるマ
イクロ波集積回路は、図１に示す実施の形態１のマイク
ロ波集積回路において、Ｔ分岐回路を構成する分布定数
線路５は、その線路長Ｌ，線路幅Ｗ，および線路間隔Ｓ
が、該分布定数線路の最小線路幅の整数倍にしてなるも
のである。図１０において等間隔にされた複数の縦横線
における各交点は線路のレイアウト時におけるグリッド
となるものであるが、これらは電磁界解析を行なう場合
のメッシュＭに相当する。この電磁界解析を行うには、
図１０に示すように、線路５の各パターンの外形が全て
上述のグリッド上に載るようにメッシュ切りを行う必要
がある。このことは、線路５の線路長Ｌ、線路幅Ｗ、お
よび線路間隔Ｓがばらばらである場合は、より細かくメ
ッシュ切りを行う必要があることを意味する。
形態３におけるマイクロ波集積回路を構成するＴ分岐回
路のレイアウト図を示す。この実施の形態３におけるマ
イクロ波集積回路は、図１に示す実施の形態１のマイク
ロ波集積回路において、Ｔ分岐回路を構成する分布定数
線路５は、その線路長Ｌ，線路幅Ｗ，および線路間隔Ｓ
が、該分布定数線路の最小線路幅の整数倍にしてなるも
のである。図１０において等間隔にされた複数の縦横線
における各交点は線路のレイアウト時におけるグリッド
となるものであるが、これらは電磁界解析を行なう場合
のメッシュＭに相当する。この電磁界解析を行うには、
図１０に示すように、線路５の各パターンの外形が全て
上述のグリッド上に載るようにメッシュ切りを行う必要
がある。このことは、線路５の線路長Ｌ、線路幅Ｗ、お
よび線路間隔Ｓがばらばらである場合は、より細かくメ
ッシュ切りを行う必要があることを意味する。
【００４５】したがって、この電磁界解析の時間短縮の
ためには、線路５の各パターンの外形が、荒いグリッド
上に載るようにレイアウトすることが有効となる。一
方、解析精度の観点からはメッシュＭを細かくすればす
るほど高精度な解析を行えるが、その反面、解析時間が
長くなる。しかしながら、解析精度は、あくまでも導体
に対する問題であるため、精度を考えた電磁界解析にお
けるメッシュ切りにおいても時間と精度を考え合わせた
最適のメッシュ数を選択する必要がある。
ためには、線路５の各パターンの外形が、荒いグリッド
上に載るようにレイアウトすることが有効となる。一
方、解析精度の観点からはメッシュＭを細かくすればす
るほど高精度な解析を行えるが、その反面、解析時間が
長くなる。しかしながら、解析精度は、あくまでも導体
に対する問題であるため、精度を考えた電磁界解析にお
けるメッシュ切りにおいても時間と精度を考え合わせた
最適のメッシュ数を選択する必要がある。
【００４６】この実施の形態３におけるマイクロ波集積
回路によれば、Ｔ分岐回路を構成する分布定数線路は、
その線路長，線路幅，および線路間隔が、該分布定数線
路の最小線路幅の整数倍にしてなるので、電磁界解析に
おけるメッシュ切りを最小線路幅で行えるため、電磁界
解析の解析時間の短縮，および解析の高精度化を容易に
図ることができる。
回路によれば、Ｔ分岐回路を構成する分布定数線路は、
その線路長，線路幅，および線路間隔が、該分布定数線
路の最小線路幅の整数倍にしてなるので、電磁界解析に
おけるメッシュ切りを最小線路幅で行えるため、電磁界
解析の解析時間の短縮，および解析の高精度化を容易に
図ることができる。
【００４７】実施の形態４．図１１は、実施の形態４に
おけるマイクロ波集積回路に備えられた分布定数線路５
４の平面図を示したものである。この実施の形態４にお
けるマイクロ波集積回路は、図１１に示すような１本の
分布定数線路をコ字状に折り曲げて形成される２つの平
行部分のうちの一方を、クランク状に形成してなる線路
５４からなる整合回路を備えたものである。
おけるマイクロ波集積回路に備えられた分布定数線路５
４の平面図を示したものである。この実施の形態４にお
けるマイクロ波集積回路は、図１１に示すような１本の
分布定数線路をコ字状に折り曲げて形成される２つの平
行部分のうちの一方を、クランク状に形成してなる線路
５４からなる整合回路を備えたものである。
【００４８】この実施の形態４におけるマイクロ波集積
回路によれば、線路５４を構成するクランク状線路にお
ける電流密度の分布は、折り曲げられた線路の内側に集
中するため（図９(b) 参照。）、線路同士の接近に伴っ
て線路特性に与える影響を小さくすることが可能とな
り、設計上各線路を接近させたレイアウトを採用するこ
とができ、その結果として、マイクロ波集積回路の小型
化を実現することができる。
回路によれば、線路５４を構成するクランク状線路にお
ける電流密度の分布は、折り曲げられた線路の内側に集
中するため（図９(b) 参照。）、線路同士の接近に伴っ
て線路特性に与える影響を小さくすることが可能とな
り、設計上各線路を接近させたレイアウトを採用するこ
とができ、その結果として、マイクロ波集積回路の小型
化を実現することができる。
【００４９】実施の形態５．図１２は、実施の形態５に
おけるマイクロ波集積回路に備えられた分布定数線路５
５の平面図を示したものである。この実施の形態５にお
けるマイクロ波集積回路は、図１２に示すような２本の
線路が接近してできる各平行部分のうちの一方をクラン
ク状とした線路５５からなる整合回路を備えたものであ
る。
おけるマイクロ波集積回路に備えられた分布定数線路５
５の平面図を示したものである。この実施の形態５にお
けるマイクロ波集積回路は、図１２に示すような２本の
線路が接近してできる各平行部分のうちの一方をクラン
ク状とした線路５５からなる整合回路を備えたものであ
る。
【００５０】この実施の形態５におけるマイクロ波集積
回路によれば、分布定数線路５５のうちのクランク状線
路における電流分布は、折り曲げられた線路の内側に集
中するため（図９(b) 参照。）、線路の接近に伴って線
路特性に与える影響を小さくすることが可能となり、設
計上各線路を接近させたレイアウトを採用することがで
き、その結果としてマイクロ波集積回路の小型化を実現
することができる。
回路によれば、分布定数線路５５のうちのクランク状線
路における電流分布は、折り曲げられた線路の内側に集
中するため（図９(b) 参照。）、線路の接近に伴って線
路特性に与える影響を小さくすることが可能となり、設
計上各線路を接近させたレイアウトを採用することがで
き、その結果としてマイクロ波集積回路の小型化を実現
することができる。
【００５１】実施の形態６．図１３は、実施の形態６に
おけるマイクロ波集積回路に備えられた分布定数線路５
６の平面図を示したものである。この実施の形態６にお
けるマイクロ波集積回路は、図１３に示すような線路と
ＭＩＭキャパシタ、ヴィアホール等のマイクロ波集積回
路上に形成されるエレメントが接近した場合に、クラン
ク状の線路５６からなる整合回路を備えたものである。
おけるマイクロ波集積回路に備えられた分布定数線路５
６の平面図を示したものである。この実施の形態６にお
けるマイクロ波集積回路は、図１３に示すような線路と
ＭＩＭキャパシタ、ヴィアホール等のマイクロ波集積回
路上に形成されるエレメントが接近した場合に、クラン
ク状の線路５６からなる整合回路を備えたものである。
【００５２】実施の形態６におけるマイクロ波集積回路
によれば、分布定数線路５６をクランク形状とすること
により、クランク状線路５６における電流分布は、折り
曲げられた線路の内側に集中するため（図９(b) 参
照。）、線路の接近に伴って線路特性に与える影響を小
さくすることが可能となり、設計上各線路を接近させた
レイアウトを採用することができ、その結果としてマイ
クロ波集積回路の小型化を実現することができる。
によれば、分布定数線路５６をクランク形状とすること
により、クランク状線路５６における電流分布は、折り
曲げられた線路の内側に集中するため（図９(b) 参
照。）、線路の接近に伴って線路特性に与える影響を小
さくすることが可能となり、設計上各線路を接近させた
レイアウトを採用することができ、その結果としてマイ
クロ波集積回路の小型化を実現することができる。
【００５３】実施の形態７．図１４は、実施の形態７に
おけるマイクロ波集積回路に備えられた分布定数線路５
７の平面図を示したものである。この実施の形態７にお
けるマイクロ波集積回路は、図１４に示すような１本の
分布定数線路をコ字状に折曲げたときにできる２つの平
行部分の両方をクランク状とした線路５７からなる整合
回路を備えたものである。
おけるマイクロ波集積回路に備えられた分布定数線路５
７の平面図を示したものである。この実施の形態７にお
けるマイクロ波集積回路は、図１４に示すような１本の
分布定数線路をコ字状に折曲げたときにできる２つの平
行部分の両方をクランク状とした線路５７からなる整合
回路を備えたものである。
【００５４】この実施の形態７におけるマイクロ波集積
回路によれば、分布定数線路５７をクランク形状とする
ことにより、該クランク状線路５７における電流分布
は、折り曲げられた線路の内側に集中するため（図９
(b) 参照。）、線路の接近に伴って線路特性に与える影
響を小さくすることが可能となり、設計上各線路を接近
させたレイアウトを採用することができ、その結果とし
て、マイクロ波集積回路の小型化を実現することができ
る。
回路によれば、分布定数線路５７をクランク形状とする
ことにより、該クランク状線路５７における電流分布
は、折り曲げられた線路の内側に集中するため（図９
(b) 参照。）、線路の接近に伴って線路特性に与える影
響を小さくすることが可能となり、設計上各線路を接近
させたレイアウトを採用することができ、その結果とし
て、マイクロ波集積回路の小型化を実現することができ
る。
【００５５】実施の形態８．図１５は、実施の形態８に
おけるマイクロ波集積回路に備えられた分布定数線路５
８の平面図を示したものである。この実施の形態８にお
けるマイクロ波集積回路は、図１５に示すような２本の
線路を接近したときにできる各平行部分の両方をクラン
ク状とした線路５８からなる整合回路を備えたものであ
る。
おけるマイクロ波集積回路に備えられた分布定数線路５
８の平面図を示したものである。この実施の形態８にお
けるマイクロ波集積回路は、図１５に示すような２本の
線路を接近したときにできる各平行部分の両方をクラン
ク状とした線路５８からなる整合回路を備えたものであ
る。
【００５６】この実施の形態８におけるマイクロ波集積
回路によれば、分布定数線路をクランク形状とすること
により、クランク状線路５８における電流分布は、折り
曲げられた線路の内側に集中するため（図９(b) 参
照。）、線路の接近に伴って線路特性に与える影響を小
さくすることが可能となり、設計上各線路を接近させた
レイアウトを採用することができ、その結果としてマイ
クロ波集積回路の小型化を実現することができる。
回路によれば、分布定数線路をクランク形状とすること
により、クランク状線路５８における電流分布は、折り
曲げられた線路の内側に集中するため（図９(b) 参
照。）、線路の接近に伴って線路特性に与える影響を小
さくすることが可能となり、設計上各線路を接近させた
レイアウトを採用することができ、その結果としてマイ
クロ波集積回路の小型化を実現することができる。
【００５７】
【発明の効果】この発明に係るマイクロ波集積回路によ
れば、回路設計時における電磁界解析の単位領域となる
整合回路を、分布定数線路を用いたＴ分岐回路により構
成してなるので、電磁界解析の設計時間の短縮，および
設計の高精度化を図りつつ回路の小型化を実現すること
ができるという効果がある。
れば、回路設計時における電磁界解析の単位領域となる
整合回路を、分布定数線路を用いたＴ分岐回路により構
成してなるので、電磁界解析の設計時間の短縮，および
設計の高精度化を図りつつ回路の小型化を実現すること
ができるという効果がある。
【００５８】本発明に係るマイクロ波集積回路によれ
ば、上記マイクロ波集積回路において、Ｔ分岐回路は、
Ｔ分岐に準ずる形状とみなすことが可能な１本，または
２本の分布定数線路により構成してなるので、上記同様
の効果がある。
ば、上記マイクロ波集積回路において、Ｔ分岐回路は、
Ｔ分岐に準ずる形状とみなすことが可能な１本，または
２本の分布定数線路により構成してなるので、上記同様
の効果がある。
【００５９】本発明に係るマイクロ波集積回路によれ
ば、上記マイクロ波集積回路において、Ｔ分岐回路は、
その一部をクランク状に形成してなる分布定数線路を備
えるので、このように線路をクランク状にすることで周
辺パターンからの影響を小さくすることができ、回路設
計を高精度かつ容易に行えるとともに回路の小型化を実
現することができるという効果がある。
ば、上記マイクロ波集積回路において、Ｔ分岐回路は、
その一部をクランク状に形成してなる分布定数線路を備
えるので、このように線路をクランク状にすることで周
辺パターンからの影響を小さくすることができ、回路設
計を高精度かつ容易に行えるとともに回路の小型化を実
現することができるという効果がある。
【００６０】本発明に係るマイクロ波集積回路によれ
ば、上記マイクロ波集積回路において、Ｔ分岐回路は、
その全部をクランク状に形成してなる分布定数線路を備
えるので、上記の場合と同様に回路の小型化を実現する
ことができるという効果がある。
ば、上記マイクロ波集積回路において、Ｔ分岐回路は、
その全部をクランク状に形成してなる分布定数線路を備
えるので、上記の場合と同様に回路の小型化を実現する
ことができるという効果がある。
【００６１】本発明に係るマイクロ波集積回路によれ
ば、上記マイクロ波集積回路において、Ｔ分岐回路を構
成する分布定数線路は、その線路長，線路幅，および線
路間隔が、該分布定数線路の最小線路幅の整数倍にして
なるので、電磁界解析の解析時間を短縮することができ
るとともに解析の高精度化を図ることができるという効
果がある。
ば、上記マイクロ波集積回路において、Ｔ分岐回路を構
成する分布定数線路は、その線路長，線路幅，および線
路間隔が、該分布定数線路の最小線路幅の整数倍にして
なるので、電磁界解析の解析時間を短縮することができ
るとともに解析の高精度化を図ることができるという効
果がある。
【００６２】本発明に係るマイクロ波集積回路によれ
ば、１本の分布定数線路をコ字状に折り曲げて形成され
る２つの平行部分のうちの一方を、クランク状に形成し
てなる整合回路を備えるので、周辺パターンからの影響
を小さくすることができ、小型化回路の設計を高精度か
つ容易に行うことができるという効果がある。
ば、１本の分布定数線路をコ字状に折り曲げて形成され
る２つの平行部分のうちの一方を、クランク状に形成し
てなる整合回路を備えるので、周辺パターンからの影響
を小さくすることができ、小型化回路の設計を高精度か
つ容易に行うことができるという効果がある。
【００６３】本発明に係るマイクロ波集積回路によれ
ば、２本の分布定数線路が接近して形成される各平行部
分のうちの一方を、クランク状に形成してなる整合回路
を備えるので、上記の場合と同様に小型化回路の設計を
高精度かつ容易に行うことができるという効果がある。
ば、２本の分布定数線路が接近して形成される各平行部
分のうちの一方を、クランク状に形成してなる整合回路
を備えるので、上記の場合と同様に小型化回路の設計を
高精度かつ容易に行うことができるという効果がある。
【００６４】本発明に係るマイクロ波集積回路によれ
ば、マイクロ波集積回路上に形成されるエレメントと接
近して形成される分布定数線路を、クランク状に形成し
てなる整合回路を備えるので、上記の場合と同様に小型
化回路の設計を高精度かつ容易に行うことができるとい
う効果がある。
ば、マイクロ波集積回路上に形成されるエレメントと接
近して形成される分布定数線路を、クランク状に形成し
てなる整合回路を備えるので、上記の場合と同様に小型
化回路の設計を高精度かつ容易に行うことができるとい
う効果がある。
【００６５】本発明に係るマイクロ波集積回路によれ
ば、１本の分布定数線路をコ字状に折り曲げて形成され
る２つの平行部分の両方を、クランク状に形成してなる
整合回路を備えるので、上記の場合と同様に小型化回路
の設計を高精度かつ容易に行うことができるという効果
がある。
ば、１本の分布定数線路をコ字状に折り曲げて形成され
る２つの平行部分の両方を、クランク状に形成してなる
整合回路を備えるので、上記の場合と同様に小型化回路
の設計を高精度かつ容易に行うことができるという効果
がある。
【００６６】本発明に係るマイクロ波集積回路によれ
ば、２本の分布定数線路が接近して形成される各平行部
分の両方を、クランク状に形成してなる整合回路を備え
るので、上記の場合と同様に小型化回路の設計を高精度
かつ容易に行うことができるという効果がある。
ば、２本の分布定数線路が接近して形成される各平行部
分の両方を、クランク状に形成してなる整合回路を備え
るので、上記の場合と同様に小型化回路の設計を高精度
かつ容易に行うことができるという効果がある。
【図１】 実施の形態１におけるマイクロ波集積回路の
平面図である。
平面図である。
【図２】 実施の形態１におけるマイクロ波集積回路に
備えたＴ分岐回路を示すスケマティック図である。
備えたＴ分岐回路を示すスケマティック図である。
【図３】 実施の形態１におけるマイクロ波集積回路の
回路設計フロー図である。
回路設計フロー図である。
【図４】 実施の形態１におけるマイクロ波集積回路の
設計例を示すフロー図である。
設計例を示すフロー図である。
【図５】 実施の形態１におけるマイクロ波集積回路の
Ｔ分岐回路とみなし得るパターン例を示すスケマティッ
ク図である。
Ｔ分岐回路とみなし得るパターン例を示すスケマティッ
ク図である。
【図６】 実施の形態２におけるマイクロ波集積回路に
備えたＴ分岐回路の平面図である。
備えたＴ分岐回路の平面図である。
【図７】 直線状線路、クランク状線路の接近による線
路特性の影響を解析するために用いた各線路の平面図で
ある。
路特性の影響を解析するために用いた各線路の平面図で
ある。
【図８】 図７に示す直線状線路，クランク状線路の接
近による線路特性の影響の解析結果を示すグラフであ
る。
近による線路特性の影響の解析結果を示すグラフであ
る。
【図９】 平行部分が直線状またはクランク状の線路に
おける電流密度の分布図である。
おける電流密度の分布図である。
【図１０】 実施の形態３におけるマイクロ波集積回路
に備えたＴ分岐回路のレイアウト図である。
に備えたＴ分岐回路のレイアウト図である。
【図１１】 実施の形態４におけるマイクロ波集積回路
に備えた分布定数線路の平面図である。
に備えた分布定数線路の平面図である。
【図１２】 実施の形態５におけるマイクロ波集積回路
に備えた分布定数線路の平面図である。
に備えた分布定数線路の平面図である。
【図１３】 実施の形態６におけるマイクロ波集積回路
に備えた分布定数線路の平面図である。
に備えた分布定数線路の平面図である。
【図１４】 実施の形態７におけるマイクロ波集積回路
に備えた分布定数線路の平面図である。
に備えた分布定数線路の平面図である。
【図１５】 実施の形態８におけるマイクロ波集積回路
に備えた分布定数線路等の平面図である。
に備えた分布定数線路等の平面図である。
【図１６】 従来のマイクロ波集積回路の平面図であ
る。
る。
１ チップの基板、２ ＦＥＴ、３ ＭＩＭキャパシ
タ、４ ヴィアホール、５，５１，５２，５３，５４，
５５，５６，５７，５８，５１Ｌ，５１Ｒ，５２Ｌ，５
２Ｒ，５３Ｌ，５３Ｒ，５２’，５３’ 分布定数線
路、ｎ 繰り返し数、Ｐ 入力線路長、Ｐem レイアウ
トされた線路の実効的な長さ、Ｗem レイアウトされた
線路の実効的な幅、Ｐ’ Ｗemを用いて性能を得るため
の線路長、Ｌ線路長、Ｍ メッシュ、Ｓ 線路間隔、Ｗ
線路幅。
タ、４ ヴィアホール、５，５１，５２，５３，５４，
５５，５６，５７，５８，５１Ｌ，５１Ｒ，５２Ｌ，５
２Ｒ，５３Ｌ，５３Ｒ，５２’，５３’ 分布定数線
路、ｎ 繰り返し数、Ｐ 入力線路長、Ｐem レイアウ
トされた線路の実効的な長さ、Ｗem レイアウトされた
線路の実効的な幅、Ｐ’ Ｗemを用いて性能を得るため
の線路長、Ｌ線路長、Ｍ メッシュ、Ｓ 線路間隔、Ｗ
線路幅。
Claims (10)
- 【請求項１】 回路設計時における電磁界解析の単位領
域となる整合回路を、分布定数線路を用いたＴ分岐回路
により構成してなることを特徴とするマイクロ波集積回
路。 - 【請求項２】 請求項１に記載のマイクロ波集積回路に
おいて、 上記Ｔ分岐回路は、Ｔ分岐に準ずる形状とみなすことが
可能な１本，または２本の分布定数線路により構成して
なることを特徴とするマイクロ波集積回路。 - 【請求項３】 請求項１または２に記載のマイクロ波集
積回路において、 上記Ｔ分岐回路は、その一部をクランク状に形成してな
る分布定数線路を備えたことを特徴とするマイクロ波集
積回路。 - 【請求項４】 請求項１または２に記載のマイクロ波集
積回路において、 上記Ｔ分岐回路は、その全部をクランク状に形成してな
る分布定数線路を備えたことを特徴とするマイクロ波集
積回路。 - 【請求項５】 請求項１ないし４のいずれかに記載のマ
イクロ波集積回路において、 上記Ｔ分岐回路を構成する分布定数線路は、その線路
長，線路幅，および線路間隔が、該分布定数線路の最小
線路幅の整数倍にしてなることを特徴とするマイクロ波
集積回路。 - 【請求項６】 １本の分布定数線路をコ字状に折り曲げ
て形成される２つの平行部分のうちの一方を、クランク
状に形成してなる整合回路を備えたことを特徴とするマ
イクロ波集積回路。 - 【請求項７】 ２本の分布定数線路が接近して形成され
る各平行部分のうちの一方を、クランク状に形成してな
る整合回路を備えたことを特徴とするマイクロ波集積回
路。 - 【請求項８】 マイクロ波集積回路上に形成されるエレ
メントと接近して形成される分布定数線路を、クランク
状に形成してなる整合回路を備えたことを特徴とするマ
イクロ波集積回路。 - 【請求項９】 １本の分布定数線路をコ字状に折り曲げ
て形成される２つの平行部分の両方を、クランク状に形
成してなる整合回路を備えたことを特徴とするマイクロ
波集積回路。 - 【請求項１０】 ２本の分布定数線路が接近して形成さ
れる各平行部分の両方を、クランク状に形成してなる整
合回路を備えたことを特徴とするマイクロ波集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8144004A JPH09326610A (ja) | 1996-06-06 | 1996-06-06 | マイクロ波集積回路 |
| US08/766,098 US5812033A (en) | 1996-06-06 | 1996-12-16 | Microwave integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8144004A JPH09326610A (ja) | 1996-06-06 | 1996-06-06 | マイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09326610A true JPH09326610A (ja) | 1997-12-16 |
Family
ID=15352083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8144004A Pending JPH09326610A (ja) | 1996-06-06 | 1996-06-06 | マイクロ波集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5812033A (ja) |
| JP (1) | JPH09326610A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006001486A1 (ja) * | 2004-06-29 | 2006-01-05 | Nippon Sheet Glass Company, Limited | 車両用リアガラスに形成されるデフォッガの熱線パターン構造および車両用リアガラス |
| JP2007228601A (ja) * | 2004-06-29 | 2007-09-06 | Nippon Sheet Glass Co Ltd | 車両用リアガラスに形成されるデフォッガの熱線パターン構造および車両用リアガラス |
| JP2008228347A (ja) * | 2008-05-26 | 2008-09-25 | Renesas Technology Corp | 高周波電力増幅器モジュール |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784149A (en) * | 1980-11-14 | 1982-05-26 | Hitachi Ltd | Semiconductor integrated circuit device |
| US4356462A (en) * | 1980-11-19 | 1982-10-26 | Rca Corporation | Circuit for frequency scan antenna element |
| JPS59202702A (ja) * | 1983-05-02 | 1984-11-16 | Juichiro Ozawa | デイレイライン素子 |
| US5065117A (en) * | 1989-06-06 | 1991-11-12 | Sharp Kabushiki Kaisha | Microwave circuit |
| JPH03296311A (ja) * | 1990-04-13 | 1991-12-27 | Sumitomo Electric Ind Ltd | 低雑音アンプ |
| JPH07288315A (ja) * | 1992-01-27 | 1995-10-31 | At & T Global Inf Solutions Internatl Inc | 高密度排他的ｏｒ回路 |
| JP3129864B2 (ja) * | 1992-05-08 | 2001-01-31 | 株式会社東芝 | 配線形状及び配線経路決定方法 |
| US5455545A (en) * | 1993-12-07 | 1995-10-03 | Philips Electronics North America Corporation | Compact low-loss microwave balun |
| JP3252605B2 (ja) * | 1994-07-04 | 2002-02-04 | 株式会社村田製作所 | 電子部品及びその製造方法 |
-
1996
- 1996-06-06 JP JP8144004A patent/JPH09326610A/ja active Pending
- 1996-12-16 US US08/766,098 patent/US5812033A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006001486A1 (ja) * | 2004-06-29 | 2006-01-05 | Nippon Sheet Glass Company, Limited | 車両用リアガラスに形成されるデフォッガの熱線パターン構造および車両用リアガラス |
| JP2007189739A (ja) * | 2004-06-29 | 2007-07-26 | Nippon Sheet Glass Co Ltd | 車両用リアガラスに形成されるデフォッガの熱線パターン構造および車両用リアガラス |
| JP2007228601A (ja) * | 2004-06-29 | 2007-09-06 | Nippon Sheet Glass Co Ltd | 車両用リアガラスに形成されるデフォッガの熱線パターン構造および車両用リアガラス |
| US7671298B2 (en) | 2004-06-29 | 2010-03-02 | Fujitsu Ten Limited | Heating line pattern structure of defogger formed on rear window glass panel of motor vehicle and rear glass panel |
| JP2008228347A (ja) * | 2008-05-26 | 2008-09-25 | Renesas Technology Corp | 高周波電力増幅器モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| US5812033A (en) | 1998-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041130 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050830 |