JPH09330142A - クロック回路 - Google Patents
クロック回路Info
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- JPH09330142A JPH09330142A JP8150713A JP15071396A JPH09330142A JP H09330142 A JPH09330142 A JP H09330142A JP 8150713 A JP8150713 A JP 8150713A JP 15071396 A JP15071396 A JP 15071396A JP H09330142 A JPH09330142 A JP H09330142A
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- clock
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Abstract
(57)【要約】
【課題】１組のクロック送信回路、クロック配線と各Ｌ
ＳＩ内にクロック位相調整回路を有するクロック回路を
提供する。 【解決手段】正相、逆相出力のクロック送信回路、各Ｌ
ＳＩをシリアルに接続し最後は終端回路で終わる１組の
配線、ＬＳＩ内に１組の受信回路・可変遅延回路・位相
差検出回路・制御回路・クロックドライバを備えること
で、プリント基板上のクロック配線は１組でよくなる。
クロック配線の実装が容易になり、配線本数が減るた
め、電磁放射の点からも有利である。
ＳＩ内にクロック位相調整回路を有するクロック回路を
提供する。 【解決手段】正相、逆相出力のクロック送信回路、各Ｌ
ＳＩをシリアルに接続し最後は終端回路で終わる１組の
配線、ＬＳＩ内に１組の受信回路・可変遅延回路・位相
差検出回路・制御回路・クロックドライバを備えること
で、プリント基板上のクロック配線は１組でよくなる。
クロック配線の実装が容易になり、配線本数が減るた
め、電磁放射の点からも有利である。
Description
【０００１】
【発明の属する技術分野】本発明は、ワークステーショ
ン、サーバやパソコンなどで使用されるクロック回路に
関する。
ン、サーバやパソコンなどで使用されるクロック回路に
関する。
【０００２】
【従来の技術】現在、ワークステーション、サーバなど
では、装置内の各ＬＳＩへのクロック給電方法として、
１箇所の原発振器を基に、クロックジェネレータ回路、
クロック分配回路を経て、個々のＬＳＩに分配される。
この方式については、ＶＬＳＩシステム設計Ｐ３７２〜
３７３（丸善株式会社、平成７年３月）に述べられてい
る。
では、装置内の各ＬＳＩへのクロック給電方法として、
１箇所の原発振器を基に、クロックジェネレータ回路、
クロック分配回路を経て、個々のＬＳＩに分配される。
この方式については、ＶＬＳＩシステム設計Ｐ３７２〜
３７３（丸善株式会社、平成７年３月）に述べられてい
る。
【０００３】
【発明が解決しようとする課題】しかし、前記方法によ
ると、ＬＳＩ間のクロックスキューを小さくするため、
１箇所のクロック分配回路から各ＬＳＩごとにプリント
基板の同一層を使用した等長、等負荷配線を行ってい
る。ＬＳＩが多数にする場合、この配線本数が増え、実
装設計工数が大きくなり、電磁放射の点からも不利にな
る。
ると、ＬＳＩ間のクロックスキューを小さくするため、
１箇所のクロック分配回路から各ＬＳＩごとにプリント
基板の同一層を使用した等長、等負荷配線を行ってい
る。ＬＳＩが多数にする場合、この配線本数が増え、実
装設計工数が大きくなり、電磁放射の点からも不利にな
る。
【０００４】本発明の目的は、ワークステーション、サ
ーバなどの装置でのＬＳＩへのクロック信号本数を減ら
し、実装設計を容易にするとともに、電磁放射にも有利
となるクロック回路を提供することにある。
ーバなどの装置でのＬＳＩへのクロック信号本数を減ら
し、実装設計を容易にするとともに、電磁放射にも有利
となるクロック回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、上記の問題を
解決するために、クロック分配回路から正相、逆相１組
のクロック信号を送り出し、各ＬＳＩへのクロック給電
はシリアルに行い、正相のクロックと逆相のクロックで
は各ＬＳＩへの接続順を逆にする。また、この１組のク
ロック配線は隣接配線とする。これを受け取る各ＬＳＩ
内には１組のクロック受信回路、可変遅延回路、位相差
検出回路、可変遅延回路の制御回路を内蔵する。
解決するために、クロック分配回路から正相、逆相１組
のクロック信号を送り出し、各ＬＳＩへのクロック給電
はシリアルに行い、正相のクロックと逆相のクロックで
は各ＬＳＩへの接続順を逆にする。また、この１組のク
ロック配線は隣接配線とする。これを受け取る各ＬＳＩ
内には１組のクロック受信回路、可変遅延回路、位相差
検出回路、可変遅延回路の制御回路を内蔵する。
【０００６】前記のクロック回路では、クロック分配回
路から送られた正相、逆相クロックを各ＬＳＩで受け取
った後、位相差検出回路でクロックの立ち上がりエッジ
の位相差を比較判定し、位相差があるときは、制御回路
より可変遅延回路を調整し、位相差を零に近づける。こ
のとき、可変遅延回路の遅延量の中点位相は、各ＬＳＩ
間で同一になるので、可変遅延回路の中点からクロック
信号を引き出して、ＬＳＩ内のクロック信号として使用
する。
路から送られた正相、逆相クロックを各ＬＳＩで受け取
った後、位相差検出回路でクロックの立ち上がりエッジ
の位相差を比較判定し、位相差があるときは、制御回路
より可変遅延回路を調整し、位相差を零に近づける。こ
のとき、可変遅延回路の遅延量の中点位相は、各ＬＳＩ
間で同一になるので、可変遅延回路の中点からクロック
信号を引き出して、ＬＳＩ内のクロック信号として使用
する。
【０００７】
【発明の実施の形態】以下、本発明を図示する実施例に
基づいて詳細に説明する。
基づいて詳細に説明する。
【０００８】図１は本発明によるクロック回路の一実施
例を示す図である。まず、図２〜図４について説明す
る。
例を示す図である。まず、図２〜図４について説明す
る。
【０００９】図２は可変遅延回路の例を示したものであ
る。可変遅延回路入力ピン（８０）から信号を入力し、
可変遅延回路出力ピン（８２）から信号を出力する。入
力ピン（８０）、出力ピン（８２）間の遅延量は、可変
遅延回路制御ピン（７０，７１）により調整する。な
お、この可変遅延回路（１３，２３，３３）は可変遅延
回路の遅延量中点のピン（８１）から信号を取り出せる
ようにしてある。
る。可変遅延回路入力ピン（８０）から信号を入力し、
可変遅延回路出力ピン（８２）から信号を出力する。入
力ピン（８０）、出力ピン（８２）間の遅延量は、可変
遅延回路制御ピン（７０，７１）により調整する。な
お、この可変遅延回路（１３，２３，３３）は可変遅延
回路の遅延量中点のピン（８１）から信号を取り出せる
ようにしてある。
【００１０】図３は位相差検出回路の例である。これは
ＰＬＬ（Ｐhase Ｌocked Ｌoop）で多用されているＰＦ
Ｃ（Ｐhase Ｆrequency Ｃomparater）にグリッジ除去
回路をカスケード接続したものである。
ＰＬＬ（Ｐhase Ｌocked Ｌoop）で多用されているＰＦ
Ｃ（Ｐhase Ｆrequency Ｃomparater）にグリッジ除去
回路をカスケード接続したものである。
【００１１】位相差検出回路入力ピン（９０）の信号立
ち上がりエッジが、入力ピン（９１）の信号立ち上がり
エッジより進んでいる場合には、位相差検出回路出力ピ
ン（９２）はＬｏｗレベルとなり、出力ピン（９３）は
入力ピン（９０）と入力ピン（９１）の位相差に相当す
るポジティブパルスを出力する。
ち上がりエッジが、入力ピン（９１）の信号立ち上がり
エッジより進んでいる場合には、位相差検出回路出力ピ
ン（９２）はＬｏｗレベルとなり、出力ピン（９３）は
入力ピン（９０）と入力ピン（９１）の位相差に相当す
るポジティブパルスを出力する。
【００１２】また、位相差検出回路入力ピン（９０）の
信号立ち上がりエッジが入力ピン（９１）の信号立ち上
がりエッジより遅れている場合には、位相差検出回路出
力ピン（９２）は入力ピン（９０）と入力ピン（９１）
の位相差に相当するポジティブパルスを出力し、出力ピ
ン（９３）はＬｏｗレベルとなる。
信号立ち上がりエッジが入力ピン（９１）の信号立ち上
がりエッジより遅れている場合には、位相差検出回路出
力ピン（９２）は入力ピン（９０）と入力ピン（９１）
の位相差に相当するポジティブパルスを出力し、出力ピ
ン（９３）はＬｏｗレベルとなる。
【００１３】図４は８ビット・アップ・ダウン・カウン
タである。これは、カウンタ（１２０）のカウント・ア
ップ・ピン（１１０）にパルスが入ると、カウンタ出力
Ｑ０〜Ｑ７は１カウント増加し、カウント・ダウン・ピ
ン（１１１）にパルスが入ると、カウンタ出力Ｑ０〜Ｑ
７は１カウント減少する。
タである。これは、カウンタ（１２０）のカウント・ア
ップ・ピン（１１０）にパルスが入ると、カウンタ出力
Ｑ０〜Ｑ７は１カウント増加し、カウント・ダウン・ピ
ン（１１１）にパルスが入ると、カウンタ出力Ｑ０〜Ｑ
７は１カウント減少する。
【００１４】次に、図１のクロック回路の構成について
説明する。送信ブロック（０）は、原発振器（１）、ク
ロックジェネレータ回路（２）、正相クロックドライバ
（３）、逆相クロックドライバ（４）から成り、原発振
器（１）で高安定のマスタークロック信号を生成し、こ
れを元にクロックジェネレータ回路（２）では、各ＬＳ
Ｉ分配用のクロック信号を生成する。正相クロックドラ
イバ（３）から出力した信号は、配線１（５１，５２，
５３，５４）上を伝送し、途中ＬＳＩ１（１０）、ＬＳ
Ｉ２（２０）、ＬＳＩ３（３０）の負荷を取り、信号反
射防止のための終端回路１（４１）で終わる。また、逆
相クロックドライバ（４）から出力した信号は、配線２
（６４，６３，６２，６１）上を伝送し、途中ＬＳＩ３
（３０）、ＬＳＩ２（２０）、ＬＳＩ１（１０）の負荷
を取り、終端回路２（４２）で終わる。
説明する。送信ブロック（０）は、原発振器（１）、ク
ロックジェネレータ回路（２）、正相クロックドライバ
（３）、逆相クロックドライバ（４）から成り、原発振
器（１）で高安定のマスタークロック信号を生成し、こ
れを元にクロックジェネレータ回路（２）では、各ＬＳ
Ｉ分配用のクロック信号を生成する。正相クロックドラ
イバ（３）から出力した信号は、配線１（５１，５２，
５３，５４）上を伝送し、途中ＬＳＩ１（１０）、ＬＳ
Ｉ２（２０）、ＬＳＩ３（３０）の負荷を取り、信号反
射防止のための終端回路１（４１）で終わる。また、逆
相クロックドライバ（４）から出力した信号は、配線２
（６４，６３，６２，６１）上を伝送し、途中ＬＳＩ３
（３０）、ＬＳＩ２（２０）、ＬＳＩ１（１０）の負荷
を取り、終端回路２（４２）で終わる。
【００１５】配線１、配線２の配線方法は、正相クロッ
クドライバ（３）、ＬＳＩ１のレシーバ１（１１）間の
配線（５１）と、終端回路２（４２）、ＬＳＩ１のレシ
ーバ２（１２）間の配線（６１）は等長・並行配線と
し、ＬＳＩ１のレシーバ（１１）、ＬＳＩ２のレシーバ
１（２１）間の配線（５２）と、ＬＳＩ１のレシーバ２
（１２）、ＬＳＩ２のレシーバ２（２２）間の配線（６
２）は等長・並行配線とし、ＬＳＩ２のレシーバ１（２
１）、ＬＳＩ３のレシーバ１（３１）間の配線（５３）
と、ＬＳＩ２のレシーバ２（２２）、ＬＳＩ３のレシー
バ（３２）間の配線（６３）は等長・並行配線とし、Ｌ
ＳＩ３のレシーバ１（３１）、終端回路（４１）間の配
線（５４）と、ＬＳＩ３のレシーバ２（３２）、逆相ク
ロックドライバ（４）間の配線（６４）は等長・並行配
線とする。
クドライバ（３）、ＬＳＩ１のレシーバ１（１１）間の
配線（５１）と、終端回路２（４２）、ＬＳＩ１のレシ
ーバ２（１２）間の配線（６１）は等長・並行配線と
し、ＬＳＩ１のレシーバ（１１）、ＬＳＩ２のレシーバ
１（２１）間の配線（５２）と、ＬＳＩ１のレシーバ２
（１２）、ＬＳＩ２のレシーバ２（２２）間の配線（６
２）は等長・並行配線とし、ＬＳＩ２のレシーバ１（２
１）、ＬＳＩ３のレシーバ１（３１）間の配線（５３）
と、ＬＳＩ２のレシーバ２（２２）、ＬＳＩ３のレシー
バ（３２）間の配線（６３）は等長・並行配線とし、Ｌ
ＳＩ３のレシーバ１（３１）、終端回路（４１）間の配
線（５４）と、ＬＳＩ３のレシーバ２（３２）、逆相ク
ロックドライバ（４）間の配線（６４）は等長・並行配
線とする。
【００１６】ＬＳＩ１（１０）内受信ブロックの構成
は、レシーバ１（１１）に可変遅延回路（１３）が繋が
り、可変遅延回路（１３）の出力とレシーバ２（１２）
の出力が位相差検出回路（１４）に入り、この位相差に
対応してアップ・パルス、ダウン・パルスを制御回路
（１５）に送り、この出力により可変遅延回路（１３）
を制御する。
は、レシーバ１（１１）に可変遅延回路（１３）が繋が
り、可変遅延回路（１３）の出力とレシーバ２（１２）
の出力が位相差検出回路（１４）に入り、この位相差に
対応してアップ・パルス、ダウン・パルスを制御回路
（１５）に送り、この出力により可変遅延回路（１３）
を制御する。
【００１７】次に、図５のタイミングチャートを使用
し、図１のクロック回路の動作を説明する。図１の正相
クロックドライバ（３）出力の立ち上がりエッジの時刻
をＤ１とすると、ｔｄ１時間後ＬＳＩ１に、さらにｔｄ
２時間後ＬＳＩ２に、ｔｄ３時間後ＬＳＩ３に、ｔｄ４
時間後終端回路１（記号：Ｔ１）に到達する。また、図
１の逆相クロックドライバ（４）出力の立ち上がりエッ
ジの時刻をＤ２とすると、ｔｄ４時間後ＬＳＩ３に、さ
らにｔｄ３時間後ＬＳＩ２に、ｔｄ２時間後ＬＳＩ１
に、ｔｄ１時間後終端回路（記号：Ｔ２）に到達する。
し、図１のクロック回路の動作を説明する。図１の正相
クロックドライバ（３）出力の立ち上がりエッジの時刻
をＤ１とすると、ｔｄ１時間後ＬＳＩ１に、さらにｔｄ
２時間後ＬＳＩ２に、ｔｄ３時間後ＬＳＩ３に、ｔｄ４
時間後終端回路１（記号：Ｔ１）に到達する。また、図
１の逆相クロックドライバ（４）出力の立ち上がりエッ
ジの時刻をＤ２とすると、ｔｄ４時間後ＬＳＩ３に、さ
らにｔｄ３時間後ＬＳＩ２に、ｔｄ２時間後ＬＳＩ１
に、ｔｄ１時間後終端回路（記号：Ｔ２）に到達する。
【００１８】ＬＳＩ１（１０）のレシーバ１（１１）入
力における波形を（１３４）に示す。位相差検出回路
（１４）にて、レシーバ１（１１）側とレシーバ２（１
２）側との入力立ち上がりエッジの位相を比較し、この
例のようにレシーバ１（１１）側が進んでいるときは、
位相差検出回路（１４）から制御回路（１５）にカウン
ト・アップ・パルスを送り、可変遅延回路（１３）の遅
延量が増加し、位相差検出回路（１４）にて上記２入力
が同相になった時点まで、可変遅延回路（１３）の遅延
量が増加する。また、行き過ぎた場合にはカウント・ダ
ウン・パルスを送り、可変遅延回路（１３）の遅延量を
減少させる。同相に成った時、可変遅延回路（１３）の
遅延量中点における位相を（１３６）に示す。ＬＳＩ
２，ＬＳＩ３においても同様の動作を行う。位相調整後
はＬＳＩ１，ＬＳＩ２，ＬＳＩ３それぞれの可変遅延回
路（１３，２３，３３）の遅延量中点における位相は一
致する。このクロックを各ＬＳＩ内の基本クロックとし
て使用する。
力における波形を（１３４）に示す。位相差検出回路
（１４）にて、レシーバ１（１１）側とレシーバ２（１
２）側との入力立ち上がりエッジの位相を比較し、この
例のようにレシーバ１（１１）側が進んでいるときは、
位相差検出回路（１４）から制御回路（１５）にカウン
ト・アップ・パルスを送り、可変遅延回路（１３）の遅
延量が増加し、位相差検出回路（１４）にて上記２入力
が同相になった時点まで、可変遅延回路（１３）の遅延
量が増加する。また、行き過ぎた場合にはカウント・ダ
ウン・パルスを送り、可変遅延回路（１３）の遅延量を
減少させる。同相に成った時、可変遅延回路（１３）の
遅延量中点における位相を（１３６）に示す。ＬＳＩ
２，ＬＳＩ３においても同様の動作を行う。位相調整後
はＬＳＩ１，ＬＳＩ２，ＬＳＩ３それぞれの可変遅延回
路（１３，２３，３３）の遅延量中点における位相は一
致する。このクロックを各ＬＳＩ内の基本クロックとし
て使用する。
【００１９】
【発明の効果】以上で説明したように、本発明ではクロ
ック分配回路から１組のクロックを送り出し、各ＬＳＩ
にシリアルに接続し、ＬＳＩ内部にクロック位相調整回
路を持つことで、各ＬＳＩのクロック位相を一致させる
ものである。
ック分配回路から１組のクロックを送り出し、各ＬＳＩ
にシリアルに接続し、ＬＳＩ内部にクロック位相調整回
路を持つことで、各ＬＳＩのクロック位相を一致させる
ものである。
【００２０】プリント基板上のクロック配線は１組でよ
いので、クロック配線の実装が容易になり、配線本数が
減るため、電磁放射の点からも有利である。
いので、クロック配線の実装が容易になり、配線本数が
減るため、電磁放射の点からも有利である。
【図１】本発明によるクロック回路の一実施例を示す図
である。
である。
【図２】可変遅延回路の例である。
【図３】位相差検出回路の例である。（ＰＬＬで多用さ
れているＰＦＣにグリッジ除去回路を付加したもの。）
れているＰＦＣにグリッジ除去回路を付加したもの。）
【図４】アップダウン・カウンタである。
【図５】図１に示す回路の動作を説明するタイミングチ
ャートである。
ャートである。
０…クロック生成部（送信ブロック）、 １…原発振
器、２…クロックジェネレータ回路、３…正相クロック
ドライバ（第１の送信回路）、４…逆相クロックドライ
バ（第２の送信回路）、１０…ＬＳＩ１（第１の受信ブ
ロック）、１１…レシーバ１（第１の受信回路）、１２
…レシーバ２（第２の受信回路）、 １３…可変遅延
回路、１４…位相差検出回路、 １５
…制御回路、１６…ＬＳＩ１内クロックドライバ、２０
…ＬＳＩ２(第２の受信ブロック)、２１…レシーバ１
（第１の受信回路）、２２…レシーバ２（第２の受信回
路）、 ２３…可変遅延回路、２４…位相差検出回
路、 ２５…制御回路、２６…ＬＳＩ２内クロック
ドライバ、３０…ＬＳＩ３（第３の受信ブロック）、３
１…レシーバ１（第１の受信回路）、３２…レシーバ２
（第２の受信回路）、 ３３…可変遅延回路、３４…
位相差検出回路、 ３５…制御回路、３６…ＬＳＩ
３内クロックドライバ、 ４１…終端回路１、４２
…終端回路２、５１…正相クロックドライバとＬＳＩ１
内レシーバ１をつなぐ配線１、５２…ＬＳＩ１内レシー
バとＬＳＩ２内レシーバ１をつなぐ配線１、５３…ＬＳ
Ｉ２内レシーバとＬＳＩ３内レシーバ１をつなぐ配線
１、５４…ＬＳＩ３内レシーバ１と終端回路１をつなぐ
配線１、６１…終端回路２とＬＳＩ１内レシーバ２をつ
なぐ配線２、６２…ＬＳＩ１内レシーバ２とＬＳＩ２内
レシーバ２をつなぐ配線２、６３…ＬＳＩ２内レシーバ
２とＬＳＩ３内レシーバ２をつなぐ配線２、６４…ＬＳ
Ｉ３内レシーバ２と逆相クロックドライバをつなぐ配線
２、７０…可変遅延回路制御ピン（上位ビット）、７１
…可変遅延回路制御ピン（下位ビット）、８０…可変遅
延回路入力ピン、８１…可変遅延回路の遅延量中点のピ
ン、８２…可変遅延回路出力ピン、９０，９１…位相差
検出回路入力ピン、９２，９３…位相差検出回路出力ピ
ン １００…ＮＡＮＤゲート、１０１…ＮＯＮ−ＩＮＶ
ＥＲＴゲート、 １０２…ＡＮＤゲート、１０３…遅延
ゲート、 １０４…ＩＮＶＥＲＴゲート、１１０
…カウント・アップ・ピン、 １１１…カウント・
ダウン・ピン、１１２…カウンタ出力ピン（上位）、
１１３…カウンタ出力ピン（下位）、１２０…カウン
タ、１３０…信号位相（配線１）、１３１…信号位相
（配線２）、１３２…正相クロックドライバの波形、１
３３…逆相クロックドライバの波形、 １３４…ＬＳＩ
１レシーバ１の波形、１３５…ＬＳＩ１レシーバ２の波
形、１３６…ＬＳＩ１可変遅延回路の遅延量中点の波
形、１３７…ＬＳＩ２レシーバ１の波形、 １３８…
ＬＳＩ２レシーバ２の波形、１３９…ＬＳＩ２可変遅延
回路の遅延量中点の波形、１４０…ＬＳＩ３レシーバ１
の波形、 １４１…ＬＳＩ３レシーバ２の波形、１４
２…ＬＳＩ３可変遅延回路の遅延量中点の波形、１４３
…各ＬＳＩ内のクロック位相。
器、２…クロックジェネレータ回路、３…正相クロック
ドライバ（第１の送信回路）、４…逆相クロックドライ
バ（第２の送信回路）、１０…ＬＳＩ１（第１の受信ブ
ロック）、１１…レシーバ１（第１の受信回路）、１２
…レシーバ２（第２の受信回路）、 １３…可変遅延
回路、１４…位相差検出回路、 １５
…制御回路、１６…ＬＳＩ１内クロックドライバ、２０
…ＬＳＩ２(第２の受信ブロック)、２１…レシーバ１
（第１の受信回路）、２２…レシーバ２（第２の受信回
路）、 ２３…可変遅延回路、２４…位相差検出回
路、 ２５…制御回路、２６…ＬＳＩ２内クロック
ドライバ、３０…ＬＳＩ３（第３の受信ブロック）、３
１…レシーバ１（第１の受信回路）、３２…レシーバ２
（第２の受信回路）、 ３３…可変遅延回路、３４…
位相差検出回路、 ３５…制御回路、３６…ＬＳＩ
３内クロックドライバ、 ４１…終端回路１、４２
…終端回路２、５１…正相クロックドライバとＬＳＩ１
内レシーバ１をつなぐ配線１、５２…ＬＳＩ１内レシー
バとＬＳＩ２内レシーバ１をつなぐ配線１、５３…ＬＳ
Ｉ２内レシーバとＬＳＩ３内レシーバ１をつなぐ配線
１、５４…ＬＳＩ３内レシーバ１と終端回路１をつなぐ
配線１、６１…終端回路２とＬＳＩ１内レシーバ２をつ
なぐ配線２、６２…ＬＳＩ１内レシーバ２とＬＳＩ２内
レシーバ２をつなぐ配線２、６３…ＬＳＩ２内レシーバ
２とＬＳＩ３内レシーバ２をつなぐ配線２、６４…ＬＳ
Ｉ３内レシーバ２と逆相クロックドライバをつなぐ配線
２、７０…可変遅延回路制御ピン（上位ビット）、７１
…可変遅延回路制御ピン（下位ビット）、８０…可変遅
延回路入力ピン、８１…可変遅延回路の遅延量中点のピ
ン、８２…可変遅延回路出力ピン、９０，９１…位相差
検出回路入力ピン、９２，９３…位相差検出回路出力ピ
ン １００…ＮＡＮＤゲート、１０１…ＮＯＮ−ＩＮＶ
ＥＲＴゲート、 １０２…ＡＮＤゲート、１０３…遅延
ゲート、 １０４…ＩＮＶＥＲＴゲート、１１０
…カウント・アップ・ピン、 １１１…カウント・
ダウン・ピン、１１２…カウンタ出力ピン（上位）、
１１３…カウンタ出力ピン（下位）、１２０…カウン
タ、１３０…信号位相（配線１）、１３１…信号位相
（配線２）、１３２…正相クロックドライバの波形、１
３３…逆相クロックドライバの波形、 １３４…ＬＳＩ
１レシーバ１の波形、１３５…ＬＳＩ１レシーバ２の波
形、１３６…ＬＳＩ１可変遅延回路の遅延量中点の波
形、１３７…ＬＳＩ２レシーバ１の波形、 １３８…
ＬＳＩ２レシーバ２の波形、１３９…ＬＳＩ２可変遅延
回路の遅延量中点の波形、１４０…ＬＳＩ３レシーバ１
の波形、 １４１…ＬＳＩ３レシーバ２の波形、１４
２…ＬＳＩ３可変遅延回路の遅延量中点の波形、１４３
…各ＬＳＩ内のクロック位相。
Claims (1)
- 【請求項１】第１の送信回路、第２の送信回路を有する
送信ブロック、第１の受信回路、第２の受信回路を有す
る複数の受信ブロック、第１の送信回路と第１の受信回
路との間あるいは複数の受信ブロックの第１の受信回路
間をシリアルに電気的に接続する第１の配線、第２の送
信回路と第２の受信回路との間あるいは複数の受信ブロ
ックの第２の受信ブロック間をシリアルに電気的に接続
する第２の配線を有するクロック回路において、前記第
１の配線は送信ブロック内第１の送信回路、第１の受信
ブロック内第１の受信回路、第２の受信ブロック内第１
の受信回路、最後に第ｎの受信ブロック内第１の受信回
路の順に接続し、前記第２の配線は送信ブロック内第２
の送信回路、第ｎの受信ブロック内第２の受信回路、第
（ｎ−１）の受信ブロック内第２の受信回路、最後に第
１の受信ブロック内第２の受信回路の順に接続し、前記
第１の配線および第２の配線は送信ブロックと受信ブロ
ックとの間あるいは同一の受信ブロックの間では並行・
等長配線とし、さらに前記第１の受信回路の次段には可
変遅延回路を設け、前記可変遅延回路の出力と第２の受
信回路の出力との信号位相差を検出する位相差検出回路
を設け、位相差検出回路の出力により可変遅延回路を調
整して前記位相差をなくす作用をもつ制御回路を設ける
構成で、各受信ブロック内可変遅延回路の調整後、遅延
量の中点から信号を取り出し、各受信ブロック内のクロ
ックとして使用することを特徴とするクロック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8150713A JPH09330142A (ja) | 1996-06-12 | 1996-06-12 | クロック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8150713A JPH09330142A (ja) | 1996-06-12 | 1996-06-12 | クロック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330142A true JPH09330142A (ja) | 1997-12-22 |
Family
ID=15502786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8150713A Pending JPH09330142A (ja) | 1996-06-12 | 1996-06-12 | クロック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330142A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2783944A1 (fr) * | 1998-09-28 | 2000-03-31 | Nec Corp | Circuit de distribution de signal et procede de connexion de ligne de signal |
| US6111448A (en) * | 1997-09-10 | 2000-08-29 | Nec Corporation | Clock signal distribution circuit |
| JP2012004697A (ja) * | 2010-06-15 | 2012-01-05 | Fujitsu Ltd | クロック分配回路及びその回路を含む半導体回路装置 |
-
1996
- 1996-06-12 JP JP8150713A patent/JPH09330142A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111448A (en) * | 1997-09-10 | 2000-08-29 | Nec Corporation | Clock signal distribution circuit |
| FR2783944A1 (fr) * | 1998-09-28 | 2000-03-31 | Nec Corp | Circuit de distribution de signal et procede de connexion de ligne de signal |
| JP2012004697A (ja) * | 2010-06-15 | 2012-01-05 | Fujitsu Ltd | クロック分配回路及びその回路を含む半導体回路装置 |
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