JPH09330267A - メモリ制御装置およびメモリ制御方法、並びに画像生成装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリアクセスの効率化を図る。 【解決手段】 画素データをフレームバッファ２８から
読み出すとき、タイミング発生回路２７１において、同
一の行アドレスが発生され、さらに、その同一の行アド
レス上における複数の画素データの列アドレスが順次発
生されて、フレームバッファ２８に与えられる。このと
き、列アドレスは、列アドレスバッファ２７２にも供給
されて記憶される。そして、演算処理回路２７４では、
フレームバッファ２８から読み出された画素データと、
外部から供給された画素データとを用いての演算が順次
行われ、この演算結果をフレームバッファ２８に書き込
むとき、列アドレスバッファ２７２に記憶された列アド
レスがフレームバッファ２８に与えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ制御装置お
よびメモリ制御方法、並びに画像生成装置に関する。特
に、例えば、３次元コンピュータグラフィックシステム
において、回転、移動、及び拡大／縮小等の座標変換を
頻繁に行って立体モデル（３次元画像）を表示する場合
に、その表示画像を生成するときなどに用いて好適なメ
モリ制御装置およびメモリ制御方法、並びに画像生成装
置に関する。

【０００２】

【従来の技術】例えば、コンピュータグラフィックスシ
ステムは、計算機とグラフィックス周辺装置により、画
像（映像）を作成して表示するシステムであり、機械、
電気、建築等における設計支援のためのＣＡＤシステム
や、化学、航空、制御等における反応、応答のシュミレ
ーション、さらには、教育、芸術、及びビデオゲーム等
の多くの分野において活用されている。

【０００３】上述のようなコンピュータグラフィックス
システムとして、主として計算機の数値計算能力を活用
して立体的な画像（３次元画像）を作成する３次元画像
生成装置を備えたシステム（以下、３次元グラフィック
システムと言う。）がある。

【０００４】この３次元グラフィックシステムは、計算
機中にある立体モデルを、回転、移動、拡大／縮小とい
う座標変換を頻繁に行って画面表示するシステムであ
り、２次元グラフィックシステムに比べ、座標変換、透
視変換、陰影処理、及び隠線／隠面消去処理等、高度な
技術を必要とする。

【０００５】ここで、３次元グラフィックシステムで
は、立体モデルを、空間中において様々な状態に変化さ
せるために、画素毎の演算を行う画素演算処理が行われ
るが、この画素演算処理を行うためには、立体モデルか
ら得られる画素データと、既に得られており、フレーム
バッファなどに記憶されている画素データとの合成およ
び比較等が必要となる。そこで、３次元グラフィックシ
ステムにおいては、フレームバッファから、そこに既に
記憶されている画素データを読み出し（リードし）、そ
の画素データと、新しく入力（生成）された画素データ
とを用いての演算処理を行い、その演算結果を、フレー
ムバッファに書き戻すことが行われる（以下、適宜、こ
のような動作（処理）を、リードモディファイライト動
作と言う）。

【０００６】図７は、従来の３次元グラフィックシステ
ムにおける３次元画像生成装置の一例の構成を示してい
る。図７において、３次元画像生成装置は、図示せぬブ
ロックからの画素データの書き込み要求を保持する記憶
回路としてのリクエストバッファ１０１と、その書き込
み要求に応じてメモリ制御を行うメモリ制御回路１０２
と、画素データを記憶するメモリとしての、例えば同期
型のＤＲＡＭ（Dynamic Random Access Memory）（ＳＤ
ＲＡＭ（Syncronous DRAM））などで構成されたフレー
ムバッファ１０３とを備えている。

【０００７】なお、フレームバッファ１０３において
は、行アドレスおよび列アドレスの２つのアドレスによ
って特定される領域に対して、データの書き込みおよび
読み出しが行われるようになされている。

【０００８】メモリ制御回路１０２は、リクエストバッ
ファ１０１からの書き込み要求の読み出し、並びにフレ
ームバッファ１０３の物理的なアドレスADRおよび制御
信号CTLの発生を行うタイミング発生回路１０２Ａと、
フレームバッファ１０３から読み出された画素データ、
および書き込み要求のあった画素データを用いての画素
演算処理を行う演算処理回路１０２Ｂとからなる。

【０００９】なお、タイミング発生回路１０２Ａは、例
えば、書き込み要求としてアドレスを、リクエストバッ
ファ１０１からアドレスバス１０４を介して受信し、ま
た、発生したアドレスADRまたは制御信号CTLを、コント
ロールバス１０６またはアドレスバス１０７それぞれを
介して、フレームバッファ１０３に供給するようになさ
れている。演算処理回路１０２Ｂは、リクエストバッフ
ァ１０４からアドレスとともに出力されるデータ（画素
データ）を、データバス１０５を介して受信し、また、
フレームバッファ１０３との間の画素データDATAの送受
信を、データバス１０８を介して行うようになされてい
る。

【００１０】以上のように構成される３次元画像生成装
置において、フレームバッファ１０３の同一行アドレス
内の、例えば任意の３画素（ピクセル）に対して、リー
ドモディファイライト動作が行われる場合、図８に示す
ように、まず、タイミング発生回路１０２Ａは、クロッ
クclk＝「０」において、リクエストバッファ１０１か
らの書き込み要求に応じた行アドレスを活性化するた
め、フレームバッファ１０３に対して、ロウアクティブ
動作を指示する制御信号Ractを、コントロールバス１０
６介して供給すると共に、書き込み要求に応じた行アド
レスRow0を、アドレスバス１０７を介して供給する。こ
れにより、フレームバッファ１０３は、タイミング発生
回路１０２ＡからのアドレスRow0を行アドレスとしてラ
ッチし、その行アドレスRow0に対応する領域を活性化す
る。

【００１１】次に、タイミング発生回路１０２Ａは、ク
ロックclk＝「２」において、フレームバッファ１０３
に対して、カラムリードアクセス動作を指示する信号Rd
cを、コントロールバス１０６介して供給すると共に、
書き込み要求に応じた列アドレスCol0を、アドレスバス
１０７を介して供給する。

【００１２】これにより、フレームバッファ１０３は、
タイミング発生回路１０２ＡからのアドレスCol0を列ア
ドレスとしてラッチする。そして、フレームバッファ１
０３は、タイミング発生回路１０２Ａからの行アドレス
Row0及び列アドレスCol0により特定される領域に記憶さ
れている画素データRpd0を読み出し、データバス１０８
を介して演算処理回路１０２Ｂに供給する。

【００１３】次に、演算処理回路１０２Ｂは、クロック
clk＝「５」において、フレームバッファ１０３からの
画素データRpd0を受信する。ここで、リクエストバッフ
ァ１０１は、書き込み要求（アドレス）を出力するとき
に、それに対応する画像データも出力しており、この画
像データは、データバス１０５を介して、演算処理回路
１０２Ｂで受信される。演算回路１０２Ｂは、フレーム
バッファ１０３からの画素データRpd0を受信すると、こ
の画素データRpd0と、リクエストバッファ１０１からの
画素データとを用いての演算処理を行い、これにより、
フレームバッファ１０３に新たに書き込むべき画素デー
タWpd0を生成する。

【００１４】そして、タイミング発生回路１０２Ａは、
クロックclk＝「８」において、フレームバッファ１０
３に対して、カラムライトアクセス動作を指示する制御
信号Wrcを、コントロールバス１０６を介して供給する
と共に、前回発生したものと同一の列アドレスCol0を、
アドレスバス１０７を介してを供給する。これにより、
フレームバッファ１０３の行アドレスRow0及び列アドレ
スCol0で特定される領域には、演算処理回路１０２Ｂに
おける演算処理の結果得られた画素データWpd0が供給さ
れる。

【００１５】同一行アドレス内の、残りの２つの画素デ
ータについても、クロックclk＝「９」乃至「１５」ま
たは「１７」乃至「２３」において、上述のクロックcl
k＝「２」乃至「８」における場合と同様の手順にした
がって、フレームバッファ１０３へのアクセス及び演算
処理が行われることにより、行アドレスRow0及び列アド
レスCol1で示される領域に画素データWpd1が、行アドレ
スRow0及び列アドレスCol2で示される領域に画素データ
Wpd2が、それぞれ供給される。

【００１６】以上のようにして、同一行アドレス内の３
画素についての画素データが、フレームバッファ１０３
に供給されると、タイミング制御回路１０２Ａは、クロ
ックclk＝「２５」において、プリチャージ動作を指示
する制御信号Pchrgを、コントロールバス１０６介して
フレームバッファ１０３へ供給する。これにより、活性
化された行アドレスCol0に供給された画素データWpd0，
Wpd1，Wpd2が、フレームバッファ１０３の、対応する領
域（メモリセル）へ書き込まれる。

【００１７】尚、図８において、クロックclkが「０」
乃至「１」の期間tRCDは、タイミング発生回路１０２Ａ
が行アドレスRow0及び制御信号Ractを発生してから、フ
レームバッファ１０３がRow0を行アドレスとしてラッチ
して、その行アドレスRow0内のデータが活性化されるま
での期間である。

【００１８】また、クロックclkが「２」乃至「４」の
期間tCLは、タイミング発生回路１０２Ａが列アドレスC
ol0及び制御信号Rdcを発生してから、フレームバッファ
１０３から読み出される画素データRpd0が有効となるま
での期間である。クロックclkが「９」乃至「１１」の
期間および「１７」乃至「１９」の期間も同様である。

【００１９】さらに、クロックclkが「５」乃至「７」
の期間tRMWは、読み出す画素データRpd0が有効となって
から、演算処理回路１０２Ｂにおける演算が終了するま
での期間である。クロックclkが「１２」乃至「１４」
の期間および「２０」乃至「２２」の期間も同様であ
る。

【００２０】また、クロックclkが「２３」乃至「２
４」の期間tRASは、同一行のデータのアクセスが終了
し、プリチャージ動作が可能になるまでの期間である。

【００２１】さらに、クロックclkが「２５」乃至「２
６」の期間tRPは、プリチャージ動作が行われ、新たな
行アドレスを活性化することができるようになるまでの
期間である。

【００２２】なお、以上の期間のうち、期間tRCD，tC
L，tRAS、及びtRPは、フレームバッファ１０３を構成す
るＤＲＡＭ（ＳＤＲＡＭ）の規格により規定されるもの
であり、また、期間tRMWは、演算処理回路１０２Ｂにお
ける演算処理の内容によって変動するものである。図８
においては、期間tRP，tRCD、及びtRASは２クロックを
要するものと、また、期間tCLおよびtRMWは３クロック
を要するものとしてある。

【００２３】

【発明が解決しようとする課題】ところで、上述したよ
うな従来の３次元画像生成装置では、リードモディファ
イライト動作を行う場合において、１画素単位でリード
動作（フレームバッファ１０３からの画素データの読み
出し）、演算処理、ライト動作（フレームバッファ１０
３への演算結果の書き込み）が繰り返し行われる。この
ため、図８に示したように、１画素毎にデータ転送以外
の余分なサイクル、即ち、期間tCLおよびtRMWが必要で
あり、メモリアクセス効率が良いとは言い難かった。

【００２４】具体的には、リードモディファイライト動
作に要する期間は、式 tRCD＋画素数×（tCL＋tRMW）＋tRAS＋tRP＋（画素数−
１） から求めることができ、この式からわかるように、余分
なサイクルとしての期間tCLおよびtRMWが画素数に比例
して必要となる。例えば、図８に示した場合における３
画素のリードモディファイライト動作に要する期間は２
７クロックであり、この場合の画素演算の処理効率、即
ち、１画素の処理に費やされるクロック数は９クロック
（＝２７クロック／３画素）となる。

【００２５】本発明は、このような状況に鑑みてなされ
たものであり、メモリアクセスの効率化を図ることがで
きるようにするものである。

【００２６】

【課題を解決するための手段】請求項１に記載のメモリ
制御装置は、第１および第２のアドレスを発生する発生
手段と、発生手段の出力を記憶するアドレス記憶手段
と、発生手段の出力、またはアドレス記憶手段の記憶値
のうちのいずれか一方を選択し、メモリに与える選択手
段とを備えることを特徴とする。

【００２７】請求項４に記載のメモリ制御方法は、同一
の第１のアドレスを発生してメモリに与え、複数の記憶
データの第２のアドレスを順次発生して、メモリに与え
ることにより、複数の記憶データを読み出すとともに、
複数の記憶データの第２のアドレスを記憶し、その記憶
した複数の記憶データの第２のアドレスをメモリに順次
与えることにより、複数の入力データおよび複数の記憶
データを用いての複数の演算結果を書き込むことを特徴
とする。

【００２８】請求項５に記載の画像生成装置は、頂点デ
ータに基づいて、単位図形の内部の画素についての画素
データを生成する画素データ生成手段と、第１および第
２のアドレスにより特定される領域に対して、データの
読み出しおよび書き込みが行われるデータ記憶手段と、
画素データ生成手段により生成された画素データと、デ
ータ記憶手段に記憶されたデータとを用いて所定の演算
を行う演算手段と、第１および第２のアドレスを発生す
る発生手段と、発生手段の出力を記憶するアドレス記憶
手段と、発生手段の出力、またはアドレス記憶手段の記
憶値のうちのいずれか一方を選択し、データ記憶手段に
与える選択手段とを備えることを特徴とする。

【００２９】請求項１に記載のメモリ制御装置において
は、発生手段は、第１および第２のアドレスを発生し、
アドレス記憶手段は、連続して入力される複数の入力デ
ータとの演算が施される複数の記憶データの第１のアド
レスが同一である間に、発生手段が発生する第２のアド
レスを記憶するようになされている。選択手段は、記憶
データをメモリから読み出すとき、または入力データお
よび記憶データを用いての演算結果をメモリに書き込む
とき、発生手段の出力、またはアドレス記憶手段の記憶
値をそれぞれ選択して、メモリに与えるようになされて
いる。

【００３０】請求項４に記載のメモリ制御方法において
は、同一の第１のアドレスを発生してメモリに与え、複
数の記憶データの第２のアドレスを順次発生して、メモ
リに与えることにより、複数の記憶データを読み出すと
ともに、複数の記憶データの第２のアドレスを記憶し、
その記憶した複数の記憶データの第２のアドレスをメモ
リに順次与えることにより、複数の入力データおよび複
数の記憶データを用いての複数の演算結果を書き込むよ
うになされている。

【００３１】請求項５に記載の画像生成装置において
は、画像データ生成手段は、頂点データに基づいて、単
位図形の内部の画素についての画素データを生成し、デ
ータ記憶手段は、第１および第２のアドレスにより特定
される領域に対して、データの読み出しおよび書き込み
を行うようになされている。演算手段は、画素データ生
成手段により生成された画素データと、データ記憶手段
に記憶されたデータとを用いて所定の演算を行い、発生
手段は、第１および第２のアドレスを発生するようにな
されている。アドレス記憶手段は、画素データ生成手段
が連続して出力する複数の画素データとの演算が施され
る、データ記憶手段に記憶されたデータの第１のアドレ
スが同一である間に、発生手段が発生する第２のアドレ
スを記憶し、選択手段は、データ記憶手段からデータを
読み出すとき、またはデータ記憶手段に演算手段の演算
結果を書き込むとき、発生手段の出力、またはアドレス
記憶手段の記憶値をそれぞれ選択して、データ記憶手段
に与えるようになされている。

【００３２】

【発明の実施の形態】以下、発明の実施の形態につい
て、図面を参照して詳細に説明する。

【００３３】本発明に係る３次元画像生成装置は、例え
ば、図１に示すような３次元コンピュータグラフィック
システム３００の３次元画像生成装置（以下、単に画像
生成装置と言う）２に適用される。

【００３４】まず、３次元コンピュータグラフィックシ
ステム３００において、画像生成装置２には、入力装置
１及び表示装置３が接続されている。

【００３５】画像生成装置２は、入力装置１の出力が供
給される転送回路２１と、転送回路２１の出力が供給さ
れるジオメトリ演算回路２２（頂点データ生成手段）
と、ジオメトリ演算回路２２の出力が供給されるパラメ
ータ演算回路２３と、パラメータ演算回路２３の出力が
供給される画素発生回路２４（画像データ生成手段）
と、画素発生回路２４の出力が供給されるマッピング回
路２５と、マッピング回路２５の出力が供給されるメモ
リ制御回路２７と、メモリ制御回路２７の出力が供給さ
れるディスプレイ制御回路２９とを備えており、ディス
プレイ制御回路２９の出力は、表示装置３に供給される
ようになされている。

【００３６】また、画像生成装置２は、マッピング回路
２５と接続されたテクスチャメモリ２６と、メモリ制御
回路２７と接続されたフレームバッファ２８（データ記
憶手段）とを備えている。

【００３７】まず、入力装置１により、画像生成装置２
に対して、任意の立体モデルを構成するポリゴン（単位
図形）に関するポリゴンデータが入力される。即ち、図
１の３次元コンピュータグラフィックシステムでは、立
体モデル（３次元画像）を、複数のポリゴンに分解し、
これらのポリゴンそれぞれを描画することで、立体モデ
ル全体を表示するようになされており（従って、立体モ
デルは、ポリゴンの組合せにより定義されているという
ことができる）、入力装置１から画像生成装置２に対し
ては、そのようなポリゴンについてのポリゴンデータが
供給されるようになされている。

【００３８】画像生成装置２では、転送回路２１におい
て、入力装置１からのポリゴンデータが、直接メモリア
クセス（ＤＭＡ：Direct Memory Access）転送により、
ジオメトリ演算回路２２に高速転送される。

【００３９】ここで、画像生成装置２は、平面を表す
（ｘ，ｙ）座標のほかに、奥行きを表すｚ座標を用い
て、３次元物体を表し、ｘ，ｙ，ｚの３つの座標で３次
元空間内の任意の１点を表現するようになされている。

【００４０】また、ポリゴンについては、その各頂点が
主要なデータとなっている。すなわち、各頂点に対し
て、幾何学変換を施すことにより、面の変換ができ、最
終的には、ポリゴンの幾何学的変換ができる。この幾何
学的変換としては、並進変換、平行変換、及び回転変換
等がある。

【００４１】そこで、入力装置１により入力されたポリ
ゴンを空間中の様々な位置へと変化させるために、ジオ
メトリ演算回路２２は、転送回路２１からのポリゴンデ
ータの３次元空間内の各頂点（ｘ，ｙ，ｚ）毎に、上述
したような幾何学的変換処理（以下、ジオメトリ変換処
理という）を施す。そして、ジオメトリ演算回路２２
は、ジオメトリ変換処理を行ったポリゴンデータを、パ
ラメータ演算回路２３に供給する。

【００４２】パラメータ演算回路２３は、ジオメトリ演
算回路２２からのポリゴンデータに基いて、画素発生回
路２４においてポリゴン内部の画素データを発生するた
めに必要なパラメータを求め、画素発生回路２４に供給
する。

【００４３】画素発生回路２４は、パラメータ演算回路
２３からのパラメータによりセットアップされ、ジオメ
トリ演算回路２２でジオメトリ変換処理が行われたポリ
ゴンデータ内部の色データ、奥行データ等の画素デー
タ、および表示に対応する２次元平面上でのアドレスを
生成し、マッピング回路２５に供給する。

【００４４】マッピング回路２５は、画素発生回路２４
からの画素データおよびアドレスに応じ、テクテクスチ
ャメモリ２６に格納されているテクスチャデータを用い
て、テクスチャマッピング処理を行う。そして、マッピ
ング回路２５は、テクスチャマッピング処理を行った画
素データおよびアドレスを、メモリ制御回路２７に供給
する。

【００４５】メモリ制御回路２７は、マッピング回路２
５からのアドレスに対応した画素データを、フレームバ
ッファ２８から読み出し、その画素データと、マッピン
グ回路２５からの画素データとを用いて、画素演算処理
を行う。そして、メモリ制御回路２７は、画素演算処理
の結果得られた画素データを、フレームバッファ２８へ
書き込む。また、メモリ制御回路２７は、ディスプレイ
制御回路２９から指定された表示領域の画素データを、
フレームバッファ２８から読み出し、ディスプレイ制御
回路２９に供給する。

【００４６】尚、メモリ制御回路２７及びフレームバッ
ファ２８についての詳細な説明は後述する。

【００４７】ディスプレイ制御回路２９は、メモリ制御
回路２７に対して、表示すべき表示領域の画素データを
要求し、その要求に応じてメモリ制御回路２７から供給
される画素データを受信する。そして、ディスプレイ制
御回路２９は、その画素データをアナログ化して表示装
置３に供給する。

【００４８】これにより、表示装置３においては、ディ
スプレイ制御回路２９からの画素データ（画像信号）に
対応する画面が表示される。

【００４９】次に、上述したメモリ制御回路２７及びフ
レームバッファ２８について詳述する。

【００５０】メモリ制御回路２７とフレームバッファ２
８とは、例えば、前述した図７のメモリ制御回路１０２
およびフレームバッファ１０３における場合と同様に接
続されている。即ち、メモリ制御回路２７とフレームバ
ッファ２８とは、図２に示すように、１本のコントロー
ルバス１０６、１本のアドレスバス１０７、および１本
のデータバス１０８で接続されている。そして、メモリ
制御回路２７は、制御信号CTLまたはアドレスADRを、コ
ントロールバス１０６またはアドレスバス１０７それぞ
れを介して出力することで、フレームバッファ２８にア
クセスするようになされている。また、メモリ制御回路
２７とフレームバッファ２８との間では、データバス１
０８を介して、データDATAのやりとりが行われるように
なされている。

【００５１】メモリ制御回路２７は、タイミング発生回
路２７１（発生手段）（指示手段）、列アドレスバッフ
ァ２７２（アドレス記憶手段）、セレクト回路２７３
（選択手段）、演算処理回路２７４（演算手段）、ライ
トデータバッファ２７５、および双方向バッファ２７６
で構成されている。

【００５２】タイミング発生回路２７１は、フレームバ
ッファ２８に対する制御信号CTLを発生し、コントロー
ルバス１０６を介して、フレームバッファ２８に供給す
るようになされている。また、タイミング発生回路２７
１は、マッピング回路２５からアドレスバス１０４を介
して供給される画素データのアドレスに対応して、行ア
ドレスおよび列アドレス（第１および第２のアドレス）
を発生し、アドレスバス１１１を介して、列アドレスバ
ッファ２７２およびセレクト回路２７３に供給するよう
にもなされている。さらに、タイミング発生回路２７１
は、コントロールバス１０９を介して、セレクト回路２
７３および双方向バッファ２７６を制御するようにもな
されている。

【００５３】列アドレスバッファ２７２は、例えばＦＩ
ＦＯ（First In First Out）方式のメモリを含んで構成
され、タイミング発生回路２７１が発生する列アドレス
を、必要に応じて記憶するようになされている。列アド
レスバッファ２７２において記憶された列アドレスは、
アドレスバス１１２を介して、セレクト回路２７３に供
給されるようになされている。

【００５４】セレクト回路２７３は、タイミング発生回
路２７１の制御にしたがって、タイミング発生回路２７
１が出力するアドレス（行アドレス、列アドレス）、ま
たは列アドレスバッファ２７２が出力する列アドレスの
うちのいずれか一方を選択し、アドレスバス１０７を介
して、フレームバッファ２８に供給するようになされて
いる。

【００５５】演算処理回路２７４は、マッピング回路２
５から供給される画素データと、フレームバッファ２８
から読み出され、双方向バッファ２７６を介して供給さ
れる画素データとを用いての演算処理を行い、その演算
結果としての画素データを、データバス１１４を介し
て、ライトデータバッファ２７５に供給するようになさ
れている。ライトデータバッファ２７５は、演算処理回
路２７４から供給される画素データを一時記憶し、デー
タバス１１５を介して双方向バッファ２７６に供給する
ようになされている。双方向バッファ２７６は、フレー
ムバッファ２８から読み出され、データバス１０８を介
して供給される画素データを受信し、データバス１１３
を介して、演算処理回路２７４に供給するとともに、ラ
イトデータバッファ２７５から供給される画素データを
受信し、データバス１０８を介して、フレームバッファ
２８に供給するようになされている。

【００５６】フレームバッファ２８は、前述した図７の
フレームバッファ１０３と同様に構成されている。

【００５７】以上のように構成されるメモリ制御回路２
７に対しては、マッピング回路２５から、処理を行うべ
き画素データが、データバス１０５を介して、また、そ
の画素データについてのアドレスが、アドレスバス１０
４を介して入力される。

【００５８】例えば、いま、マッピング回路２５から連
続してフレームバッファ２８の同一行アドレス内の３つ
の画素データPix0，Pix1，Pix2が入力され、次に異なる
行アドレスの画素データPix3が入力され、これらについ
て、リードモディファライト動作が行われる場合、図３
に示すように、まず、タイミング発生回路２７１は、ク
ロックclk＝「０」において、画素データPix0，Pix1，P
ix2についてのアドレスに応じて、行アドレスを活性化
するため、ロウアクティブ動作を指示する制御信号Ract
を発生し、コントロールバス１０６介して、フレームバ
ッファ２８に供給する。同時に、タイミング発生回路２
７１は、３つの画素データPix0，Pix1，Pix2に対応する
同一の行アドレスRow0を発生し、アドレスバス１１１を
介して、セレクト回路２７３に供給する。

【００５９】このとき、タイミング発生回路２７１は、
セレクト回路２７３を、タイミング発生回路２７１の出
力を選択するように制御しており、従って、行アドレス
Row0は、セレクト回路２７３において選択され、アドレ
スバス１０７を介して、フレームバッファ２８に供給さ
れる。

【００６０】これにより、フレームバッファ２８は、タ
イミング発生回路２７１からのアドレスRow0を行アドレ
スとしてラッチし、制御信号Ractにしたがって、行アド
レスRow0に対応する領域を活性化する。

【００６１】そして、タイミング発生回路２７１は、ク
ロックclk＝「２」において、カラムリードアクセス動
作を指示する信号Rdcを発生し、コントロールバス１０
６介して、フレームバッファ２８へ供給する。さらに、
タイミング発生回路２７１は、その出力を選択するよう
に、セレクト回路２７３を制御するとともに、リード方
向（フレームバッファ２８から演算処理回路２７４の方
向）にデータを転送するように、双方向バッファ２７６
を制御する。その後、タイミング発生回路２７１は、同
一行内の最初の画像データPix0に対応する列アドレスCo
l0を発生し、アドレスバス１１１を介して出力する。

【００６２】この列アドレスCol0は、列アドレスバッフ
ァ１１２およびセレクト回路２７３に供給される。列ア
ドレスバッファ１１２は、タイミング発生回路２７１か
らの列アドレスCol0を受信して記憶する。また、セレク
ト回路２７３は、タイミング発生回路２７１からの列ア
ドレスCol0を選択し、アドレスバス１０７を介して、フ
レームバッファ２８に供給する。

【００６３】フレームバッファ２８は、タイミング発生
回路２７１が発生したアドレスCol0を、列アドレスとし
てラッチする。そして、フレームバッファ２８は、行ア
ドレスRow0および列アドレスCol0で特定される領域に記
憶されている画素データRpd0を読み出し、データバス１
０８を介して、双方向バッファ２７６に供給する。

【００６４】双方向バッファ２７６は、上述したよう
に、リード方向に、データを転送するように制御されて
おり、従って、この場合、フレームバッファ２８からの
画像データRpd0は、双方向バッファ２７６を介して、演
算処理回路２７４に供給される。

【００６５】次に、タイミング発生回路２７１は、クロ
ックclk＝「３」において、カラムリードアクセス動作
を指示する信号Rdcを発生するとともに、同一行内の２
番目の画像データPix1に対応する列アドレスCol1を発生
し、以下、クロックclk＝「２」における場合と同様の
処理を行う。

【００６６】これにより、列アドレスバッファ２７２に
は列アドレスCol1が記憶され、また、フレームバッファ
２８の行アドレスRow0および列アドレスCol1で特定され
る領域から画素データRpd1が読み出されて、演算処理回
路２７４に供給される。

【００６７】さらに、タイミング発生回路２７１は、ク
ロックclk＝「４」において、カラムリードアクセス動
作を指示する信号Rdcを発生するとともに、同一行内の
３番目の画像データPix2に対応する列アドレスCol2を発
生し、以下、クロックclk＝「２」における場合と同様
の処理を行う。

【００６８】これにより、やはり、列アドレスバッファ
２７２には列アドレスCol2が記憶され、また、フレーム
バッファ２８の行アドレスRow0および列アドレスCol2で
特定される領域から画素データRpd2が読み出されて、演
算処理回路２７４に供給される。

【００６９】演算処理回路２７４は、例えば、パイプラ
イン処理が可能な構造となっており、クロックclk＝
「５」において、画素データPix0とRpd0とを用いた演算
処理を、クロックclk＝「６」において、画素データPix
1とRpd1とを用いた演算処理を、クロックclk＝「７」に
おいて、画素データPix2とRpd2とを用いた演算処理を、
それぞれ開始する。そして、演算処理回路２７４は、各
演算処理の結果得られる画素データWpd0，Wpd1，Wpd2
を、ライトデータバッファ２７５に順次供給する。ライ
トデータバッファ２７５は、例えば、ＦＩＦＯ方式のメ
モリで構成され、演算処理回路２７４から供給される画
素データWpd0，Wpd1，Wpd2を順次記憶する。

【００７０】一方、タイミング発生回路２７１は、画素
データPix3に対応するアドレスを受信すると、その行ア
ドレスが、いままでに処理した画素データPix0乃至Pix2
の行アドレスと異なることを認識し、ライトデータバッ
ファ２７５に記憶された画素データWpd0乃至Wpd2の、フ
レームバッファ２８への書き込み制御を開始するが、画
素データRpd2とWpd0との、データバス１０８上での衝突
を避けるため、クロクclk＝「８」において待ち状態と
なる。

【００７１】その後、タイミング発生回路２７１は、ク
ロックclk＝「９」において、カラムライトアクセス動
作を指示する制御信号Wrcを、コントロールバス１０６
介してフレームバッファ２８に供給する。さらに、タイ
ミング発生回路２７１は、列アドレスバッファ２７２の
出力を選択するように、セレクト回路２７３を制御する
とともに、ライト方向（ライトデータバッファ２７５か
らフレームバッファ２８の方向）にデータを転送するよ
うに、双方向バッファ２７６を制御する。

【００７２】そして、列アドレスバッファ２７２から
は、最初に記憶した列アドレス、即ち、画像データWpd0
に対応する列アドレスCol0が読み出され、セレクタ回路
２７３に供給される。この場合、セレクタ回路２７３で
は、列アドレスバッファ２７２からの列アドレスCol0が
選択され、アドレスバス１０７を介して、フレームバッ
ファ２８に供給される。同時に、ライトデータバッファ
２７５からは、やはり最初に記憶した画素データWpd0が
読み出され、双方向バッファ２７６に供給される。この
場合、双方向バッファ２７６は、ライト方向に、データ
を転送するように制御されており、従って、ライトデー
タバッファ２７５からの画像データWpd0は、データバス
１０８を介して、フレームバッファ２８に供給される。

【００７３】これにより、フレームバッファ２８の行ア
ドレスRow0および列アドレスCol0で示される領域には、
演算処理回路２７４で得られた画像データWpd0が供給さ
れる。

【００７４】以下、クロックclk＝「１０」および「１
１」においても、タイミング発生回路２７１は同様の処
理を行い、これにより、フレームバッファ２８には、ク
ロックclk＝「１０」において、列アドレスバッファ２
７２で２番目に記憶された列アドレスCol1、およびライ
トデータバッファ２７５で２番目に記憶された画素デー
タWpd1が供給され、クロックclk＝「１１」において、
列アドレスバッファ２７２で３番目に記憶された列アド
レスCol2、およびライトデータバッファ２７５で３番目
に記憶された画素データWpd2が供給される。

【００７５】その結果、クロックclk＝「１０」におい
ては、フレームバッファ２８の行アドレスRow0および列
アドレスCol1で示される領域に、画像データWpd1が供給
され、また、クロックclk＝「１１」においては、フレ
ームバッファ２８の行アドレスRow0および列アドレスCo
l2で示される領域に、画像データWpd2が供給される。

【００７６】そして、タイミング発生回路２７１は、ク
ロックclk＝「１２」において、プリチャージ動作を指
示する制御信号Pchrを、コントロールバス１０６介して
フレームバッファ２８へ供給する。これにより、制御信
号Ractによって活性化された行アドレスRow0の領域に供
給された画素データWpd0乃至Wpd2が、その行アドレスRo
w0および列アドレスCol0乃至Col2に対応する領域（メモ
リセル）に、それぞれ書き込まれる。

【００７７】なお、図３において、クロックclkが
「０」乃至「１」の期間tRCDは、タイミング発生回路２
７１が行アドレスRow0および制御信号Ractを発生してか
ら、フレームバッファ２８がRow0を行アドレスとしてラ
ッチして、その行アドレスRow0内の画素データが活性化
されるまでの期間である。

【００７８】また、クロックclkが「２」乃至「４」の
期間tCL0は、タイミング発生回路２７１が列アドレスCo
l0および制御信号Rdcを発生してから、フレームバッフ
ァ２８から読み出される画像データRpd0が有効となるま
での期間である。同様に、クロックclkが「３」乃至
「５」の期間tCL1は、タイミング発生回路２７１が列ア
ドレスCol1および制御信号Rdcを発生してから、フレー
ムバッファ２８から読み出される画像データRpd1が有効
となるまでの期間であり、クロックclkが「４」乃至
「６」の期間tCL2は、タイミング発生回路２７１が列ア
ドレスCol2および制御信号Rdcを発生してから、フレー
ムバッファ２８から読み出される画像データRpd2が有効
となるまでの期間である。

【００７９】さらに、クロックclkが「５」乃至「７」
の期間tRMW0は、画素データRpd0が有効となってから、
その画素データRpd0を用いての演算処理回路２７４での
演算処理が終了するまでの期間である。同様に、クロッ
クclkが「６」乃至「８」の期間tRMW1は、画素データRp
d1が有効となってから、その画素データRpd1を用いての
演算処理回路２７４での演算処理が終了するまでの期間
であり、クロックclkが「７」乃至「９」の期間tRMW2
は、画像データRpd2が有効となってから、その画像デー
タRpd2を用いての演算処理回路２７４での演算処理が終
了するまでの期間である。

【００８０】また、クロックclkが「１１」乃至「１
２」の期間tRASは、同一行アドレスの画像データに対す
るアクセスが終了し、プリチャージ動作が可能になるま
での期間である。

【００８１】さらに、クロックclkが「１３」乃至「１
４」の期間tRPは、プリチャージ動作が行われ、新たな
行アドレスを活性化することができるまでの期間であ
る。

【００８２】なお、後述する図６における期間tRCD，tC
L，tRMWも、図３における場合と同様の期間を表す。

【００８３】また、前述したように、期間tRCD，tCL，t
RAS、およびtRPは、フレームバッファを構成するＤＲＡ
Ｍの規格により規定されるものであり、期間tRMWは、演
算処理回路２７４における演算処理の内容によって変動
するものである。図３（図６においても同様）において
も、前述した図８における場合と同様に、期間tRP，tRC
D、およびtRASは２クロックと、期間tCLおよびtRMWは３
クロックと、それぞれしてある。

【００８４】次に、メモリ制御回路２７とフレームバッ
ファ２８によって行われるリードモディファイライト動
作における画素演算処理の効率について説明する。

【００８５】図３に示した場合においては、リードモデ
ィファイライト動作に要する期間は、式 tRCD＋tCL＋tRMW＋画素数＋tRAS＋tRP から求めることができ、従って、３画素に対するリード
モディファイライトに要する期間は１５クロックとな
る。この１５クロックというのは、従来の場合（図８）
の２７クロックより、１２クロック少ないが、これは、
図３に示したように、期間tCL0乃至tCL2およびtRMW0乃
至tRMW2がオーバラップしているからである。即ち、画
素データの読み出しおよび画素演算処理が並列して行わ
れていることにより、リードモディファイライトに要す
る期間が短縮されている。

【００８６】この場合における画素演算の処理効率、す
なわち１画素の処理に消費されるクロック数は５クロッ
クであり、従って、前述した従来の３次元画像生成装置
における１画素当たりの処理クロック数が９クロックで
あるのと比較してわかるように、メモリアクセスの効率
化が図られている。

【００８７】また、従来の３次元画像生成装置における
１画素当たりの処理クロック数は、期間tCLおよびtRMW
が、画素毎に必要とされるため、連続して処理すること
ができる同一行アドレスの画素データの数によっては低
減しないが、画像生成装置２では、期間tCLおよびtRMW
が、連続して処理することのできる同一行アドレスの画
素データ数に拘らず一定クロック数であるため、連続し
て処理することができる画素データの数が多いほど、１
画素当たりの処理クロック数を低減することができる。

【００８８】そして、一般的に、３次元画像生成装置
は、メモリアクセスの局所性（同一行アドレスへの連続
アクセスが多い事）を有するから、これを考慮した場
合、その性能を十分に向上させることができる。

【００８９】ところで、列アドレスバッファ２７２をオ
ーバーフローさせないためには、同一行アドレスの画素
データが連続して供給される最大数だけの列アドレスを
記憶させることができるように、列アドレスバッファ２
７２を構成する必要があるが、そのような数の列アドレ
スを記憶しなければならないのは稀であり、このような
レアケースを想定して、列アドレスバッファ２７２を構
成するのは、装置の規模およびコストの面から好ましく
ない。

【００９０】従って、列アドレスバッファ２７２を、同
一行アドレスの画素データが連続して供給される最大数
より少ない数の列アドレスしか記憶することができない
ようにした場合に、そのオーバーフローを防止する必要
がある。

【００９１】さらに、列アドレスバッファ２７２を、単
に、ＦＩＦＯ方式のメモリだけで構成した場合、同一行
アドレスの、同一列アドレスの画素データが、メモリ制
御回路２７に供給されたときに不都合が生じる。

【００９２】具体的には、例えば、図４に示すように、
既に、フレームバッファ２８の行アドレスRow0の列アド
レスCol0に画素データＡが記憶され、その画素データＡ
と同一の行アドレスRow0の、異なる列アドレスCol1に画
素データＢが記憶されている場合において、メモリ制御
回路２７に対して、最初に行アドレスRow0の列アドレス
Col0の画素データａが供給され、続いて行アドレスRow0
の列アドレスCol1の画素データｂが供給され、さらにそ
の後に、最初と同一の行アドレスRow0の列アドレスCol0
の画素データｃが供給されたとき、上述したメモリ制御
回路２７の処理によれば、演算処理回路２７４におい
て、期待している演算結果を得ることができない。

【００９３】即ち、いま、演算処理回路２７４におい
て、画像データＸおよびＹを用いての演算が行われるこ
とにより得られる演算結果（画像データ）を、ＸＹと表
すこととすると、上述の場合、画像データａ，ｂ，ｃが
順次供給されることにより、演算処理回路２７４におい
ては、画像データａＡ，ｂＢ，ｃＡなる演算結果が順次
得られる。

【００９４】しかしながら、画像データｃについては、
本来、画像データａおよびＡを用いての演算結果ａＡと
の演算が行われるべきであり、従って、画像データｃに
ついての演算結果は、ｃａＡにならなければならない。

【００９５】そこで、列アドレスバッファ２７２は、例
えば、図５に示すように構成することができる。この実
施例においては、列アドレスバッファ２７２は、ＦＩＦ
Ｏメモリ２７２１（検出手段）、比較器２７２２（検出
手段）、および論理和演算回路２７２３から構成されて
いる。

【００９６】ＦＩＦＯメモリ２７２１は、タイミング発
生回路２７１から供給される列アドレスを一時記憶し、
セレクト回路２７３に供給するようになされている。な
お、ＦＩＦＯメモリ２７２１は、ＦＩＦＯ方式のメモリ
で、この実施例では、４段に構成されている（但し、Ｆ
ＩＦＯメモリ２７２１の段数は、４段に限定されるもの
ではない）。従って、ＦＩＦＯメモリ２７２１は、最大
で４つの列アドレスを記憶することができるようになさ
れている。また、ＦＩＦＯメモリ２７２１は、記憶可能
な４つの列アドレスを記憶したとき、自身の空き領域が
なくなったことを検出し、論理和演算回路２７２３に、
例えば、１（Ｈレベル）のＦＵＬＬ信号を出力するよう
にもなされている。なお、ＦＩＦＯメモリ２７２１は、
その他の場合は、例えば、０（Ｌレベル）のＦＵＬＬ信
号を、論理和演算回路２７２３に出力するようになされ
ている。

【００９７】比較器２７２２は、タイミング発生回路２
７１からＦＩＦＯメモリ２７２１に供給されるものと同
一の列アドレスを受信し、その列アドレスと、ＦＩＦＯ
メモリ２７２１に、既に記憶されている列アドレスとを
比較し、これにより、ＦＩＦＯメモリ２７２１に記憶さ
れている列アドレスと同一の列アドレスが、タイミング
発生回路２７１において発生されたことを検出するよう
になされている。比較器２７２２は、ＦＩＦＯメモリ２
７２１に記憶されている列アドレスと同一の列アドレス
が、タイミング発生回路２７１において発生されたこと
検出したとき、通常は、例えば、０となっているＤＴ信
号を、例えば、１にして論理和演算回路２７２３に出力
するようになされている。

【００９８】論理和演算回路２７２３は、ＦＩＦＯメモ
リ２７２１からのＦＵＬＬ信号と、比較器２７２２から
のＤＴ信号との論理和を求め、その論理和を、ＥＱ信号
として、タイミング発生回路２７１に出力するようにな
されている。従って、タイミング発生回路２７１には、
ＦＩＦＯメモリ２７２１の空き領域がなくなったとき
と、ＦＩＦＯメモリ２７２１に記憶されている列アドレ
スと同一の列アドレスが、タイミング発生回路２７１に
おいて発生されたときに、１のＥＱ信号が、それ以外の
ときは０のＥＱ信号が供給されるようになされている。

【００９９】以上のように構成される列アドレスバッフ
ァ２７２の下で、図４で説明したような画素データａ乃
至ｃが供給され、フレームバッファ２８へのリードモデ
ィファライト動作が行われる場合においては、図６に示
すように、まず、タイミング発生回路２７１は、クロッ
クclk＝「０」において、図３に示したクロックclk＝
「０」における場合と同様に、制御信号Racおよび行ア
ドレスRow0を発生して、フレームバッファ２８に供給す
る。これにより、フレームバッファ２８では、アドレス
Row0が行アドレスとしてラッチされ、その行アドレスRo
w0に対応する領域がを活性化される。

【０１００】次に、タイミング発生回路２７１は、クロ
ックclk＝「２」において、カラムリードアクセス動作
を指示する信号Rdcを、コントロールバス１０６介して
フレームバッファ２８へ供給する。さらに、タイミング
発生回路２７１は、その出力を選択するように、セレク
ト回路２７３を制御するとともに、リード方向にデータ
を転送するように、双方向バッファ２７６を制御する。
そして、タイミング発生回路２７１は、画像データａの
列アドレスCol0を発生し、セレクト回路２７３を介し
て、フレームバッファ２８に供給する。なお、この列ア
ドレスCol0は、列アドレスバッファ２７２にも供給さ
れ、そのＦＩＦＯメモリ２７２１において記憶される。

【０１０１】フレームバッファ２８は、タイミング発生
回路２７１からのアドレスCol0を受信すると、それを列
アドレスとしてラッチし、その列アドレスCol0と、先に
供給された行アドレスRow0とで特定される領域に記憶さ
れている画素データＡを読み出し、双方向バッファ２７
６を介して、演算処理回路２７４に供給する。

【０１０２】次に、タイミング発生回路２７１は、クロ
ックclk＝「３」において、クロックclk＝「２」におけ
る場合と同様にして、制御信号Rdcおよび画像データｂ
の列アドレスCol1を発生する。これにより、上述した場
合と同様にして、列アドレスCol1は、ＦＩＦＯメモリ２
７２１に記憶され、また、フレームバッファ２８の行ア
ドレスRow0および列アドレスCol1で特定される領域に記
憶されている画素データＢが読み出されて、演算処理回
路２７４に供給される。

【０１０３】ここで、タイミング発生回路２７１は、次
に出力すべき列アドレスも発生するようになされてお
り、この列アドレスを、先に、比較器２７２２に供給す
るようになされている。従って、いまの場合、クロック
clk＝「３」において、画像データｃの列アドレスCol0
が、比較器２７２２に供給される。このとき、ＦＩＦＯ
メモリ２７２１には、画像データｃの列アドレスCol0と
一致する、画像データａの列アドレスCol0が記憶されて
いるから、比較器２７２２は、論理和演算回路２７２３
に、１のＤＴ信号を出力する。これにより、論理和演算
回路２７２３からは、１のＥＱ信号が出力され、このＥ
Ｑ信号は、コントロールバス１１０（図２）を介して、
タイミング発生回路２７１に供給される。

【０１０４】タイミング発生回路２７１は、１のＥＱ信
号を受信すると、フレームバッファ２８からのリード
（読み出し）を中断し、いままでに得られた演算結果の
ライト（書き込み）を行うため、クロックclk＝「４」
乃至「７」の期間、待ち状態となる。

【０１０５】一方、演算処理回路２７４では、クロック
clk＝「５」、「６」において、フレームバッファ２８
に書き込むべきデータを求める演算が開始される。即
ち、演算処理回路２７４は、クロックclk＝「５」にお
いて、画素データａとＡとを用いた演算処理を、クロッ
クclk＝「６」において、画素データｂとＢとを用いた
演算処理を、それぞれ開始する。そして、演算処理回路
２７４は、各演算処理の結果得られる画素データａＡ，
ｂＢを、ライトデータバッファ２７５に順次供給して記
憶させる。

【０１０６】そして、タイミング発生回路２７１は、ク
ロックclk＝「８」において、カラムライトアクセス動
作を指示する制御信号Wrcを、コントロールバス１０６
介してフレームバッファ２８へ供給する。さらに、タイ
ミング発生回路２７１は、列アドレスバッファ２７２の
出力を選択するように、セレクト回路２７３を制御する
とともに、ライト方向にデータを転送するように、双方
向バッファ２７６を制御する。

【０１０７】これにより、列アドレスバッファ２７２か
らは、画素データａＡに対応する列アドレスCol0が読み
出され、アドレスバス１０７を介して、フレームバッフ
ァ２８に供給される。また、ライトデータバッファ２７
５からは、画素データａＡが読み出され、双方向バッフ
ァ２７６およびデータバス１０８を介して、フレームバ
ッファ２８に供給される。その結果、フレームバッファ
２８の行アドレスRow0および列アドレスCol0で示される
領域には、画素データａＡが書き込まれる。

【０１０８】クロックclk＝「９」においても、同様の
処理が行われ、これにより、画像データｂＢが、フレー
ムバッファ２８の行アドレスRow0および列アドレスCol1
で示される領域に書き込まれる。

【０１０９】以上のようにして、ライトデータバッファ
２７５に記憶されていた画素データすべての、フレーム
バッファ２８への書き込みが終了すると、タイミング発
生回路２７１は、再び、フレームバッファ２８からのリ
ードを行うために、クロックclk＝「１０」において、
制御信号Rdcおよび画素データｃの列アドレスCol0を発
生し、クロックclk＝「２」における場合と同様にし
て、フレームバッファ２８の行アドレスRow0および列ア
ドレスCol0により特定される領域から、画素データａＡ
を読み出す。この画素データａＡは、双方向バッファ２
７６を介して、演算処理回路２７４に供給される。

【０１１０】演算処理回路２７４では、クロックclk＝
「１３」において、画素データｃおよびａＡを用いた演
算が開始され、その後、その演算結果としての画素デー
タｃａＡが得られると、その画素データｃａＡは、ライ
トデータバッファ２７５に供給されて記憶される。

【０１１１】そして、タイミング発生回路２７１は、ク
ロックclk＝「１６」において、クロックclk＝「８」に
おける場合と同様にして、制御信号Wrcおよび画素デー
タｃａＡの列アドレスCol0を、フレームメモリ２８に供
給することで、その行アドレスRow0および列アドレスCo
l0で特定される領域に、画素データｃａＡを書き込む。

【０１１２】従って、この場合、フレームバッファ２８
には、画像データｃについての演算結果として、本来得
られるべきのｃａＡが書き込まれる。

【０１１３】以上のように、列アドレスバッファ２７２
に記憶されている列アドレスと同一の列アドレスが、タ
イミング発生回路２７１において発生された場合には、
フレームメモリ２８からの読み出しを中断し、それまで
に得られた演算結果を、フレームメモリ２８に書き込ん
でから、再び読み出しを開始するようにしたので、期待
される演算結果を得ることができる。

【０１１４】次に、列アドレスバッファ２７２が図５に
示すように構成される場合において、ＦＩＦＯメモリ２
７２１の空き容量がなくなった場合には、ＦＩＦＯメモ
リ２７２１から論理和演算回路２７２３に対して、１の
ＦＵＬＬ信号が出力され、これにより、論理和演算回路
２７２３からタイミング発生回路２７１に対して、１の
ＥＱ信号が供給される。従って、この場合も、フレーム
メモリ２８からの読み出しが中断され、それまでに得ら
れた演算結果を、フレームメモリ２８に書き込んでか
ら、再び読み出しが開始されるので、ＦＩＦＯメモリ２
７２１がオーバーフローすることを防止することができ
る。

【０１１５】

【発明の効果】請求項１に記載のメモリ制御装置および
請求項４に記載のメモリ制御方法によれば、記憶データ
をメモリから読み出すとき、同一の第１のアドレスが発
生されてメモリに与えられ、複数の記憶データの第２の
アドレスが順次発生されて、メモリに与えられることに
より、複数の記憶データが読み出されるとともに、その
複数の記憶データの第２のアドレスが記憶される。一
方、入力データおよび記憶データを用いての演算結果を
メモリに書き込むとき、記憶した複数の記憶データの第
２のアドレスがメモリに順次与えられることにより、複
数の入力データおよび複数の記憶データを用いての複数
の演算結果が書き込まれる。従って、メモリアクセスの
効率化を図ることが可能となる。

【０１１６】請求項５に記載の画像生成装置によれば、
画像データをデータ記憶手段から読み出すとき、同一の
第１のアドレスが発生されてデータ記憶手段に与えら
れ、複数の画像データの第２のアドレスが順次発生され
て、データ記憶手段に与えられることにより、複数の画
像データが読み出されるとともに、その複数の画像デー
タの第２のアドレスが記憶される。一方、画像データ発
生手段により発生された画像データ、およびデータ記憶
手段に記憶された画像データを用いての演算結果をデー
タ記憶手段に書き込むとき、記憶した複数の記憶データ
の第２のアドレスがデータ記憶手段に順次与えられるこ
とにより、複数の演算結果が書き込まれる。従って、デ
ータ記憶手段に対するアクセスの効率化を図ることが可
能となり、その結果、装置の処理速度を向上させること
が可能となる。

【図面の簡単な説明】

【図１】本発明を適用した３次元コンピュータグラフィ
ックシステムの一実施例の構成を示すブロック図であ
る。

【図２】図１のメモリ制御装置２７の構成例を示すブロ
ック図である。

【図３】図２のメモリ制御装置２７の処理を説明するた
めのタイミングチャートである。

【図４】同一行アドレスの、同一列アドレスの画素デー
タが、メモリ制御回路２７に供給された場合に生じる不
都合を説明するための図である。

【図５】図２の列アドレスバッファ２７２の構成例を示
すブロック図である。

【図６】列アドレスバッファ２７２が図５に示すように
構成される場合のメモリ制御装置２７の処理を説明する
ためのタイミングチャートである。

【図７】従来の３次元画像作成装置の一例の構成を示す
ブロック図である。

【図８】図７のメモリ制御回路１０２の処理を説明する
ためのタイミングチャートである。

【符号の説明】

２２ ジオメトリ演算回路（頂点データ生成手段），
２３ パラメータ演算回路， ２４ 画素発生回路（画
素データ生成手段）， ２５ マッピング回路， ２６
テクスチャメモリ， ２７ メモリ制御回路， ２８
フレームバッファ（データ記憶手段）， ２９ ディ
スプレイ制御回路， ２７１ タイミング発生回路（発
生手段）（指示手段）， ２７２ 列アドレスバッファ
（列アドレス記憶手段）， ２７３ セレクト回路（選
択手段）， ２７４ 演算処理回路（演算手段）， ２
７５ ライトデータバッファ， ２７６ 双方向バッフ
ァ， ２７２１ ＦＩＦＯメモリ（検出手段）， ２７
２２ 比較器（検出手段）， ２７２３ 論理和演算回
路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１および第２のアドレスにより特定さ
   れる領域に対して、データの読み出しおよび書き込みが
   行われるメモリであって、入力された入力データとの所
   定の演算が施される記憶データを記憶するものを制御す
   るメモリ制御装置であって、 前記第１および第２のアドレスを発生する発生手段と、 前記発生手段の出力を記憶するアドレス記憶手段と、 前記発生手段の出力、または前記アドレス記憶手段の記
   憶値のうちのいずれか一方を選択し、前記メモリに与え
   る選択手段とを備え、 前記アドレス記憶手段は、連続して入力される複数の入
   力データとの演算が施される複数の記憶データの前記第
   １のアドレスが同一である間に、前記発生手段が発生す
   る前記第２のアドレスを記憶し、 前記選択手段は、前記記憶データを前記メモリから読み
   出すとき、または前記入力データおよび記憶データを用
   いての演算結果を前記メモリに書き込むとき、前記発生
   手段の出力、または前記アドレス記憶手段の記憶値をそ
   れぞれ選択して、前記メモリに与えることを特徴とする
   メモリ制御装置。
2. 【請求項２】 前記第１および第２のアドレスにより特
   定される領域に対して、データの読み出しまたは書き込
   みのいずれを行うのかを、前記メモリに指示する指示手
   段と、 前記アドレス記憶手段の空き領域がなくなったことを検
   出する検出手段とをさらに備え、 前記指示手段は、前記メモリに対して、前記記憶データ
   の読み出しを指示している場合において、前記検出手段
   により前記アドレス記憶手段の空き領域がなくなったこ
   とが検出されたとき、前記入力データおよび記憶データ
   を用いての演算結果の書き込みを指示することを特徴と
   する請求項１に記載のメモリ制御装置。
3. 【請求項３】 前記第１および第２のアドレスにより特
   定される領域に対して、データの読み出しまたは書き込
   みのいずれを行うのかを、前記メモリに指示する指示手
   段と、 前記発生手段が、前記アドレス記憶手段に記憶されてい
   る前記第２のアドレスと同一のものを発生したことを検
   出する検出手段とをさらに備え、 前記指示手段は、前記メモリに対して、前記記憶データ
   の読み出しを指示している場合において、前記検出手段
   により、前記発生手段が前記アドレス記憶手段に記憶さ
   れている前記第２のアドレスと同一のものを発生したこ
   とが検出されたとき、前記入力データおよび記憶データ
   を用いての演算結果の書き込みを指示することを特徴と
   する請求項１に記載のメモリ制御装置。
4. 【請求項４】 第１および第２のアドレスにより特定さ
   れる領域に対して、データの読み出しおよび書き込みが
   行われるメモリであって、入力された入力データとの所
   定の演算が施される記憶データを記憶するものを制御す
   るメモリ制御方法であって、 連続して入力される複数の入力データとの演算が施され
   る複数の記憶データの前記第１のアドレスが同一である
   場合、 同一の前記第１のアドレスを発生して前記メモリに与
   え、 前記複数の記憶データの第２のアドレスを順次発生し
   て、前記メモリに与えることにより、前記複数の記憶デ
   ータを読み出すとともに、前記複数の記憶データの第２
   のアドレスを記憶し、 その記憶した前記複数の記憶データの第２のアドレスを
   前記メモリに順次与えることにより、前記複数の入力デ
   ータおよび複数の記憶データを用いての複数の演算結果
   を書き込むことを特徴とするメモリ制御方法。
5. 【請求項５】 単位図形の組合せにより定義される３次
   元画像を生成する画像生成装置であって、 前記単位図形の頂点に関する頂点データを生成する頂点
   データ生成手段と、 前記頂点データに基づいて、前記単位図形の内部の画素
   についての画素データを生成する画素データ生成手段
   と、 第１および第２のアドレスにより特定される領域に対し
   て、データの読み出しおよび書き込みが行われるデータ
   記憶手段と、 前記画素データ生成手段により生成された画素データ
   と、前記データ記憶手段に記憶されたデータとを用いて
   所定の演算を行う演算手段と、 前記第１および第２のアドレスを発生する発生手段と、 前記発生手段の出力を記憶するアドレス記憶手段と、 前記発生手段の出力、または前記アドレス記憶手段の記
   憶値のうちのいずれか一方を選択し、前記データ記憶手
   段に与える選択手段とを備え、 前記アドレス記憶手段は、前記画素データ生成手段が連
   続して出力する複数の画素データとの演算が施される、
   前記データ記憶手段に記憶されたデータの前記第１のア
   ドレスが同一である間に、前記発生手段が発生する前記
   第２のアドレスを記憶し、 前記選択手段は、前記データ記憶手段からデータを読み
   出すとき、または前記データ記憶手段に前記演算手段の
   演算結果を書き込むとき、前記発生手段の出力、または
   前記アドレス記憶手段の記憶値をそれぞれ選択して、前
   記データ記憶手段に与えることを特徴とする画像生成装
   置。