JPH09330590A - 内部電圧検出回路、および基板電圧検出回路 - Google Patents
内部電圧検出回路、および基板電圧検出回路Info
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- JPH09330590A JPH09330590A JP8145715A JP14571596A JPH09330590A JP H09330590 A JPH09330590 A JP H09330590A JP 8145715 A JP8145715 A JP 8145715A JP 14571596 A JP14571596 A JP 14571596A JP H09330590 A JPH09330590 A JP H09330590A
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- G05F3/08—Regulating voltage or current wherein the variable is DC
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- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】
【課題】 低消費電力下でも応答性の良い基板電圧検出
回路を提供する。 【解決手段】 この基板電圧検出回路は、検出ノード３
と、検出された基準電圧ＶＢＢに応答して比較電圧Ｖｃ
ｍｐを変化させるトランジスタ５と、比較電圧を所定の
基準電圧Ｖｒｅｆ１と比較して比較電圧Ｖｃｍｐが基準
電圧Ｖｒｅｆ１よりも高くなったときイネーブル信号／
ＥＮを出力する差動増幅器１６と、イネーブル信号／Ｅ
Ｎに応答してオンになり基準電圧Ｖｒｅｆ１をＬレベル
に固定するトランジスタ１７とを備える。この内部電圧
検出回路はさらに、消費電流を低減するためのトランジ
スタ１５，１９〜２２を備える。
回路を提供する。 【解決手段】 この基板電圧検出回路は、検出ノード３
と、検出された基準電圧ＶＢＢに応答して比較電圧Ｖｃ
ｍｐを変化させるトランジスタ５と、比較電圧を所定の
基準電圧Ｖｒｅｆ１と比較して比較電圧Ｖｃｍｐが基準
電圧Ｖｒｅｆ１よりも高くなったときイネーブル信号／
ＥＮを出力する差動増幅器１６と、イネーブル信号／Ｅ
Ｎに応答してオンになり基準電圧Ｖｒｅｆ１をＬレベル
に固定するトランジスタ１７とを備える。この内部電圧
検出回路はさらに、消費電流を低減するためのトランジ
スタ１５，１９〜２２を備える。
Description
【０００１】
【発明の属する技術分野】この発明は内部電圧検出回路
に関し、さらに詳しくは、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）などの半導体記憶装置において基
板電圧を検出しその検出された基板電圧が所定のレベル
に達していないとき基板電圧生成回路を活性化する基板
電圧検出回路に関する。
に関し、さらに詳しくは、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）などの半導体記憶装置において基
板電圧を検出しその検出された基板電圧が所定のレベル
に達していないとき基板電圧生成回路を活性化する基板
電圧検出回路に関する。
【０００２】
【従来の技術】ＤＲＡＭなどの半導体記憶装置において
は、図９に示されるように半導体基板（図示せず）に供
給するための負の基板電圧ＶＢＢを生成するチャージポ
ンプ回路１１が用いられる。基板電圧ＶＢＢを所定のレ
ベルに保持するために、従来は図９に示されるような基
板電圧検出回路がチャージポンプ回路１１に接続されて
いる。
は、図９に示されるように半導体基板（図示せず）に供
給するための負の基板電圧ＶＢＢを生成するチャージポ
ンプ回路１１が用いられる。基板電圧ＶＢＢを所定のレ
ベルに保持するために、従来は図９に示されるような基
板電圧検出回路がチャージポンプ回路１１に接続されて
いる。
【０００３】図９を参照して、従来の基板電圧検出回路
は、検出ノード３と、ダイオード接続されたＰチャネル
ＭＯＳトランジスタ５と、カレントミラー回路を構成す
るＰチャネルＭＯＳトランジスタ６および７と、抵抗素
子８と、ＰチャネルＭＯＳトランジスタ９と、インバー
タ１０とを備える。
は、検出ノード３と、ダイオード接続されたＰチャネル
ＭＯＳトランジスタ５と、カレントミラー回路を構成す
るＰチャネルＭＯＳトランジスタ６および７と、抵抗素
子８と、ＰチャネルＭＯＳトランジスタ９と、インバー
タ１０とを備える。
【０００４】ＰチャネルＭＯＳトランジスタ７および抵
抗素子８は定電圧源を構成し、一定の基準電圧Ｖｒｅｆ
０を生成する。したがって、この基準電圧Ｖｒｅｆ０を
受けるＰチャネルＭＯＳトランジスタ６は定電流源とし
て機能する。
抗素子８は定電圧源を構成し、一定の基準電圧Ｖｒｅｆ
０を生成する。したがって、この基準電圧Ｖｒｅｆ０を
受けるＰチャネルＭＯＳトランジスタ６は定電流源とし
て機能する。
【０００５】このような従来の基板電圧検出回路の動作
を図２を参照して説明する。まず、基板電圧ＶＢＢがＰ
チャネルＭＯＳトランジスタ５のしきい値電圧ＶＴＨＰ
（負）よりも低い場合、インバータ１０はＨ（論理ハ
イ）レベルのイネーブル信号／ＥＮ（スラッシュ「／」
はその後の信号がローアクティブであることを示す）を
チャージポンプ回路１１に供給する。チャージポンプ回
路１１はＬ（論理ロー）レベルのイネーブル信号／ＥＮ
に応答して活性化されるため、このときチャージポンプ
回路１１は動作しない。また、ＰチャネルＭＯＳトラン
ジスタ９はオフになる。要するに、基板電圧ＶＢＢが所
定のレベルに達している場合、チャージポンプ回路１１
は基板電圧ＶＢＢを生成しない。
を図２を参照して説明する。まず、基板電圧ＶＢＢがＰ
チャネルＭＯＳトランジスタ５のしきい値電圧ＶＴＨＰ
（負）よりも低い場合、インバータ１０はＨ（論理ハ
イ）レベルのイネーブル信号／ＥＮ（スラッシュ「／」
はその後の信号がローアクティブであることを示す）を
チャージポンプ回路１１に供給する。チャージポンプ回
路１１はＬ（論理ロー）レベルのイネーブル信号／ＥＮ
に応答して活性化されるため、このときチャージポンプ
回路１１は動作しない。また、ＰチャネルＭＯＳトラン
ジスタ９はオフになる。要するに、基板電圧ＶＢＢが所
定のレベルに達している場合、チャージポンプ回路１１
は基板電圧ＶＢＢを生成しない。
【０００６】他方、基板電圧ＶＢＢが上昇してＰチャネ
ルＭＯＳトランジスタ５のしきい値電圧ＶＴＨＰよりも
高くなった場合、ＰチャネルＭＯＳトランジスタ５はオ
フになるので、ノード４の電圧が上昇する。そのため、
インバータ１０は図２中に点線で示されるようにＬレベ
ルのイネーブル信号／ＥＮを供給する。したがって、チ
ャージポンプ回路１１がその動作を開始し、それにより
図２中に点線で示されるように基板電圧ＶＢＢが下降す
る。また、ＰチャネルＭＯＳトランジスタ９のゲート電
圧がＬレベルになるため、ＰチャネルＭＯＳトランジス
タ９はオンになる。そのため、ノード４の電圧はＨレベ
ルに固定される。要するに、基板電圧ＶＢＢが所定のレ
ベルに達していない場合、チャージポンプ回路１１は基
板電圧ＶＢＢを生成する。
ルＭＯＳトランジスタ５のしきい値電圧ＶＴＨＰよりも
高くなった場合、ＰチャネルＭＯＳトランジスタ５はオ
フになるので、ノード４の電圧が上昇する。そのため、
インバータ１０は図２中に点線で示されるようにＬレベ
ルのイネーブル信号／ＥＮを供給する。したがって、チ
ャージポンプ回路１１がその動作を開始し、それにより
図２中に点線で示されるように基板電圧ＶＢＢが下降す
る。また、ＰチャネルＭＯＳトランジスタ９のゲート電
圧がＬレベルになるため、ＰチャネルＭＯＳトランジス
タ９はオンになる。そのため、ノード４の電圧はＨレベ
ルに固定される。要するに、基板電圧ＶＢＢが所定のレ
ベルに達していない場合、チャージポンプ回路１１は基
板電圧ＶＢＢを生成する。
【０００７】チャージポンプ回路１１によって基板電圧
ＶＢＢがしきい値電圧ＶＴＨＰよりも十分に低くなる
と、ノード４の電圧は再び下降する。そのため、インバ
ータ１０は再びＨレベルのイネーブル信号／ＥＮを供給
する。したがって、チャージポンプ回路１１はその動作
を停止し、ＰチャネルＭＯＳトランジスタ９はオフにな
る。以降は、基板電圧ＶＢＢの上昇に伴って上記の動作
が繰返される。
ＶＢＢがしきい値電圧ＶＴＨＰよりも十分に低くなる
と、ノード４の電圧は再び下降する。そのため、インバ
ータ１０は再びＨレベルのイネーブル信号／ＥＮを供給
する。したがって、チャージポンプ回路１１はその動作
を停止し、ＰチャネルＭＯＳトランジスタ９はオフにな
る。以降は、基板電圧ＶＢＢの上昇に伴って上記の動作
が繰返される。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では図２に示されるように基板電圧ＶＢＢが
所定のレベルよりも高くなってからイネーブル信号／Ｅ
ＮがＬレベルになるまでに要する応答時間Ｔｃｏｎが長
いため、チャージポンプ回路１１は安定した基板電圧Ｖ
ＢＢを供給することができないという問題があった。
ような構成では図２に示されるように基板電圧ＶＢＢが
所定のレベルよりも高くなってからイネーブル信号／Ｅ
ＮがＬレベルになるまでに要する応答時間Ｔｃｏｎが長
いため、チャージポンプ回路１１は安定した基板電圧Ｖ
ＢＢを供給することができないという問題があった。
【０００９】したがって、この発明の目的は、高い応答
性を有する内部電圧検出回路を提供することである。
性を有する内部電圧検出回路を提供することである。
【００１０】この発明の他の目的は、内部電圧をより安
定にすることができる内部電圧検出回路を提供すること
である。
定にすることができる内部電圧検出回路を提供すること
である。
【００１１】
【課題を解決するための手段】請求項１に係る内部電圧
検出回路は、内部電圧を検出しその検出された内部電圧
が所定のレベルに達していないとき内部電圧を生成する
内部電圧生成回路を活性化し、検出ノード、基準ノー
ド、比較ノード、変化手段、比較手段、および拡大手段
を備える。検出ノードは内部電圧を受ける。基準ノード
には所定の基準電圧が生成される。比較ノードには比較
電圧が生成される。変化手段は内部電圧に応答して比較
電圧を変化させる。比較手段は比較電圧を基準電圧と比
較して比較電圧が基準電圧を超えたとき内部電圧生成回
路を活性化するための活性化信号を出力する。拡大手段
は活性化信号に応答して比較電圧と基準電圧との差を拡
大する。
検出回路は、内部電圧を検出しその検出された内部電圧
が所定のレベルに達していないとき内部電圧を生成する
内部電圧生成回路を活性化し、検出ノード、基準ノー
ド、比較ノード、変化手段、比較手段、および拡大手段
を備える。検出ノードは内部電圧を受ける。基準ノード
には所定の基準電圧が生成される。比較ノードには比較
電圧が生成される。変化手段は内部電圧に応答して比較
電圧を変化させる。比較手段は比較電圧を基準電圧と比
較して比較電圧が基準電圧を超えたとき内部電圧生成回
路を活性化するための活性化信号を出力する。拡大手段
は活性化信号に応答して比較電圧と基準電圧との差を拡
大する。
【００１２】請求項２に係る内部電圧検出回路において
は、上記請求項１の構成に加えて、比較手段は比較電圧
が基準電圧よりも高いとき活性化信号を出力する差動増
幅器を含む。
は、上記請求項１の構成に加えて、比較手段は比較電圧
が基準電圧よりも高いとき活性化信号を出力する差動増
幅器を含む。
【００１３】請求項３に係る内部電圧検出回路において
は、上記請求項２の構成に加えて、拡大手段は、基準ノ
ードと接地ノードとの間に接続され活性化信号に応答し
てオンになるトランジスタを含む。
は、上記請求項２の構成に加えて、拡大手段は、基準ノ
ードと接地ノードとの間に接続され活性化信号に応答し
てオンになるトランジスタを含む。
【００１４】請求項４に係る内部電圧検出回路は、請求
項２または請求項３の構成に加えて、差動増幅器を駆動
するための電流を低減する低減手段を備える。
項２または請求項３の構成に加えて、差動増幅器を駆動
するための電流を低減する低減手段を備える。
【００１５】請求項５に係る基板電圧検出回路は、基板
電圧を検出しその検出された基板電圧が所定のレベルに
達していないとき基板電圧を生成する基板電圧生成回路
を活性化し、検出ノード、基準ノード、比較ノード、第
１から第４のＭＯＳトランジスタ、電流供給手段、およ
び差動増幅器を備える。検出ノードは基板電圧を受け
る。基準ノードには所定の基準電圧が生成される。比較
ノードには比較電圧が生成される。第１のＭＯＳトラン
ジスタは検出ノードと比較ノードとの間にダイオード接
続される。第２のＭＯＳトランジスタは比較ノードと電
源ノードとの間にダイオード接続される。第３のＭＯＳ
トランジスタは基準ノードと電源ノードとの間に接続さ
れ、第２のＭＯＳトランジスタのゲートに接続されたゲ
ートを有する。電流供給手段は基準ノードに接続され、
第３のＭＯＳトランジスタに所定の電流を供給する。差
動増幅器は比較ノードに接続された第１の入力ノードと
基準ノードに接続された第２の入力ノードとを有し、比
較電圧が基準電圧よりも高いとき基板電圧生成回路を活
性化するための活性化信号を出力する。第４のＭＯＳト
ランジスタは基準ノードと接地ノードとの間に接続さ
れ、活性化信号に応答してオンになる。
電圧を検出しその検出された基板電圧が所定のレベルに
達していないとき基板電圧を生成する基板電圧生成回路
を活性化し、検出ノード、基準ノード、比較ノード、第
１から第４のＭＯＳトランジスタ、電流供給手段、およ
び差動増幅器を備える。検出ノードは基板電圧を受け
る。基準ノードには所定の基準電圧が生成される。比較
ノードには比較電圧が生成される。第１のＭＯＳトラン
ジスタは検出ノードと比較ノードとの間にダイオード接
続される。第２のＭＯＳトランジスタは比較ノードと電
源ノードとの間にダイオード接続される。第３のＭＯＳ
トランジスタは基準ノードと電源ノードとの間に接続さ
れ、第２のＭＯＳトランジスタのゲートに接続されたゲ
ートを有する。電流供給手段は基準ノードに接続され、
第３のＭＯＳトランジスタに所定の電流を供給する。差
動増幅器は比較ノードに接続された第１の入力ノードと
基準ノードに接続された第２の入力ノードとを有し、比
較電圧が基準電圧よりも高いとき基板電圧生成回路を活
性化するための活性化信号を出力する。第４のＭＯＳト
ランジスタは基準ノードと接地ノードとの間に接続さ
れ、活性化信号に応答してオンになる。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００１７】［実施の形態１］図１を参照して、この発
明の実施の形態１による基板電圧検出回路は基板電圧Ｖ
ＢＢを検出しその検出された基板電圧ＶＢＢが所定のレ
ベルに達していないとき基板電圧ＶＢＢを生成するチャ
ージポンプ回路１１を活性化する。この基板電圧検出回
路は、基板電圧ＶＢＢを受ける検出ノード３と、所定の
基準電圧Ｖｒｅｆ１が生成される基準ノード１２と、比
較電圧Ｖｃｍｐが生成される比較ノード４と、検出ノー
ド３と比較ノード４との間にダイオード接続されたＰチ
ャネルＭＯＳトランジスタ５と、比較ノード４と電源ノ
ード１との間にダイオード接続されたＰチャネルＭＯＳ
トランジスタ１３と、基準ノード１２と電源ノード１と
の間に接続され、ＰチャネルＭＯＳトランジスタ１３の
ゲートに接続されたゲートを有するＰチャネルＭＯＳト
ランジスタ１４と、基準ノード１２に接続され、Ｐチャ
ネルＭＯＳトランジスタ１４に所定の電流を供給するＮ
チャネルＭＯＳトランジスタ１５と、比較ノード４に接
続された入力ノード（−）と基準ノード１２に接続され
た入力ノード（＋）とを有し、比較電圧Ｖｃｍｐが基準
電圧Ｖｒｅｆ１よりも高いときチャージポンプ回路１１
を活性化するためのイネーブル信号／ＥＮを出力する差
動増幅器１６と、基準ノード１２と接地ノード２との間
に接続され、イネーブル信号／ＥＮに応答してオンにな
るＮチャネルＭＯＳトランジスタ１７とを備える。
明の実施の形態１による基板電圧検出回路は基板電圧Ｖ
ＢＢを検出しその検出された基板電圧ＶＢＢが所定のレ
ベルに達していないとき基板電圧ＶＢＢを生成するチャ
ージポンプ回路１１を活性化する。この基板電圧検出回
路は、基板電圧ＶＢＢを受ける検出ノード３と、所定の
基準電圧Ｖｒｅｆ１が生成される基準ノード１２と、比
較電圧Ｖｃｍｐが生成される比較ノード４と、検出ノー
ド３と比較ノード４との間にダイオード接続されたＰチ
ャネルＭＯＳトランジスタ５と、比較ノード４と電源ノ
ード１との間にダイオード接続されたＰチャネルＭＯＳ
トランジスタ１３と、基準ノード１２と電源ノード１と
の間に接続され、ＰチャネルＭＯＳトランジスタ１３の
ゲートに接続されたゲートを有するＰチャネルＭＯＳト
ランジスタ１４と、基準ノード１２に接続され、Ｐチャ
ネルＭＯＳトランジスタ１４に所定の電流を供給するＮ
チャネルＭＯＳトランジスタ１５と、比較ノード４に接
続された入力ノード（−）と基準ノード１２に接続され
た入力ノード（＋）とを有し、比較電圧Ｖｃｍｐが基準
電圧Ｖｒｅｆ１よりも高いときチャージポンプ回路１１
を活性化するためのイネーブル信号／ＥＮを出力する差
動増幅器１６と、基準ノード１２と接地ノード２との間
に接続され、イネーブル信号／ＥＮに応答してオンにな
るＮチャネルＭＯＳトランジスタ１７とを備える。
【００１８】この基板電圧検出回路はさらに、イネーブ
ル信号／ＥＮに応答してチャージポンプ回路１１を活性
化するためのイネーブル信号ＥＮを出力するインバータ
１８と、ＰチャネルＭＯＳトランジスタ１３および５の
間に接続されたＮチャネルＭＯＳトランジスタ１９と、
ＮチャネルＭＯＳトランジスタ１７と接地ノード２との
間に接続されたＮチャネルＭＯＳトランジスタ２０と、
差動増幅器１６と接地ノード２との間に接続されたＮチ
ャネルＭＯＳトランジスタ２１と、インバータ１８と接
地ノード２との間に接続されたＮチャネルＭＯＳトラン
ジスタ２２とを備える。
ル信号／ＥＮに応答してチャージポンプ回路１１を活性
化するためのイネーブル信号ＥＮを出力するインバータ
１８と、ＰチャネルＭＯＳトランジスタ１３および５の
間に接続されたＮチャネルＭＯＳトランジスタ１９と、
ＮチャネルＭＯＳトランジスタ１７と接地ノード２との
間に接続されたＮチャネルＭＯＳトランジスタ２０と、
差動増幅器１６と接地ノード２との間に接続されたＮチ
ャネルＭＯＳトランジスタ２１と、インバータ１８と接
地ノード２との間に接続されたＮチャネルＭＯＳトラン
ジスタ２２とを備える。
【００１９】ＮチャネルＭＯＳトランジスタ１５，１９
〜２２のゲートは一定の基準電圧Ｖｒｅｆ２を共通に受
ける。差動増幅器１６は相対的に高いゲインを有する。
ＰチャネルＭＯＳトランジスタ１３および１４はカレン
トミラー回路を構成する。ＭＯＳトランジスタ１４およ
び１５は定電圧源を構成し、一定の基準電圧Ｖｒｅｆ１
を生成する。インバータ１８からのイネーブル信号ＥＮ
はＮチャネルＭＯＳトランジスタ１７のゲートにフィー
ドバックされる。ＮチャネルＭＯＳトランジスタ１５，
１９〜２２の各々は定電流源として機能する。
〜２２のゲートは一定の基準電圧Ｖｒｅｆ２を共通に受
ける。差動増幅器１６は相対的に高いゲインを有する。
ＰチャネルＭＯＳトランジスタ１３および１４はカレン
トミラー回路を構成する。ＭＯＳトランジスタ１４およ
び１５は定電圧源を構成し、一定の基準電圧Ｖｒｅｆ１
を生成する。インバータ１８からのイネーブル信号ＥＮ
はＮチャネルＭＯＳトランジスタ１７のゲートにフィー
ドバックされる。ＮチャネルＭＯＳトランジスタ１５，
１９〜２２の各々は定電流源として機能する。
【００２０】次に、上記のように構成された基板電圧検
出回路の動作を図２を参照して説明する。
出回路の動作を図２を参照して説明する。
【００２１】まず、検出ノード３によって検出された基
板電圧ＶＢＢがＰチャネルＭＯＳトランジスタ５のしき
い値電圧ＶＴＨＰ（負）よりも低いとき、ＰチャネルＭ
ＯＳトランジスタ５はオンになる。したがって、Ｐチャ
ネルＭＯＳトランジスタ５は基板電圧ＶＢＢに応答して
比較電圧Ｖｃｍｐを低下させる。比較電圧Ｖｃｍｐが基
準電圧Ｖｒｅｆ１よりも低いとき、差動増幅器１６はＨ
レベルのイネーブル信号／ＥＮを出力する。Ｈレベルの
イネーブル信号／ＥＮに応答してインバータ１８はＬレ
ベルのイネーブル信号ＥＮを出力する。したがって、チ
ャージポンプ回路１１は不活性化されるとともに、Ｎチ
ャネルＭＯＳトランジスタ１７はオフになる。要する
に、基板電圧ＶＢＢが所定のレベルに達しているとき、
チャージャ回路１１は基板電圧ＶＢＢを生成しない。
板電圧ＶＢＢがＰチャネルＭＯＳトランジスタ５のしき
い値電圧ＶＴＨＰ（負）よりも低いとき、ＰチャネルＭ
ＯＳトランジスタ５はオンになる。したがって、Ｐチャ
ネルＭＯＳトランジスタ５は基板電圧ＶＢＢに応答して
比較電圧Ｖｃｍｐを低下させる。比較電圧Ｖｃｍｐが基
準電圧Ｖｒｅｆ１よりも低いとき、差動増幅器１６はＨ
レベルのイネーブル信号／ＥＮを出力する。Ｈレベルの
イネーブル信号／ＥＮに応答してインバータ１８はＬレ
ベルのイネーブル信号ＥＮを出力する。したがって、チ
ャージポンプ回路１１は不活性化されるとともに、Ｎチ
ャネルＭＯＳトランジスタ１７はオフになる。要する
に、基板電圧ＶＢＢが所定のレベルに達しているとき、
チャージャ回路１１は基板電圧ＶＢＢを生成しない。
【００２２】このようにチャージポンプ回路１１が動作
していないと、基板電圧ＶＢＢは図２の実線で示される
ように徐々に上昇する。基板電圧ＶＢＢがしきい値電圧
ＶＴＨＰよりも高くなると、ＰチャネルＭＯＳトランジ
スタ５はオフになる。そのため、比較ノード４の比較電
圧Ｖｃｍｐが上昇する。他方、ＰチャネルＭＯＳトラン
ジスタ１４のゲート電圧（Ｖｃｍｐ）が上昇するため、
基準ノード１２の基準電圧Ｖｒｅｆ１は下降する。
していないと、基板電圧ＶＢＢは図２の実線で示される
ように徐々に上昇する。基板電圧ＶＢＢがしきい値電圧
ＶＴＨＰよりも高くなると、ＰチャネルＭＯＳトランジ
スタ５はオフになる。そのため、比較ノード４の比較電
圧Ｖｃｍｐが上昇する。他方、ＰチャネルＭＯＳトラン
ジスタ１４のゲート電圧（Ｖｃｍｐ）が上昇するため、
基準ノード１２の基準電圧Ｖｒｅｆ１は下降する。
【００２３】その結果、比較電圧Ｖｃｍｐが基準電圧Ｖ
ｒｅｆ１を超える、つまり比較電圧Ｖｃｍｐが基準電圧
Ｖｒｅｆ１よりも高くなると、差動増幅器１６はＬレベ
ルのイネーブル信号／ＥＮを出力する。Ｌレベルのイネ
ーブル信号／ＥＮに応答してインバータ１８はＨレベル
のイネーブル信号ＥＮを出力する。
ｒｅｆ１を超える、つまり比較電圧Ｖｃｍｐが基準電圧
Ｖｒｅｆ１よりも高くなると、差動増幅器１６はＬレベ
ルのイネーブル信号／ＥＮを出力する。Ｌレベルのイネ
ーブル信号／ＥＮに応答してインバータ１８はＨレベル
のイネーブル信号ＥＮを出力する。
【００２４】Ｈレベルのイネーブル信号ＥＮはＮチャネ
ルＭＯＳトランジスタ１７のゲートにフィードバックさ
れるため、トランジスタ１７はオンになる。したがっ
て、基準電圧Ｖｒｅｆ１は接地電圧ＧＮＤにプルダウン
され、結果としてＬレベルに固定される。すなわち、Ｈ
レベルのイネーブル信号ＥＮに応答して比較電圧Ｖｃｍ
ｐと基準電圧Ｖｒｅｆ１との差が拡大される。このと
き、チャージポンプ回路１１はＨレベルのイネーブル信
号ＥＮに応答して活性化される。要するに、基板電圧Ｖ
ＢＢが所定のレベルに達していないとき、チャージポン
プ回路１１は基板電圧ＶＢＢを生成する。
ルＭＯＳトランジスタ１７のゲートにフィードバックさ
れるため、トランジスタ１７はオンになる。したがっ
て、基準電圧Ｖｒｅｆ１は接地電圧ＧＮＤにプルダウン
され、結果としてＬレベルに固定される。すなわち、Ｈ
レベルのイネーブル信号ＥＮに応答して比較電圧Ｖｃｍ
ｐと基準電圧Ｖｒｅｆ１との差が拡大される。このと
き、チャージポンプ回路１１はＨレベルのイネーブル信
号ＥＮに応答して活性化される。要するに、基板電圧Ｖ
ＢＢが所定のレベルに達していないとき、チャージポン
プ回路１１は基板電圧ＶＢＢを生成する。
【００２５】このようにチャージポンプ回路１１がその
動作を開始すると、図２中に実線で示されるように基板
電圧ＶＢＢは下降し始める。基板電圧ＶＢＢがしきい値
電圧ＶＴＨＰよりも低くなると、ＰチャネルＭＯＳトラ
ンジスタ５は再びオンになる。したがって、比較電圧Ｖ
ｃｍｐが下降するが、基準電圧Ｖｒｅｆ１がＬレベルに
固定されているため、比較電圧Ｖｃｍｐは直ちには基準
電圧Ｖｒｅｆ１よりも低くならない。基板電圧ＶＢＢが
しきい値電圧ＶＴＨＰよりも十分に低くなり、結果とし
て比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆ１よりも低くな
ると、差動増幅器１６からのイネーブル信号／ＥＮはＨ
レベルに変化する。それによりインバータ１８からのイ
ネーブル信号ＥＮが不活性化され、ＮチャネルＭＯＳト
ランジスタ１７がオフになる。したがって、チャージポ
ンプ回路１１はその動作を停止する。
動作を開始すると、図２中に実線で示されるように基板
電圧ＶＢＢは下降し始める。基板電圧ＶＢＢがしきい値
電圧ＶＴＨＰよりも低くなると、ＰチャネルＭＯＳトラ
ンジスタ５は再びオンになる。したがって、比較電圧Ｖ
ｃｍｐが下降するが、基準電圧Ｖｒｅｆ１がＬレベルに
固定されているため、比較電圧Ｖｃｍｐは直ちには基準
電圧Ｖｒｅｆ１よりも低くならない。基板電圧ＶＢＢが
しきい値電圧ＶＴＨＰよりも十分に低くなり、結果とし
て比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆ１よりも低くな
ると、差動増幅器１６からのイネーブル信号／ＥＮはＨ
レベルに変化する。それによりインバータ１８からのイ
ネーブル信号ＥＮが不活性化され、ＮチャネルＭＯＳト
ランジスタ１７がオフになる。したがって、チャージポ
ンプ回路１１はその動作を停止する。
【００２６】チャージポンプ回路１１がその動作を停止
すると、基板電圧ＶＢＢは再び上昇し始める。以降は、
上記の動作が繰返される。
すると、基板電圧ＶＢＢは再び上昇し始める。以降は、
上記の動作が繰返される。
【００２７】以上のように実施の形態１による基板電圧
検出回路は高いゲインを有する差動増幅器１６を備える
ため、比較電圧Ｖｃｍｐの上昇に迅速に応答してイネー
ブル信号ＥＮが活性化される。より具体的には、基板電
圧ＶＢＢがしきい値電圧ＶＴＨＰよりも高くなったとき
からイネーブル信号ＥＮが活性化されるまでの応答時間
Ｔｉｎｖは上記従来の応答時間Ｔｃｏｎよりも短縮され
る。その結果、この内部電圧検出回路の応答性は向上
し、チャージポンプ回路１１は基板電圧ＶＢＢをより安
定して保持することができる。
検出回路は高いゲインを有する差動増幅器１６を備える
ため、比較電圧Ｖｃｍｐの上昇に迅速に応答してイネー
ブル信号ＥＮが活性化される。より具体的には、基板電
圧ＶＢＢがしきい値電圧ＶＴＨＰよりも高くなったとき
からイネーブル信号ＥＮが活性化されるまでの応答時間
Ｔｉｎｖは上記従来の応答時間Ｔｃｏｎよりも短縮され
る。その結果、この内部電圧検出回路の応答性は向上
し、チャージポンプ回路１１は基板電圧ＶＢＢをより安
定して保持することができる。
【００２８】また、イネーブル信号ＥＮがＮチャネルＭ
ＯＳトランジスタ１７のゲートにフィードバックされる
ため、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆ１を超えた
とき比較電圧Ｖｃｍｐと基準電圧Ｖｒｅｆ１との差は拡
大される。その結果、基板電圧ＶＢＢがしきい値電圧Ｖ
ＴＨＰ付近で頻繁に変動することはない。
ＯＳトランジスタ１７のゲートにフィードバックされる
ため、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆ１を超えた
とき比較電圧Ｖｃｍｐと基準電圧Ｖｒｅｆ１との差は拡
大される。その結果、基板電圧ＶＢＢがしきい値電圧Ｖ
ＴＨＰ付近で頻繁に変動することはない。
【００２９】また、この内部電圧検出回路は定電流源と
して機能するＮチャネルＭＯＳトランジスタ１５，１９
〜２２を備えるため、たとえばトランジスタ２１は差動
増幅器１６を駆動するための電流を低減し、トランジス
タ２２はインバータ１８を駆動するための電流を低減す
る。その結果、基板電圧検出回路全体の消費電流が低減
される。このようにインバータ１８の駆動電流が低減さ
れるとインバータ１８の応答性は低下するが、この基板
電圧検出回路は上記のように差動増幅器１６を備えるた
め、基板電圧検出回路全体の応答性が低下することはな
い。
して機能するＮチャネルＭＯＳトランジスタ１５，１９
〜２２を備えるため、たとえばトランジスタ２１は差動
増幅器１６を駆動するための電流を低減し、トランジス
タ２２はインバータ１８を駆動するための電流を低減す
る。その結果、基板電圧検出回路全体の消費電流が低減
される。このようにインバータ１８の駆動電流が低減さ
れるとインバータ１８の応答性は低下するが、この基板
電圧検出回路は上記のように差動増幅器１６を備えるた
め、基板電圧検出回路全体の応答性が低下することはな
い。
【００３０】［実施の形態２］図３を参照して、この発
明の実施の形態２による基板電圧検出回路は、図１中の
ＮチャネルＭＯＳトランジスタ１５の代わりに抵抗素子
３０を備え、図１中のＮチャネルＭＯＳトランジスタ１
９〜２２を備えていない。抵抗素子３０は基準ノード１
２に接続され、ＮチャネルＭＯＳトランジスタ１４に所
定の電流を供給する。
明の実施の形態２による基板電圧検出回路は、図１中の
ＮチャネルＭＯＳトランジスタ１５の代わりに抵抗素子
３０を備え、図１中のＮチャネルＭＯＳトランジスタ１
９〜２２を備えていない。抵抗素子３０は基準ノード１
２に接続され、ＮチャネルＭＯＳトランジスタ１４に所
定の電流を供給する。
【００３１】この基板電圧検出回路は、ＮチャネルＭＯ
Ｓトランジスタ１９〜２２による駆動電流の低減動作を
除いて上記実施の形態１と同様に動作する。この実施の
形態２から明らかなように、図１中のＮチャネルＭＯＳ
トランジスタ１９〜２２は設けられているのが望ましい
が、別段設けられていなくてもよい。
Ｓトランジスタ１９〜２２による駆動電流の低減動作を
除いて上記実施の形態１と同様に動作する。この実施の
形態２から明らかなように、図１中のＮチャネルＭＯＳ
トランジスタ１９〜２２は設けられているのが望ましい
が、別段設けられていなくてもよい。
【００３２】［実施の形態３］図４を参照して、この発
明の実施の形態３による基板電圧検出回路においては、
カレントミラー回路の構成が図３と逆である。より具体
的には、ダイオード接続されたＰチャネルＭＯＳトラン
ジスタ７が電源ノードと基準ノード１２との間に接続さ
れ、抵抗素子８が基準ノード１２と接地ノード２との間
に接続される。ＰチャネルＭＯＳトランジスタ６は電源
ノード１と比較ノード４との間に接続される。したがっ
て、ＰチャネルＭＯＳトランジスタ７および抵抗素子８
は定電圧源として機能し、基準電圧Ｖｒｅｆ１を生成す
る。ＰチャネルＭＯＳトランジスタ６はそのゲートで基
準電圧Ｖｒｅｆ１を受けるため、定電流源として機能す
る。
明の実施の形態３による基板電圧検出回路においては、
カレントミラー回路の構成が図３と逆である。より具体
的には、ダイオード接続されたＰチャネルＭＯＳトラン
ジスタ７が電源ノードと基準ノード１２との間に接続さ
れ、抵抗素子８が基準ノード１２と接地ノード２との間
に接続される。ＰチャネルＭＯＳトランジスタ６は電源
ノード１と比較ノード４との間に接続される。したがっ
て、ＰチャネルＭＯＳトランジスタ７および抵抗素子８
は定電圧源として機能し、基準電圧Ｖｒｅｆ１を生成す
る。ＰチャネルＭＯＳトランジスタ６はそのゲートで基
準電圧Ｖｒｅｆ１を受けるため、定電流源として機能す
る。
【００３３】また、この基板電圧検出回路においては、
差動増幅器４０の入力ノードが図１または図３と逆であ
る。より具体的には、基準電圧Ｖｒｅｆ１がマイナスの
入力ノードに与えられ、比較電圧Ｖｃｍｐがプラスの入
力ノードに与えられる。したがって、差動増幅器４０お
よびインバータ１０からのイネーブル信号ＥＮおよび／
ＥＮの論理が図１または図３と逆になる。
差動増幅器４０の入力ノードが図１または図３と逆であ
る。より具体的には、基準電圧Ｖｒｅｆ１がマイナスの
入力ノードに与えられ、比較電圧Ｖｃｍｐがプラスの入
力ノードに与えられる。したがって、差動増幅器４０お
よびインバータ１０からのイネーブル信号ＥＮおよび／
ＥＮの論理が図１または図３と逆になる。
【００３４】また、この基板電圧検出回路においては、
図１または図３中のＮチャネルＭＯＳトランジスタ１７
の代わりに、インバータ１０からのイネーブル信号／Ｅ
Ｎに応答してオンになるＰチャネルＭＯＳトランジスタ
９が電源ノード１と比較ノード４との間に接続される。
図１または図３中のＮチャネルＭＯＳトランジスタ１７
の代わりに、インバータ１０からのイネーブル信号／Ｅ
Ｎに応答してオンになるＰチャネルＭＯＳトランジスタ
９が電源ノード１と比較ノード４との間に接続される。
【００３５】次に、上記のように構成された基板電圧検
出回路の動作を説明する。まず、基板電圧ＶＢＢがＰチ
ャネルＭＯＳトランジスタ５のしきい値電圧ＶＴＨＰよ
りも低いとき、比較電圧Ｖｃｍｐは基準電圧Ｖｒｅｆ１
よりも低くなるので、差動増幅器４０はＬレベルのイネ
ーブル信号ＥＮを供給する。そのため、インバータ１０
はＨレベルのイネーブル信号／ＥＮを供給するので、チ
ャージポンプ回路１１は動作しない。このとき、Ｐチャ
ネルＭＯＳトランジスタ９はオフになる。
出回路の動作を説明する。まず、基板電圧ＶＢＢがＰチ
ャネルＭＯＳトランジスタ５のしきい値電圧ＶＴＨＰよ
りも低いとき、比較電圧Ｖｃｍｐは基準電圧Ｖｒｅｆ１
よりも低くなるので、差動増幅器４０はＬレベルのイネ
ーブル信号ＥＮを供給する。そのため、インバータ１０
はＨレベルのイネーブル信号／ＥＮを供給するので、チ
ャージポンプ回路１１は動作しない。このとき、Ｐチャ
ネルＭＯＳトランジスタ９はオフになる。
【００３６】次に、基板電圧ＶＢＢが上昇してＰチャネ
ルＭＯＳトランジスタ５のしきい値電圧ＶＴＨＰよりも
高くなると、ＰチャネルＭＯＳトランジスタ５はオフに
なるので、比較電圧Ｖｃｍｐは基準電圧Ｖｒｅｆ１より
も高くなる。したがって、差動増幅器４０はＨレベルの
イネーブル信号ＥＮを供給する。そのため、インバータ
１０はＬレベルのイネーブル信号／ＥＮを供給するの
で、チャージポンプ回路１１はその動作を開始する。こ
のとき、ＰチャネルＭＯＳトランジスタはＬレベルのイ
ネーブル信号／ＥＮに応答してオンになるので、比較ノ
ード４の電圧はＨレベルに固定される。すなわち、比較
電圧Ｖｃｍｐと基準電圧Ｖｒｅｆ１との差が拡大され
る。
ルＭＯＳトランジスタ５のしきい値電圧ＶＴＨＰよりも
高くなると、ＰチャネルＭＯＳトランジスタ５はオフに
なるので、比較電圧Ｖｃｍｐは基準電圧Ｖｒｅｆ１より
も高くなる。したがって、差動増幅器４０はＨレベルの
イネーブル信号ＥＮを供給する。そのため、インバータ
１０はＬレベルのイネーブル信号／ＥＮを供給するの
で、チャージポンプ回路１１はその動作を開始する。こ
のとき、ＰチャネルＭＯＳトランジスタはＬレベルのイ
ネーブル信号／ＥＮに応答してオンになるので、比較ノ
ード４の電圧はＨレベルに固定される。すなわち、比較
電圧Ｖｃｍｐと基準電圧Ｖｒｅｆ１との差が拡大され
る。
【００３７】チャージポンプ回路１１によって基板電圧
ＶＢＢがしきい値電圧ＶＴＨＰよりも十分に低くなる
と、比較電圧Ｖｃｍｐは基準電圧Ｖｒｅｆ１よりも再び
低くなる。そのため、インバータ１０はＨレベルのイネ
ーブル信号／ＥＮを再び供給するため、チャージポンプ
回路１１はその動作を停止し、ＰチャネルＭＯＳトラン
ジスタ９はオフになる。以降は、基板電圧ＶＢＢの上昇
に伴って上記の動作が繰返される。
ＶＢＢがしきい値電圧ＶＴＨＰよりも十分に低くなる
と、比較電圧Ｖｃｍｐは基準電圧Ｖｒｅｆ１よりも再び
低くなる。そのため、インバータ１０はＨレベルのイネ
ーブル信号／ＥＮを再び供給するため、チャージポンプ
回路１１はその動作を停止し、ＰチャネルＭＯＳトラン
ジスタ９はオフになる。以降は、基板電圧ＶＢＢの上昇
に伴って上記の動作が繰返される。
【００３８】以上のように実施の形態３による基板電圧
検出回路は上記実施の形態１および２と同様に差動増幅
器４０を備えるため、その応答性が向上する。また、イ
ネーブル信号／ＥＮがＰチャネルＭＯＳトランジスタの
ゲートにフィードバックされるため、基板電圧ＶＢＢが
所定のレベル付近で頻繁に変動することはない。
検出回路は上記実施の形態１および２と同様に差動増幅
器４０を備えるため、その応答性が向上する。また、イ
ネーブル信号／ＥＮがＰチャネルＭＯＳトランジスタの
ゲートにフィードバックされるため、基板電圧ＶＢＢが
所定のレベル付近で頻繁に変動することはない。
【００３９】［実施の形態４］図５を参照して、この発
明の実施の形態４による基板電圧検出回路においては、
差動増幅器１６の入力ノードが図４と逆である。この基
板電圧検出回路は図４に示されるようなインバータ１０
を備えていない。
明の実施の形態４による基板電圧検出回路においては、
差動増幅器１６の入力ノードが図４と逆である。この基
板電圧検出回路は図４に示されるようなインバータ１０
を備えていない。
【００４０】基板電圧ＶＢＢがしきい値電圧ＶＴＨＰよ
りも低いとき比較電圧Ｖｃｍｐは基準電圧Ｖｒｅｆ１よ
りも低いため、差動増幅器１６はＨレベルのイネーブル
信号／ＥＮを供給する。他方、基板電圧ＶＢＢがしきい
値電圧ＶＴＨＰよりも高いとき比較電圧Ｖｃｍｐは基準
電圧Ｖｒｅｆ１よりも高いため、差動増幅器１６はＬレ
ベルのイネーブル信号／ＥＮを供給する。したがって、
この基板電圧検出回路は上記実施の形態３とほぼ同様に
動作する。
りも低いとき比較電圧Ｖｃｍｐは基準電圧Ｖｒｅｆ１よ
りも低いため、差動増幅器１６はＨレベルのイネーブル
信号／ＥＮを供給する。他方、基板電圧ＶＢＢがしきい
値電圧ＶＴＨＰよりも高いとき比較電圧Ｖｃｍｐは基準
電圧Ｖｒｅｆ１よりも高いため、差動増幅器１６はＬレ
ベルのイネーブル信号／ＥＮを供給する。したがって、
この基板電圧検出回路は上記実施の形態３とほぼ同様に
動作する。
【００４１】以上のように差動増幅器１６の入力ノード
が図４と逆であれば、図４に示されるようなインバータ
１０は設けられなくてもよい。
が図４と逆であれば、図４に示されるようなインバータ
１０は設けられなくてもよい。
【００４２】［実施の形態５］図６を参照して、この実
施の形態５による基板電圧検出回路においては、基準電
圧Ｖｒｅｆ１が外部から供給される。したがって、この
基板電圧検出回路は内部的に基準電圧Ｖｒｅｆ１を生成
するための図５に示されるような定電圧源（７，８）を
備えていない。この基板電圧検出回路は上記実施の形態
４と同様に動作する。
施の形態５による基板電圧検出回路においては、基準電
圧Ｖｒｅｆ１が外部から供給される。したがって、この
基板電圧検出回路は内部的に基準電圧Ｖｒｅｆ１を生成
するための図５に示されるような定電圧源（７，８）を
備えていない。この基板電圧検出回路は上記実施の形態
４と同様に動作する。
【００４３】［実施の形態６］図７を参照して、この実
施の形態６による基板電圧検出回路は、図６中のＮチャ
ネルＭＯＳトランジスタ６および９の代わりに電流源７
０を備える。電流源７０はイネーブル信号／ＥＮがＨレ
ベルのとき供給電流を少なくし、イネーブル信号／ＥＮ
がＬレベルのとき供給電流を多くする。
施の形態６による基板電圧検出回路は、図６中のＮチャ
ネルＭＯＳトランジスタ６および９の代わりに電流源７
０を備える。電流源７０はイネーブル信号／ＥＮがＨレ
ベルのとき供給電流を少なくし、イネーブル信号／ＥＮ
がＬレベルのとき供給電流を多くする。
【００４４】基板電圧ＶＢＢがしきい値電圧ＶＴＨＰよ
りも低いときイネーブル信号／ＥＮはＨレベルであるた
め、電流源７０は供給電流を少なくする。基板電圧ＶＢ
Ｂがしきい値電圧ＶＴＨＰよりも高くなるとイネーブル
信号／ＥＮがＬレベルとなるため、電流源７０は供給電
流を多くし、その結果、比較電圧Ｖｃｍｐと基準電圧Ｖ
ｒｅｆ１との差が拡大される。したがって、基板電圧Ｖ
ＢＢがしきい値電圧ＶＴＨＰよりも再び低くなったとき
直ちに比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆ１よりも低
くなるのが防止される。そのため、チャージポンプ回路
１１によって基板電圧ＶＢＢがしきい値電圧ＶＴＨＰよ
りも十分に低くなると、イネーブル信号／ＥＮがＨレベ
ルとなる。それによりチャージポンプ回路１１はその動
作を停止し、電流源７０は供給電流を少なくする。
りも低いときイネーブル信号／ＥＮはＨレベルであるた
め、電流源７０は供給電流を少なくする。基板電圧ＶＢ
Ｂがしきい値電圧ＶＴＨＰよりも高くなるとイネーブル
信号／ＥＮがＬレベルとなるため、電流源７０は供給電
流を多くし、その結果、比較電圧Ｖｃｍｐと基準電圧Ｖ
ｒｅｆ１との差が拡大される。したがって、基板電圧Ｖ
ＢＢがしきい値電圧ＶＴＨＰよりも再び低くなったとき
直ちに比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆ１よりも低
くなるのが防止される。そのため、チャージポンプ回路
１１によって基板電圧ＶＢＢがしきい値電圧ＶＴＨＰよ
りも十分に低くなると、イネーブル信号／ＥＮがＨレベ
ルとなる。それによりチャージポンプ回路１１はその動
作を停止し、電流源７０は供給電流を少なくする。
【００４５】この実施の形態６における電流源７０は、
図６中のＰチャネルＭＯＳトランジスタ６の機能だけで
なく図６中のＰチャネルＭＯＳトランジスタ９の機能を
も果たす。
図６中のＰチャネルＭＯＳトランジスタ６の機能だけで
なく図６中のＰチャネルＭＯＳトランジスタ９の機能を
も果たす。
【００４６】［実施の形態７］以上、基板電圧検出回路
の実施の形態を説明したが、この発明は基板電圧ＶＢＢ
以外の内部電圧、たとえば昇圧電圧ＶＰＰを検出する昇
圧電圧検出回路にも適用可能である。ＤＲＡＭにおい
て、昇圧電圧は電源電圧ＶＣＣよりも高く、たとえばワ
ード線を駆動するためのワードドライバ、シェアードセ
ンスアンプ方式におけるビット線を分離するためのトラ
ンジスタなどに供給される。
の実施の形態を説明したが、この発明は基板電圧ＶＢＢ
以外の内部電圧、たとえば昇圧電圧ＶＰＰを検出する昇
圧電圧検出回路にも適用可能である。ＤＲＡＭにおい
て、昇圧電圧は電源電圧ＶＣＣよりも高く、たとえばワ
ード線を駆動するためのワードドライバ、シェアードセ
ンスアンプ方式におけるビット線を分離するためのトラ
ンジスタなどに供給される。
【００４７】図８を参照して、この発明の実施の形態７
による昇圧電圧検出回路の構成は図１と対称である。よ
り具体的には、この昇圧電圧検出回路は昇圧電圧ＶＰＰ
を検出しその検出された昇圧電圧ＶＰＰが所定のレベル
に達していないとき昇圧電圧を生成するチャージポンプ
回路１１ａを活性化する。この昇圧電圧検出回路は、昇
圧電圧を受ける検出ノード３ａと、所定の基準電圧Ｖｒ
ｅｆ３が生成される基準ノード１２ａと、比較電圧Ｖｃ
ｍｐが生成される比較ノード４ａと、検出ノード３ａと
比較ノード４ａとの間にダイオード接続されたＮチャネ
ルＭＯＳトランジスタ５ａと、比較ノード４ａと接地ノ
ード２との間にダイオード接続されたＮチャネルＭＯＳ
トランジスタ１３ａと、基準ノード１２ａと接地ノード
２との間に接続され、ＮチャネルＭＯＳトランジスタ１
３ａのゲートに接続されたゲートを有するＮチャネルＭ
ＯＳトランジスタ１４ａと、基準ノード１２ａに接続さ
れ、ＮチャネルＭＯＳトランジスタに所定の電流を供給
するＰチャネルＭＯＳトランジスタ１５ａと、比較ノー
ド４ａに接続された入力ノード（−）と基準ノード１２
ａに接続された入力ノード（＋）とを有し、比較電圧Ｖ
ｃｍｐが基準電圧Ｖｒｅｆ３よりも高いときチャージポ
ンプ回路１１ａを活性化するためのイネーブル信号ＥＮ
を供給する差動増幅器１６ａと、基準ノード１２ａと電
源ノード１との間に接続され、イネーブル信号ＥＮに応
答してオンになるＰチャネルＭＯＳトランジスタ１７ａ
とを備える。
による昇圧電圧検出回路の構成は図１と対称である。よ
り具体的には、この昇圧電圧検出回路は昇圧電圧ＶＰＰ
を検出しその検出された昇圧電圧ＶＰＰが所定のレベル
に達していないとき昇圧電圧を生成するチャージポンプ
回路１１ａを活性化する。この昇圧電圧検出回路は、昇
圧電圧を受ける検出ノード３ａと、所定の基準電圧Ｖｒ
ｅｆ３が生成される基準ノード１２ａと、比較電圧Ｖｃ
ｍｐが生成される比較ノード４ａと、検出ノード３ａと
比較ノード４ａとの間にダイオード接続されたＮチャネ
ルＭＯＳトランジスタ５ａと、比較ノード４ａと接地ノ
ード２との間にダイオード接続されたＮチャネルＭＯＳ
トランジスタ１３ａと、基準ノード１２ａと接地ノード
２との間に接続され、ＮチャネルＭＯＳトランジスタ１
３ａのゲートに接続されたゲートを有するＮチャネルＭ
ＯＳトランジスタ１４ａと、基準ノード１２ａに接続さ
れ、ＮチャネルＭＯＳトランジスタに所定の電流を供給
するＰチャネルＭＯＳトランジスタ１５ａと、比較ノー
ド４ａに接続された入力ノード（−）と基準ノード１２
ａに接続された入力ノード（＋）とを有し、比較電圧Ｖ
ｃｍｐが基準電圧Ｖｒｅｆ３よりも高いときチャージポ
ンプ回路１１ａを活性化するためのイネーブル信号ＥＮ
を供給する差動増幅器１６ａと、基準ノード１２ａと電
源ノード１との間に接続され、イネーブル信号ＥＮに応
答してオンになるＰチャネルＭＯＳトランジスタ１７ａ
とを備える。
【００４８】この昇圧電圧検出回路はさらに、消費電流
を低減するためのＰチャネルＭＯＳトランジスタ１９ａ
〜２２ａを備える。基準電圧Ｖｒｅｆ４がＰチャネルＭ
ＯＳトランジスタ１５ａ，１９ａ〜２２ａのゲートに共
通に供給される。
を低減するためのＰチャネルＭＯＳトランジスタ１９ａ
〜２２ａを備える。基準電圧Ｖｒｅｆ４がＰチャネルＭ
ＯＳトランジスタ１５ａ，１９ａ〜２２ａのゲートに共
通に供給される。
【００４９】上記のように構成された昇圧電圧検出回路
は上記実施の形態１とほぼ同様に動作する。より具体的
には、昇圧電圧ＶＰＰがＮチャネルＭＯＳトランジスタ
５ａのしきい値電圧ＶＴＨＮよりも高いとき、比較電圧
Ｖｃｍｐは基準電圧Ｖｒｅｆ３よりも高いのでイネーブ
ル信号／ＥＮはＨレベルとなる。他方、昇圧電圧ＶＰＰ
がしきい値電圧ＶＴＨＮよりも低いとき、比較電圧Ｖｃ
ｍｐは基準電圧Ｖｒｅｆ３よりも低いので、イネーブル
信号／ＥＮはＬレベルとなる。したがって、チャージポ
ンプ回路１１ａが動作し、それにより昇圧電圧ＶＰＰが
上昇する。このとき、ＰチャネルＭＯＳトランジスタ１
７ａはオンになるので、基準電圧Ｖｒｅｆ３はＨレベル
に固定される。すなわち、比較電圧Ｖｃｍｐと基準電圧
Ｖｒｅｆ３との差が拡大される。
は上記実施の形態１とほぼ同様に動作する。より具体的
には、昇圧電圧ＶＰＰがＮチャネルＭＯＳトランジスタ
５ａのしきい値電圧ＶＴＨＮよりも高いとき、比較電圧
Ｖｃｍｐは基準電圧Ｖｒｅｆ３よりも高いのでイネーブ
ル信号／ＥＮはＨレベルとなる。他方、昇圧電圧ＶＰＰ
がしきい値電圧ＶＴＨＮよりも低いとき、比較電圧Ｖｃ
ｍｐは基準電圧Ｖｒｅｆ３よりも低いので、イネーブル
信号／ＥＮはＬレベルとなる。したがって、チャージポ
ンプ回路１１ａが動作し、それにより昇圧電圧ＶＰＰが
上昇する。このとき、ＰチャネルＭＯＳトランジスタ１
７ａはオンになるので、基準電圧Ｖｒｅｆ３はＨレベル
に固定される。すなわち、比較電圧Ｖｃｍｐと基準電圧
Ｖｒｅｆ３との差が拡大される。
【００５０】上記実施の形態７から明らかなように、こ
の発明は昇圧電圧ＶＰＰのような内部電圧にも適用可能
である。
の発明は昇圧電圧ＶＰＰのような内部電圧にも適用可能
である。
【００５１】
【発明の効果】請求項１〜３に係る内部電圧検出回路に
よれば、比較電圧を基準電圧と比較する比較手段が設け
られているため、検出された内部電圧が所定のレベルに
達していないと直ちに活性化信号を出力する。その結
果、この内部電圧検出回路の応答性が向上する。しか
も、活性化信号に応答して比較電圧と基準電圧との差を
拡大する拡大手段が設けられているため、検出された内
部電圧が所定のレベルに達しても直ちに活性化信号は不
活性化されない。その結果、内部電圧が所定のレベル付
近で頻繁に変動することはない。
よれば、比較電圧を基準電圧と比較する比較手段が設け
られているため、検出された内部電圧が所定のレベルに
達していないと直ちに活性化信号を出力する。その結
果、この内部電圧検出回路の応答性が向上する。しか
も、活性化信号に応答して比較電圧と基準電圧との差を
拡大する拡大手段が設けられているため、検出された内
部電圧が所定のレベルに達しても直ちに活性化信号は不
活性化されない。その結果、内部電圧が所定のレベル付
近で頻繁に変動することはない。
【００５２】請求項４に係る内部電圧検出回路によれ
ば、差動増幅器を駆動するための電流を低減する低減手
段がさらに設けられているため、上記請求項２または請
求項３の効果に加えて、消費電流が低減される。
ば、差動増幅器を駆動するための電流を低減する低減手
段がさらに設けられているため、上記請求項２または請
求項３の効果に加えて、消費電流が低減される。
【００５３】請求項５に係る基板電圧検出回路によれ
ば、比較ノードおよび基準ノードに接続された差動増幅
器が設けられているため、上記請求項１の効果と同様に
基板電圧検出回路の応答性が向上する。しかも、活性化
信号に応答してオンになる第４のＭＯＳトランジスタは
基準ノードと接地ノードとの間に接続されているため、
上記請求項１の効果と同様に基板電圧が所定のレベル付
近で頻繁に変動することはない。
ば、比較ノードおよび基準ノードに接続された差動増幅
器が設けられているため、上記請求項１の効果と同様に
基板電圧検出回路の応答性が向上する。しかも、活性化
信号に応答してオンになる第４のＭＯＳトランジスタは
基準ノードと接地ノードとの間に接続されているため、
上記請求項１の効果と同様に基板電圧が所定のレベル付
近で頻繁に変動することはない。
【図１】 この発明の実施の形態１による基板電圧検出
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図２】 図１の基板電圧検出回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図３】 この発明の実施の形態２による基板電圧検出
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図４】 この発明の実施の形態３による基板電圧検出
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図５】 この発明の実施の形態４による基板電圧検出
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図６】 この発明の実施の形態５による基板電圧検出
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図７】 この発明の実施の形態６による基板電圧検出
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図８】 この発明の実施の形態７による昇圧電圧検出
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図９】 従来の基板電圧検出回路の構成を示す回路図
である。
である。
１ 電源ノード、２ 接地ノード、３ 検出ノード、４
比較ノード、５〜７，９，１３，１４，１５ａ，１７
ａ，１９ａ〜２２ａ ＰチャネルＭＯＳトランジスタ、
８，３０ 抵抗素子、１１，１１ａ チャージポンプ回
路、１２ 基準ノード、１５，１７，１９〜２２，５
ａ，１３ａ，１４ａ ＮチャネルＭＯＳトランジスタ、
１６，４０，１６ａ 差動増幅器。
比較ノード、５〜７，９，１３，１４，１５ａ，１７
ａ，１９ａ〜２２ａ ＰチャネルＭＯＳトランジスタ、
８，３０ 抵抗素子、１１，１１ａ チャージポンプ回
路、１２ 基準ノード、１５，１７，１９〜２２，５
ａ，１３ａ，１４ａ ＮチャネルＭＯＳトランジスタ、
１６，４０，１６ａ 差動増幅器。
Claims (5)
- 【請求項１】 内部電圧を検出しその検出された内部電
圧が所定のレベルに達していないとき前記内部電圧を生
成する内部電圧生成回路を活性化する内部電圧検出回路
であって、 前記内部電圧を受ける検出ノード、 所定の基準電圧が生成される基準ノード、 比較電圧が生成される比較ノード、 前記内部電圧に応答して前記比較電圧を変化させる変化
手段、 前記比較電圧を前記基準電圧と比較して前記比較電圧が
前記基準電圧を超えたとき前記内部電圧生成回路を活性
化するための活性化信号を出力する比較手段、および前
記活性化信号に応答して前記比較電圧と前記基準電圧と
の差を拡大する拡大手段を備える、内部電圧検出回路。 - 【請求項２】 前記比較手段は、前記比較電圧が前記基
準電圧よりも高いとき前記活性化信号を出力する差動増
幅器を含む、請求項１に記載の内部電圧検出回路。 - 【請求項３】 前記拡大手段は、前記基準ノードと接地
ノードとの間に接続され、前記活性化信号に応答してオ
ンになるトランジスタを含む、請求項２に記載の内部電
圧検出回路。 - 【請求項４】 前記差動増幅器を駆動するための電流を
低減する低減手段をさらに備える、請求項２または請求
項３に記載の内部電圧検出回路。 - 【請求項５】 基板電圧を検出しその検出された基板電
圧が所定のレベルに達していないとき前記基板電圧を生
成する基板電圧生成回路を活性化する基板電圧検出回路
であって、 前記基板電圧を受ける検出ノード、 所定の基準電圧が生成される基準ノード、 比較電圧が生成される比較ノード、 前記検出ノードと前記比較ノードとの間にダイオード接
続された第１のＭＯＳトランジスタ、 前記比較ノードと電源ノードとの間にダイオード接続さ
れた第２のＭＯＳトランジスタ、 前記基準ノードと前記電源ノードとの間に接続され、前
記第２のＭＯＳトランジスタのゲートに接続されたゲー
トを有する第３のＭＯＳトランジスタ、 前記基準ノードに接続され、前記第３のＭＯＳトランジ
スタに所定の電流を供給する電流供給手段、 前記比較ノードに接続された第１の入力ノードと前記基
準ノードに接続された第２の入力ノードとを有し、前記
比較電圧が前記基準電圧よりも高いとき前記基板電圧生
成回路を活性化するための活性化信号を出力する差動増
幅器、および前記基準ノードと接地ノードとの間に接続
され、前記活性化信号に応答してオンになる第４のＭＯ
Ｓトランジスタを備える、基板電圧検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8145715A JPH09330590A (ja) | 1996-06-07 | 1996-06-07 | 内部電圧検出回路、および基板電圧検出回路 |
| US08/760,010 US5744998A (en) | 1996-06-07 | 1996-12-03 | Internal voltage detecting circuit having superior responsibility |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8145715A JPH09330590A (ja) | 1996-06-07 | 1996-06-07 | 内部電圧検出回路、および基板電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330590A true JPH09330590A (ja) | 1997-12-22 |
Family
ID=15391460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8145715A Pending JPH09330590A (ja) | 1996-06-07 | 1996-06-07 | 内部電圧検出回路、および基板電圧検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5744998A (ja) |
| JP (1) | JPH09330590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332094A (ja) * | 2000-05-22 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法並びにそれを有する記録装置および通信機器 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3626521B2 (ja) * | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
| JP3450629B2 (ja) * | 1997-02-26 | 2003-09-29 | 株式会社東芝 | 負電圧検知回路及び不揮発性半導体記憶装置 |
| US6016072A (en) * | 1998-03-23 | 2000-01-18 | Vanguard International Semiconductor Corporation | Regulator system for an on-chip supply voltage generator |
| US6087892A (en) * | 1998-06-08 | 2000-07-11 | Sun Microsystems, Inc. | Target Ion/Ioff threshold tuning circuit and method |
| JP2000047740A (ja) * | 1998-07-29 | 2000-02-18 | Mitsubishi Electric Corp | 電圧補助回路および半導体集積回路装置 |
| US6172554B1 (en) * | 1998-09-24 | 2001-01-09 | Mosel Vitelic, Inc. | Power supply insensitive substrate bias voltage detector circuit |
| JP3457209B2 (ja) * | 1999-03-23 | 2003-10-14 | 富士通株式会社 | 電圧検出回路 |
| WO2001053840A1 (en) * | 2000-01-19 | 2001-07-26 | Koninklijke Philips Electronics N.V. | Circuit for voltage level detection |
| JP4303930B2 (ja) * | 2002-09-11 | 2009-07-29 | Ｏｋｉセミコンダクタ株式会社 | 電圧発生装置 |
| WO2008047416A1 (fr) * | 2006-10-18 | 2008-04-24 | Spansion Llc | Circuit de détection de tension |
| KR100818105B1 (ko) * | 2006-12-27 | 2008-03-31 | 주식회사 하이닉스반도체 | 내부 전압 발생 회로 |
| KR101450255B1 (ko) * | 2008-10-22 | 2014-10-13 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원 전압 발생 회로 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121269A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Substrate bias generating circuit |
| JPH04129264A (ja) * | 1990-09-20 | 1992-04-30 | Fujitsu Ltd | 半導体集積回路 |
| US5347172A (en) * | 1992-10-22 | 1994-09-13 | United Memories, Inc. | Oscillatorless substrate bias generator |
-
1996
- 1996-06-07 JP JP8145715A patent/JPH09330590A/ja active Pending
- 1996-12-03 US US08/760,010 patent/US5744998A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332094A (ja) * | 2000-05-22 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法並びにそれを有する記録装置および通信機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5744998A (en) | 1998-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060501 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060926 |