JPH09331238A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】ゲート長のばらつきに対して基準パルスの幅の
ばらつきを抑える。 【解決手段】メモリ１内のいろいろの回路１６、２４等
を制御するのに使用する基準パルスＢ−ＰＵＬＳＥを生
成する回路９０を構成するパルス発生回路９、パルス伸
長回路１０の各々が、入力パルス（クロックＣＬＫ０ま
たはパルスＡ−ＰＵＬＳＥ）を遅延する遅延回路と、そ
の出力とこの入力パルスから所望のパルス幅のパルスを
生成する論理ゲートにより構成される。この遅延回路に
属するトランジスタの製造時のゲート長のばらつきが、
生成される基準パルスＢ−ＰＵＬＳＥのパルス幅の変動
に影響を与えるので、これらのトランジスタのゲート長
を同じ集積回路上の他の複数のトランジスタのゲート長
より大きくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス生成回路を
有する、金属絶縁物トランジスタからなる半導体集積回
路に関する。

【０００２】

【従来の技術】金属絶縁物トランジスタ（本明細書では
簡単化のためのＭＩＳトランジスタあるいは単にトラン
ジスタと呼ぶ）からなる従来の多くの半導体集積回路で
は、外部から与えられるクロック信号から、このクロッ
ク信号に対して所定のパルス幅を有する基準パルスを発
生する基準パルス発生回路を有し、この基準パルスに基
づいて、いろいろの駆動回路が複数の駆動パルスを生成
し、これらの複数の駆動パルスをこれらの駆動回路に共
通の被制御回路に供給する。これらの駆動パルスの間の
位相差が若干ずれても、上記被制御回路が正常に動作す
るように、それらの駆動パルスの立ち上がり時刻とパル
ス幅が定められる。

【０００３】以下、このような半導体集積回路の例とし
て、スタティックランダムアクセスメモリ（以下、簡単
化のためのスタティックＲＡＭと呼ぶ）を用いる。この
メモリでは、メモリセルアレーは複数のマットに分か
れ、それぞれのマットに対応する複数のワード線ドライ
バ、複数のＹデコーダ、複数のプリチャージ回路が設け
られている。これらのマットに共通に、Ｘデコーダ、基
準パルス発生回路、アドレスパルス化回路、マットデコ
ーダ、センスアンプ、ＲＥＡＤ／ＷＲＩＴＥ切り替えス
イッチ、あるいはこれらのセンスアンプ、ＲＥＡＤ／Ｗ
ＲＩＴＥ切り替えスイッチを制御する制御信号生成回路
などが設けられている。基準パルス発生回路には外部よ
りクロック信号が与えられ、制御信号生成回路には外部
から外部制御信号が与えられ、上記複数Ｙデコーダには
外部よりＹアドレスが与えられ、上記Ｘデコーダには、
外部よりＸアドレスが与えられる。

【０００４】基準パルス生成回路は、外部から与えられ
るクロック信号から、それに同期した、所定のパルス幅
のパルスを生成するパルス発生回路と、発生されたパル
スを伸長して、基準パルスを生成するパルス伸長回路が
使用される。

【０００５】外部から与えられるマットアドレス信号を
プリデコード回路がプリデコードし、このプリデコード
されたマットアドレス信号をアドレスパルス化回路がパ
ルス化する。マットデコーダがパルス化されたマットア
ドレス信号を解読し、その解読結果を表す信号を、上記
複数のワード線ドライバ、複数のＹデコーダ、複数のプ
リチャージ回路、制御信号生成回路に供給する。これら
の複数のワード線ドライバ、複数のＹデコーダ、複数の
プリチャージ回路は、この基準パルスに応答して、ワー
ド線の駆動パルス、Ｙスイッチ駆動信号、プリチャージ
パルスを上記マットアドレス信号が指定するメモリマッ
トに供給する。さらに、上記制御信号生成回路は、マッ
トデコーダの出力パルスに応答して、上記センスアンプ
とＲＥＡＤ／ＷＲＩＴＥ切り替えスイッチにこれらを駆
動するパルスを供給する。また、プリチャージ信号は、
ワード線駆動パルスが終了した後に始まるように構成さ
れている。

【０００６】メモリの正常な動作のためには、各駆動パ
ルスが所定のタイミングで立ち上がり、所定のパルス幅
を有するものであることが必要である。しかし、実際に
は、半導体集積回路の製造時のトランジスタの寸法のば
らつきのために、各駆動パルスの立ち上がりタイミング
およびパルス幅が変動するので、一定の範囲内での変動
が生じてもメモリが正常に動作するように、上記複数の
駆動パルスの立ち上がりタイミングとパルス幅が定めら
れている。とくに、集積回路の製造時のばらつきにもか
かわらず、異なるパルスの立ち上がりタイミングが、相
対的に一致するように工夫されている。例えば、アドレ
スパル化回路には、基準パルスとプリデコードされたマ
ットアドレス信号が同じタイミングで供給されるよう
に、基準パルスの上記クロック信号に対する遅延と、上
記プリデコードされたマットアドレス信号の上記クロッ
ク信号に対する遅延とが、上記製造ばらつきに依らない
で実質的に同一となるように、これらの信号を生成する
回路およびこれらの信号を伝播する回路とが構成されて
いる。同様に、上記ワード線ドライバに供給される上記
マットデコーダによりデコードされた上記基準パルス
と、Ｘデコーダから上記ワード線ドライバに供給される
デコードされたＸアドレスが実質的に同一のタイミング
となるように、これらの信号を生成する回路およびこれ
らの信号を伝播する回路が構成されている。

【０００７】

【発明が解決しようとする課題】上記メモリは、比較的
低速の、例えば、６０Ｍｈｚのクロックで使用すると正
常に動作するが、このメモリを、より高速の、たとえ
ば、１００Ｍｈｚのクロックでもって駆動しようとし
て、本発明者は次ぎの問題を見いだした。すなわち、従
来の基準パルスの生成回路では、上記半導体集積回路の
製造ばらつきに起因する、生成される基準パルスが有す
るパルス幅の変動が、上記高速のクロックでは、正常な
メモリ動作を阻害することが生じる。具体的には、上記
半導体集積回路の製造ばらつきに起因する基準パルスの
パルス幅の変動範囲の内の最小のパルス幅を上記基準パ
ルスが有するときには、ワード線駆動パルスのパルス幅
が、メモリセルへのデータの書き込みを完了するに必要
なパルス幅より短くなる。また、基準パルスのパルス幅
が上記変動範囲内の最大のパルス幅を有するときには、
プリチャージパルスのパルス幅が、プリチャージの完了
に必要な幅より短くなる。

【０００８】このような問題は、上記メモリに限らず、
基準パルス発生回路を有し、この回路により生成される
基準パルスに基づいて、いろいろの駆動回路が複数の駆
動パルスを生成し、これらの複数の駆動パルスをこれら
の駆動回路に共通の被制御回路に供給するように構成さ
れている前述した一般の半導体集積回路にも当てはま
る。

【０００９】本発明の目的は、高速なクロックで動作す
るときにも、半導体集積回路の製造ばらつきに起因する
パルス幅の変動が少ない基準パルスを利用できる、高速
動作に適した半導体集積回路およびそれに適したパルス
生成回路を提供することである。

【００１０】本発明のより具体的な目的は、高速なクロ
ックで動作するときにも、半導体集積回路の製造ばらつ
きにもかかわらず、ワード線へのデータ書き込み期間お
よびプリチャージ時間を確保できる半導体集積回路メモ
リを提供することである。

【００１１】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明による半導体集積回路では、パルス生成回
路を構成する複数のトランジスタの内、半導体集積回路
の製造時にゲート長がばらついた場合に、生成すべきパ
ルスのパルス幅を変動させる複数のトランジスタのゲー
ト長が、この回路を含む半導体集積回路内の他の複数の
トランジスタのゲート長より長くなるように、この集積
回路内のトランジスタのゲート長が設定される。

【００１２】本発明のより具体的な態様は、このパルス
生成回路は、クロック信号を遅延する遅延回路と、この
遅延されたクロック信号から所定のパルス幅のパルスを
生成するための少なくとも一つの論理ゲートを有し、上
記遅延回路を構成する複数のトランジスタのゲート長
が、この半導体集積回路の他の複数のトランジスタより
も長い。

【００１３】本発明の他のより具体的な態様は、この生
成されたパルスに応答し、同一の被制御回路に印加すべ
き複数の駆動パルスを生成する複数の駆動回路を有し、
上記複数の駆動パルスは、所定のパルス幅以上のパルス
幅を有すべき第１の駆動パルスと、該第１の駆動パルス
が終了した時点で印加されるべき、所定のパルス幅以上
のパルス幅を有すべき第２の駆動パルスを含む。

【００１４】本発明のさらに他の具体的な態様は、クロ
ック信号に応答し、上記クロック信号と上記基準パルス
の上記時間差を有する他のクロック信号を発生するため
の、複数のＭＩＳトランジスタからなるクロック信号発
生回路と、被制御回路をアクセスするのに使用すべきア
クセス用信号を、該他のクロック信号に応答して、取り
込み、出力する信号出力回路と、上記基準パルスと該信
号出力回路により与えられる上記アクセス用信号に応答
して、上記基準パルスが有効な期間に上記アクセス用信
号を表す制御パルスを生成するパルス化回路と、それぞ
れ上記制御パルスに応答し、上記被制御回路に印加され
るべき複数の駆動パルスの一つをそれぞれ生成するため
の、それぞれ複数のＭＩＳトランジスタからなる複数の
駆動回路とを有する。

【００１５】

【発明の実施の形態】図１は半導体集積回路内に形成さ
れた本発明による同期型スタティックＲＡＭを示す。こ
のメモリは、ＭＩＳトランジスタとして、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを使用するＣＭＯＳ回
路により構成される。本実施の形態では、従来と同様
に、互いに同期して供給されるべき二つの信号を伝播す
る経路における論理ゲート段数をほぼ等しくなるように
することにより、半導体集積回路の製造時のばらつきに
よる論理ゲートの遅延時間が変動した場合でも、これら
の信号の間に相対的な遅延が生じないようにしている。
本実施の形態では、さらに、集積回路の製造ばらつきに
よるＭＯＳトランジスタのゲート長の変動に起因する、
いろいろのパルスのパルス幅の変動を低減するように構
成されている。すなわち、これらのパルスの生成に使用
される、基準パルス発生回路９６により生成される基準
パルスのパルス幅の変動を低減するように、この回路９
６内の、基準パルスのパルス幅を支配するＭＯＳトラン
ジスタのゲート長をこの半導体集積回路内の他の複数の
ＭＯＳトランジスタのゲート長よりも大きくしている。
本実施例では、これらの他のトランジスタのゲート長は
同じ長さであるが、その使用目的によっては一部異なる
ゲート長であってもよい。以下、これらの２種のゲート
長をＬ１、Ｌ０で表し、さらに、拡大ゲート長、基準ゲ
ート長と呼ぶことがある。

【００１６】このメモリは、複数のメモリマット１７か
らなる。ここではこのマット数は１２８と仮定する。こ
のメモリに使用するクロックは高速のクロック、例え
ば、１００Ｍｈｚのクロックと仮定する。クロック、外
部制御信号、マットアドレス信号、Ｙアドレス信号およ
びＸアドレス信号はそれぞれ入力バッファ２Ａ、２Ｂ、
２Ｃ、２Ｄ、２Ｅを通して入力される。また、入出力信
号は、入力バッファ２Ｆ、出力バッファ３を通して入力
または出力される。このメモリは複数のメモリマット１
７からなり、それぞれに対して、Ｙデコーダ１３、Ｙス
イッチ１４、ワード線ドライバ１６、プリチャージ回路
２４が設けられ、これらの回路以外の回路がこれらの複
数のメモリマットに対して共通に設けられている。マッ
トアドレス信号はマットを選択するための信号であり、
Ｘアドレスはそのマット上のワード線を選択するための
信号であり、Ｙアドレスは、そのマット上のＹスイッチ
１４を選択するための信号であり、外部制御信号は、セ
ンスアンプ１９等を制御するための信号である。

【００１７】クロック分岐回路２３は、入力後のクロッ
クＣＬＫ０を遅延させるための、ともに基準ゲート長を
もつＭＯＳトランジスタで構成された３段、６段、７
段、８段の論理ゲート列を有し、それぞれの論理ゲート
列により遅延されたクロックＣＬＫ３、ＣＬＫ６、ＣＬ
Ｋ７、ＣＬＫ８を生成する。

【００１８】基準パルス発生回路９６は、クロック分岐
回路２３により生成された遅延されたクロックＣＬＫ３
から、所定のパルス幅を有する基準パルスＢ−ＰＵＬＳ
Ｅを生成するもので、パルス発生回路９とパルス伸長回
路１０とからなる。これらの回路の詳細は後に説明す
る。

【００１９】プリデコーダ４Ｃは入力バッファ２Ｃから
入力されたマットアドレスの一部のビットをデコードす
る部分デコーダとして動作する。他のプリデコーダ４
Ｄ，４Ｅも同様である。レジスタ６はクロックＣＬＫ８
に応答して、プリデコーダ４Ｃの解読結果を保持し、こ
のクロックに同期してマットアドレスＭＡＴＡＤＤを出
力する。アドレスパルス化回路１１は、２段の論理ゲー
ト列９０を経由してレジスタ６より供給されるマットア
ドレスＭＡＴＡＤＤを、基準パルス生成回路９６０より
４段の論理ゲート列９１を経て供給される基準パルスＢ
−ＰＵＬＳＥによりパルス化し、基準パルスＢ−ＰＵＬ
ＳＥと同じパルス幅のマットアドレス信号を出力する。
この回路は、図４に示されるように、マットアドレスＭ
ＡＴＡＤＤおよびパルスＢ−ＰＵＬＳＥが入力されるＮ
ＡＮＤゲートＮＡＮＤ５と、それに接続されたインバー
タＩＮＶ４とよりなる。これらの論理ゲート列９０、９
１および後に述べる論理ゲート列９３、９４、９５は、
信号の伝播時間を調整するためのものである。マットデ
コーダ１２は、このパルス化されたマットアドレス信号
ＡＤＤ−ＰＵＬＳＥを解読して１２８個のマット１７か
ら３２個のメモリマットを同時に選択し、それらの選択
されたメモリマットに対応する３２個のワード線ドライ
バ１６を論理ゲート列９２を介して起動する。

【００２０】プリデコーダ４Ｅは、入力バッファ２Ｅか
ら入力されたＸアドレス信号を解読し、レジスタ８はク
ロックＣＬＫ８に応答して、この解読結果を保持し、こ
のクロックに同期してＸアドレス信号を出力する。Ｘデ
コーダ１５は２段の論理ゲート列９５を介して与えられ
るこのＸアドレス信号を解読して、解読結果信号ＸＡＤ
Ｄをワード線ドライバ１６に供給する。ワード線ドライ
バ１６は、この解読結果信号ＸＡＤＤをパルス化された
マットアドレス信号ＡＤＤ−ＰＵＬＳＥによりパルス化
し、パルス化されたマットアドレスＡＤＤ−ＰＵＬＳＥ
と同じパルス幅のパルスを出力する。すなわち、マット
アドレス信号ＡＤＤ−ＰＵＬＳＥにより選択されたメモ
リマットの各々内の、解読結果信号ＸＡＤＤで指定され
るワード線に、このマットアドレス信号ＡＤＤ−ＰＵＬ
ＳＥが有効な期間有効となるワード線駆動パルスＷＯＲ
Ｄを供給する。こうして、そのワード線に接続されたメ
モリセルの読み出しが起動される。

【００２１】プリデコーダ４Ｄは、入力バッファ２Ｄか
ら入力されたＹアドレス信号を解読し、レジスタ７はク
ロックＣＬＫ８に応答して、この解読結果を保持し、こ
のクロックに同期してＹアドレス信号を出力する。１２
８個のＹデコーダ１５の内、２段の論理ゲート列９２、
３段の論理ゲート列９３を介して与えられるパルス化さ
れたマットアドレス信号ＡＤＤ−ＰＵＬＳＥで選択され
た３２個のＹデコーダの各々は、それぞれに対応するＹ
スイッチ１４をこのＹアドレス信号に従って起動する。

【００２２】レジスタ５は入力バッファ２Ｂから入力さ
れた外部制御信号をクロックＣＬＫ７に同期して取り込
む。制御信号生成回路１８は、マットアドレスデコーダ
１２から２段の論理ゲート列９４を介して供給されるパ
ルス化されたマットアドレス信号ＭＡＴＡＤＤにより、
レジスタ５から供給されるこの外部制御信号をパルス化
し、センスアンプ１９、Ｒｅａｄ／Ｗｒｉｔｅ切り替え
スイッチ２０等の制御信号を生成する。

【００２３】マットデコーダ１２からの出力ＭＡＴＡＤ
Ｄは２段の論理ゲート列９２を通りプリチャージ活性化
信号ＰＲＥ−ＰＵＬＳＥとしてプリチャージ回路２４に
入力される。プリチャージ回路２４はＰＭＯＳだけで構
成されており、ＰＲＥ−ＰＵＬＳＥがそのＰＭＯＳのゲ
ートに入力され、そのＰＭＯＳのソース側には電源、ド
レイン側にはデータ線が接続されている。よって、ＰＲ
Ｅ−ＰＵＬＳＥがローレベルになると、そのＰＭＯＳが
活性化し、プリチャージが開始される。

【００２４】選択された３２個のメモリマット１７の各
々からそれぞれ読み出された３２個のデータは、選択さ
れた３２個のＹスイッチ１４を通してセンスアンプ１９
に入力され、レジスタ２１に入り、ＣＬＫ６に同期して
出力バッファ３に入力される。読み出し後は、ワード線
が非選択（マットアドレスが非選択）になるとプリチャ
ージ回路２４が活性化し、データ線がプリチャージされ
る。また、メモリマット１７への書き込みデータは入力
バッファ２を通してレジスタ２２にクロックＣＬＫ７に
同期して取り込まれ、Ｒｅａｄ／Ｗｒｉｔｅ切り替えス
イッチ２０、選択されたＹスイッチ１４を通してメモリ
セルマット１７に書き込まれる。書き込み後は、ワード
線が非選択（マットアドレスが非選択）になるとプリチ
ャージ回路２４が活性化し、データ線がプリチャージさ
れる。

【００２５】図５に、以上に説明したいくつかのパルス
の波形を示す。図において、点線は、半導体集積回路の
製造時のばらつきによる、これらのパルスの始点および
終点が変動する模様を示す。プリチャージ活性化信号Ｐ
ＲＥ−ＰＵＬＳＥ以外のパルスの始点およびこのパルス
ＰＲＥ−ＰＵＬＳＥの終点の変動は、製造ばらつきによ
る、それらのパルスの伝播経路を構成する論理ゲートの
トランジスタにおける伝播遅延時間のばらつきによる。
一方、プリチャージ活性化信号ＰＲＥ−ＰＵＬＳＥ以外
のパルスの終点およびこのパルスＰＲＥ−ＰＵＬＳＥの
始点の変動は、上に述べたそれらのパルスの始点の変動
とともに、製造ばらつきによる、それらのパルスの生成
の元となった、基準パルスＢーＰＵＬＳＥのパルス幅の
ばらつきによる。

【００２６】ワード線パルスの幅は、メモリセルへの書
き込みを考慮するとある一定値以上必要である。よっ
て、できるだけワード線へのデータ書き込みのマージン
を確保するために、基準パルス生成回路９６で生成する
基準パルスＢーＰＵＬＳＥの幅を最大限利用してワード
線駆動パルスＷＯＲＤを生成するのが良い。もし、基準
パルスＢ−ＰＵＬＳＥがマットアドレスＭＡＴＡＤＤよ
り早くアドレスパルス化回路１１に入力するか、また
は、パルス化されたアドレスＡＤＤ−ＰＵＬＳＥがＸア
ドレスＸＡＤＤより早くワード線ドライバ１６に入力す
ると、結果的にワード線駆動パルスＷＯＲＤのパルス幅
が短くなり、メモリセルへのデータ書き込みに対するマ
ージンを削ることになる。

【００２７】また、データ線のプリチャージ時間確保の
ためにはワード線をなるべく早く閉じ、データ線のプリ
チャージをなるべく早く始めるのがよい。例えば、基準
パルスＢ−ＰＵＬＳＥがマットアドレスＭＡＴＡＤＤよ
りも遅れると、プリチャージ活性化信号ＰＲＥ−ＰＵＬ
ＳＥが遅れ、結果的にプリチャージ開始時間が遅くな
り、データ線プリチャージ時間が削減されてしまう。

【００２８】さらに、本実施の形態では、ワード線ドラ
イバ１６は、パルス化されたマットアドレスＡＤＤ−Ｐ
ＵＬＳＥおよびＸアドレス信号ＸＡＤＤが入力される一
段のＮＯＲゲートでもって選択されたワード線を起動
し、さらに、プリチャージ回路２４は、プリチャージ活
性化信号ＰＲＥ−ＰＵＬＳＥが入力されるＰＭＯＳによ
りデータ線をプリチャージするので、ワード線ドライバ
１６およびプリチャージ回路２４による信号伝播遅延時
間はいずれも論理ゲート一段の遅延となる。パルス化さ
れたマットアドレスＡＤＤ−ＰＵＬＳＥがＸアドレスＸ
ＡＤＤよりも遅れると、ワード線駆動パルスＷＯＲＤと
プリチャージ活性化信号ＰＲＥ−ＰＵＬＳＥのタイミン
グがずれ、ＷＯＲＤが立ち上がっているときにプリチャ
ージが始まり、データが壊れる可能性が出てくる。

【００２９】この結果、アドレスパルス化回路１１で
は、パルス発生回路９及び伸長回路１０で生成され基本
パルス（Ｂ−ＰＵＬＳＥ）とマットアドレス信号（ＭＡ
ＴＡＤＤ）、ワード線ドライバ１６では、パルス化され
たマットアドレス信号（ＡＤＤ−ＰＵＬＳＥ）とＸアド
レス信号（ＸＡＤＤ）を同時入力するのが最もマージン
がとれるタイミングとなる（図８）。

【００３０】従って、本実施の形態では、図５８から分
かるように、上記伝播遅延時間のばらつきにもかかわら
ず、基準パルスＢ−ＰＵＬＳＥおよびマットアドレスが
アドレスパルス化回路１１に同じ時刻に到着するよう
に、それぞれのパルスの伝播経路が構成されている。同
様に、アドレスパルスＡＤＤーＰＵＬＳＥとパルス化さ
れたＸアドレスＸＡＤＤとがワード線ドライバ１６に同
じ時刻に到着するように、これらの信号の伝播経路が構
成されている。さらに、前述の通り、プリチャージ回路
２４はＰＭＯＳでもってデータ線を起動するので、パル
ス化されたマットアドレスＡＤＤ−ＰＵＬＳＥの始点が
ワード線ドライバ１６に到着する時刻に、プリチャージ
活性化信号ＰＲＥ−ＰＵＬＳＥの終点がプリチャージ回
路２４に到着し、パルス化されたマットアドレスＡＤＤ
−ＰＵＬＳＥの終点がワード線ドライバ１６に到着する
時刻に、プリチャージ活性化信号ＰＲＥ−ＰＵＬＳＥの
始点がプリチャージ回路２４に到着するようにこれらの
信号の伝播経路が構成されている。

【００３１】具体的には、本実施の形態では、基準パル
スＢ−ＰＵＬＳＥをアドレスパルス化回路１１に転送す
る経路の遅延時間は、外部から供給されるクロックを供
給するタイミングを基準に考えると、入力バッファ２Ａ
内の論理ゲート１段、クロック分岐回路２３によりクロ
ックＣＬＫ３をレジスタ５に供給するための論理ゲート
３段、基準パルス発生回路９６０内の論理ゲート４段
（これは具体的には、パルス発生回路９内のインバータ
ＩＮＶ１、ＮＯＲゲートＮＯＲ１（図２）、およびパル
ス伸長回路１０内のインバータＩＮＶ２、ＮＡＮＤゲー
トＮＡＮＤ２（図２）（図３）から構成される）、論理
ゲート列９内の４段からなる合計１２段の論理ゲートに
よる遅延である。

【００３２】一方、マットアドレスをアドレスパルス化
回路１１に転送する経路は、入力バッファ２Ｂ内の論理
ゲート１段、クロック分岐回路２３によりクロックＣＬ
Ｋ８を生成するための論理ゲート８段、レジスタ６内の
論理ゲート１段、論理ゲート列９１内の２段の論理ゲー
トによる合計１２段の論理ゲートによる遅延であり、先
の基準パルスＢ−ＰＵＬＳＥに対する遅延と同じ段数の
論理ゲートによる遅延である。これらの論理ゲートは、
全て基準のゲート長を有し、半導体製造ばらつきにかか
わらず、これらの信号がアドレスパルス化回路の遅延は
実質的に同じになる。

【００３３】また、パルス化されたアドレスＡＤＤ−Ｐ
ＵＬＳＥをワード線ドライバ１６に入力するまでの転送
経路の遅延時間は、同様に外部から供給されるクロック
を供給するタイミングを基準に考えると、上記基準パル
スＢ−ＰＵＬＳＥをアドレスパルス化回路１１に転送す
るまでの１２段の論理ゲートと、アドレスパルス化回路
１１内の２段の論理ゲート、マットデコーダ１２内の論
理ゲート２段、論理ゲート列９２内の２段の論理ゲート
からなる１８段の論理ゲートによる遅延である。一方、
Ｘアドレス信号が外部から供給されるクロックと同じタ
イミングで供給されるべき信号と仮定し、このクロック
供給タイミングを基準にＸアドレス信号をワード線ドラ
イバ１６に転送するまでの転送経路の遅延時間を評価す
ると、この遅延時間は、入力バッファ２Ｅ内の論理ゲー
ト１段、クロック分岐回路２３からクロックＣＬＫ８を
レジスタ８に供給するための８段の論理ゲート、レジス
タ８内の論理ゲート１段、論理ゲート列９５内の２段の
論理ゲート、Ｘデコーダ１５内の３段の論理ゲートから
なる論理ゲート１５段によるものであり、パルスＡＤＤ
−ＰＵＬＳＥをワード線ドライバ１６に入力するまでの
転送経路の遅延時間とほぼ同じ段数の論理ゲートによる
遅延である。３段の段数の違いは、配線距離の差による
ものであり、実質的な遅延は同じである。これらの論理
ゲートは、全て基準のゲート長を有し、半導体製造ばら
つきにかかわらず、これらの信号がアドレスパルス化回
路の遅延は実質的に同じになる。

【００３４】また、ワード線駆動パルスＷＯＲＤをワー
ド線に印加するタイミングと、データ線をプリチャージ
するタイミングを合わせるには、ワード線ドライバ１６
がＡＤＤ−ＰＵＬＳＥを受信してからワード線を起動開
始するまでの遅延は論理ゲート一段によるものであり、
プリチャージ回路２４がプリチャージ活性化信号ＰＲＥ
−ＰＵＬＳＥを受信してからデータ線をプリチャージ開
始するまでの遅延も一段の論理ゲートに相当する遅延で
あるので、パルス化されたアドレスＡＤＤ−ＰＵＬＳＥ
とプリチャージ活性化信号ＰＲＥ−ＰＵＬＳＥを論理ゲ
ート列９３からワード線ドライバ１６およびプリチャー
ジ回路２５に転送する配線長をほぼ等しくしておけばよ
い。

【００３５】なお、このように互いに同期して共通の回
路に与えられるべき二つの信号の転送経路を構成する論
理ゲートの段数をほぼ遭わせた上で、さらに、これらの
論理ゲートを構成するＭＯＳトランジスタの拡散層幅を
調整することにより、これらの二つの信号が受ける遅延
を、半導体集積回路の製造ばらつきにもかかわらず、極
めて低減できる。上記の段数は、このような詳細検討を
した結果決定されたものであり、製造ばらつきによりト
ランジスタのゲート長等がばらついた場合でも、ワード
線がワード線駆動パルスＷＯＲＤにより駆動開始される
タイミングと、データ線がプリチャージ回路によりプリ
チャージを終了するタイミングは、ほとんど相互にずれ
ない。

【００３６】なお、パルス化されたマットアドレスＡＤ
Ｄ−ＰＵＬＳＥは、Ｙデコーダ１３にも入力されるが、
その出力は、ワード線が駆動されてメモリマット１７か
らデータが出るタイミング、または、Ｒｅａｄ／Ｗｒｉ
ｔｅ切り替えスイッチ２０を通してメモリマット１７へ
データが来るタイミングでＹスイッチ１４を開くように
すればよく、Ｙデコーダ１３の入力においてＡＤＤ−Ｐ
ＵＬＳＥとＹアドレス信号のタイミングを合わせる必要
はない。同様に、パルスＡＤＤ−ＰＵＬＳＥは、制御信
号生成回路１８にも入力されるが、この回路の出力は、
センスアンプ１９を動作させるタイミングか、または、
Ｒｅａｄ／Ｗｒｉｔｅ切り替えスイッチ２０をオンにす
るタイミングに合わせればよく、制御信号生成回路１８
入力においてパルスＡＤＤ−ＰＵＬＳＥと外部制御信号
のタイミングを合わせる必要はない。

【００３７】このようにして、ワード線がワード線駆動
パルスＷＯＲＤにより駆動開始されるタイミングと、デ
ータ線がプリチャージ回路によりプリチャージを終了す
るタイミングがほとんど相互にずれないようになって
も、このメモリを１００ＭＨｚ程度あるいはそれ以上の
クロックに同期して動作させようとすると、ワード線へ
のデータ書き込みのマージンが低減するという問題があ
る。すなわち、動作周波数をあげたことにより、ワード
線駆動パルスのパルス幅を必要最小限に近い値に低減す
る必要があるために、半導体集積回路の製造ばらつきに
より生じる基準パルスＢ−ＰＵＬＳＥのパルス幅の変動
が、無視できなくなった。すなわち、製造ばらつきに起
因する基準パルスのパルス幅の変動範囲の内の最小のパ
ルス幅を上記基準パルスが有するときには、ワード線駆
動パルスのパルス幅が、メモリセルへのデータの書き込
みを完了するに必要なパルス幅より短くなる。また、基
準パルスのパルス幅が上記変動範囲内の最大のパルス幅
を有するときには、プリチャージパルスのパルス幅が、
プリチャージの完了に必要な幅より短くなる。そこで本
実施の形態では、この基準パルスのパルス幅の変動を抑
えるように、基準パルス生成回路９６内のＭＯＳトラン
ジスタの内、このパルス幅を支配する複数のＭＯＳトラ
ンジスタのゲート長を上記拡大ゲート長Ｌ１にしてい
る。

【００３８】この基準パルス生成回路９６は、パルス発
生回路９及びパルス伸長回路１０からなる。パルス発生
回路９は、例えば、図２に示すように、クロックＣＬＫ
３を遅延するための遅延回路２５と、ＮＯＲゲートＮＯ
Ｒ１により構成される。遅延回路２５は、ＣＬＫ３が入
力される複数の直列接続されたインバータからなるイン
バータ列２８と、インバータ列２８の出力が入力される
ＮＯＲゲートＮＯＲ２と、それぞれいずれかのインバー
タの入力端子と電源電位の間に直列接続された複数対の
ＰＭＯＳトランジスタからなるＰＭＯＳトランジスタ群
２６とそれぞれいずれかのインバータの入力端子と接地
電位の間に直列接続された複数対のＮＭＯＳトランジス
タからなるＮＭＯＳトランジスタ群２７とからなる。Ｎ
ＭＯＳトランジスタ群２７、ＰＭＯＳトランジスタ群２
６は、遅延時間調整用のＭＯＳトランジスタであり、ゲ
ート容量のみを利用し、メタルオプションにて遅延時間
を調整するものである。メタルオプションとは、配線層
及びコンタクト層のみをマスク修正して所望の結線を得
ることを指す。なお、ＮＯＲゲートＮＯＲ２の他方の入
力は、テスト信号であり、通常動作時には、このテスト
信号はローレベルを有する。従って、通常動作時には、
このＮＯＲゲートはインバータ列２８の出力に対しては
インバータとして働き、クロックＣＬＫ３に対しては遅
延素子として働く。なお、このようなテスト信号を使用
しない半導体集積回路では、このＮＯＲゲートＮＯＲ２
をインバータに変換可能である。

【００３９】ＰＭＯＳトランジスタ群２６とＮＭＯＳト
ランジスタ群２７は、インバータ列２８による遅延時間
を増大させるための付加容量を提供する。ＰＭＯＳトラ
ンジスタ群２６内の各対のＰＭＯＳトランジスタの一方
のゲートは、いずれかのインバータのゲートに接続され
ているが、そのソースとドレインは、そのＰＭＯＳトラ
ンジスタ対の他方のＰＭＯＳトランジスタのゲート、ソ
ース、ドレインに接続されるとともに、電源電位にも接
続されいる。ＮＭＯＳトランジスタ群２７についても同
様である。図２では、簡単化のために全てのインバータ
に二つのＰＭＯＳトランジスタと二つのＮＭＯＳトラン
ジスタを接続しているが、これらのＰＭＯＳトランジス
タ群２６とＮＭＯＳトランジスタ群２７に実際に含まれ
るＭＯＳトランジスタの数は、遅延回路２５の目標遅延
時間に合わせるように選択する。

【００４０】遅延回路２５の出力ノードＮＯＤ１での出
力およびＮＯＲゲートＮＯＲ１の出力ノードＮＯＤ２に
出力されるパルスは、図６に示したとおりである。この
ＮＯＲゲートＮＯＲ１の出力ノードＮＯＤ２に出力され
るパルスはこのパルス発生回路９の出力パルスＡ−ＰＵ
ＬＳＥとして利用され、クロックＣＬＫ３に対して遅延
回路２５による遅延時間に等しいパルス幅を有する。な
お、このパルスＡ−ＰＵＬＳＥの立ち上がりは、クロッ
クＣＬＫ０に対して、ＮＯＲゲートＮＯＲ１による遅延
時間分だけ遅延するが、これらのゲートはパルス幅には
影響を与えない。結局、図２のインバータＩＮＶ１、Ｎ
ＯＲゲートＮＯＲ１以外の回路素子の遅延が出力パルス
Ａ−ＰＵＬＳＥのパルス幅を決める。

【００４１】また、パルス伸長回路１０は、例えば、図
３に示すように、パルス発生回路９の出力パルスＡ−Ｐ
ＵＬＳＥが入力されるインバータＩＮＶ２と、３つの部
分パルス伸長回路６０、７０、８０の従属接続により構
成される。伸長回路６０は、インバータＩＮＶ２の出力
が入力される遅延回路６０Ａと、その出力とインバータ
ＩＮＶ２の出力が入力されるＮＡＮＤゲートＮＡＮＤ２
よりなる。遅延回路６０Ａの構造は、遅延回路２５から
ＮＯＲゲートＮＯＲ２をインバータに変換した回路と基
本的に同じ構造を有し、インバータ列３６、ＰＭＯＳト
ランジスタ群３０と、ＮＭＯＳトランジスタ群３１とか
らなる。伸長回路７０は、伸長回路６０の出力が入力さ
れる遅延回路７０Ａと、その出力とインバータＩＮＶ２
の出力が入力されるＮＡＮＤゲートＮＡＮＤ３よりな
る。同様に、伸長回路８０は、伸長回路７０の出力が入
力される遅延回路８０Ａと、その出力とインバータＩＮ
Ｖ２の出力が入力されるＮＡＮＤゲートＮＡＮＤ１より
なる。遅延回路７０Ａ、８０Ａの構造は、遅延回路６０
と基本的に同じ構造を有し、インバータ列３７あるいは
３８、ＰＭＯＳトランジスタ群３７あるいは３８と、Ｎ
ＭＯＳトランジスタ群３３あるいは３５とからなる。

【００４２】遅延回路６０Ａの出力ノードＮＯＤ３での
出力およびパルス伸長回路６０の出力ノードＮＯＤ４に
出力されるパルスは、図７に示したとおりであり、この
出力ノードＮＯＤ４に出力されるパルスは、パルス発生
回路９により生成されたパルスＡ−ＰＵＬＳＥを遅延回
路６０Ａによる遅延時間だけ伸長したパルスとなる。同
様に、遅延回路７０Ａの出力ノードＮＯＤ５での出力お
よびパルス伸長回路７０Ａの出力ノードＮＯＤ６に出力
されるパルスは、図７に示したとおりであり、この出力
ノードＮＯＤ６に出力されるパルスは、パルス発生回路
９により生成されたパルスＡ−ＰＵＬＳＥを遅延回路６
０Ａ、７０Ａによる遅延時間とＮＡＮＤゲートＮＡＮＤ
２による遅延時間だけ伸長したパルスとなる。同様に、
遅延回路８０Ａの出力ノードＮＯＤ７での出力およびパ
ルス伸長回路８０の出力ノードＮＯＤ８に出力されるパ
ルスは、図７に示したとおりであり、この出力ノードＮ
ＯＤ８に出力されるパルスＢ−ＰＵＬＳＥは、パルス発
生回路９により生成されたパルスＡ−ＰＵＬＳＥを遅延
回路６０Ａ、７０Ａ、８０、ＮＡＮＤゲートＮＡＮＤ
２、ＮＡＮＤ３による遅延時間だけ伸長したパルスとな
る。なお、基準パルスＢ−ＰＵＬＳＥの立ち上がり、立
ち下がりともに、インバータＩＮＶ２、ＮＡＮＤゲート
ＮＡＮＤ１による伝搬遅延時間だけ遅延されるが、これ
らのゲートは基準パルスＢ−ＰＵＬＳＥのパルス幅には
影響を与えない。結局、図３のインバータＩＮＶ２、Ｎ
ＡＮＤゲートＮＡＮＤ１以外の回路素子の遅延が出力パ
ルスＡ−ＰＵＬＳＥのパルス幅を決める。

【００４３】さて、半導体集積回路の製造ばらつきによ
り、パルス発生回路９内の遅延回路２３を構成する複数
のトランジスタのゲート長がばらつくと、インバータ列
２８に属する複数のインバータおよびＮＯＲゲートＮＯ
Ｒ２の遅延時間が変動し、それに伴いこの遅延回路２５
の遅延時間が変動する。この遅延時間の変動を±Δｔ０
と仮定すると、図６の点線で示したように、ノードＮＯ
Ｄ１における遅延されたクロックＣＬＫ０のパルス幅は
変わらないが、その立ち上がり時刻、立ち下がり時刻と
もに±Δｔ０だけばらつく。そのために、ＮＯＲゲート
ＮＯＲ１により生成されるパルスＡ−ＰＵＬＳＥの立ち
下がり時刻およびパルス幅は、±Δｔ０ばらつく。

【００４４】同様に、図７に点線にて、このパルス伸長
回路１０内のいくつかのノードの出力パルスの波形のば
らつきを示している。なお、このパルス伸長回路１０へ
の入力パルスは、パルス発生回路９の出力パルスＡ−Ｐ
ＵＬＳＥであり、このパルスは、図６で示したパルス幅
の変動±Δｔ０を有するが、図７では、このパルス伸長
回路１０への入力パルスにこのような変動がないと仮定
している。さて、遅延回路６０Ａによる遅延時間のばら
つき（今これを±Δｔ１と仮定する）はそのまま出力パ
ルスＢ−ＰＵＬＳＥのパルス幅に影響する。すなわち、
遅延回路６０Ａの出力ノードＮＯＤ３の出力パルスのパ
ルス幅は変わらないが、その立ち上がり時刻、立ち下が
り時刻ともに±Δｔ１だけばらつく。そのために、部分
パルス伸長回路６０の出力ノードＮＯＤ４の出力パルス
のパルス幅は、±Δｔ１ばらつく。同様に、ＮＡＮＤゲ
ートＮＡＮＤ２と遅延回路７０Ａによる遅延時間のばら
つき（今これを±Δｔ２と仮定する）はそのまま出力パ
ルスＢ−ＰＵＬＳＥのパルス幅に影響する。すなわち、
遅延回路７０Ａの出力ノードＮＯＤ５の出力パルスの立
ち下がり時刻、立ち上がり時刻はそれぞれ±Δｔ２、±
（Δｔ１＋Δｔ２）だけばらつき、このパルスのパルス
幅は±Δｔ１のばらつきを有する。そのために、部分パ
ルス伸長回路７０の出力ノードＮＯＤ６の出力パルスの
パルス幅は、±（Δｔ１＋Δｔ２）ばらつく。同様にし
て、ＮＡＮＤゲートＮＡＮＤ３と遅延回路８０Ａによる
遅延時間のばらつき（今これを±Δｔ３と仮定する）は
そのまま出力パルスＢ−ＰＵＬＳＥのパルス幅に影響す
る。すなわち、遅延回路８０Ａの出力ノードＮＯＤ７の
出力パルスの立ち下がり時刻、立ち上がり時刻はそれぞ
れ±Δｔ３、±（Δｔ１＋Δｔ２＋Δｔ３）だけばらつ
き、このパルスのパルス幅は±（Δｔ１＋Δｔ２）のば
らつきを有する。そのために、部分パルス伸長回路８０
の出力ノードＮＯＤ８の出力パルスのパルス幅は、±
（Δｔ１＋Δｔ２＋Δｔ３）ばらつく。

【００４５】既に述べたとおり、パルス伸長回路１０へ
の入力パルスＡーＰＵＬＳＥのパルス立ち下がり時刻お
よびパルス幅が±Δｔ０ばらつくので、パルス伸長回路
１０から出力される基準パルスＢ−ＰＵＬＳＥのパルス
立ち下がり時刻およびパルス幅は±（Δｔ０＋Δｔ１＋
Δｔ２＋Δｔ３）ばらつくことになる。この結果、この
基準パルスＢ−ＰＵＬＳＥを使用して、図１に示す回路
により生成されるいろいろのパルスのパルス幅が変動す
る。

【００４６】この基準パルスのパルス幅の変動は、この
パルスの生成に使用されたパルス発生回路９、パルス伸
長回路１０内の、基準パルスＢ−ＰＵＬＳＥのパルス幅
に影響するトランジスタのゲート長の製造ばらつくによ
り主として生じる。

【００４７】従って、本実施の形態では、半導体集積回
路の製造時のゲート長のばらつきがこの基準パルスのパ
ルス幅の変動に影響する論理ゲートに使用されたトラン
ジスタのゲート長を選択的に他のトランジスタよりも大
きくする。具体的には、パルス発生回路９内のインバー
タＩＮＶ１、ＮＯＲゲートＮＯＲ１以外の素子を構成す
るＭＯＳトランジスタおよびパルス伸長回路１０内のイ
ンバータＩＮＶ２、ＮＡＮＤゲートＮＡＮＤ１以外の素
子を構成するＭＯＳトランジスタのゲート長を前述の拡
大ゲート長にする。パルス発生回路９内のインバータＩ
ＮＶ１、ＮＯＲゲートＮＯＲ１を構成するＭＯＳトラン
ジスタおよびパルス伸長回路１０内のインバータＩＮＶ
２、ＮＡＮＤゲートＮＡＮＤ１を構成するＭＯＳトラン
ジスタは、図５に示した波形の遅延時間を決める論理ゲ
ートであるため、基準のゲート長を有している。

【００４８】遅延回路の遅延時間は、その回路を構成す
るトランジスタのドレイン電流Ｉｄｓの値に依存する。
ゲート長がばらつくと、しきい値がばらつき、それによ
りドレイン電流Ｉｄｓがばらつき、結果として遅延時間
がばらつく。トランジスタのゲート長が大きいと、半導
体集積回路の製造時の寸法ばらつきによりゲート長が一
定の値で変化しても、変化後のゲート長の、ばらつきが
ないときのゲート長（基準ゲート長）に対する比率が減
少する。この結果、しきい値電圧のばらつきの基準値に
対する比率が減少し、この結果、ドレイン電流Ｉｄｓの
ばらつきの基準値に対する比率が減少することにより、
遅延回路の遅延時間のばらつきの基準値に対する比率が
減少する。よって、生成されるパルス幅の基準値をゲー
ト長に依らないであらかじめ定めた値になるように、遅
延回路の遅延時間を設定すると、生成される基準パルス
のパルス幅のばらつきが減少する。

【００４９】図８に、インバータ１段当りの遅延時間の
ゲート長依存性を示す。このとき、そのインバータに
は、容量調整用の二つの付加ＮＭＯＳトランジスタと二
つのＰＭＯＳトランジスタは接続されていない。このイ
ンバータのＮＭＯＳトランジスタのチャネル幅は３μ
ｍ、ＰＭＯＳトランジスタのチャネル幅は６μｍとし、
電源電圧２．９Ｖ、環境温度１１０℃とした。この図か
ら分かるように、ゲート長が増大すると、遅延時間が増
大し、しかも、遅延時間のばらつきが増大する。すなわ
ち、ゲート長を０．４５μｍ、０．６μｍ、０．８μｍ
に変更した場合、インバータ一段当たりの遅延時間は、
０．０９１ｎｓ、０．１３２ｎｓ、０．１９８ｎｓに増
大する。すなわち、ゲート長が、０．４５μｍに対し
て、１．４５倍、１．７８倍になると、遅延時間は、そ
れぞれ１．２９倍、２．８１倍になる。製造ばらつきに
よりトランジスタのサイズの製造ばらつきの最大値はゲ
ート長に依らない。ここではゲート長の最大ばらつきが
±０．０７μｍ、酸化膜厚の最大ばらつきが８ｎｍ±５
％（０．４ｎｍ）とする。図に示すように、ゲート長が
０．４５μｍから０．４５＋０．０７μｍ及び酸化膜厚
が８ｎｍ＋５％にばらつくと、遅延時間は０．０６９ｎ
ｓになり、ゲート長が０．４５−０．０７μｍ及び酸化
膜厚が８ｎｍ−５％にばらつくと、遅延時間は０．１１
７ｎｓになる。ゲート長が０．６０μｍから０．６０＋
０．０７μｍ及び酸化膜厚が８ｎｍ＋５％にばらつく
と、遅延時間は０．１０６ｎｓになり、ゲート長が０．
６０−０．０７μｍ及び酸化膜厚が８ｎｍ−５％になる
と遅延時間は０．１６５ｎｓになる。ゲート長が０．８
０μｍから０．８０＋０．０７μｍ及び酸化膜厚が８ｎ
ｍ＋５％にばらつくと遅延時間は０．２３８ｎｓにな
り、ゲート長が０．８０−０．０７μｍ及び酸化膜厚が
８ｎｍ−５％にばらつくと遅延時間は０．１６４ｎｓに
なる。

【００５０】しかし、このばらつきと遅延時間との比率
は、ゲート長が増大するほど低下する。すなわち、遅延
時間に対するばらつきの比率は、図９示すように、ゲー
ト長０．４５μｍで約±２６％、０．６μｍで約±２２
％、０．８μｍで約±１９％である。すなわち、ばらつ
きの程度は、ゲート長０．４５μｍに対して、ゲート長
０．６μｍで１６％、０．８μｍで２７％に改善されて
いる。従って、ゲート長が長いトランジスタを使用した
インバータほど、製造ばらつきによる遅延時間の変動比
率が減少する。従って、図２、３に示したような回路に
より同じパルス幅のパルスを生成するには、ゲート長の
長いトランジスタを使用した方がパルス幅のばらつきを
小さくできる。具体的には、ゲート長０．４５μｍにお
けるばらつきに対して、１０％以上の改善を図るには、
拡大ゲート長を０．５０μｍ以上、すなわち、基準ゲー
ト長０．４５μｍの１．２倍以上にすればよい。さら
に、ゲート長０．４５μｍにおけるばらつきに対して、
１５％以上の改善を図るには、拡大ゲート長を０．５９
μｍ以上、すなわち、基準ゲート長０．４５μｍの１．
３１倍以上、すなわち、おおよそ１．３倍以上にすれば
よい。

【００５１】図１０に、図２の遅延回路２５と同じ構造
の遅延回路のパルス伝達特性を示す。ただし、この回路
は、１０個のインバータとそれぞれのインバータに接続
された二つのＰＭＯＳトランジスタおよび二つのＮＭＯ
Ｓトランジスタからなり、インバータ用のトランジスタ
のＮＭＯＳトランジスタとＰＭＯＳトランジスタのチャ
ネル長は、図９の場合と同じであり、遅延回路調整用Ｐ
ＭＯＳトランジスタ３８のチャネル幅を６μｍ、遅延回
路調整用ＮＭＯＳトランジスタ３９のチャネル幅を３μ
ｍとした。図は、この遅延回路内の全てのトランジスタ
のゲート長を０．４５μｍ、０．６０μｍ、０．８０μ
ｍに変化させた場合の入力波形と出力波形を示す。この
とき、電源電圧は２．９Ｖ、環境温度は１１０℃とし
た。この結果、ゲート長０．８０μｍでは入力波形に対
し、出力波形がなまることがわかる。これより、拡大ゲ
ート長は０．８以上にしない方がよいことが分かる。す
なわち、拡大ゲート長は、基準ゲート長に対して０．８
／０．４５（＝１．７７）倍以上、おおよそ１．８０倍
以上大きくしない方がよいことがわかる。従って、本実
施の形態では、拡大ゲート長を０．６μｍとし、基準ゲ
ート長を０．４５μｍとする。このときには、拡大ゲー
ト長は、基準ゲート長の１．３３倍である。

【００５２】さらに、本実施の形態では、パルス発生回
路９とパルス伸長回路１０において、遅延時間調整用Ｍ
ＯＳトランジスタのゲート長は、遅延回路のインバータ
列を構成するトランジスタと同一とする。逆に、遅延時
間調整用ＭＯＳトランジスタのゲート長が小さいと、そ
れにより付加される容量値のばらつきがゲート長が遅延
回路のインバータ列を構成するトランジスタと同一であ
る場合よりも大きくなるために、遅延時間のばらつきが
増大するという問題があるからである。また、ゲート長
が大きなトランジスタからなるインバータを使用した場
合、インバータ一段当たりの遅延時間が従来より大きく
なり、所望のパルス幅の基準パルスを得るには、インバ
ータ列に付加する遅延時間調整用ＭＯＳトランジスタの
数でもってパルス幅を調整する必要があり、この調整の
精度が問題となる。しかし、後に詳細に述べるように、
インバータ一段の遅延時間は、例えば、０．１９８ｎｓ
であり、これに付加する遅延時間調整用ＭＯＳのゲート
長を拡大ゲート長に等しくしても０．０３ｎｓであり、
インバータ一段当たりの遅延時間の１５％である。従っ
て、この付加するＭＯＳのゲート長を拡大ゲート長に等
しくしても遅延時間をおおよそ１５％の精度で決定でき
る。従って、遅延時間調整用ＭＯＳのゲート長を拡大ゲ
ート長に等しくしても遅延時間の調整精度の上では実用
上の問題はない。遅延時間調整用ＭＯＳトランジスタの
ゲート長を遅延回路のゲート長よりも大きくすると、遅
延時間のばらつきは減少できるが、遅延時間の調整範囲
が狭くなる（調整刻みが大きくなる）ので望ましくはな
い。

【００５３】さらに、インバータ１段当りに付加する遅
延時間調整用ＭＯＳトランジスタの数は、それらのＭＯ
Ｓトランジスタを全て付加したときの遅延時間の増加
が、インバータ１段当りの遅延時間にできるだけ近い値
となるようにすることが、遅延時間調整の簡便さの上で
望ましい。

【００５４】以下には、基準パルス生成回路９６の構造
の具体的な決定方法をのべる。

【００５５】パルス発生回路９では、遅延回路２５の出
力ＮＯＤ１の立ち下がりが次サイクルの入力クロックの
立ち上がりにかからないように設計し（図６）、ノード
ＮＯＤ２からの出力パルスＡ−ＰＵＬＳＥの幅を決定す
る。もし、ノードＮＯＤ１の出力パルスの立ち下がりが
次サイクルの入力クロックにかかると、次サイクルのノ
ードＮＯＤ２からの出力パルスＡ−ＰＵＬＳＥの幅が短
くなってしまう。パルス発生回路９内のインバータ列２
８の段数は、クロックＣＬＫ３のＬｏｗ時間ｔＬ（図
５）をインバータ列２８の１段当りの遅延時間で割り、
その商をＮＯＲゲートＮＯＲ２及びインバータ列２８の
論理ゲートの合計段数（奇数段のみ選択）とし、余りの
遅延時間により遅延時間調整用のＭＯＳトランジスタ群
２６、２７として付加するトランジスタの数を調整す
る。さらに、ＮＯＲゲートＮＯＲ１，ＮＯＲ２の入力容
量を考慮して上記の決定を補正する。

【００５６】このとき、波形のなまりをできるだけ抑え
るため、ＮＭＯＳ、ＰＭＯＳ１つ分のゲート容量を付加
した後、さらに付加する必要があれば二つ目のＮＭＯ
Ｓ、ＰＭＯＳを付加する。例えば、図２の遅延回路２５
を例にとると、まず、インバータ列２８の４段目のイン
バータにＮＭＯＳ１つ、ＰＭＯＳ１つ分のゲート容量を
付加し、さらに付加が必要な場合は３段目、２段目、１
段目にＮＭＯＳ１つ、ＰＭＯＳ１つ分のゲート容量を付
加し、またさらに付加が必要な場合は、４段目に二つ目
のＮＭＯＳ、ＰＭＯＳを付加し、続いて３段目、２段
目、１段目に二つ目のＮＭＯＳ、ＰＭＯＳを付加する。
このとき、ゲート容量を付加するインバータの選択順序
に制限はない。

【００５７】パルス伸長回路１０では、パルス発生回路
９から生成されたパルスの幅を所望のパルス幅まで伸ば
すよう設計する。このとき、パルス伸長回路列２９にお
ける１列当りの伸長幅は、パルス発生回路９から生成さ
れたパルス幅を越えないように設計する。つまり、遅延
回路６０Ａ、ＮＡＮＤゲートＮＡＮＤ２及び遅延回路７
０Ａ、ＮＡＮＤゲートＮＡＮＤ３及び遅延回路８０Ａの
遅延時間の総和は、パルス発生回路９から生成されたパ
ルスＡ−ＰＵＬＳＥの幅を越えてはならない。この結果
を踏まえ、以下に具体的な段数の決め方を述べる。具体
的には、所望のパルス幅から、パルス発生回路９で生成
されたパルスＡ−ＰＵＬＳＥの幅を引いた値を、インバ
ータ列３６〜３８の１段当りの遅延時間で割り、その商
をインバータとＮＡＮＤゲートの合計段数（偶数段のみ
選択）とする。その後、上記結果を踏まえ、パルス伸長
回路列１列内の段数がほぼ均等になるように部分パルス
伸長回路の段数を決める。これは、パルス発生回路９か
ら生成されたパルス幅に対し、パルス伸長回路列１列当
りの伸長幅がほぼ同一のマージンを持てるようにするた
めである。

【００５８】また、さらに、このＮＡＮＤ及びインバー
タだけでは補いきれない遅延時間を遅延時間調整用ＭＯ
Ｓトランジスタ群３０〜３４の付加にて補う。この後、
遅延時間調整用ＭＯＳトランジスタの数をパルス発生回
路９の場合と同様にして補正する。このとき、波形のな
まりをできるだけ抑えるため、ＮＭＯＳ、ＰＭＯＳ１つ
分のゲート容量を付加した後、さらに付加する必要があ
れば二つ目のＮＭＯＳ、ＰＭＯＳを付加するのは、パル
ス発生回路９の場合と同様である。例えば、まず３８の
３段目のインバータにＮＭＯＳ１つ、ＰＭＯＳ１つ分の
ゲート容量を付加し、さらに付加が必要な場合は２段
目、１段目、さらに３７の３段目、２段目、１段目、続
いて３６の４、３、２、１段目のインバータにＮＭＯＳ
１つ、ＰＭＯＳ１つ分のゲート容量を付加し、またさら
に付加が必要な場合は、前述した順番で二つ目のＮＭＯ
Ｓ，ＰＭＯＳをインバータ３６〜３８に付加する。この
とき、ゲート容量を付加するインバータの選択順序に制
限はない。

【００５９】より具体的には、パルス発生回路９内の遅
延回路２５に属するトランジスタおよび、パルス伸長回
路１０内の、インバータＩＮＶ２、ＮＡＮＤゲートＮＡ
ＮＤ１以外のトランジスタのゲート長を０．６０μｍと
して、パルス発生回路９内のＮＯＲゲートＮＯＲ１およ
びパルス伸長回路１０内のインバータＩＮＶ２とＮＡＮ
ＤゲートＮＡＮＤ１に属するトランジスタのゲート長
を、この半導体集積回路の他の論理回路を構成するトラ
ンジスタのゲート長０．４５μｍとする。但し、インバ
ータＩＮＶ１を構成するＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタのチャネル幅を１０μｍ、６μｍとする
（以下、このように同じ論理ゲートを構成するＰＭＯＳ
トランジスタとＮＭＯＳトランジスタのチャネル幅を１
０μｍ／６μｍと表示する）、ＮＯＲゲートＮＯＲ１で
は３２μｍ／９μｍ、ＮＯＲゲートＮＯＲ２では２０μ
ｍ／６μｍ、インバータＩＮＶ２では４０μｍ／２２μ
ｍ、ＮＡＮＤゲートＮＡＮＤ１では９０μｍ／４５μ
ｍ、ＮＡＮＤゲートＮＡＮＤ２、ＮＡＮＤ３では３μｍ
／３μｍ、インバータＩＮＶ３では３４μｍ／１９μｍ
とし、遅延回路２５内のインバータ及びパルス伸長回路
１０内の、インバータＩＮＶ２、ＩＮＶ３以外のインバ
ータでは３μｍ／３μｍとした。

【００６０】このとき、パルス発生回路９において、ク
ロックのＬｏｗ時間 ｔＬ＝１．３ｎｓ、遅延回路２５
のインバータ３μｍ／３μｍでの１段当りの遅延時間は
０．１９８ｎｓであるため、１．３／０．１９８＝６．
５７となり、遅延回路２５のインバータの段数は４段と
なる。さらに、ＮＯＲ２、遅延回路２５のインバータ４
段で補えない（６．５７−５）×０．１９８＝０．３１
ｎｓは、遅延時間調整用ＭＯＳトランジスタ２６、２７
で補う。遅延時間調整用ＭＯＳトランジスタ１つを付加
したときの遅延時間の増加は０．０３０ｎｓであるた
め、０．３１／０．０３０＝１０．３３より１０または
１１個の遅延時間調整用ＭＯＳトランジスタを付加する
必要がある。この後、詳細な評価により、８個の遅延時
間調整用ＭＯＳトランジスタが必要となった。この８個
の遅延時間調整用ＭＯＳトランジスタは波形のなまりを
考慮し、図２に示すように配分する。また、パルス伸長
回路１０において、パルス発生回路９において発生する
パルスの幅は１．３ｎｓ、所望のパルス幅は４．０ｎ
ｓ、遅延回路３６〜３８のインバータ３μｍ／３μｍで
の１段当りの遅延時間は０．１９８ｎｓであるため、
（４．０−１．３）／０．１９８＝１３．６４となり、
均等配分するとパルス伸長回路列は３列とし、１列当り
の論理段数は４段とするのが望ましい。なぜなら、１列
当りの論理段数をこれ以上増やすと、１列当りの伸長幅
がパルス発生回路９において発生するパルス幅より長く
なってしまう、また、１列当りの論理段数をこれ以上減
らすと、ＮＡＮＤの数が増えてＩＮＶ２のファンアウト
が増大し、信号の波形なまり及び遅延につながるためで
ある。上記、パルス伸長回路列３列では補えない（１
３．６６−１２）×０．１９８＝０．３２ｎｓは、遅延
時間調整用ＭＯＳトランジスタ３０〜３５で補う。遅延
時間調整用ＭＯＳトランジスタ１つを付加したときの遅
延時間の増加は０．０３０ｎｓであるため、０．３２／
０．０３０＝１０．７より１０個または１１個の遅延時
間調整用ＭＯＳトランジスタを付加する必要がある。こ
の後、詳細な評価により、６個の遅延時間調整用ＭＯＳ
トランジスタが必要となった。上記パルス発生回路９に
比べ、予測した遅延時間調整用ＭＯＳトランジスタの数
と詳細評価後の数との差が大きいが、これは、ＮＡＮＤ
１（９０μｍ／４５μｍ）のゲート容量がＮＯＲ１（３
２μｍ／９μｍ）のゲート容量よりも大きいため、遅延
が大きくなり、その分遅延時間調整用ＭＯＳトランジス
タへの負担が軽くなるからである。この６個の遅延時間
調整用ＭＯＳトランジスタは波形のなまりを考慮し、図
２に示すように配分する。

【００６１】上記のように段数が決定されたパルス発生
回路９及び伸長回路１０を使用すると、電源電圧２．９
Ｖ、環境温度１１０℃で、ゲート長が±０．０７μｍ、
酸化膜厚が±０．４ｎｍばらついた場合でも、基準パル
スＢ−ＰＵＬＳＥの幅のばらつきは約±２３％に抑える
ことができる。

【００６２】一方、比較のために、図２、図３に示す、
パルス発生回路９、パルス伸長回路内の全てのトランジ
スタのゲート長を従来通り等しく０．４５μｍとし、他
の条件は上述した通りとし、ゲート長、酸化膜厚のばら
つきが無い場合に同じパルス幅の基本パルスを生成させ
た場合には、ゲート長が±０．０７μｍ、酸化膜厚が±
０．４ｎｍばらついた場合は、生成されるパルス幅が約
±３０％ばらつく。

【００６３】従って、上記のように段数が決定されたパ
ルス発生回路９及び伸長回路１０においては、ワード線
パルスの最大幅は従来に対して（４．０×１．２３）／
（４×１．３）×１００＝９５％となり、動作周波数を
５％改善できる。また、ワード線パルスの最小幅は従来
に対して（４．０×０．７７）／（４．０×０．７）×
１００＝１１０％となり、マージンを１０％改善でき
る。また、プリチャージ信号のパルス幅は、サイクル時
間（クロックの立ち上がりから次クロックの立ち上がり
までの時間）を７．５ｎｓ（動作周波数１３３Ｍｈｚ）
とすると、従来に対して（７．５−４．０×１．２３）
／（７．５−４．０×１．３）＝１１２％となり、マー
ジンを１２％改善できる。

【００６４】この結果、本実施の形態では、ＬＳＩ製造
工程においてゲート長等がばらついた場合でも、複数の
駆動パルスの間でのタイミングずれ等の問題を生じるこ
となく、パルス幅のばらつきが抑えられ、動作周波数を
向上できる。また、メモリセルへのデータ書き込みに対
するマージンの増加も図れる。また、本実施の形態はゲ
ート長の変更のみで実施でき、マスクの枚数の増加等の
コスト増加はない。

【００６５】

【発明の効果】本発明によれば、半導体集積回路の製造
時に、そこに含まれたＭＩＳトランジスタのゲート長が
変動しても、生成すべきパルスのパルス幅の変動を低減
できる。

【００６６】さらに、このパルスから相互に一定の順序
で同一の被制御対象に印加されるべき複数の駆動パルス
を生成する複数の駆動回路を有する半導体集積回路にお
いては、半導体集積回路の製造時にトランジスタの遅延
時間が変動しても、これらの駆動パルスの必要なパルス
長を保証することができる。とくに、これらの駆動パル
スの内の一つが、他方の駆動パルスが終了してから印加
される駆動パルスであるときに、これらの駆動パルスの
必要なパルス幅を保証することができる。

【図面の簡単な説明】

【図１】本発明による半導体集積回路上に形成された同
期型スタティックＳＲＡＭの概略回路図。

【図２】図１の回路に使用するパルス発生回路の概略回
路図。

【図３】図１の回路に使用するパルス伸長回路の概略回
路図。

【図４】図１の回路に使用するアドレスパルス化回路の
概略回路図。

【図５】図１の回路で生成されるいくつかのパルスのタ
イムチャート。

【図６】図２のパルス発生回路で生成されるいくつかの
パルスのタイムチャート。

【図７】図３のパルス伸長回路で生成されるいくつかの
パルスのタイムチャート。

【図８】インバータ１段当りの遅延時間のゲート長依存
性を示すグラフ。

【図９】インバータ１段当りの遅延時間のばらつきのゲ
ート長依存性を示すグラフ。

【図１０】遅延回路調整用ＭＯＳトランジスタ付きイン
バータ列の動作波形図。

【符号の説明】

１…同期型スタティックＲＡＭ、２Ａから２Ｆ…入力バ
ッファ、３…出力バッファ、２１…出力レジスタ、２２
…入力データレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西尾 洋二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 平石 厚 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 豊嶋 博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 小宮路 邦広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (9)

【特許請求の範囲】
1. 【請求項１】半導体集積回路であって、入力パルスから
   所定のパルス幅を有するパルスを生成するための、複数
   のＭＩＳトランジスタにより構成されたパルス生成回路
   と、 生成されたパルスにより駆動される、複数のＭＩＳトラ
   ンジスタにより構成された回路とを有し、 上記パルス生成回路を構成する上記複数のＭＩＳトラン
   ジスタの内、上記半導体集積回路の製造時のゲート長の
   ばらつきが上記生成されるパルスのパルス幅の変動を引
   き起こす特定の複数のＭＩＳトランジスタのゲート長
   が、上記半導体集積回路内の他の複数のＭＩＳトランジ
   スタのゲート長より大きい半導体集積回路。
2. 【請求項２】上記パルス生成回路は、 上記入力パルスを所定の時間遅延する遅延回路と、 上記入力パルスと該遅延回路により遅延された入力パル
   スとから、上記遅延回路の遅延時間に依存するパルス幅
   を有するパルスを生成する論理回路とを有し、 上記特定の複数のＭＩＳトランジスタは、上記遅延回路
   を構成する複数のＭＩＳトランジスタを含む請求項１記
   載の半導体集積回路。
3. 【請求項３】上記論理ゲートは、上記入力パルスから上
   記遅延時間に実質的に等しいパルス幅のパルスを生成す
   る論理回路である請求項２記載の半導体集積回路。
4. 【請求項４】上記論理ゲートは、上記入力パルスから上
   記遅延時間に実質的に等しいパルス幅だけ上記入力パル
   スのパルス幅を伸長したパルスを生成する論理回路であ
   る請求項２記載の半導体集積回路。
5. 【請求項５】上記遅延回路は、 複数の直列接続された複数のインバータと、 該複数のインバータの少なくとも一部に接続され、上記
   半導体集積回路の電源電位および接地電位の一方と、上
   記複数のインバータの上記少なくとも一部のインバータ
   の各々の入力端子との間に付加された、上記複数のイン
   バータの遅延時間を増大するための容量とを有する請求
   項１から４のいずれか一つに記載の半導体集積回路。
6. 【請求項６】半導体集積回路であって、 クロック信号から、そのクロック信号に対して所定の相
   対的な時間差を有し、所定のパルス幅を有する基準パル
   スを生成する、複数のＭＩＳトランジスタからなる基準
   パルス生成回路と、 被制御回路と、 それぞれ上記基準パルスに応答し、上記被制御回路にあ
   らかじめ定められた順序により印加されるべき複数の駆
   動パルスの一つをそれぞれ生成するための、それぞれ複
   数のＭＩＳトランジスタからなる複数の駆動回路とを有
   し、 上記複数の駆動パルスは、所定のパルス幅以上のパルス
   幅を有すべき第１の駆動パルスと、該第１の駆動パルス
   が終了した時点で印加されるべき、所定のパルス幅以上
   のパルス幅を有すべき第２の駆動パルスを含み、 上記パルス生成回路を構成する複数のＭＩＳトランジス
   タの内、上記半導体集積回路の製造時にゲート長がばら
   ついた場合に上記基準パルスのパルス幅を変動させる特
   定の複数のＭＩＳトランジスタのゲート長が、上記半導
   体集積回路内の他の複数のＭＩＳトランジスタのゲート
   長より大きい半導体集積回路。
7. 【請求項７】半導体集積回路であって、 クロック信号から、そのクロック信号に対して所定の相
   対的な時間差を有し、所定のパルス幅を有する基準パル
   スを生成する、複数のＭＩＳトランジスタからなる基準
   パルス生成回路と、 クロック信号に応答し、上記クロック信号と上記基準パ
   ルスの上記時間差を有する他のクロック信号を発生する
   ための、複数のＭＩＳトランジスタからなるクロック信
   号発生回路と、 被制御回路と、 上記被制御回路をアクセスするためのアクセス用信号
   を、該他のクロック信号に応答して、取り込み、出力す
   るための、複数のＭＩＳトランジスタからなる信号供給
   回路と、 上記基準パルスと該信号供給回路により与えられる上記
   アクセス用信号に応答して、上記基準パルスが有効な期
   間に上記アクセス用信号を表す制御パルスを生成するた
   めの、複数のＭＩＳトランジスタからなるパルス化回路
   と、 それぞれ上記制御パルスに応答し、上記被制御回路に印
   加されるべき複数の駆動パルスの一つをそれぞれ生成す
   るための、それぞれ複数のＭＩＳトランジスタからなる
   複数の駆動回路とを有し、 上記パルス生成回路を構成する複数のＭＩＳトランジス
   タの内、上記半導体集積回路の製造時にゲート長がばら
   ついた場合に上記基準パルスのパルス幅を変動させる特
   定の複数のＭＩＳトランジスタのゲート長が、上記半導
   体集積回路内の他の複数のＭＩＳトランジスタのゲート
   長より大きい半導体集積回路。
8. 【請求項８】上記被制御回路はメモリセルアレーであ
   り、 上記アクセス用信号は、上記メモリセルアレーをアクセ
   スするためのアドレス信号であり、 上記複数の駆動パルスは、ワード線駆動パルスとプリチ
   ャージ活性化信号とを含む請求項７に記載の半導体集積
   回路。
9. 【請求項９】上記基準パルス生成回路内の、上記特定の
   複数のＭＩＳトランジスタのゲート長は、上記半導体集
   積回路内の上記他の複数のＭＩＳトランジスタのゲート
   長の１．３倍以上、１．８倍以下である請求項１から８
   のいずれか一つに記載の半導体集積回路。