JPH09331253A - 位相同期時間の改善のための位相同期ループ - Google Patents
位相同期時間の改善のための位相同期ループInfo
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- JPH09331253A JPH09331253A JP8349362A JP34936296A JPH09331253A JP H09331253 A JPH09331253 A JP H09331253A JP 8349362 A JP8349362 A JP 8349362A JP 34936296 A JP34936296 A JP 34936296A JP H09331253 A JPH09331253 A JP H09331253A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】電圧制御発振器の周囲環境変化による偏差を軽
減し、早期に同期が得られる位相同期ループを提供す
る。 【解決手段】 通信開始直前にＳＷ１０８はオフされ
る。第２バッファ１１０のメモリから読出されるデータ
がＤ／Ａ変換器１１１および加算器１１２を経てＶＣＯ
１０４に加えられ、ｆＶＣＯが出力される。このｆＶＣ
Ｏは同時に可変分周器１０５に供給され、第２制御器１
０６の制御を受けながら分周され、位相比較器１０２に
おいて基準信号発生器１０１からの入力と比較される。
比較結果はＬＰＦ１０３を経てＳＷ１０８およびＶベル
検出器１１３に入り、基準レベルと比較され、制御部１
０７に入力される。こゝでは基準信号の位相の遅速が判
断され、これに応じて第２バッファ１１０のデータを増
減させながらＶＦＯ１０４の位相制御が行なわれ、これ
が満たされると制御部１０７は第２バッファ１１０のデ
ータを第１バッファ１０９に貯蔵する。通信動作が始ま
ると、このデータは読み出されて、制御部１０７による
ＳＷ１０８のオンとなり、定常状態となる。
減し、早期に同期が得られる位相同期ループを提供す
る。 【解決手段】 通信開始直前にＳＷ１０８はオフされ
る。第２バッファ１１０のメモリから読出されるデータ
がＤ／Ａ変換器１１１および加算器１１２を経てＶＣＯ
１０４に加えられ、ｆＶＣＯが出力される。このｆＶＣ
Ｏは同時に可変分周器１０５に供給され、第２制御器１
０６の制御を受けながら分周され、位相比較器１０２に
おいて基準信号発生器１０１からの入力と比較される。
比較結果はＬＰＦ１０３を経てＳＷ１０８およびＶベル
検出器１１３に入り、基準レベルと比較され、制御部１
０７に入力される。こゝでは基準信号の位相の遅速が判
断され、これに応じて第２バッファ１１０のデータを増
減させながらＶＦＯ１０４の位相制御が行なわれ、これ
が満たされると制御部１０７は第２バッファ１１０のデ
ータを第１バッファ１０９に貯蔵する。通信動作が始ま
ると、このデータは読み出されて、制御部１０７による
ＳＷ１０８のオンとなり、定常状態となる。
Description
【０００１】
【発明の属する技術分野】本発明は、無線通信システム
の位相同期ループに関し、特に、電圧制御発振器の部品
偏差及び周囲環境の変化による偏差で長くなる同期時間
を改善させ得る無線通信システムの位相同期ループに関
する。
の位相同期ループに関し、特に、電圧制御発振器の部品
偏差及び周囲環境の変化による偏差で長くなる同期時間
を改善させ得る無線通信システムの位相同期ループに関
する。
【０００２】
【従来の技術】位相同期ループ（Phase Locked Loop:以
下、「ＰＬＬ」と称する。）は、出力しようとする発振
周波数が入力信号の周波数または基準発信器の周波数と
完全に同調するか或いは一致するように処理する一種の
自動制御回路であって、通常位相比較器(Phase Compara
tor または Phase Detector)と、低域通過フィルタ(Low
pass Filter)と、電圧制御発振器(Voltage Controlled
Oscillator) とで構成されてフィードバックループを形
成する。
下、「ＰＬＬ」と称する。）は、出力しようとする発振
周波数が入力信号の周波数または基準発信器の周波数と
完全に同調するか或いは一致するように処理する一種の
自動制御回路であって、通常位相比較器(Phase Compara
tor または Phase Detector)と、低域通過フィルタ(Low
pass Filter)と、電圧制御発振器(Voltage Controlled
Oscillator) とで構成されてフィードバックループを形
成する。
【０００３】図１はＰＬＬの一般的な構成を示す図であ
って、電圧制御発振器１０４の発振周波数は、可変分周
器１０５により特定分周された後位相比較器１０２に印
加される。位相比較器１０２は前記特定分周された発振
周波数と基準信号発生器１０１によって発生した基準信
号を位相比較し、その比較結果による位相差を示す信号
を低域通過フィルタ１０３へ出力する。位相比較器１０
２から出力される信号が低域通過フィルタ１０３を通っ
て電圧制御発信器１０４に提供されると、電圧制御発振
器１０４の位相が変わり、結果的に、電圧制御発振器１
０４は、基準信号発生器１０１によって発生した基準信
号に位相が同期した信号を出力周波数ｆｖｃｏとして出
力する。
って、電圧制御発振器１０４の発振周波数は、可変分周
器１０５により特定分周された後位相比較器１０２に印
加される。位相比較器１０２は前記特定分周された発振
周波数と基準信号発生器１０１によって発生した基準信
号を位相比較し、その比較結果による位相差を示す信号
を低域通過フィルタ１０３へ出力する。位相比較器１０
２から出力される信号が低域通過フィルタ１０３を通っ
て電圧制御発信器１０４に提供されると、電圧制御発振
器１０４の位相が変わり、結果的に、電圧制御発振器１
０４は、基準信号発生器１０１によって発生した基準信
号に位相が同期した信号を出力周波数ｆｖｃｏとして出
力する。
【０００４】このように構成されるＰＬＬの電圧制御発
信器１０４の位相雑音(phase noise) 特性及び基準信号
に同期するＰＬＬの同期時間(locking time)特性は、主
に低域通過フィルタ１０３によって決定される。言い換
えれば、低域通過フィルタ１０３のバンド幅を広くする
と、ＰＬＬの同期時間は改善されるが、電圧制御発振器
１０４に印加される雑音が多くなって電圧制御発振器１
０４の位相雑音特性は低下し、低域通過フィルタ１０３
のバンド幅を狭くすると、電圧制御発信器１０４の位相
雑音特性は改善されるがＰＬＬの同期時間は低下する。
信器１０４の位相雑音(phase noise) 特性及び基準信号
に同期するＰＬＬの同期時間(locking time)特性は、主
に低域通過フィルタ１０３によって決定される。言い換
えれば、低域通過フィルタ１０３のバンド幅を広くする
と、ＰＬＬの同期時間は改善されるが、電圧制御発振器
１０４に印加される雑音が多くなって電圧制御発振器１
０４の位相雑音特性は低下し、低域通過フィルタ１０３
のバンド幅を狭くすると、電圧制御発信器１０４の位相
雑音特性は改善されるがＰＬＬの同期時間は低下する。
【０００５】一方、可変分周期１０５の分周値が一つに
固定されているので電圧制御発振器１０４が一つの発振
周波数のみを出力するシステムで、ＰＬＬの同期時間は
あまり問題にならないが、可変分周期１０５を可変して
電圧制御発信器１０４の発振周波数を交互に出力するシ
ステムでは、速いＰＬＬの同期時間が要求される。例え
ば、多重チャンネル(multichannel)を使用する無線電話
機、携帯電話機または周波数ホッピング(frequency hop
ping) 方式システムでは、電圧制御発信器の位相雑音特
性に優れ、また速い同期時間も要求されている。
固定されているので電圧制御発振器１０４が一つの発振
周波数のみを出力するシステムで、ＰＬＬの同期時間は
あまり問題にならないが、可変分周期１０５を可変して
電圧制御発信器１０４の発振周波数を交互に出力するシ
ステムでは、速いＰＬＬの同期時間が要求される。例え
ば、多重チャンネル(multichannel)を使用する無線電話
機、携帯電話機または周波数ホッピング(frequency hop
ping) 方式システムでは、電圧制御発信器の位相雑音特
性に優れ、また速い同期時間も要求されている。
【０００６】このような要求に応じて提案された方法
が、１９９０年１２月２５日付けで特許登録された米国
特許第４，９８０，６５２号「Frequency Synthesizer
Havingcompensation For Nonlinearities」という題名
にて開示されている。この第４，９８０，６５２号によ
れば、電圧制御発信器から得ようとする出力周波数に対
応する制御電圧値がＲＯＭ(Read Only Memory)に予め貯
蔵される。以後、この電圧値は電圧制御発振器の制御電
圧として使用する。尚、低域通過フィルタから抽出され
る時間変化や温度変化などの環境変化による誤差値がど
の程度であるかをドリフト補償ブロックを用いて計算し
た後、減算器ブロックで補償して電圧制御発振器の制御
電圧として使用する。このように第４，９８０，６５２
号は、ＲＯＭに予め貯蔵されている電圧値を電圧制御発
振器の制御電圧として印加し、減算器ブロックで補償さ
れた電圧値を電圧制御発振器の制御電圧として印加する
など、間接的な補償方法を用いて同期時間特性及び位相
雑音特性を改善している。
が、１９９０年１２月２５日付けで特許登録された米国
特許第４，９８０，６５２号「Frequency Synthesizer
Havingcompensation For Nonlinearities」という題名
にて開示されている。この第４，９８０，６５２号によ
れば、電圧制御発信器から得ようとする出力周波数に対
応する制御電圧値がＲＯＭ(Read Only Memory)に予め貯
蔵される。以後、この電圧値は電圧制御発振器の制御電
圧として使用する。尚、低域通過フィルタから抽出され
る時間変化や温度変化などの環境変化による誤差値がど
の程度であるかをドリフト補償ブロックを用いて計算し
た後、減算器ブロックで補償して電圧制御発振器の制御
電圧として使用する。このように第４，９８０，６５２
号は、ＲＯＭに予め貯蔵されている電圧値を電圧制御発
振器の制御電圧として印加し、減算器ブロックで補償さ
れた電圧値を電圧制御発振器の制御電圧として印加する
など、間接的な補償方法を用いて同期時間特性及び位相
雑音特性を改善している。
【０００７】一方、常用化されている携帯電話の９００
ＭＨｚ帯域の電圧制御発振器において、周囲の温度変化
による出力周波数偏差は通常±２ＭＨｚであり、常温の
一定な制御電圧下で電圧制御発振器の部品偏差による出
力周波数偏差は約±５ＭＨｚである。言い換えれば、電
圧制御発振器の部品偏差と時間変化及び周囲温度などの
環境変化による出力周波数の偏差は通常数千ＰＰＭ(Par
ts Per Million) 以上である。前記第４，９８０，６５
２号に開示されているたように、このような数千ＰＰＭ
以上の出力周波数偏差を間接的な補償方法のＰＬＬを用
いて減少させる場合、システムの構成及び計算が複雑に
なり、補償誤差が大きくなるという短所がある。
ＭＨｚ帯域の電圧制御発振器において、周囲の温度変化
による出力周波数偏差は通常±２ＭＨｚであり、常温の
一定な制御電圧下で電圧制御発振器の部品偏差による出
力周波数偏差は約±５ＭＨｚである。言い換えれば、電
圧制御発振器の部品偏差と時間変化及び周囲温度などの
環境変化による出力周波数の偏差は通常数千ＰＰＭ(Par
ts Per Million) 以上である。前記第４，９８０，６５
２号に開示されているたように、このような数千ＰＰＭ
以上の出力周波数偏差を間接的な補償方法のＰＬＬを用
いて減少させる場合、システムの構成及び計算が複雑に
なり、補償誤差が大きくなるという短所がある。
【０００８】電圧制御発振器の位相雑音特性とＰＬＬの
同期時間特性を改善するために提案された他の方法が１
９９４年１０月１１日付けで特許登録された米国特許第
５，３５５，０９８号「Phase-Locked Loop with Memor
y Storing Control Data Controlling the Oscillation
Frequency」という題名にて開示されている。この第
５，３５５，０９８号によれば、ＰＬＬがパワーオフさ
れる直前に電圧制御発振器に加えられた制御電圧はメモ
リに貯蔵され、この貯蔵されたパワーオフ直前の制御電
圧はＰＬＬがさらにパワーオンされる時に、電圧制御発
振器の制御電圧として使用することにより、電圧制御発
振器の位相雑音特性とＰＬＬの同期時間特性を改善させ
ている。
同期時間特性を改善するために提案された他の方法が１
９９４年１０月１１日付けで特許登録された米国特許第
５，３５５，０９８号「Phase-Locked Loop with Memor
y Storing Control Data Controlling the Oscillation
Frequency」という題名にて開示されている。この第
５，３５５，０９８号によれば、ＰＬＬがパワーオフさ
れる直前に電圧制御発振器に加えられた制御電圧はメモ
リに貯蔵され、この貯蔵されたパワーオフ直前の制御電
圧はＰＬＬがさらにパワーオンされる時に、電圧制御発
振器の制御電圧として使用することにより、電圧制御発
振器の位相雑音特性とＰＬＬの同期時間特性を改善させ
ている。
【０００９】しかし、この方法を用いても長時間が経過
するとか、周囲温度が急激に変化すると、電圧制御発振
器の周囲環境変化による出力周波数偏差は数千ＰＰＭ以
上になる。即ち、ＰＬＬは、初期位相同期時に大きい周
波数偏差による誤差範囲をもって位相同期するので、Ｐ
ＬＬの同期時間特性が低下する問題点があった。例え
ば、ＰＬＬがパワーオフされてから長時間（電圧制御発
信器の部品偏差が相当な程度の長時間）が経過した後、
或いは周囲温度が急激に他の場所に移動してＰＬＬをさ
らにパワーオンすると、この時の周囲環境変化による出
力周波数の偏差が大きくなるので、初期位相同期にかか
る時間もかなり長くなるであろう。
するとか、周囲温度が急激に変化すると、電圧制御発振
器の周囲環境変化による出力周波数偏差は数千ＰＰＭ以
上になる。即ち、ＰＬＬは、初期位相同期時に大きい周
波数偏差による誤差範囲をもって位相同期するので、Ｐ
ＬＬの同期時間特性が低下する問題点があった。例え
ば、ＰＬＬがパワーオフされてから長時間（電圧制御発
信器の部品偏差が相当な程度の長時間）が経過した後、
或いは周囲温度が急激に他の場所に移動してＰＬＬをさ
らにパワーオンすると、この時の周囲環境変化による出
力周波数の偏差が大きくなるので、初期位相同期にかか
る時間もかなり長くなるであろう。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、無線通信システムで電圧制御発振器の部品偏差及び
周囲環境の変化による偏差で長くなるＰＬＬの同期時間
を改善できる位相同期ループを提供することにある。
は、無線通信システムで電圧制御発振器の部品偏差及び
周囲環境の変化による偏差で長くなるＰＬＬの同期時間
を改善できる位相同期ループを提供することにある。
【００１１】本発明の他の目的は、無線通信システムの
送信モードまたは受信モードの動作が行われる直前に電
圧制御発振器の部品偏差及び周囲環境の変化による誤差
を最小化できるＰＬＬを提供することにある。
送信モードまたは受信モードの動作が行われる直前に電
圧制御発振器の部品偏差及び周囲環境の変化による誤差
を最小化できるＰＬＬを提供することにある。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、無線通信システムの送信モードま
たは受信モードの動作が遂行される直前に各動作モード
で要求される周波数に対する制御電圧を評価した後、こ
の評価された制御電圧を実際動作モードで用いることに
より、電圧制御発振器の部品偏差及び周囲環境の変化に
よる偏差で長くなる同期時間を改善できるＰＬＬを目指
したものである。
るために、本発明は、無線通信システムの送信モードま
たは受信モードの動作が遂行される直前に各動作モード
で要求される周波数に対する制御電圧を評価した後、こ
の評価された制御電圧を実際動作モードで用いることに
より、電圧制御発振器の部品偏差及び周囲環境の変化に
よる偏差で長くなる同期時間を改善できるＰＬＬを目指
したものである。
【００１３】本発明の第１見地(Aspect)による無線通信
システムのＰＬＬは、互いに異なる値を有する一連の制
御電圧をディジタル的に貯蔵している貯蔵手段と、前記
貯蔵手段に貯蔵されている一連の制御電圧のうちのいず
れか一つが読み出される時、前記読み出される制御電圧
をアナログの制御電圧に変換するディジタル／アナログ
変換器と、印加されるアナログの制御電圧またはアナロ
グ信号のレベルに依存する周波数を発振する電圧制御発
振器と、前記電圧制御発振器の出力を前記無線通信シス
テムの動作モードによって決定される可変分周比に応じ
て分周する可変分周器と、前記可変分周器から出力され
る信号の位相と外部から印加される基準信号の位相とを
比較し、その比較結果を示す位相差信号を出力する位相
比較器と、前記位相差信号を低域通過フィルタリングす
る低域通過フィルタと、前記低域通過フィルタから出力
されるアナログ信号のレベルを基準レベルと比較し、そ
の比較結果をディジタル信号として出力するレベル検出
器と、前記レベル検出器から出力されるディジタル信号
を用いて前記貯蔵手段に貯蔵されている一連の制御電圧
のうちのいずれか一つを読み出して前記ディジタル／ア
ナログ変換手段に提供し、その読出し動作を前記レベル
検出手段から出力されるディジタル信号が予め設定され
た範囲内の値になる時まで遂行する制御部と、前記無線
通信システムの動作モードが行われる直前には、前記制
御部の制御によって電気的にオフされて前記ディジタル
／アナログ変換器から出力されるアナログの制御電圧が
前記電圧制御発振器へ提供されるようにし、前記無線通
信システムの動作中には前記制御部の制御によって電気
的にオンされて前記低域通過フィルタから出力されるア
ナログ信号が前記電圧制御発振器へ提供されるようにす
るスイッチとから構成される。
システムのＰＬＬは、互いに異なる値を有する一連の制
御電圧をディジタル的に貯蔵している貯蔵手段と、前記
貯蔵手段に貯蔵されている一連の制御電圧のうちのいず
れか一つが読み出される時、前記読み出される制御電圧
をアナログの制御電圧に変換するディジタル／アナログ
変換器と、印加されるアナログの制御電圧またはアナロ
グ信号のレベルに依存する周波数を発振する電圧制御発
振器と、前記電圧制御発振器の出力を前記無線通信シス
テムの動作モードによって決定される可変分周比に応じ
て分周する可変分周器と、前記可変分周器から出力され
る信号の位相と外部から印加される基準信号の位相とを
比較し、その比較結果を示す位相差信号を出力する位相
比較器と、前記位相差信号を低域通過フィルタリングす
る低域通過フィルタと、前記低域通過フィルタから出力
されるアナログ信号のレベルを基準レベルと比較し、そ
の比較結果をディジタル信号として出力するレベル検出
器と、前記レベル検出器から出力されるディジタル信号
を用いて前記貯蔵手段に貯蔵されている一連の制御電圧
のうちのいずれか一つを読み出して前記ディジタル／ア
ナログ変換手段に提供し、その読出し動作を前記レベル
検出手段から出力されるディジタル信号が予め設定され
た範囲内の値になる時まで遂行する制御部と、前記無線
通信システムの動作モードが行われる直前には、前記制
御部の制御によって電気的にオフされて前記ディジタル
／アナログ変換器から出力されるアナログの制御電圧が
前記電圧制御発振器へ提供されるようにし、前記無線通
信システムの動作中には前記制御部の制御によって電気
的にオンされて前記低域通過フィルタから出力されるア
ナログ信号が前記電圧制御発振器へ提供されるようにす
るスイッチとから構成される。
【００１４】この制御部は、ＰＬＬがパワーオンされる
か或いは受信信号の感知または信号送信のためにキー入
力を行うことにより発生するキー入力が感知される時、
スイッチを電気的にオフさせて貯蔵手段に貯蔵されてい
る一連の制御電圧に対する読出し動作を行うが、この時
の読出し動作はレベル検出器から出力されるディジタル
信号のレベル値が前記設定範囲の値より小さい場合には
貯蔵手段に貯蔵されている制御電圧の値を増加させなが
ら行われ、前記設定範囲の値より大きい場合には貯蔵手
段に貯蔵されている制御電圧の値を減少させながら行わ
れる。尚、制御部は、無線通信システムの動作モード中
に予め設定された時間の間、何らの動作も行われない場
合にもレベル検出器から出力されるディジタル信号のレ
ベル値を用いて貯蔵手段に貯蔵されている一連の制御電
圧のうちのいずれか一つを読み出してディジタル／アナ
ログ変換器へ提供し、その読出し動作を、レベル検出器
から出力されるディジタル信号のレベル値が予め設定さ
れた範囲内の値になる時まで行う。
か或いは受信信号の感知または信号送信のためにキー入
力を行うことにより発生するキー入力が感知される時、
スイッチを電気的にオフさせて貯蔵手段に貯蔵されてい
る一連の制御電圧に対する読出し動作を行うが、この時
の読出し動作はレベル検出器から出力されるディジタル
信号のレベル値が前記設定範囲の値より小さい場合には
貯蔵手段に貯蔵されている制御電圧の値を増加させなが
ら行われ、前記設定範囲の値より大きい場合には貯蔵手
段に貯蔵されている制御電圧の値を減少させながら行わ
れる。尚、制御部は、無線通信システムの動作モード中
に予め設定された時間の間、何らの動作も行われない場
合にもレベル検出器から出力されるディジタル信号のレ
ベル値を用いて貯蔵手段に貯蔵されている一連の制御電
圧のうちのいずれか一つを読み出してディジタル／アナ
ログ変換器へ提供し、その読出し動作を、レベル検出器
から出力されるディジタル信号のレベル値が予め設定さ
れた範囲内の値になる時まで行う。
【００１５】本発明の第２見地による無線通信システム
のＰＬＬは、互いに異なる値を有する一連の制御電圧を
ディジタル的に貯蔵している貯蔵手段と、前記貯蔵手段
に貯蔵されている一連の制御電圧のうちのいずれか一つ
が読み出される時、前記読み出される制御電圧をアナロ
グの制御電圧に変換するディジタル／アナログ変換器
と、印加されるアナログの制御電圧またはアナログ信号
のレベルに依存する周波数を発振する電圧制御発振器
と、前記電圧制御発振器の出力を前記無線通信システム
の動作モードによって決定される可変分周比に応じて分
周する可変分周器と、前記可変分周器から出力される信
号の位相と外部から印加される基準信号の位相とを比較
し、その比較結果を示す位相差信号を出力する位相比較
器と、前記位相差信号を低域通過フィルタリングする低
域通過フィルタと、前記低域通過フィルタから出力され
るアナログ信号をディジタル信号に変換するアナログ／
ディジタル変換器と、前記アナログ／ディジタル変換器
から出力されるディジタル信号を用いて前記貯蔵手段に
貯蔵されている一連の制御電圧のうちのいずれか一つを
読み出して前記ディジタル／アナログ変換器へ提供し、
その読出し動作を、前記アナログ／ディジタル変換手段
から出力されるディジタル信号が予め設定された範囲内
の値になる時まで行う制御部と、前記無線通信システム
の動作モードが行われる直前には、前記制御手段の制御
によって電気的にオフされて前記ディジタル／アナログ
変換器から出力されるアナログの制御電圧が前記電圧制
御発振器へ提供されるようにし、前記無線通信システム
の動作中には前記制御手段の制御によって電気的にオン
されて前記低域通過フィルタから出力されるアンログ信
号が前記電圧制御発振器へ提供されるようにするスイッ
チとから構成される。
のＰＬＬは、互いに異なる値を有する一連の制御電圧を
ディジタル的に貯蔵している貯蔵手段と、前記貯蔵手段
に貯蔵されている一連の制御電圧のうちのいずれか一つ
が読み出される時、前記読み出される制御電圧をアナロ
グの制御電圧に変換するディジタル／アナログ変換器
と、印加されるアナログの制御電圧またはアナログ信号
のレベルに依存する周波数を発振する電圧制御発振器
と、前記電圧制御発振器の出力を前記無線通信システム
の動作モードによって決定される可変分周比に応じて分
周する可変分周器と、前記可変分周器から出力される信
号の位相と外部から印加される基準信号の位相とを比較
し、その比較結果を示す位相差信号を出力する位相比較
器と、前記位相差信号を低域通過フィルタリングする低
域通過フィルタと、前記低域通過フィルタから出力され
るアナログ信号をディジタル信号に変換するアナログ／
ディジタル変換器と、前記アナログ／ディジタル変換器
から出力されるディジタル信号を用いて前記貯蔵手段に
貯蔵されている一連の制御電圧のうちのいずれか一つを
読み出して前記ディジタル／アナログ変換器へ提供し、
その読出し動作を、前記アナログ／ディジタル変換手段
から出力されるディジタル信号が予め設定された範囲内
の値になる時まで行う制御部と、前記無線通信システム
の動作モードが行われる直前には、前記制御手段の制御
によって電気的にオフされて前記ディジタル／アナログ
変換器から出力されるアナログの制御電圧が前記電圧制
御発振器へ提供されるようにし、前記無線通信システム
の動作中には前記制御手段の制御によって電気的にオン
されて前記低域通過フィルタから出力されるアンログ信
号が前記電圧制御発振器へ提供されるようにするスイッ
チとから構成される。
【００１６】この制御部は、ＰＬＬがパワーオンされる
か、或いは受信信号の感知または信号送信のキー入力が
感知される時、スイッチを電気的にオフさせて前記貯蔵
手段に貯蔵されている一連の制御電圧に対する読出し動
作を行うが、この時の読出し動作は、アナログ／ディジ
タル変換器から出力されるディジタル信号のレベル値が
前記設定範囲の値より小さい場合には、貯蔵手段に貯蔵
されている制御電圧の値を増加させつつ行われ、前記設
定範囲の値より大きい場合には、貯蔵手段に貯蔵されて
いる制御電圧の値を減少させながら行われる。尚、制御
部は、無線通信システムの動作モード中に予め設定され
た時間の間何の動作も行われない場合にもアナログ／デ
ィジタル変換器から出力されるディジタル信号のレベル
値を用いて貯蔵手段に貯蔵されている一連の制御電圧の
うちのいずれか一つを読み出してディジタル／アナログ
変換器へ提供し、その読出し動作を、アナログ／ディジ
タル変換器から出力されるディジタル信号のレベル値が
予め設定された範囲内の値になる時まで遂行する。
か、或いは受信信号の感知または信号送信のキー入力が
感知される時、スイッチを電気的にオフさせて前記貯蔵
手段に貯蔵されている一連の制御電圧に対する読出し動
作を行うが、この時の読出し動作は、アナログ／ディジ
タル変換器から出力されるディジタル信号のレベル値が
前記設定範囲の値より小さい場合には、貯蔵手段に貯蔵
されている制御電圧の値を増加させつつ行われ、前記設
定範囲の値より大きい場合には、貯蔵手段に貯蔵されて
いる制御電圧の値を減少させながら行われる。尚、制御
部は、無線通信システムの動作モード中に予め設定され
た時間の間何の動作も行われない場合にもアナログ／デ
ィジタル変換器から出力されるディジタル信号のレベル
値を用いて貯蔵手段に貯蔵されている一連の制御電圧の
うちのいずれか一つを読み出してディジタル／アナログ
変換器へ提供し、その読出し動作を、アナログ／ディジ
タル変換器から出力されるディジタル信号のレベル値が
予め設定された範囲内の値になる時まで遂行する。
【００１７】本発明の第３見地による無線通信システム
のＰＬＬは、互いに異なる値を有する一連の制御電圧を
ディジタル的に貯蔵している貯蔵手段と、前記貯蔵手段
に貯蔵されている一連の制御電圧のうちのいずれか一つ
が読み出される時、前記読み出される制御電圧をアナロ
グの制御電圧に変換するディジタル／アナログ変換器
と、印加されるアナログの制御電圧またはアナログ信号
のレベルに依存する周波数を発振する電圧制御発振器
と、前記電圧制御発振器の出力を前記無線通信システム
の動作モードによって決定される可変分周比に応じて分
周する可変分周器と、前記可変分周器から出力される信
号の位相と外部から印加される基準信号の位相とを比較
し、その比較結果を示す位相差信号を出力する位相比較
器と、前記位相差信号を低域通過フィルタリングする低
域通過フィルタと、前記位相差信号を用いて前記可変分
周手段から出力される信号と前記基準信号間の位相エラ
ー値を検出して出力する位相エラー比較器と、前記位相
エラー比較器から出力される位相エラー値を用いて前記
貯蔵手段に貯蔵されている一連の制御電圧のうちのいず
れか一つを読み出して前記ディジタル／アナログ変換器
へ提供し、その読出し動作を前記位相エラー比較器から
出力される位相エラー値が予め設定された範囲内の値に
なる時まで行う制御部と、前記無線通信システムの動作
モードが行われる直前には、前記制御手段の制御によっ
て電気的にオフされて前記ディジタル／アナログ変換器
から出力されるアナログの制御電圧が前記電圧制御発振
器へ提供されるようにし、前記無線通信システムの動作
中には、前記制御部の制御によって電気的にオンされて
前記低域通過フィルタから出力されるアナログ信号が前
記電圧制御発振器へ提供されるようにするスイッチとか
ら構成される。
のＰＬＬは、互いに異なる値を有する一連の制御電圧を
ディジタル的に貯蔵している貯蔵手段と、前記貯蔵手段
に貯蔵されている一連の制御電圧のうちのいずれか一つ
が読み出される時、前記読み出される制御電圧をアナロ
グの制御電圧に変換するディジタル／アナログ変換器
と、印加されるアナログの制御電圧またはアナログ信号
のレベルに依存する周波数を発振する電圧制御発振器
と、前記電圧制御発振器の出力を前記無線通信システム
の動作モードによって決定される可変分周比に応じて分
周する可変分周器と、前記可変分周器から出力される信
号の位相と外部から印加される基準信号の位相とを比較
し、その比較結果を示す位相差信号を出力する位相比較
器と、前記位相差信号を低域通過フィルタリングする低
域通過フィルタと、前記位相差信号を用いて前記可変分
周手段から出力される信号と前記基準信号間の位相エラ
ー値を検出して出力する位相エラー比較器と、前記位相
エラー比較器から出力される位相エラー値を用いて前記
貯蔵手段に貯蔵されている一連の制御電圧のうちのいず
れか一つを読み出して前記ディジタル／アナログ変換器
へ提供し、その読出し動作を前記位相エラー比較器から
出力される位相エラー値が予め設定された範囲内の値に
なる時まで行う制御部と、前記無線通信システムの動作
モードが行われる直前には、前記制御手段の制御によっ
て電気的にオフされて前記ディジタル／アナログ変換器
から出力されるアナログの制御電圧が前記電圧制御発振
器へ提供されるようにし、前記無線通信システムの動作
中には、前記制御部の制御によって電気的にオンされて
前記低域通過フィルタから出力されるアナログ信号が前
記電圧制御発振器へ提供されるようにするスイッチとか
ら構成される。
【００１８】この制御部は、ＰＬＬがパワーオンされる
か、或いは受信信号の感知または信号送信のためのキー
入力が感知されるとき、前記スイッチを電気的にオフさ
せて前記貯蔵手段に貯蔵されている一連の制御電圧に対
する読出し動作を行うが、この時の読出し動作は、位相
エラー比較器から出力される位相エラー値が前記設定範
囲の値より小さい場合には、貯蔵手段に貯蔵されている
制御電圧の値を増加させながら行われ、前記設定範囲の
値より大きい場合には、貯蔵手段に貯蔵されている制御
電圧の値を減少させながら行われる。尚、制御部は、無
線通信システムの動作モード中に予め設定された時間の
間、何らの動作も行われない場合にも位相エラー比較器
から出力される位相エラー値を用いて貯蔵手段に貯蔵さ
れている一連の制御電圧のうちのいずれか一つを読み出
してディジタル／アナログ変換器へ提供し、その読出し
動作を位相エラー比較器から出力される位相エラー値が
予め設定された範囲内の値になる時まで行う。
か、或いは受信信号の感知または信号送信のためのキー
入力が感知されるとき、前記スイッチを電気的にオフさ
せて前記貯蔵手段に貯蔵されている一連の制御電圧に対
する読出し動作を行うが、この時の読出し動作は、位相
エラー比較器から出力される位相エラー値が前記設定範
囲の値より小さい場合には、貯蔵手段に貯蔵されている
制御電圧の値を増加させながら行われ、前記設定範囲の
値より大きい場合には、貯蔵手段に貯蔵されている制御
電圧の値を減少させながら行われる。尚、制御部は、無
線通信システムの動作モード中に予め設定された時間の
間、何らの動作も行われない場合にも位相エラー比較器
から出力される位相エラー値を用いて貯蔵手段に貯蔵さ
れている一連の制御電圧のうちのいずれか一つを読み出
してディジタル／アナログ変換器へ提供し、その読出し
動作を位相エラー比較器から出力される位相エラー値が
予め設定された範囲内の値になる時まで行う。
【００１９】
【発明の実施の形態】以下、本発明に従う好ましい実施
例を添付図面を参照して詳細に説明する。なお、図面
中、同一の構成要素及び部分には、可能な限り同一の符
号及び番号を共通使用するものとする。
例を添付図面を参照して詳細に説明する。なお、図面
中、同一の構成要素及び部分には、可能な限り同一の符
号及び番号を共通使用するものとする。
【００２０】そして、関連した公知機能または構成に対
する具体的な説明が本発明の要旨を不要にぼやかす虞が
あると判断される場合にはその詳細な説明を省略する。
そして、本発明における機能を考慮して定義された用語
は、使用者またはチップ設計者の意図や慣例などによっ
て異なることもあるので、その定義は本明細書の全般に
わたった内容に基として下されるべきである。
する具体的な説明が本発明の要旨を不要にぼやかす虞が
あると判断される場合にはその詳細な説明を省略する。
そして、本発明における機能を考慮して定義された用語
は、使用者またはチップ設計者の意図や慣例などによっ
て異なることもあるので、その定義は本明細書の全般に
わたった内容に基として下されるべきである。
【００２１】図２は、本発明の第１実施例に従うＰＬＬ
の構成を示す図である。同図において、通信が行われる
直前にスイッチＳＷ１０８はオフされ、補助記憶装置の
バッファ２（１１０）に貯蔵されているディジタルデー
タがＤ／Ａ変換器１１１によってアナログデータに変換
された後、加算器１１２を通って電圧制御発振器１０４
に加えられると、電圧制御発振器１０４は特定周波数を
引き続き発振して出力する。この時、電圧制御発振器１
０４の出力周波数安定度は電圧制御発振器の短期安定度
特性により左右されるが、９００ＭＨｚ帯域の常用化さ
れている電圧制御発振器の短期安定度特性は数十ＰＰＭ
から数百ＰＰＭに達する。位相比較器１０２は、制御部
２（１０６）によって決定される可変分周比に応じて電
圧制御発振器１０４の発振周波数を分周する可変分周器
１０５の出力と基準信号発生器１０１によって発生する
基準信号の位相とを比較し、この比較結果を示す位相差
信号を出力する。低域通過フィルタ１０３は、前記位相
差信号に高周波及び雑音成分が多く含まれているので、
これを純粋な直流成分に変えた後スイッチ１０８及びレ
ベル検出器１１３に提供する。この時、低域通過フィル
タ１０３から出力される信号はアナログ信号である。レ
ベル検出器１１３は、低域通過フィルタ１０３から出力
されるアナログ信号と予め設定された基準レベル値とを
比較して、位相差信号が特定範囲内にあるか、それとも
その範囲を外れるかを検出した後、その検出結果をディ
ジタル信号として制御部１（１０７）に提供する。制御
部１（１０７）は、前記レベル検出器１１３から提供さ
れるディジタル信号を用いて位相差信号が特定範囲内に
あるか、基準信号の位相が速いか或いは分周された電圧
制御発振器１０４の発振信号の位相が速いかどうかを判
断する。尚、制御部１（１０７）は、判断結果に応じて
バッファ２（１１０）に貯蔵されているデータを増加ま
たは減少させながら基準信号と分周された電圧制御発振
器１０４の発振信号間の位相差が特定誤差範囲内に入る
ようにする。基準信号と分周された電圧制御発振器１０
４の発振信号間の位相差が特定誤差範囲内に入ると、制
御部１（１０７）は、バッファ２（１１０）の該当する
データをバッファ１（１０９）に貯蔵する。バッファ１
（１０９）は、システムで用いられるそれぞれの周波数
に対応して設定される多数の番地から構成されるので、
バッファ２（１１０）のデータのうち、制御部１（１０
７）によって選択されるデータは、バッファ１（１０
９）の該当する番地に貯蔵されることができる。
の構成を示す図である。同図において、通信が行われる
直前にスイッチＳＷ１０８はオフされ、補助記憶装置の
バッファ２（１１０）に貯蔵されているディジタルデー
タがＤ／Ａ変換器１１１によってアナログデータに変換
された後、加算器１１２を通って電圧制御発振器１０４
に加えられると、電圧制御発振器１０４は特定周波数を
引き続き発振して出力する。この時、電圧制御発振器１
０４の出力周波数安定度は電圧制御発振器の短期安定度
特性により左右されるが、９００ＭＨｚ帯域の常用化さ
れている電圧制御発振器の短期安定度特性は数十ＰＰＭ
から数百ＰＰＭに達する。位相比較器１０２は、制御部
２（１０６）によって決定される可変分周比に応じて電
圧制御発振器１０４の発振周波数を分周する可変分周器
１０５の出力と基準信号発生器１０１によって発生する
基準信号の位相とを比較し、この比較結果を示す位相差
信号を出力する。低域通過フィルタ１０３は、前記位相
差信号に高周波及び雑音成分が多く含まれているので、
これを純粋な直流成分に変えた後スイッチ１０８及びレ
ベル検出器１１３に提供する。この時、低域通過フィル
タ１０３から出力される信号はアナログ信号である。レ
ベル検出器１１３は、低域通過フィルタ１０３から出力
されるアナログ信号と予め設定された基準レベル値とを
比較して、位相差信号が特定範囲内にあるか、それとも
その範囲を外れるかを検出した後、その検出結果をディ
ジタル信号として制御部１（１０７）に提供する。制御
部１（１０７）は、前記レベル検出器１１３から提供さ
れるディジタル信号を用いて位相差信号が特定範囲内に
あるか、基準信号の位相が速いか或いは分周された電圧
制御発振器１０４の発振信号の位相が速いかどうかを判
断する。尚、制御部１（１０７）は、判断結果に応じて
バッファ２（１１０）に貯蔵されているデータを増加ま
たは減少させながら基準信号と分周された電圧制御発振
器１０４の発振信号間の位相差が特定誤差範囲内に入る
ようにする。基準信号と分周された電圧制御発振器１０
４の発振信号間の位相差が特定誤差範囲内に入ると、制
御部１（１０７）は、バッファ２（１１０）の該当する
データをバッファ１（１０９）に貯蔵する。バッファ１
（１０９）は、システムで用いられるそれぞれの周波数
に対応して設定される多数の番地から構成されるので、
バッファ２（１１０）のデータのうち、制御部１（１０
７）によって選択されるデータは、バッファ１（１０
９）の該当する番地に貯蔵されることができる。
【００２２】このような動作によってバッファ１（１０
９）に貯蔵されたデータは、通信動作が始まると、Ｄ／
Ａ変換器１１１によって変換された後電圧制御発振器１
０４の制御電圧として印加される。Ｄ／Ａ変換器１１１
によって変換された信号が加算器１１２を通って電圧制
御発振器１０４に印加されると、制御部１（１０７）
は、スイッチ１０８をオンさせて電圧制御発振器１０４
の短期安定度特性によって発生する偏差及び時間空間な
どの周囲環境変化によって発生する偏差が持続的に補償
されるようにする。
９）に貯蔵されたデータは、通信動作が始まると、Ｄ／
Ａ変換器１１１によって変換された後電圧制御発振器１
０４の制御電圧として印加される。Ｄ／Ａ変換器１１１
によって変換された信号が加算器１１２を通って電圧制
御発振器１０４に印加されると、制御部１（１０７）
は、スイッチ１０８をオンさせて電圧制御発振器１０４
の短期安定度特性によって発生する偏差及び時間空間な
どの周囲環境変化によって発生する偏差が持続的に補償
されるようにする。
【００２３】図３は、本発明に従うＰＬＬの受信モード
で行われる書込み動作に対する処理流れを示す図であっ
て、この書込み動作は、ＰＬＬがパワーオンされるか、
或いは受信される信号が感知される場合に始まる。
で行われる書込み動作に対する処理流れを示す図であっ
て、この書込み動作は、ＰＬＬがパワーオンされるか、
或いは受信される信号が感知される場合に始まる。
【００２４】ＰＬＬがパワーオンされるか或いは受信さ
れる信号が感知される場合（３０１段階）、制御部１
（１０７）はスイッチ１０８をオフさせる（３０２段
階）。次に、制御部２（１０６）によって選択された周
波数に該当する分周データを可変分周器（１０５）に送
出し、制御部１（１０７）で主記憶装置のバッファ１
（１０９）からデータをバッファ２（１１０）に書き込
むとか任意のデータをバッファ２（１１０）に書き込む
周波数選択過程が行われる（３０３段階）。その次に、
基準信号と電圧制御発振器１０４の発振信号間の位相差
を検出（３０４段階）した後、その位相差が許容誤差範
囲±Ｒ以内にあるか、許容誤差範囲より大きいか或いは
小さいかを比較（３０５段階）する。もし位相差が許容
誤差の範囲＋Ｒより大きい場合、制御部１（１０７）は
バッファ２（１１０）のデータ値を減少（３０８段階）
させた後再び位相差を検出（３０４段階）し、許容誤差
の範囲−Ｒより小さい場合には、制御部１（１０７）は
バッファ２（１１０）のデータ値を増加（３０７段階）
させた後再び位相差を検出（３０４段階）する。このよ
うにして位相差が許容誤差の範囲±Ｒ以内に入る場合
に、制御部１（１０７）は補助記憶装置としてのバッフ
ァ２（１１０）のデータを主記憶装置のバッファ１（１
０９）に書き込む（３０９段階）。その次、用いられる
周波数に対して前記過程を全て行ったかどうかを比較す
る（３１０段階）。過程が全て行われていない場合に
は、制御部１（１０９）は、再び周波数選択過程（３０
３段階）に戻ってバッファ２（１１０）のデータをバッ
ファ１（１０９）に書き込む動作を行い、過程が全て行
われた場合には、バッファ２（１１０）のデータをバッ
ファ１（１０９）に書き込む動作を遂行する。これによ
り、受信モード動作は完了する。図４は、本発明に従う
ＰＬＬの送信モードで行われる書込み動作に対する処理
流れを示す図である。
れる信号が感知される場合（３０１段階）、制御部１
（１０７）はスイッチ１０８をオフさせる（３０２段
階）。次に、制御部２（１０６）によって選択された周
波数に該当する分周データを可変分周器（１０５）に送
出し、制御部１（１０７）で主記憶装置のバッファ１
（１０９）からデータをバッファ２（１１０）に書き込
むとか任意のデータをバッファ２（１１０）に書き込む
周波数選択過程が行われる（３０３段階）。その次に、
基準信号と電圧制御発振器１０４の発振信号間の位相差
を検出（３０４段階）した後、その位相差が許容誤差範
囲±Ｒ以内にあるか、許容誤差範囲より大きいか或いは
小さいかを比較（３０５段階）する。もし位相差が許容
誤差の範囲＋Ｒより大きい場合、制御部１（１０７）は
バッファ２（１１０）のデータ値を減少（３０８段階）
させた後再び位相差を検出（３０４段階）し、許容誤差
の範囲−Ｒより小さい場合には、制御部１（１０７）は
バッファ２（１１０）のデータ値を増加（３０７段階）
させた後再び位相差を検出（３０４段階）する。このよ
うにして位相差が許容誤差の範囲±Ｒ以内に入る場合
に、制御部１（１０７）は補助記憶装置としてのバッフ
ァ２（１１０）のデータを主記憶装置のバッファ１（１
０９）に書き込む（３０９段階）。その次、用いられる
周波数に対して前記過程を全て行ったかどうかを比較す
る（３１０段階）。過程が全て行われていない場合に
は、制御部１（１０９）は、再び周波数選択過程（３０
３段階）に戻ってバッファ２（１１０）のデータをバッ
ファ１（１０９）に書き込む動作を行い、過程が全て行
われた場合には、バッファ２（１１０）のデータをバッ
ファ１（１０９）に書き込む動作を遂行する。これによ
り、受信モード動作は完了する。図４は、本発明に従う
ＰＬＬの送信モードで行われる書込み動作に対する処理
流れを示す図である。
【００２５】同図に示すような送信モードにおける書込
み動作は、図３に示すような受信モードにおける書込み
動作とほぼ同一に行われる。但し、差異があるとした
ら、送信モードの動作なので受信モードの動作とは異な
って、ＰＬＬがパワーオンされるか、或いは使用者がデ
ータを送信しようとする場合、例えば、使用者がキーパ
ッドを押す場合にその動作が始まる（４０１段階）。通
常、電話機においてキーパッドからデータが入力される
か否かは約５０ｍｓ程度の周期で確認される。電話機以
外の他のシステムでも同様に、送信のために使用者がデ
ータを入力させるのを感知して動作する。
み動作は、図３に示すような受信モードにおける書込み
動作とほぼ同一に行われる。但し、差異があるとした
ら、送信モードの動作なので受信モードの動作とは異な
って、ＰＬＬがパワーオンされるか、或いは使用者がデ
ータを送信しようとする場合、例えば、使用者がキーパ
ッドを押す場合にその動作が始まる（４０１段階）。通
常、電話機においてキーパッドからデータが入力される
か否かは約５０ｍｓ程度の周期で確認される。電話機以
外の他のシステムでも同様に、送信のために使用者がデ
ータを入力させるのを感知して動作する。
【００２６】図３及び図４にそれぞれ示すように、シス
テムの通信モード（送信モード及び受信モード）で実際
の送受信動作が行われる直前に各モードで要求される周
波数に対応する電圧制御発振器の制御電圧を評価して用
いるために、速い時間内にＰＬＬを同期させることがで
きる。言い換えれば、電圧制御発振器やその他の部品の
偏差で発生するデータの差異及び周囲の環境変化による
偏差を考慮しなくても、その当時の状況に合う値を使用
してＰＬＬの同期時間を短縮させ得る。
テムの通信モード（送信モード及び受信モード）で実際
の送受信動作が行われる直前に各モードで要求される周
波数に対応する電圧制御発振器の制御電圧を評価して用
いるために、速い時間内にＰＬＬを同期させることがで
きる。言い換えれば、電圧制御発振器やその他の部品の
偏差で発生するデータの差異及び周囲の環境変化による
偏差を考慮しなくても、その当時の状況に合う値を使用
してＰＬＬの同期時間を短縮させ得る。
【００２７】尚、通信モードの動作中に空間の急な変化
などの周囲の環境変化によってバッファ１（１０９）に
貯蔵されたデータ値の誤差が大きくなるにつれて長くな
るＰＬＬの同期時間を補償する機能を行う。このような
機能のための本発明に従うＰＬＬの通信モードで行われ
る書込み動作に対する処理流れを、図５に示している。
などの周囲の環境変化によってバッファ１（１０９）に
貯蔵されたデータ値の誤差が大きくなるにつれて長くな
るＰＬＬの同期時間を補償する機能を行う。このような
機能のための本発明に従うＰＬＬの通信モードで行われ
る書込み動作に対する処理流れを、図５に示している。
【００２８】一般に、無線通信システムの送受信各モー
ドの動作において、データの送受信が持続的に速く行わ
れるのでなく、ある瞬間には遅い状態にあることもあ
る。制御部１（１０７）は、遅い送受信の動作状態（送
受信が忙しくない状態）を持続的に感知（５０１段階）
するが、送受信の忙しくない状態が感知されると、スイ
ッチ（１０８）をオン状態に保持（５０２段階）して基
準信号と電圧制御発振器１０４の発振信号間の位相差を
検出（５０３段階）する。次に、制御部１（１０７）は
位相差を比較（５０４段階）した後、その比較結果に応
じてバッファ２（１１０）のデータを減少（５０６段
階）させるか或いは増加（５０５段階）させて、位相差
が許容誤差の範囲内に入るようにする。位相差が許容誤
差の範囲内に入ると、制御部１（１０７）は、バッファ
１（１０９）にデータをアップデート（５０７段階）さ
せる。その次、制御部１（１０７）は、アップデートさ
れたデータと既存のデータを比較して、その他に用いら
れる周波数に対するバッファ１（１０９）に貯蔵されて
いるデータを校正した後、この校正されたデータをアッ
プデート（５０８段階）させる。このようにバッファ１
（１０９）に貯蔵されているデータをアップデートした
後は、周期的に送受信が忙しくないか否かを判断（５０
９段階）して、バッファ１（１０９）に貯蔵されている
データを持続的にアップデートする。一方、最初貯蔵さ
れている値の中、周囲環境の変化によってアップデート
される値は、一つの周波数で発生した誤差値が他の周波
数にもほぼ同一の誤差値として適用可能なので、通信状
態で一つの周波数に対する誤差補正値をその他の使用周
波数に適用してもあまり問題にならない。
ドの動作において、データの送受信が持続的に速く行わ
れるのでなく、ある瞬間には遅い状態にあることもあ
る。制御部１（１０７）は、遅い送受信の動作状態（送
受信が忙しくない状態）を持続的に感知（５０１段階）
するが、送受信の忙しくない状態が感知されると、スイ
ッチ（１０８）をオン状態に保持（５０２段階）して基
準信号と電圧制御発振器１０４の発振信号間の位相差を
検出（５０３段階）する。次に、制御部１（１０７）は
位相差を比較（５０４段階）した後、その比較結果に応
じてバッファ２（１１０）のデータを減少（５０６段
階）させるか或いは増加（５０５段階）させて、位相差
が許容誤差の範囲内に入るようにする。位相差が許容誤
差の範囲内に入ると、制御部１（１０７）は、バッファ
１（１０９）にデータをアップデート（５０７段階）さ
せる。その次、制御部１（１０７）は、アップデートさ
れたデータと既存のデータを比較して、その他に用いら
れる周波数に対するバッファ１（１０９）に貯蔵されて
いるデータを校正した後、この校正されたデータをアッ
プデート（５０８段階）させる。このようにバッファ１
（１０９）に貯蔵されているデータをアップデートした
後は、周期的に送受信が忙しくないか否かを判断（５０
９段階）して、バッファ１（１０９）に貯蔵されている
データを持続的にアップデートする。一方、最初貯蔵さ
れている値の中、周囲環境の変化によってアップデート
される値は、一つの周波数で発生した誤差値が他の周波
数にもほぼ同一の誤差値として適用可能なので、通信状
態で一つの周波数に対する誤差補正値をその他の使用周
波数に適用してもあまり問題にならない。
【００２９】図６は、本発明に従うＰＬＬで行われる読
出し動作に対する処理流れを示す図であって、図３乃至
図５に示すような過程を経て貯蔵或いはアップデートさ
れたデータを読み取る過程である。
出し動作に対する処理流れを示す図であって、図３乃至
図５に示すような過程を経て貯蔵或いはアップデートさ
れたデータを読み取る過程である。
【００３０】制御部１（１０７）は、バッファ１（１０
９）に貯蔵されたデータをバッファ２（１１０）に移し
た後（６０１段階）、この値をＤ／Ａ変換器１１１へ出
力してＤ／Ａ変換させる（６０２段階）。この変換され
たデータが加算器１１２を通って電圧制御発信器１０４
に印加された後、スイッチ１０８をオンさせると（６０
３段階）、電圧制御発振器１０４の周波数がＤ／Ａ変換
器１１１により変換された信号により許容誤差の範囲内
に入ってきた状態でスイッチ１０８がオンとされること
により、ＰＬＬはより速い時間内に位相同期する。
９）に貯蔵されたデータをバッファ２（１１０）に移し
た後（６０１段階）、この値をＤ／Ａ変換器１１１へ出
力してＤ／Ａ変換させる（６０２段階）。この変換され
たデータが加算器１１２を通って電圧制御発信器１０４
に印加された後、スイッチ１０８をオンさせると（６０
３段階）、電圧制御発振器１０４の周波数がＤ／Ａ変換
器１１１により変換された信号により許容誤差の範囲内
に入ってきた状態でスイッチ１０８がオンとされること
により、ＰＬＬはより速い時間内に位相同期する。
【００３１】本発明によるＰＬＬは、図３乃至図６に示
すような過程を経てその時その状況に合う許容誤差の範
囲内のデータ値をバッファ１（１０９）に貯蔵している
ために、ＰＬＬがどんな状況にあっても速く同期するこ
とができる。図７Ａは従来技術に従うＰＬＬの同期時間
特性を示す図であり、図７Ｂは、本発明に従うＰＬＬの
同期時間特性を示す図である。図７Ａに示すように、従
来技術に従う方式は電源をオフとしてから再びオンとす
る場合、低域通過フィルタ１０３を含んだＰＬＬループ
の特性によってＰＬＬの同期時間が長く、使用中に周波
数を変更する時も同様に同期時間がかなり長くなる。一
方、図７Ｂから分かるように、本発明による方式は、電
源がオンとなったり、あるいは使用中に周波数が変わっ
ても同期時間が非常に速くなる。
すような過程を経てその時その状況に合う許容誤差の範
囲内のデータ値をバッファ１（１０９）に貯蔵している
ために、ＰＬＬがどんな状況にあっても速く同期するこ
とができる。図７Ａは従来技術に従うＰＬＬの同期時間
特性を示す図であり、図７Ｂは、本発明に従うＰＬＬの
同期時間特性を示す図である。図７Ａに示すように、従
来技術に従う方式は電源をオフとしてから再びオンとす
る場合、低域通過フィルタ１０３を含んだＰＬＬループ
の特性によってＰＬＬの同期時間が長く、使用中に周波
数を変更する時も同様に同期時間がかなり長くなる。一
方、図７Ｂから分かるように、本発明による方式は、電
源がオンとなったり、あるいは使用中に周波数が変わっ
ても同期時間が非常に速くなる。
【００３２】図８及び図９は、本発明の第２実施例及び
第３実施例に従うＰＬＬの構成を示す図である。本発明
の第２実施例によるＰＬＬは、図２に示した本発明の第
１実施例によるＰＬＬの構成とほぼ同一であるが、低域
通過フィルタ１０３から出力される基準信号発生器１０
１によって発生した基準信号と分周された電圧制御発振
器１０４の発振信号との間の位相差に該当する信号が、
Ａ／Ｄ変換器１１４を経て制御部１（１０７）に印加さ
れる。そうすると、制御部１（１０７）は、Ａ／Ｄ変換
器１１４からの出力信号を用いて位相差信号が特定誤差
の範囲内にあるか否かを分析して、本発明の第１実施例
に従う同一の方式によりバッファ１（１０９）とバッフ
ァ２（１１０）を制御する。
第３実施例に従うＰＬＬの構成を示す図である。本発明
の第２実施例によるＰＬＬは、図２に示した本発明の第
１実施例によるＰＬＬの構成とほぼ同一であるが、低域
通過フィルタ１０３から出力される基準信号発生器１０
１によって発生した基準信号と分周された電圧制御発振
器１０４の発振信号との間の位相差に該当する信号が、
Ａ／Ｄ変換器１１４を経て制御部１（１０７）に印加さ
れる。そうすると、制御部１（１０７）は、Ａ／Ｄ変換
器１１４からの出力信号を用いて位相差信号が特定誤差
の範囲内にあるか否かを分析して、本発明の第１実施例
に従う同一の方式によりバッファ１（１０９）とバッフ
ァ２（１１０）を制御する。
【００３３】本発明の第３実施例によるＰＬＬは、図２
に示した本発明の第１実施例に従うＰＬＬの構成とほぼ
同一であるが、位相比較器１０２から出力される位相差
信号が低域通過フィルタ１０３を通って制御部１（１０
７）に印加されることではなく、位相エラー比較器１１
５を通って制御部１（１０７）に印加される。そうする
と、制御部１（１０７）は、位相エラー比較器（１１
５）からの出力信号を用いて位相差信号が特定誤差の範
囲内にあるか否かを分析して、本発明の第１実施例に従
う同一の方式によりバッファ１（１０９）とバッファ２
（１１０）を制御する。
に示した本発明の第１実施例に従うＰＬＬの構成とほぼ
同一であるが、位相比較器１０２から出力される位相差
信号が低域通過フィルタ１０３を通って制御部１（１０
７）に印加されることではなく、位相エラー比較器１１
５を通って制御部１（１０７）に印加される。そうする
と、制御部１（１０７）は、位相エラー比較器（１１
５）からの出力信号を用いて位相差信号が特定誤差の範
囲内にあるか否かを分析して、本発明の第１実施例に従
う同一の方式によりバッファ１（１０９）とバッファ２
（１１０）を制御する。
【００３４】
【発明の効果】以上から述べてきたように、本発明は、
ＰＬＬがどんな状況にあっても速い時間内に同期でき、
なお、このようなＰＬＬは、速い周波数変更を要求する
通信システム、例えば周波数跳躍方式の通信システムで
も非常に有利に用いられることができる。
ＰＬＬがどんな状況にあっても速い時間内に同期でき、
なお、このようなＰＬＬは、速い周波数変更を要求する
通信システム、例えば周波数跳躍方式の通信システムで
も非常に有利に用いられることができる。
【００３５】一方、以上のような本発明では具体的な実
施例について説明してきたが、本発明の技術的な思想を
外れない限度内では多様な変形及び変化が可能であるこ
とは通常な知識を有する者であれば自明に分かるであろ
う。例えば、本発明の実施例では２つのバッファを用い
てＰＬＬを実現したが、一つの貯蔵手段を用いても実現
できる。従って、本発明は、説明された実施例に局限さ
れて決められてはいけなく、この特許請求の範囲だけで
なくこの特許請求の範囲と均等なものによって決められ
るべきである。
施例について説明してきたが、本発明の技術的な思想を
外れない限度内では多様な変形及び変化が可能であるこ
とは通常な知識を有する者であれば自明に分かるであろ
う。例えば、本発明の実施例では２つのバッファを用い
てＰＬＬを実現したが、一つの貯蔵手段を用いても実現
できる。従って、本発明は、説明された実施例に局限さ
れて決められてはいけなく、この特許請求の範囲だけで
なくこの特許請求の範囲と均等なものによって決められ
るべきである。
【図１】従来技術による位相同期ループの構成を示す
図。
図。
【図２】本発明の第１実施例による位相同期ループの構
成図。
成図。
【図３】本発明による位相同期ループの受信モードで行
われる書込み動作に対する処理流れを示す図。
われる書込み動作に対する処理流れを示す図。
【図４】本発明による位相同期ループの送信モードで行
われる書込み動作に対する処理流れを示す図。
われる書込み動作に対する処理流れを示す図。
【図５】本発明による位相同期ループの送信モードまた
は受信モードで行われる書込み動作に対する処理流れを
示す図。
は受信モードで行われる書込み動作に対する処理流れを
示す図。
【図６】本発明による位相同期ループで行われる読出し
動作に対する処理流れを示す図。
動作に対する処理流れを示す図。
【図７】従来の技術による位相同期ループの同期時間特
性と本発明による位相同期ループの同期時間特性を対比
的に示す図。
性と本発明による位相同期ループの同期時間特性を対比
的に示す図。
【図８】本発明の第２実施例による位相同期ループの構
成図。
成図。
【図９】本発明の第３実施例による位相同期ループの構
成図。
成図。
１０１ 基準信号発生器 １０２ 位相比較器 １０３ 低域通過フィルタ １０４ 電圧制御発信器 １０５ 可変分周器 １０６，１０７ 制御部
Claims (12)
- 【請求項１】 無線通信システムの位相同期ループにお
いて、 互いに異なる値を一連の制御電圧をディジタル的に貯蔵
している貯蔵手段と、 前記貯蔵手段に貯蔵されている一連の制御電圧のうちの
いずれか一つが読み出されるとき、前記読み出される制
御電圧をアナログの制御電圧に変換するディジタル／ア
ナログ変換手段と、 印加されるアナログの制御電圧またはアナログ信号のレ
ベルに依存する周波数を発振する電圧制御発振手段と、 前記電圧制御発振手段の出力を前記無線通信システムの
動作モードによって決定される可変分周比に応じて分周
する可変分周手段と、 前記可変分周手段から出力される信号の位相と外部から
印加される基準信号の位相とを比較し、その比較結果を
示す位相差信号を出力する位相比較手段と、 前記位相差信号を低域通過フィルタリングする低域通過
フィルタリング手段と、 前記低域通過フィルタリング手段から出力されるアナロ
グ信号のレベルを基準レベルと比較し、その比較結果を
ディジタル信号として出力するレベル検出手段と、 前記レベル検出手段から出力されるディジタル信号を用
い前記貯蔵手段に貯蔵されている一連の制御電圧のうち
のいずれか一つを読み出して前記ディジタル／アナログ
変換手段に提供し、その読出し動作を前記レベル検出手
段から出力されるディジタル信号が予め設定された範囲
内の値である時まで行う制御手段と、 前記無線通信システムの動作モードが行われる直前には
前記制御手段の制御によって電気的にオフされて前記デ
ィジタル／アナログ変換手段から出力されるアナログの
制御電圧が前記電圧制御発振手段へ提供されるように
し、前記無線通信システムの動作中には前記制御手段の
制御によって電気的にオンされて前記低域通過フィルタ
リング手段から出力されるアナログ信号が前記電圧制御
発振手段へ提供されるようにするスイッチング手段と、
から構成されることを特徴とする位相同期ループ。 - 【請求項２】 前記制御手段は、前記位相同期ループが
パワーオンされるか、受信信号の感知または信号送信の
ためのキー入力が感知される時、前記スイッチング手段
を電気的にオフさせて前記貯蔵手段に貯蔵されている一
連の制御電圧に対する読出し動作を行うことを特徴とす
る請求項１記載の位相同期ループ。 - 【請求項３】 前記制御手段は、前記レベル検出手段か
ら出力されるディジタル信号のレベルが前記設定範囲の
値より小さい場合には前記貯蔵手段に貯蔵されている制
御電圧の値を増加させながら読出し動作を行い、前記レ
ベル検出手段から出力されるディジタル信号のレベルが
前記設定範囲の値より大きい場合には前記貯蔵手段に貯
蔵されている制御電圧の値を減少させながら読出し動作
を行うことを特徴とする請求項１記載の位相同期ルー
プ。 - 【請求項４】 前記制御手段は、前記無線通信システム
の動作モード中に予め設定された時間の間何らの動作も
行われない場合にも前記レベル検出手段から出力される
ディジタル信号を用いて前記貯蔵手段に貯蔵されている
一連の制御電圧のうちのいずれか一つを読み出して前記
ディジタル／アナログ変換手段へ提供し、その読出し動
作を前記レベル検出手段から出力されるディジタル信号
が予め設定された範囲内の値である時まで行うことを特
徴とする請求項１〜請求項３のいずれか１項に記載の位
相同期ループ。 - 【請求項５】 無線通信システムの位相同期ループにお
いて、 互いに異なる値を有する一連の制御電圧をディジタル的
に貯蔵している貯蔵手段と、 前記貯蔵手段に貯蔵されている一連の制御電圧のうちの
いずれか一つが読み出される時、前記読み出される制御
電圧をアナログの制御電圧に変換するディジタル／アナ
ログ変換手段と、 印加されるアナログの制御電圧またはアナログ信号のレ
ベルに依存する周波数を発振する電圧制御発振手段と、 前記電圧制御発振手段の出力を前記無線通信システムの
動作モードによって決定される可変分周比に応じて分周
する可変分周手段と、 前記可変分周手段から出力される信号の位相と外部から
印加される基準信号の位相とを比較し、その比較結果を
示す位相差信号を出力する位相比較手段と、 前記位相差信号を低域通過フィルタリングする低域通過
フィルタリング手段と、 前記低域通過フィルタリング手段から通過されるアナロ
グ信号をディジタル信号に変換するアナログ／ディジタ
ル変換手段と、 前記アナログ／ディジタル変換手段から出力されるディ
ジタル信号を用いて前記貯蔵手段に貯蔵されている一連
の制御電圧のうちのいずれか一つを読み出して前記ディ
ジタル／アナログ変換手段へ提供し、その読出し動作を
前記アナログ／ディジタル変換手段から出力されるディ
ジタル信号が予め設定された範囲内の値である時まで行
う制御手段と、 前記無線通信システムの動作モードが行われる直前には
前記制御手段の制御によって電気的にオフされて前記デ
ィジタル／アナログ変換手段から出力されるアナログの
制御電圧が前記電圧制御発振手段へ提供されるように
し、前記無線通信システムの動作中には前記制御手段の
制御によって電気的にオンされて前記低域通過フィルタ
リング手段から出力されるアンログ信号が前記電圧制御
発振手段へ提供されるようにするスイッチング手段とか
ら構成することを特徴とする位相同期ループ。 - 【請求項６】 前記制御手段は、前記位相同期ループが
パワーオンされるか、或いは受信信号の感知または信号
送信のためのキー入力が感知される時、前記スイッチン
グ手段を電気的にオフさせて前記貯蔵手段に貯蔵されて
いる一連の制御電圧に対する読出し動作を行うことを特
徴とする請求項５記載の位相同期ループ。 - 【請求項７】 前記制御手段は、前記アナログ／ディジ
タル変換手段から出力されるディジタル信号のレベルが
前記設定範囲の値より小さい場合には前記貯蔵手段に貯
蔵されている制御電圧の値を増加させながら読出し動作
を行い、前記アナログ／ディジタル変換手段から出力さ
れるディジタル信号のレベルが前記設定範囲の値より大
きい場合には前記貯蔵手段に貯蔵されている制御電圧の
値を減少させながら読出し動作を行うことを特徴とする
請求項５記載の位相同期ループ。 - 【請求項８】 前記制御手段は、前記無線通信システム
の動作モード中に予め設定された時間の間何らの動作も
行われない場合にも前記アナログ／ディジタル変換手段
から出力されるディジタル信号を用いて前記貯蔵手段に
貯蔵されている一連の制御電圧のうちのいずれか一つを
読み出して前記ディジタル／アナログ変換手段へ提供
し、その読出し動作を前記アナログ／ディジタル変換手
段から出力されるディジタル信号が予め設定された範囲
内の値になる時まで遂行することを特徴とする請求項５
〜請求項７のいずれか１項に記載の位相同期ループ。 - 【請求項９】 無線通信システムの位相同期ループにお
いて、 互いに異なる値を有する一連の制御電圧をディジタル的
に貯蔵している貯蔵手段と、 前記貯蔵手段に貯蔵されている一連の制御電圧のうちの
いずれか一つが読み出される時、前記読み出される制御
電圧をアナログの制御電圧に変換するディジタル／アナ
ログ変換手段と、 印加されるアナログの制御電圧またはアナログ信号のレ
ベルに依存する周波数を発振する電圧制御発振手段と、 前記電圧制御発振手段の出力を前記無線通信システムの
動作モードによって決定される可変分周比に応じて分周
する可変分周手段と、 前記可変分周手段から出力される信号の位相と外部から
印加される基準信号の位相とを比較し、その比較結果を
示す位相差信号を出力する位相比較手段と、 前記位相差信号を低域通過フィルタリングする低域通過
フィルタリング手段と、 前記位相差信号を用いて前記可変分周手段から出力され
る信号と前記基準信号間の位相エラー値を検出して出力
する位相エラー比較手段と、 前記位相エラー比較手段から出力される位相エラー値を
用いて前記貯蔵手段に貯蔵されている一連の制御電圧の
うちのいずれか一つを読み出して前記ディジタル／アナ
ログ変換手段へ提供し、その読出し動作を前記位相エラ
ー比較手段から出力される位相エラー値が予め設定され
た範囲内の値になる時まで遂行する制御手段と、 前記無線通信システムの動作モードが行われる直前には
前記制御手段の制御によって電気的にオフされて前記デ
ィジタル／アナログ変換手段から出力されるアナログの
制御電圧が前記電圧制御発振手段へ提供されるように
し、前記無線通信システムの動作中には前記制御手段の
制御によって電気的にオンされて前記低域通過フィルタ
リング手段から出力されるアナログ信号が前記電圧制御
発振手段へ提供されるようにするスイッチング手段とか
ら構成することを特徴とする位相同期ループ。 - 【請求項１０】 前記制御手段は、前記位相同期ループ
がパワーオンされるか、或いは受信信号の感知または信
号送信のためのキー入力が感知されるとき、前記スイッ
チング手段を電気的にオフさせて前記貯蔵手段に貯蔵さ
れている一連の制御電圧に対する読出し動作を行うこと
を特徴とする請求項９記載の位相同期ループ。 - 【請求項１１】 前記制御手段は、前記位相エラー比較
手段から出力される位相エラー値が前記設定範囲の値よ
り小さい場合には前記貯蔵手段に貯蔵されている制御電
圧の値を増加させながら読出し動作を遂行し、前記位相
エラー比較手段から出力されるディジタル信号のレベル
が前記設定範囲の値より大きい場合には、前記貯蔵手段
に貯蔵されている制御電圧の値を減少させつつ読出し動
作を遂行することを特徴とする請求項９記載の位相同期
ループ。 - 【請求項１２】 前記制御手段は、前記無線通信システ
ムの動作モード中に予め設定された時間の間、何らの動
作も行われない場合にも前記位相エラー比較手段から出
力される位相エラー値を用いて前記貯蔵手段に貯蔵され
ている一連の制御電圧のうちのいずれか一つを読み出し
て前記ディジタル／アナログ変換手段へ提供し、その読
出し動作を前記位相エラー比較手段から出力される位相
エラー値が予め設定された範囲内の値になる時まで遂行
することを特徴とする請求項９〜請求項１１のいずれか
１項に記載の位相同期ループ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950064216A KR100251631B1 (ko) | 1995-12-29 | 1995-12-29 | 위상동기시간의 개선을 위한 위상동기루프및 그 동기화방법 |
| KR1995P64216 | 1995-12-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331253A true JPH09331253A (ja) | 1997-12-22 |
Family
ID=19446851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8349362A Pending JPH09331253A (ja) | 1995-12-29 | 1996-12-27 | 位相同期時間の改善のための位相同期ループ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH09331253A (ja) |
| KR (1) | KR100251631B1 (ja) |
| DE (1) | DE19653134C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007515120A (ja) * | 2003-12-19 | 2007-06-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電圧制御周波数発生器における妨害を補償する装置及び方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19906561B4 (de) * | 1999-02-17 | 2005-08-25 | Dosch & Amand Gmbh & Co. Kg | Phasenregelkreis |
| KR100362879B1 (ko) * | 2001-02-15 | 2002-11-29 | 엘지이노텍 주식회사 | 고속위상 고착을 위한 위상동기루프 제어회로 |
| KR100803360B1 (ko) | 2006-09-14 | 2008-02-14 | 주식회사 하이닉스반도체 | Ｐｌｌ 회로 및 그 제어 방법 |
| KR101483857B1 (ko) | 2013-05-15 | 2015-01-16 | 삼성전기주식회사 | 주파수 튜닝 회로 및 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2483704A1 (fr) * | 1980-06-03 | 1981-12-04 | Thomson Csf | Dispositif de prepositionnement de frequence pour synthetiseur indirect de frequence et synthetiseur comportant un tel dispositif |
| US4980652A (en) * | 1988-09-02 | 1990-12-25 | Nippon Telegraph And Telephone Corporation | Frequency synthesizer having compensation for nonlinearities |
| JPH0496515A (ja) * | 1990-08-13 | 1992-03-27 | Fujitsu Ltd | 位相固定ループ回路及び半導体集積回路 |
| JPH05304467A (ja) * | 1992-04-24 | 1993-11-16 | Ricoh Co Ltd | 発振回路 |
| JP2765443B2 (ja) * | 1993-08-05 | 1998-06-18 | 日本電気株式会社 | 位相同期ループ回路 |
-
1995
- 1995-12-29 KR KR1019950064216A patent/KR100251631B1/ko not_active Expired - Fee Related
-
1996
- 1996-12-19 DE DE19653134A patent/DE19653134C2/de not_active Expired - Fee Related
- 1996-12-27 JP JP8349362A patent/JPH09331253A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007515120A (ja) * | 2003-12-19 | 2007-06-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電圧制御周波数発生器における妨害を補償する装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19653134C2 (de) | 1999-02-18 |
| KR970055566A (ko) | 1997-07-31 |
| DE19653134A1 (de) | 1997-11-06 |
| KR100251631B1 (ko) | 2000-04-15 |
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| JP2004193901A (ja) | Ｐｌｌ回路 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011002 |