JPH0933576A - 電源供給感知回路 - Google Patents
電源供給感知回路Info
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- JPH0933576A JPH0933576A JP7333838A JP33383895A JPH0933576A JP H0933576 A JPH0933576 A JP H0933576A JP 7333838 A JP7333838 A JP 7333838A JP 33383895 A JP33383895 A JP 33383895A JP H0933576 A JPH0933576 A JP H0933576A
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- 239000003990 capacitor Substances 0.000 claims description 26
- 230000001934 delay Effects 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
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- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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Abstract
(57)【要約】
【課題】夲発明の目的は、印加する電圧の上昇スロープ
の形態にかかわらず、電源の供給を正確に感知し得る電
源供給感知回路を提供しようとするものである。 【解決手段】直接印加する外部電圧と、所定時間遅延さ
れて印加する外部電圧とのレベルを比較し、差動増幅器
制御手段により差動増幅器をイネーブル又はディスエー
ブルさせて、外部電圧の上昇スロープの形態にかかわら
ず、電源の供給を正確に感知し得るように電源供給感知
回路を構成する。
の形態にかかわらず、電源の供給を正確に感知し得る電
源供給感知回路を提供しようとするものである。 【解決手段】直接印加する外部電圧と、所定時間遅延さ
れて印加する外部電圧とのレベルを比較し、差動増幅器
制御手段により差動増幅器をイネーブル又はディスエー
ブルさせて、外部電圧の上昇スロープの形態にかかわら
ず、電源の供給を正確に感知し得るように電源供給感知
回路を構成する。
Description
【０００１】
【産業上の利用分野】夲発明は、電源供給感知回路（Ｐ
ｏｗｅｒ−ｕｐ ＴｒａｎｓｉｔｉｏｎＤｅｔｅｃｔｉ
ｏｎ Ｃｉｒｃｕｉｔ）に係るもので、詳しくは、印加
する電圧が多様な形態の上昇スロープ（Ｒａｍｐｉｎｇ
Ｓｌｏｐｅ）を有していても、電源の供給を正確に感
知し得る電源供給感知回路に関するものである。
ｏｗｅｒ−ｕｐ ＴｒａｎｓｉｔｉｏｎＤｅｔｅｃｔｉ
ｏｎ Ｃｉｒｃｕｉｔ）に係るもので、詳しくは、印加
する電圧が多様な形態の上昇スロープ（Ｒａｍｐｉｎｇ
Ｓｌｏｐｅ）を有していても、電源の供給を正確に感
知し得る電源供給感知回路に関するものである。
【０００２】
【従来の技術】一般に、各種の集積回路に電源が印加す
ると、ロジックフリップフロップ又はレジスターのよう
な記憶素子（ｓｔｏｒａｇｅ Ｅｌｅｍｅｎｔ）は、電
源の供給を感知した後、所定状態に初期化される過程を
経る。該初期化される過程を経る理由は供給されたパワ
ーが安定状態に至る間に、若し外部から予期しない不要
な動作が発生する場合、不利な動作発生から防止するた
めである。このような初期化の過程は、電源供給感知回
路に電源が印加され、電源供給感知パルス（ＰＴＤ Ｐ
ｕｌｓｅ；Ｐｏｗｅｒ−ｕｐ Ｔｒａｎｓｉｔｉｏｎ
Ｄｅｔｅｃｔｉｏｎ Ｐｕｌｓｅ）が発生して、該電源
供給感知パルスが各記憶素子に供給されることにより行
われる。
ると、ロジックフリップフロップ又はレジスターのよう
な記憶素子（ｓｔｏｒａｇｅ Ｅｌｅｍｅｎｔ）は、電
源の供給を感知した後、所定状態に初期化される過程を
経る。該初期化される過程を経る理由は供給されたパワ
ーが安定状態に至る間に、若し外部から予期しない不要
な動作が発生する場合、不利な動作発生から防止するた
めである。このような初期化の過程は、電源供給感知回
路に電源が印加され、電源供給感知パルス（ＰＴＤ Ｐ
ｕｌｓｅ；Ｐｏｗｅｒ−ｕｐ Ｔｒａｎｓｉｔｉｏｎ
Ｄｅｔｅｃｔｉｏｎ Ｐｕｌｓｅ）が発生して、該電源
供給感知パルスが各記憶素子に供給されることにより行
われる。
【０００３】そして、このような従来電源供給感知回路
においては、図４に示したように、ゲート端子が接地さ
れソース端子に印加した外部電圧Ｖｄｄがドレイン端子
に伝達されるＰＭＯＳトランジスター１と、該ＰＭＯＳ
トランジスター１のドレイン端子にソース端子が連結さ
れゲート端子及びドレイン端子が相互接続してノードＮ
Ｄ１に連結されるＰＭＯＳトランジスター２と、ソース
端子及びドレイン端子が外部電圧と前記ノードＮＤ１間
に連結されゲート端子にはインバーター７の出力信号が
フィードバックして印加されるＰＭＯＳトランジスター
３と、前記ノードＮＤ１にゲート端子が連結されドレイ
ン端子及びソース端子が接地されるＮＭＯＳキャパシタ
ー４と、前記ノードＮＤ１の出力信号を順次反転する各
インバーター５、６、７と、前記各ＰＭＯＳトランジス
ター１、２の各ドレイン端子及びソース端子に連結され
るＰＭＯＳキャパシター８と、前記インバーター５の出
力端子のノードＮＤ２にゲート端子が連結されドレイン
端子及びソース端子が外部電圧に連結されるＰＭＯＳキ
ャパシター９と、前記インバーター７の出力信号により
電源供給感知パルスを発生するパルス発生部１０と、を
備えていた。
においては、図４に示したように、ゲート端子が接地さ
れソース端子に印加した外部電圧Ｖｄｄがドレイン端子
に伝達されるＰＭＯＳトランジスター１と、該ＰＭＯＳ
トランジスター１のドレイン端子にソース端子が連結さ
れゲート端子及びドレイン端子が相互接続してノードＮ
Ｄ１に連結されるＰＭＯＳトランジスター２と、ソース
端子及びドレイン端子が外部電圧と前記ノードＮＤ１間
に連結されゲート端子にはインバーター７の出力信号が
フィードバックして印加されるＰＭＯＳトランジスター
３と、前記ノードＮＤ１にゲート端子が連結されドレイ
ン端子及びソース端子が接地されるＮＭＯＳキャパシタ
ー４と、前記ノードＮＤ１の出力信号を順次反転する各
インバーター５、６、７と、前記各ＰＭＯＳトランジス
ター１、２の各ドレイン端子及びソース端子に連結され
るＰＭＯＳキャパシター８と、前記インバーター５の出
力端子のノードＮＤ２にゲート端子が連結されドレイン
端子及びソース端子が外部電圧に連結されるＰＭＯＳキ
ャパシター９と、前記インバーター７の出力信号により
電源供給感知パルスを発生するパルス発生部１０と、を
備えていた。
【０００４】又、このように構成された従来電源供給感
知回路の作用を説明すると次のようであった。先ず回路
に外部電圧が印加すると、該電圧は夫々ターンオンされ
たＰＭＯＳトランジスター１、２を通ってノードＮＤ１
に伝達され、該ノードＮＤ１の電圧はＮＭＯＳキャパシ
ター４を通って所定時間（Ｒ−Ｃ遅延時間）遅延された
後、インバーター５に伝達される。従って、前記ノード
ＮＤ１の出力信号は、印加された外部電圧が所定時間遅
延された形態に表れ、初期にロー状態であったノードＮ
Ｄ１の電圧はハイ状態に遷移され、該ハイ状態の電圧は
各インバーター５、６、７に印加し、順次反転される。
一方、ＰＭＯＳトランジスター３は、前記ノードＮＤ１
がロー状態の場合、前記インバーター７からハイ状態の
出力信号が印加してターンオフされるが、前記ノードＮ
Ｄ１がハイ状態に遷移されると、前記インバーター７か
らロー状態の出力信号が印加してターンオンされ、前記
ノードＮＤ１の状態をハイ状態に維持させる。即ち、該
ＰＭＯＳトランジスター３は、動作初期に前記ノードＮ
Ｄ１をロー状態に維持させ、Ｒ−Ｃ遅延後には該ノード
ＮＤ１をハイ状態に維持させる。且つ、ＰＭＯＳトラン
ジスター１からＰＭＯＳトランジスター２に流れる電流
の量はＰＭＯＳキャパシター８により調整され、前記ノ
ードＮＤ１がロー状態の場合、ＰＭＯＳキャパシター９
によりノードＮＤ２はハイ状態になるので、前記インバ
ーター７の出力信号がハイ状態になり、前記ＰＭＯＳト
ランジスター３はターンオフされる。又、インバーター
７の出力信号がハイ状態からロー状態に遷移されると、
パルス発生部１０からは電源供給感知パルスが発生され
る。
知回路の作用を説明すると次のようであった。先ず回路
に外部電圧が印加すると、該電圧は夫々ターンオンされ
たＰＭＯＳトランジスター１、２を通ってノードＮＤ１
に伝達され、該ノードＮＤ１の電圧はＮＭＯＳキャパシ
ター４を通って所定時間（Ｒ−Ｃ遅延時間）遅延された
後、インバーター５に伝達される。従って、前記ノード
ＮＤ１の出力信号は、印加された外部電圧が所定時間遅
延された形態に表れ、初期にロー状態であったノードＮ
Ｄ１の電圧はハイ状態に遷移され、該ハイ状態の電圧は
各インバーター５、６、７に印加し、順次反転される。
一方、ＰＭＯＳトランジスター３は、前記ノードＮＤ１
がロー状態の場合、前記インバーター７からハイ状態の
出力信号が印加してターンオフされるが、前記ノードＮ
Ｄ１がハイ状態に遷移されると、前記インバーター７か
らロー状態の出力信号が印加してターンオンされ、前記
ノードＮＤ１の状態をハイ状態に維持させる。即ち、該
ＰＭＯＳトランジスター３は、動作初期に前記ノードＮ
Ｄ１をロー状態に維持させ、Ｒ−Ｃ遅延後には該ノード
ＮＤ１をハイ状態に維持させる。且つ、ＰＭＯＳトラン
ジスター１からＰＭＯＳトランジスター２に流れる電流
の量はＰＭＯＳキャパシター８により調整され、前記ノ
ードＮＤ１がロー状態の場合、ＰＭＯＳキャパシター９
によりノードＮＤ２はハイ状態になるので、前記インバ
ーター７の出力信号がハイ状態になり、前記ＰＭＯＳト
ランジスター３はターンオフされる。又、インバーター
７の出力信号がハイ状態からロー状態に遷移されると、
パルス発生部１０からは電源供給感知パルスが発生され
る。
【０００５】
【発明が解決しようとする課題】然るに、このように構
成された従来電源供給感知回路においては、印加する外
部電圧の上昇が緩慢（Ｓｌｏｗ Ｒａｍｐｉｎｇ）なと
き及び急激（ＦａｓｔＲａｍｐｉｎｇ）なときに、電圧
の上昇スロープ（Ｒａｍｐｉｎｇ Ｓｌｏｐｅ）の変化
によりノードＮＤ１に表れる電圧の遅延時間の変化幅が
大きくなるので、電源の供給を正確に感知することが難
しくなるという不都合な点があった。且つ、電源の供給
が急に中断された後、直ちに再供給される場合も電源の
供給を正確に感知することが難しくなるという不都合な
点があった。
成された従来電源供給感知回路においては、印加する外
部電圧の上昇が緩慢（Ｓｌｏｗ Ｒａｍｐｉｎｇ）なと
き及び急激（ＦａｓｔＲａｍｐｉｎｇ）なときに、電圧
の上昇スロープ（Ｒａｍｐｉｎｇ Ｓｌｏｐｅ）の変化
によりノードＮＤ１に表れる電圧の遅延時間の変化幅が
大きくなるので、電源の供給を正確に感知することが難
しくなるという不都合な点があった。且つ、電源の供給
が急に中断された後、直ちに再供給される場合も電源の
供給を正確に感知することが難しくなるという不都合な
点があった。
【０００６】それで、このような問題点を解決するた
め、夲発明者達は研究を重ねた結果、次のような電源供
給感知回路を提供しようとするものである。
め、夲発明者達は研究を重ねた結果、次のような電源供
給感知回路を提供しようとするものである。
【０００７】
【課題を解決するための手段】夲発明の目的は、印加す
る電圧の上昇スロープが多様な形態の場合においても、
電源の供給を正確に感知し得る電源供給感知回路を提供
しようとするものである。
る電圧の上昇スロープが多様な形態の場合においても、
電源の供給を正確に感知し得る電源供給感知回路を提供
しようとするものである。
【０００８】又、夲発明の他の目的は、電源の供給が供
給中一時中断された後、直ちに再供給されても、該電源
の供給を正確に感知し得る電源供給感知回路を提供しよ
うとするものである。
給中一時中断された後、直ちに再供給されても、該電源
の供給を正確に感知し得る電源供給感知回路を提供しよ
うとするものである。
【０００９】そして、このような夲発明の目的は、印加
する外部電圧をノードに伝達するＰＭＯＳトランジスタ
ーと、ノードの出力信号を反転する各インバーターと、
それらインバーターの出力信号により電源供給感知信号
の電源供給感知パルスを発生するパルス発生部と、を備
えた電源供給感知回路において、入力する外部電圧を所
定時間遅延させる遅延部と、該遅延部で遅延され一方側
入力端子に印加する外部電圧と、遅延されずに直接他方
側入力端子に印加する外部電圧と、のレベルを比較し、
その結果を出力端子に出力する差動増幅器と、該差動増
幅器の出力信号と外部電圧とを利用し、外部電圧が印加
した初期には前記差動増幅器をイネーブルさせ、前記遅
延部から遅延された外部電圧が安定な状態になるときは
前記差動増幅器をディスエーブルさせる差動増幅器制御
手段と、を備えた電源供給感知回路を提供することによ
り達成される。
する外部電圧をノードに伝達するＰＭＯＳトランジスタ
ーと、ノードの出力信号を反転する各インバーターと、
それらインバーターの出力信号により電源供給感知信号
の電源供給感知パルスを発生するパルス発生部と、を備
えた電源供給感知回路において、入力する外部電圧を所
定時間遅延させる遅延部と、該遅延部で遅延され一方側
入力端子に印加する外部電圧と、遅延されずに直接他方
側入力端子に印加する外部電圧と、のレベルを比較し、
その結果を出力端子に出力する差動増幅器と、該差動増
幅器の出力信号と外部電圧とを利用し、外部電圧が印加
した初期には前記差動増幅器をイネーブルさせ、前記遅
延部から遅延された外部電圧が安定な状態になるときは
前記差動増幅器をディスエーブルさせる差動増幅器制御
手段と、を備えた電源供給感知回路を提供することによ
り達成される。
【００１０】
【作用】外部電圧が電源供給感知回路に印加する場合、
直接印加する外部電圧と、所定時間遅延されて入力する
外部電圧とのレベルが比較され、該外部電圧の状態に従
い差動増幅器がイネーブル又はディスエーブルされ、外
部電圧の上昇スロープの状態に関係なく、電源の供給が
正確に感知される。
直接印加する外部電圧と、所定時間遅延されて入力する
外部電圧とのレベルが比較され、該外部電圧の状態に従
い差動増幅器がイネーブル又はディスエーブルされ、外
部電圧の上昇スロープの状態に関係なく、電源の供給が
正確に感知される。
【００１１】
【実施例】以下夲発明の実施例に対し図面を用いて説明
する。図１に示したように、夲発明に係る電源供給感知
回路の第１実施例においては、遅延せずに入力する外部
電圧Ｖｄｄと所定時間遅延されて入力する外部電圧のレ
ベルとを比較しその結果を出力する差動増幅器２０と、
該差動増幅器２０により制御され一方側端子に印加する
外部電圧Ｖｄｄを所定時間遅延させて該差動増幅器２０
に出力する遅延部３０と、外部電圧Ｖｄｄがハイ状態か
らロー状態に遷移されるとき該外部電圧Ｖｄｄの状態に
従うように第１ノードＮ１を制御するノード制御部４０
と、前記第１ノードＮ１の電圧状態に従い外部電圧及び
差動増幅器２０の反転された出力信号により該差動増幅
器２０を所定時間イネーブルさせる差動増幅器イネーブ
ル部５０と、外部電圧にソース端子が連結されゲート端
子が接地されドレイン端子が第２ノードＮ２に連結され
て印加する外部電圧を該第２ノードＮ２に伝達するＰＭ
ＯＳトランジスター６１と、第４ノードＮ４の出力信号
を反転する各インバーター６２ー６６と、該インバータ
ー６６の出力信号により電源供給感知信号の電源供給感
知パルスを発生するパルス発生部７０と、を備えてい
る。
する。図１に示したように、夲発明に係る電源供給感知
回路の第１実施例においては、遅延せずに入力する外部
電圧Ｖｄｄと所定時間遅延されて入力する外部電圧のレ
ベルとを比較しその結果を出力する差動増幅器２０と、
該差動増幅器２０により制御され一方側端子に印加する
外部電圧Ｖｄｄを所定時間遅延させて該差動増幅器２０
に出力する遅延部３０と、外部電圧Ｖｄｄがハイ状態か
らロー状態に遷移されるとき該外部電圧Ｖｄｄの状態に
従うように第１ノードＮ１を制御するノード制御部４０
と、前記第１ノードＮ１の電圧状態に従い外部電圧及び
差動増幅器２０の反転された出力信号により該差動増幅
器２０を所定時間イネーブルさせる差動増幅器イネーブ
ル部５０と、外部電圧にソース端子が連結されゲート端
子が接地されドレイン端子が第２ノードＮ２に連結され
て印加する外部電圧を該第２ノードＮ２に伝達するＰＭ
ＯＳトランジスター６１と、第４ノードＮ４の出力信号
を反転する各インバーター６２ー６６と、該インバータ
ー６６の出力信号により電源供給感知信号の電源供給感
知パルスを発生するパルス発生部７０と、を備えてい
る。
【００１２】そして、前記差動増幅器２０においては、
一般の差動増幅器であって、二つのＮＭＯＳトランジス
ター２３、２４の各ソース端子の接続点と、電流ソース
を形成するＮＭＯＳトランジスター２６間に、ＮＭＯＳ
トランジスター２５が追加連結されている。前記ＮＭＯ
Ｓトランジスター２５は、ゲート端子が前記ＮＭＯＳト
ランジスター２３のドレイン端子に接続され、外部電圧
の低い場合においても増幅度を良好にさせる役割を行
う。前記ＮＭＯＳトランジスター２６のゲート端子には
第３ノードＮ３が接続されている。
一般の差動増幅器であって、二つのＮＭＯＳトランジス
ター２３、２４の各ソース端子の接続点と、電流ソース
を形成するＮＭＯＳトランジスター２６間に、ＮＭＯＳ
トランジスター２５が追加連結されている。前記ＮＭＯ
Ｓトランジスター２５は、ゲート端子が前記ＮＭＯＳト
ランジスター２３のドレイン端子に接続され、外部電圧
の低い場合においても増幅度を良好にさせる役割を行
う。前記ＮＭＯＳトランジスター２６のゲート端子には
第３ノードＮ３が接続されている。
【００１３】且つ、前記遅延部３０においては、前記差
動増幅器２０の出力信号により制御され一方側端子に印
加する外部電圧を夫々伝達する各ＰＭＯＳトランジスタ
ー３１ー３３と、該ＰＭＯＳトランジスター３３の他方
側端子と前記差動増幅器２０の一方側入力端子間に連結
され前記各ＰＭＯＳトランジスター３１ー３３から伝達
された外部電圧を充電させ印加した外部電圧を所定時間
遅延させて前記差動増幅器２０に出力する各ＮＭＯＳキ
ャパシター３４、３５と、を備えている。又、前記ノー
ド制御部４０においては、前記各ＰＭＯＳトランジスタ
ー３１ー３３と並列に連結されるＮＭＯＳトランジスタ
ー４２と、該ＮＭＯＳトランジスター４２のゲート及び
ドレイン端子に接続された抵抗４１と、を備え、ゲート
及びソース端子は前記第１ノードＮ１に接続されてい
る。
動増幅器２０の出力信号により制御され一方側端子に印
加する外部電圧を夫々伝達する各ＰＭＯＳトランジスタ
ー３１ー３３と、該ＰＭＯＳトランジスター３３の他方
側端子と前記差動増幅器２０の一方側入力端子間に連結
され前記各ＰＭＯＳトランジスター３１ー３３から伝達
された外部電圧を充電させ印加した外部電圧を所定時間
遅延させて前記差動増幅器２０に出力する各ＮＭＯＳキ
ャパシター３４、３５と、を備えている。又、前記ノー
ド制御部４０においては、前記各ＰＭＯＳトランジスタ
ー３１ー３３と並列に連結されるＮＭＯＳトランジスタ
ー４２と、該ＮＭＯＳトランジスター４２のゲート及び
ドレイン端子に接続された抵抗４１と、を備え、ゲート
及びソース端子は前記第１ノードＮ１に接続されてい
る。
【００１４】更に、前記差動増幅器イネーブル部５０に
おいては、前記第２ノードＮ２に表れる信号を反転する
インバーター５１と、前記第１ノードＮ１の状態に従い
前記第４ノードＮ４に表れる信号を伝達するＮＭＯＳト
ランジスター５２と、第３ノードＮ３にゲート端子が連
結されドレイン端子及びソース端子が共通接続されて外
部電圧の印加されるＰＭＯＳキャパシター５３と、を備
え、前記第３ノードＮ３の出力信号が前記差動増幅器２
０のＮＭＯＳトランジスター２６に印加すると該差動増
幅器２０はイネーブル／ディスエーブルされるようにな
っている。このようにそれらノード制御部４０及び差動
増幅器イネーブル部５０は前記差動増幅器２０を制御す
る差動増幅器制御手段として動作される。且つ、前記パ
ルス発生部７０においては、前記インバーター６６の出
力信号を反転して出力する各インバーター７１ー７５と
それらインバーター７１ー７５から反転されて出力する
信号を否定論理積するＮＡＮＤゲート７６と、該ＮＡＮ
Ｄゲート７６の出力信号を反転して出力するインバータ
ー７７と、を備えている。
おいては、前記第２ノードＮ２に表れる信号を反転する
インバーター５１と、前記第１ノードＮ１の状態に従い
前記第４ノードＮ４に表れる信号を伝達するＮＭＯＳト
ランジスター５２と、第３ノードＮ３にゲート端子が連
結されドレイン端子及びソース端子が共通接続されて外
部電圧の印加されるＰＭＯＳキャパシター５３と、を備
え、前記第３ノードＮ３の出力信号が前記差動増幅器２
０のＮＭＯＳトランジスター２６に印加すると該差動増
幅器２０はイネーブル／ディスエーブルされるようにな
っている。このようにそれらノード制御部４０及び差動
増幅器イネーブル部５０は前記差動増幅器２０を制御す
る差動増幅器制御手段として動作される。且つ、前記パ
ルス発生部７０においては、前記インバーター６６の出
力信号を反転して出力する各インバーター７１ー７５と
それらインバーター７１ー７５から反転されて出力する
信号を否定論理積するＮＡＮＤゲート７６と、該ＮＡＮ
Ｄゲート７６の出力信号を反転して出力するインバータ
ー７７と、を備えている。
【００１５】このように構成された夲発明に係る電源供
給感知回路の第１実施例の作用を説明すると次のようで
ある。先ず、回路に外部電圧Ｖｄｄが印加すると、初期
にはＮＭＯＳキャパシター３４、３５により第１ノード
Ｎ１がロー状態に維持され、該第１ノードＮ１のロー状
態によりＮＭＯＳトランジスター５２はターンオフされ
る。且つ、外部電圧は、接地してターンオン状態のＰＭ
ＯＳトランジスター６１を通って第２ノードＮ２に印加
するので、該第２ノードＮ２はハイ状態に転換される。
次いで、該第２ノードＮ２のハイ状態の電圧はインバー
ター５１でロー状態に反転され、第４ノードＮ４にロー
状態として表れるが該ロー状態は前記ターンオフされた
ＮＭＯＳトランジスター５２により第３ノードＮ３に伝
達されなくなるため該第３ノードＮ３はプロンディング
され、ＰＭＯＳキャパシター５３のキャパシタンス作用
により該第３ノードＮ３がハイ状態に上昇される。
給感知回路の第１実施例の作用を説明すると次のようで
ある。先ず、回路に外部電圧Ｖｄｄが印加すると、初期
にはＮＭＯＳキャパシター３４、３５により第１ノード
Ｎ１がロー状態に維持され、該第１ノードＮ１のロー状
態によりＮＭＯＳトランジスター５２はターンオフされ
る。且つ、外部電圧は、接地してターンオン状態のＰＭ
ＯＳトランジスター６１を通って第２ノードＮ２に印加
するので、該第２ノードＮ２はハイ状態に転換される。
次いで、該第２ノードＮ２のハイ状態の電圧はインバー
ター５１でロー状態に反転され、第４ノードＮ４にロー
状態として表れるが該ロー状態は前記ターンオフされた
ＮＭＯＳトランジスター５２により第３ノードＮ３に伝
達されなくなるため該第３ノードＮ３はプロンディング
され、ＰＭＯＳキャパシター５３のキャパシタンス作用
により該第３ノードＮ３がハイ状態に上昇される。
【００１６】その後、該第３ノードＮ３のハイ状態によ
りＮＭＯＳトランジスター２６がターンオンされ、差動
増幅器２０の動作が開始される。該差動増幅器２０に入
力する電圧としては、ＮＭＯＳトランジスター２４のゲ
ート端子に直接印加する外部電圧と、所定時間遅延され
てＮＭＯＳトランジスター２３のゲート端子に印加する
電圧と、がある。該ＮＭＯＳトランジスター２３のゲー
ト端子に印加する電圧は外部電圧が各ＰＭＯＳトランジ
スター３１ー３３と各ＮＭＯＳキャパシター３４、３５
とにより所定時間（Ｒ−Ｃ遅延時間）遅延して入力され
る。即ち、外部電圧が印加した後前記差動増幅器２０が
動作を開示する以前までは、ターンオンされたＰＭＯＳ
トランジスター６１により第２ノードＮ２はハイ状態を
維持し、該第２ノードＮ２のハイ状態により各ＰＭＯＳ
トランジスター３１ー３３は全てターンオフされる。つ
いて、第３ノードＮ３がハイ状態に遅延され差動増幅器
２０が動作すると、該差動増幅器２０には電流が各トラ
ンジスター２２、２４、２５、２６を夫々通って流れる
ので、前記第２ノードＮ２に表れる差動増幅器２０の出
力信号はロー状態になる。併し、該第２ノードＮ２は、
接地され恒常ターンオンのＰＭＯＳトランジスター６１
により入力する外部電圧をハイ状態に維持しようとする
が、該ＰＭＯＳトランジスター６１の与えられた強力な
抵抗値により前記第２ノードＮ２はロー状態に遷移され
る。
りＮＭＯＳトランジスター２６がターンオンされ、差動
増幅器２０の動作が開始される。該差動増幅器２０に入
力する電圧としては、ＮＭＯＳトランジスター２４のゲ
ート端子に直接印加する外部電圧と、所定時間遅延され
てＮＭＯＳトランジスター２３のゲート端子に印加する
電圧と、がある。該ＮＭＯＳトランジスター２３のゲー
ト端子に印加する電圧は外部電圧が各ＰＭＯＳトランジ
スター３１ー３３と各ＮＭＯＳキャパシター３４、３５
とにより所定時間（Ｒ−Ｃ遅延時間）遅延して入力され
る。即ち、外部電圧が印加した後前記差動増幅器２０が
動作を開示する以前までは、ターンオンされたＰＭＯＳ
トランジスター６１により第２ノードＮ２はハイ状態を
維持し、該第２ノードＮ２のハイ状態により各ＰＭＯＳ
トランジスター３１ー３３は全てターンオフされる。つ
いて、第３ノードＮ３がハイ状態に遅延され差動増幅器
２０が動作すると、該差動増幅器２０には電流が各トラ
ンジスター２２、２４、２５、２６を夫々通って流れる
ので、前記第２ノードＮ２に表れる差動増幅器２０の出
力信号はロー状態になる。併し、該第２ノードＮ２は、
接地され恒常ターンオンのＰＭＯＳトランジスター６１
により入力する外部電圧をハイ状態に維持しようとする
が、該ＰＭＯＳトランジスター６１の与えられた強力な
抵抗値により前記第２ノードＮ２はロー状態に遷移され
る。
【００１７】次いで、該第２ノードＮ２のロー状態の遷
移により前記各ＰＭＯＳトランジスター３１ー３３は全
てターンオンされ、それらターンオンされた各ＰＭＯＳ
トランジスター３１ー３３と各ＮＭＯＳキャパシター３
４、３５とを外部電圧が順次経てＲ−Ｃ遅延時間だけ遅
延され、該遅延された電圧はＮＭＯＳトランジスター２
３のゲート端子に印加される。その後、該ＮＭＯＳトラ
ンジスター２３に印加した電圧は時間が経過するにつれ
て最大レベル（Ｆｕｌｌ Ｖｃｃ）に上昇され、前記差
動増幅器２０に印加した二つの電圧レベルが殆ど同様に
なると、該差動増幅器２０の出力端子の第２ノードＮ２
は再びハイ状態に遷移される。次いで、該第２ノードＮ
２のハイ状態の電圧がインバーター５１のしきい値電圧
を越えると、第４ノードＮ４の電圧はハイ状態からロー
状態に遷移され、オン状態のＮＭＯＳトランジスター５
２を通って第３ノードＮ３に印加され、差動増幅器２０
がディスエーブルして動作が停止される。
移により前記各ＰＭＯＳトランジスター３１ー３３は全
てターンオンされ、それらターンオンされた各ＰＭＯＳ
トランジスター３１ー３３と各ＮＭＯＳキャパシター３
４、３５とを外部電圧が順次経てＲ−Ｃ遅延時間だけ遅
延され、該遅延された電圧はＮＭＯＳトランジスター２
３のゲート端子に印加される。その後、該ＮＭＯＳトラ
ンジスター２３に印加した電圧は時間が経過するにつれ
て最大レベル（Ｆｕｌｌ Ｖｃｃ）に上昇され、前記差
動増幅器２０に印加した二つの電圧レベルが殆ど同様に
なると、該差動増幅器２０の出力端子の第２ノードＮ２
は再びハイ状態に遷移される。次いで、該第２ノードＮ
２のハイ状態の電圧がインバーター５１のしきい値電圧
を越えると、第４ノードＮ４の電圧はハイ状態からロー
状態に遷移され、オン状態のＮＭＯＳトランジスター５
２を通って第３ノードＮ３に印加され、差動増幅器２０
がディスエーブルして動作が停止される。
【００１８】従って、差動増幅器２０を通る電流は存在
しなくなるので、前記第２ノードＮ２は恒常ターンオン
を維持するＰＭＯＳトランジスター６１により損失なし
に継続ハイ状態を維持し、該第２ノードＮ２からハイ状
態の遷移信号が発生すると、該遷移信号は各インバータ
ー６２ー６６を通ってパルス発生部７０に印加され、電
源供給感知パルスが発生される。即ち、第２ノードＮ２
がハイ状態になると電源供給感知パルスが発生され、各
ＰＭＯＳトランジスター３１ー３３は全てターンオフさ
れる。
しなくなるので、前記第２ノードＮ２は恒常ターンオン
を維持するＰＭＯＳトランジスター６１により損失なし
に継続ハイ状態を維持し、該第２ノードＮ２からハイ状
態の遷移信号が発生すると、該遷移信号は各インバータ
ー６２ー６６を通ってパルス発生部７０に印加され、電
源供給感知パルスが発生される。即ち、第２ノードＮ２
がハイ状態になると電源供給感知パルスが発生され、各
ＰＭＯＳトランジスター３１ー３３は全てターンオフさ
れる。
【００１９】一方、外部電圧が上昇するとき０ＶーＶｄ
ｄ、ノード制御部４０においては、抵抗４１の抵抗値が
極めて協力な値（約５ＴΩ）に与えられ、ＮＭＯＳトラ
ンジスター４２もゲート及びソース端子が共通接続して
ターンオフされるので、該抵抗４１の外部電圧は第１ノ
ードＮ１に伝達される。しかし、外部電圧がＶｃｃから
０Ｖに降下する場合は、前記ＮＭＯＳトランジスター４
２のドレイン及びソース端子は相互交換され、それらド
レイン及びソース端子が相互交換されるとゲート及びド
レイン端子が共通接続されるので、ＮＭＯＳトランジス
ター４２はターンオンされ、各ＮＭＯＳキャパシター３
４、３５の充電電圧が直ちに放電される。即ち、該ノー
ド制御部４０は、外部電圧が０Ｖ→Ｖｄｄに上昇すると
きは何の役割もしないが、該電圧がＶｄｄ→０Ｖに降下
するときは第１ノードＮ１の電圧を外部電圧の降下と同
時に降下させ、若し、ハイ状態の外部電圧が０Ｖに降下
した後再びハイ状態に上昇する場合も、その第１ノード
Ｎ１の状態を外部電圧の変化に従い変化させる。従っ
て、第１ノードＮ１の状態変化によりＮＭＯＳトランジ
スター５２のスイッチングが制御され、該ＮＭＯＳトラ
ンジスター５２により差動増幅器２０が制御されるの
で、夲発明に係る電源供給感知回路は外部電圧の変化を
正確に感知し得るようになる。
ｄ、ノード制御部４０においては、抵抗４１の抵抗値が
極めて協力な値（約５ＴΩ）に与えられ、ＮＭＯＳトラ
ンジスター４２もゲート及びソース端子が共通接続して
ターンオフされるので、該抵抗４１の外部電圧は第１ノ
ードＮ１に伝達される。しかし、外部電圧がＶｃｃから
０Ｖに降下する場合は、前記ＮＭＯＳトランジスター４
２のドレイン及びソース端子は相互交換され、それらド
レイン及びソース端子が相互交換されるとゲート及びド
レイン端子が共通接続されるので、ＮＭＯＳトランジス
ター４２はターンオンされ、各ＮＭＯＳキャパシター３
４、３５の充電電圧が直ちに放電される。即ち、該ノー
ド制御部４０は、外部電圧が０Ｖ→Ｖｄｄに上昇すると
きは何の役割もしないが、該電圧がＶｄｄ→０Ｖに降下
するときは第１ノードＮ１の電圧を外部電圧の降下と同
時に降下させ、若し、ハイ状態の外部電圧が０Ｖに降下
した後再びハイ状態に上昇する場合も、その第１ノード
Ｎ１の状態を外部電圧の変化に従い変化させる。従っ
て、第１ノードＮ１の状態変化によりＮＭＯＳトランジ
スター５２のスイッチングが制御され、該ＮＭＯＳトラ
ンジスター５２により差動増幅器２０が制御されるの
で、夲発明に係る電源供給感知回路は外部電圧の変化を
正確に感知し得るようになる。
【００２０】そして、夲発明に係る電源供給感知回路の
第２実施例として次のように構成して使用することもで
きる。即ち、図２に示したように、差動増幅器８０と、
遅延部９０と、差動増幅器イネーブル部１００と、ＰＭ
ＯＳトランジスター６１と、各インバーター６２ー６６
及びパルス発生部７０（図示されず）と、を備え、それ
ら差動増幅器８０、ＰＭＯＳトランジスター６１、各イ
ンバーター６２ー６６及びパルス発生部７０は前記第１
実施例とほぼ同様に構成されるが、その他は次のように
構成されている。前記遅延部９０においては、一方側端
子に印加する外部電圧をノードＮ５に伝達する抵抗９１
と、該ノードＮ５にゲート端子が接続されソース端子及
びドレイン端子が接地されるＮＭＯＳキャパシター９２
と、を備え、所定時間遅延された外部電圧が前記ノード
Ｎ５により前記差動増幅器８０のＮＭＯＳトランジスタ
ー８３に印加されるようになっている。
第２実施例として次のように構成して使用することもで
きる。即ち、図２に示したように、差動増幅器８０と、
遅延部９０と、差動増幅器イネーブル部１００と、ＰＭ
ＯＳトランジスター６１と、各インバーター６２ー６６
及びパルス発生部７０（図示されず）と、を備え、それ
ら差動増幅器８０、ＰＭＯＳトランジスター６１、各イ
ンバーター６２ー６６及びパルス発生部７０は前記第１
実施例とほぼ同様に構成されるが、その他は次のように
構成されている。前記遅延部９０においては、一方側端
子に印加する外部電圧をノードＮ５に伝達する抵抗９１
と、該ノードＮ５にゲート端子が接続されソース端子及
びドレイン端子が接地されるＮＭＯＳキャパシター９２
と、を備え、所定時間遅延された外部電圧が前記ノード
Ｎ５により前記差動増幅器８０のＮＭＯＳトランジスタ
ー８３に印加されるようになっている。
【００２１】且つ、前記作動増幅器イネーブル部１００
においては、ＰＭＯＳキャパシター５３の一方側端子に
ＮＭＯＳトランジスター１０４が接続され、該ＰＭＯＳ
キャパシター５３の他方側端子に抵抗１０５が接続さ
れ、前記ＮＭＯＳトランジスター１０４のゲート及びド
レイン端子は共通接続された後前記ＰＭＯＳキャパシタ
ー５３を通って外部電圧に連結され、該ＮＭＯＳトラン
ジスター１０４のソース端子はＮＭＯＳトランジスター
５２のゲート端子に接続されている。前記抵抗１０５の
一方側端子は前記ＰＭＯＳキャパシター５３を通って外
部電圧に連結され、他方側端子はノードＮ８に接続され
ている。前記ＮＭＯＳトランジスター５２のゲート端子
は抵抗１０６及びＮＭＯＳトランジスター８６のソース
端子を通って接地されている。
においては、ＰＭＯＳキャパシター５３の一方側端子に
ＮＭＯＳトランジスター１０４が接続され、該ＰＭＯＳ
キャパシター５３の他方側端子に抵抗１０５が接続さ
れ、前記ＮＭＯＳトランジスター１０４のゲート及びド
レイン端子は共通接続された後前記ＰＭＯＳキャパシタ
ー５３を通って外部電圧に連結され、該ＮＭＯＳトラン
ジスター１０４のソース端子はＮＭＯＳトランジスター
５２のゲート端子に接続されている。前記抵抗１０５の
一方側端子は前記ＰＭＯＳキャパシター５３を通って外
部電圧に連結され、他方側端子はノードＮ８に接続され
ている。前記ＮＭＯＳトランジスター５２のゲート端子
は抵抗１０６及びＮＭＯＳトランジスター８６のソース
端子を通って接地されている。
【００２２】このように構成された夲発明に係る電源供
給感知回路の第２実施例の作用に対し、前記第１実施例
と異なる部分を説明すると次のようである。即ち、ＮＭ
ＯＳトランジスター５２はＮＭＯＳトランジスター１０
４により制御され、若し、印加する外部電圧が前記ＮＭ
ＯＳトランジスター１０４のしきい値を越えると、該Ｎ
ＭＯＳトランジスター１０４がターンオンされるので、
該ターンオンされたＮＭＯＳトランジスター１０４のソ
ース端子に表れる電圧は前記ＮＭＯＳトランジスター５
２のゲート端子に印加し、該ＮＭＯＳトランジスター５
２はターンオンされる。次いで、外部電圧が０Ｖの場
合、該ＮＭＯＳトランジスター５２のゲート端子は抵抗
１０６により接地されるため該ＮＭＯＳトランジスター
５２のターンオフ状態が確実に維持される。且つ、動作
の初期に、前記ＰＭＯＳキャパシター５３及び抵抗１０
５によりノードＮ８の状態はハイ状態に遷移される。
給感知回路の第２実施例の作用に対し、前記第１実施例
と異なる部分を説明すると次のようである。即ち、ＮＭ
ＯＳトランジスター５２はＮＭＯＳトランジスター１０
４により制御され、若し、印加する外部電圧が前記ＮＭ
ＯＳトランジスター１０４のしきい値を越えると、該Ｎ
ＭＯＳトランジスター１０４がターンオンされるので、
該ターンオンされたＮＭＯＳトランジスター１０４のソ
ース端子に表れる電圧は前記ＮＭＯＳトランジスター５
２のゲート端子に印加し、該ＮＭＯＳトランジスター５
２はターンオンされる。次いで、外部電圧が０Ｖの場
合、該ＮＭＯＳトランジスター５２のゲート端子は抵抗
１０６により接地されるため該ＮＭＯＳトランジスター
５２のターンオフ状態が確実に維持される。且つ、動作
の初期に、前記ＰＭＯＳキャパシター５３及び抵抗１０
５によりノードＮ８の状態はハイ状態に遷移される。
【００２３】又、夲発明に係る電源供給感知回路におい
ては、図３（Ａ）（Ｂ）（Ｃ）に夫々示したように、５
Ｖ、３Ｖ、２Ｖの外部電圧が夫々電源供給感知回路に印
加する場合、それら上昇するパワーのスロープには関係
なく、パワーアップ切換パルスが正確に発生されという
ことがわかる。
ては、図３（Ａ）（Ｂ）（Ｃ）に夫々示したように、５
Ｖ、３Ｖ、２Ｖの外部電圧が夫々電源供給感知回路に印
加する場合、それら上昇するパワーのスロープには関係
なく、パワーアップ切換パルスが正確に発生されという
ことがわかる。
【００２４】
【発明の効果】以上説明したように、夲発明に係る電源
供給感知回路においては、差動増幅器に直接印加する電
圧と遅延して入力する電圧との差を利用し、該差動増幅
器を制御するようになっているため、回路に印加する電
圧の上昇スロープが多様な形態の場合においても、電源
の供給を正確に感知し得るという効果がある。
供給感知回路においては、差動増幅器に直接印加する電
圧と遅延して入力する電圧との差を利用し、該差動増幅
器を制御するようになっているため、回路に印加する電
圧の上昇スロープが多様な形態の場合においても、電源
の供給を正確に感知し得るという効果がある。
【００２５】又、ＰＭＯＳトランジスター及びＮＭＯＳ
キャパシターを用い、入力電圧の遅延時間を調整するよ
うになっているため、電源供給感知パルスの発生時点を
適宜に制御し得るという効果がある。
キャパシターを用い、入力電圧の遅延時間を調整するよ
うになっているため、電源供給感知パルスの発生時点を
適宜に制御し得るという効果がある。
【図１】夲発明に係る電源供給感知回路の第１実施例を
示した回路図である。
示した回路図である。
【図２】夲発明に係る電源供給感知回路の第２実施例を
示した回路図でる。
示した回路図でる。
【図３】（Ａ）−（Ｃ）は、印加する多様な形態の電圧
に応ずる電源供給感知パルスの検出実験結果を示した図
面である。
に応ずる電源供給感知パルスの検出実験結果を示した図
面である。
【図４】従来電源供給感知回路図である。
２０、８０：差動増幅器 ３０、９０：遅延部 ４０：ノード制御部 ４１、１０５、１０６：抵抗 ４２、５２、１０４：ＮＭＯＳトランジスター ５０、１００：差動増幅器イネーブル部 ５３：ＰＭＯＳキャパシター ６１：ＰＭＯＳトランジスター ７０：パルス発生部
Claims (10)
- 【請求項１】印加する外部電圧をノードに伝達するＰＭ
ＯＳトランジスターと、ノードの出力信号を反転する各
インバーターと、それらインバーターの出力信号により
電源供給感知信号の電源供給感知パルスを発生するパル
ス発生部と、を備えた電源供給感知回路において、 入力する外部電圧を所定時間遅延させる遅延部と、 該遅延部で遅延され一方側入力端子に印加する外部電圧
と、遅延されずに直接他方側入力端子に印加する外部電
圧とのレベルを比較し、その結果を出力端子に出力する
差動増幅器と、 該差動増幅器の出力信号と外部電圧とを利用し、外部電
圧が印加した初期には前記差動増幅器をイネーブルさ
せ、前記遅延部から遅延された外部電圧が安定状態にな
るときは前記差動増幅器をディスエーブルさせる差動増
幅器制御手段と、を備えた電源供給感知回路。 - 【請求項２】前記遅延部は、前記差動増幅器の出力信号
により制御され一方側端子に印加する外部電圧を他方側
端子に伝達するように直列連結された一つ以上のトラン
ジスターと、 該トランジスターの出力端子にゲート端子が連結され、
ドレイン端子及びソース端子は接地され、該トランジス
ターから印加する電圧を充電するように並列連結された
一つ以上のキャパシターと、を備え、それら一つ以上の
トランジスター及び一つ以上のキャパシターの接続点か
ら出力する電圧を電気差動増幅器の一方側入力端子に出
力する請求項１記載の電源供給感知回路。 - 【請求項３】前記一つ以上のトランジスターは、ＰＭＯ
Ｓトランジスターである請求項２記載の電源供給感知回
路。 - 【請求項４】前記一つ以上のトランジスターは、外部電
圧端子と前記一つ以上のキャパシターとの間に連結され
た抵抗により交替して使用することもできる請求項２記
載の電源供給感知回路。 - 【請求項５】前記差動増幅器制御手段は、 外部電圧が印加するとき所定制御信号により制御され前
記差動増幅器の反転された信号をスイッチングするＮＭ
ＯＳトランジスター（５２）と、 該ＮＭＯＳトランジスター（５２）がターンオフされる
ときプロッティングされ、ドレイン端子及びソース端子
の接続点に印加する外部電圧を充電させ、前記ＮＭＯＳ
トランジスター（５２）がターンオンされロー状態の信
号がゲート端子に入力すると、前記差動増幅器をディス
エーブルさせる制御信号を出力するＰＭＯＳキャパシタ
ー（５３）と、を備えた請求項１記載の電源供給感知回
路。 - 【請求項６】前記所定制御信号は、ドレイン端子に外部
電圧が印加され、ソース端子はゲート端子と共通に接続
され、前記遅延部及び差動増幅器の一方側入力端子の接
続点に連結されたＮＭＯＳトランジスター（４２）と、 該ＮＭＯＳトランジスター（４２）のゲート端子及びソ
ース端子の接続点に連結された抵抗（４１）と、の接続
点から出力するようになる請求項５記載の電源供給感知
回路。 - 【請求項７】前記所定制御信号は、ゲート端子及びドレ
イン端子の共通接続端子に外部電圧が印加されるＮＭＯ
Ｓトランジスター（１０４）のソース端子から出力する
ようになる請求項５記載の電源供給感知回路。 - 【請求項８】前記ＮＭＯＳトランジスター（５２）は、
該ＮＭＯＳトランジスター（５２）のゲート端子が抵抗
（１０６）を通って接地される請求項５記載の電源供給
感知回路。 - 【請求項９】前記ＰＭＯＳキャパシター（５３）は、該
ＰＭＯＳキャパシター（５３）のドレイン端子及びソー
ス端子の接続点が抵抗（１０５）を通ってゲート端子に
連結される請求項５記載の電源供給感知回路。 - 【請求項１０】前記差動増幅器の出力端子には、ドレイ
ン端子が連結されソース端子には外部電圧が印加されゲ
ート端子は接地されるＰＭＯＳトランジスター（６１）
が備えられ、該差動増幅器がディスエーブルされるとき
出力端子の電圧を一定に維持させる請求項１記載の電源
供給感知回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95P20088 | 1995-07-08 | ||
| KR1019950020088A KR0157885B1 (ko) | 1995-07-08 | 1995-07-08 | 전원 공급 감지 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0933576A true JPH0933576A (ja) | 1997-02-07 |
| JP2983460B2 JP2983460B2 (ja) | 1999-11-29 |
Family
ID=19420144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7333838A Expired - Fee Related JP2983460B2 (ja) | 1995-07-08 | 1995-12-22 | 電源供給感知回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5610542A (ja) |
| JP (1) | JP2983460B2 (ja) |
| KR (1) | KR0157885B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344843B1 (ko) * | 2000-10-24 | 2002-07-20 | 주식회사 하이닉스반도체 | 전압 상승 감지 회로 |
| JP2006236579A (ja) * | 1993-11-08 | 2006-09-07 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768222B1 (en) * | 2000-07-11 | 2004-07-27 | Advanced Micro Devices, Inc. | System and method for delaying power supply power-up |
| US6943596B2 (en) * | 2002-03-12 | 2005-09-13 | Broadcom Corporation | Power-on reset circuit for use in low power supply voltage applications |
| US6735142B1 (en) * | 2002-10-01 | 2004-05-11 | Nanoamp Solutions, Inc. | Power-up control circuit with a power-saving mode of operation |
| KR100492801B1 (ko) * | 2002-11-14 | 2005-06-07 | 주식회사 하이닉스반도체 | 리셋신호 발생회로 및 이를 이용한 불휘발성 강유전체메모리 장치 |
| KR100557539B1 (ko) * | 2003-05-30 | 2006-03-03 | 주식회사 하이닉스반도체 | 리셋신호 발생회로 |
| US7504870B2 (en) * | 2006-04-07 | 2009-03-17 | Stmicroelectronics, Inc. | Power-on reset circuit |
| JP5606312B2 (ja) * | 2007-07-23 | 2014-10-15 | トゥルンプフ ヒュッティンガー ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディートゲゼルシャフト | プラズマ給電装置 |
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