JPH0933613A - 疑似電子回路装置及びそれに使用する専用集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 極めて忠実に、たとえば回路情報として展開
後の論理回路の情報を現実のスタンダードセルに完全に
一致するように割り当てることにより、論理回路相互間
の接続情報のみを現実のスタンダードセル間の接続のた
めの回路として現実化することにより、疑似電子回路を
容易且つ忠実に、しかも信号を高速処理可能に実現し得
る疑似電子回路装置及びそれに使用する専用集積回路の
提供を目的とする。 【解決手段】 複数のたとえばORゲート， ANDゲート等
のスタンダードセルの入力端子と出力端子との間の接続
状態を外部のプロセッサから命令を与えて選択すること
により、所望の電子回路を疑似的に実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は疑似電子回路装置、
即ち電子回路をエミュレーションするハードウェアエミ
ュレータとして利用される疑似電子回路に関し、またそ
れに使用される専用集積回路に関する。

【０００２】

【従来の技術】大規模集積回路等の電子回路を設計した
場合に、その評価を実物に近い状態で行なうためには疑
似的にその電子回路を実現して評価する手法が採られ
る。この場合には、所謂ソフトウェアエミュレーション
と称される手法とハードウェアエミュレーションと称さ
れる手法とがある。

【０００３】ソフトウェアエミュレーションとは、実現
すべき電子回路の動作をソフトウェアで、換言すればコ
ンピュータプログラムで代行する手法であり、本発明と
は趣旨を異にする。

【０００４】一方のハードウェアエミュレーションと
は、実現すべき電子回路と等価な回路を利用する手法で
あり、一般的には、要部を実現すべき電子回路と同じ回
路構成とした専用の集積回路が使用される。しかし、そ
のような集積回路を実現すべき電子回路と別に作成する
ことは無駄が多く、製造コストにも影響する。

【０００５】そのような事情から、回路要素相互間の接
続関係を自由に選択可能に構成されたハードウェアエミ
ュレーション専用の回路が開発され、実用化されてい
る。そのような装置（ハードウェアエミュレータ）とし
て近年ではFPGA(Field Programmable Gate-Array) が使
用されることが多く、たとえばその一例が米国クイック
ターン・システムズ社の特開平2-245831号公報の発明に
開示されている。

【０００６】FPGAは数千乃至数万ゲート程度の論理を実
現可能なセミカスタムICの一種であるが、PGA(Programm
able Gate-Array)がユーザの要求に応じてメーカがゲー
ト間をハードウェア的に配線した上で供給されるのに対
して、ユーザ自身が手元でプログラム可能な点が大きな
特徴である。FPGAは、基本的には、プログラム可能な論
理モジュールを規則的に配列し、それらの間に配線領域
が用意されている。各論理モジュールと各配線領域とを
プログラムすることにより、所望の論理を実現すること
が出来る。このような機能を利用することにより、たと
えば数百個程度の少量生産のICが必要な場合にその要求
を満たすことが可能な他、大規模集積回路の設計に際し
て、その論理検証を行なうための疑似電子回路、即ちハ
ードウェアエミュレータとしても利用される。

【０００７】

【発明が解決しようとする課題】しかし、上述の特開平
2-245831号公報に開示されている発明では、FPGA自体の
素子限界, 配線遅延の大きさ等の原因により、実際のハ
ードウェアエミュレーションに必要とされるデータ処理
速度が実現されていないのが実情である。上述の特開平
2-245831号公報に開示されている発明に基づいて製造さ
れた米国クイックターン・システムズ社のRPM Emulatio
n Systemでは、外部に電子回路を接続して実際にエミュ
レーションを行なった場合には、その動作速度は1MHz程
度であり、実用上の不満が大きい。

【０００８】また、上述のFPGAを利用して疑似電子回路
を実現する場合は、実際に目的とする回路図レベル (論
理回路レベル) までレベルダウンした状態では、内部状
態に変更を加えるには極めて複雑な構成となるため、現
実的な利用が難しいという問題があった。

【０００９】本発明はこのような事情に鑑みてなされた
ものであり、極めて忠実に、たとえば回路情報として展
開後の論理回路の情報を現実のスタンダードセルに完全
に一致するように割り当てることにより、論理回路相互
間の接続情報のみを現実のスタンダードセル間の接続の
ための回路として現実化することにより、疑似電子回路
を容易且つ忠実に、しかも信号を高速処理可能に実現し
得る疑似電子回路装置及びそれに使用する専用集積回路
の提供を目的とする。

【００１０】

【課題を解決するための手段】本発明の疑似電子回路装
置では端的には、複数の論理回路単位（たとえばORゲー
ト， ANDゲート等のスタンダードセル）の入力端子と出
力端子との間の接続状態を外部の制御手段（プロセッ
サ）から命令を与えて選択することにより、所望の電子
回路を疑似的に実現する。

【００１１】本発明の疑似電子回路装置は基本的には、
それぞれが入力端子からの入力信号に対して所定の論理
演算を行ない、その結果の信号を出力端子から出力する
複数の論理回路単位（スタンダードセル）と、複数の論
理回路単位（スタンダードセル）それぞれに対応付けら
れた複数の外部信号入力端子と、外部信号出力端子と、
相互に選択的に内部接続可能な複数の入力端子と複数の
出力端子とを有し、複数の入力端子には複数の外部信号
入力端子と、複数の論理回路単位（スタンダードセル）
それぞれの出力端子とが接続され、複数の出力端子には
複数の論理回路単位それぞれの入力端子と外部信号出力
端子とが接続された選択的接続手段（接続先選択回路）
と、外部から与えられる接続情報に従って、選択的接続
手段（ルチプレクサ群）の内部接続の状態を選択する選
択制御手段（レジスタ群）と、実現されるべき回路を論
理回路のレベルで表現した回路情報を記憶する回路情報
記憶手段（回路情報記憶装置）と、回路情報記憶手段
（回路情報記憶装置）に記憶された回路情報に従って、
論理回路単位（スタンダードセル）を割り当てると共に
論理回路単位（スタンダードセル）相互の接続関係を決
定することにより、選択制御手段（レジスタ群）に与え
るべき接続情報を生成する制御手段（マイクロプロセッ
サ）とを備えたことを特徴とする。

【００１２】また本発明の疑似電子回路装置は、選択制
御手段（レジスタ群）が、外部からテストデータが与え
られた場合にそれを選択的接続手段（接続先選択回路）
に与える信号経路を有し、制御手段（マイクロプロセッ
サ）が、選択的接続手段（接続先選択回路）がテストデ
ータのみを出力するように選択制御手段（レジスタ群）
を制御すべくなしてあることを特徴とする。

【００１３】また本発明の疑似電子回路装置は、外部か
ら選択的接続手段（接続先選択回路）へ信号を入力する
ための信号入力端子を備え、制御手段（マイクロプロセ
ッサ）は、選択的接続手段（接続先選択回路）が複数の
論理回路単位（スタンダードセル）の内のいずれかをそ
れに対応する外部信号入力端子から切り離すと共に信号
入力端子と接続するような接続情報を選択制御手段（レ
ジスタ群）に与えるべくなしてあることを特徴とする。

【００１４】更に本発明の疑似電子回路装置は、それぞ
れが入力端子からの入力信号に対して所定の論理演算を
行ない、その結果の信号を出力端子から出力する複数の
論理回路単位（スタンダードセル）で構成された集積回
路を複数と、複数の集積回路の全ての入力端子に対応し
て配置され、それぞれが相互に選択的に内部接続可能な
複数の入力端子と複数の出力端子とを有し、複数の入力
端子には複数の集積回路の全ての論理回路単位（スタン
ダードセル）の出力端子が接続され、複数の出力端子に
は複数の集積回路の内の一つの集積回路の一つの入力端
子が接続された複数の選択的接続手段（接続先選択回
路）と、複数の選択的接続手段（接続先選択回路）それ
ぞれに対応して配置され、それぞれが外部から与えられ
る接続情報に従って、それぞれに対応する選択的接続手
段（接続先選択回路）の内部接続の状態を選択する複数
の選択制御手段（レジスタ群）と、実現されるべき回路
を論理回路のレベルで表現した回路情報を記憶する回路
情報記憶手段（回路情報記憶装置）と、回路情報記憶手
段（回路情報記憶装置）に記憶された回路情報に従っ
て、複数の集積回路の論理回路単位（スタンダードセ
ル）を割り当てると共に論理回路単位（スタンダードセ
ル）相互の接続関係を決定することにより、選択制御手
段（レジスタ群）それぞれに与えるべき接続情報を生成
する制御手段（マイクロプロセッサ）とを備えたことを
特徴とする。

【００１５】本発明の専用集積回路は、それぞれが入力
端子からの入力信号に対して所定の論理演算を行ない、
その結果の信号を出力端子から出力する複数の論理回路
単位（スタンダードセル）と、複数の論理回路単位（ス
タンダードセル）それぞれに対応付けられた複数の外部
信号入力端子と、外部信号出力端子と、相互に選択的に
内部接続可能な複数の入力端子と複数の出力端子とを有
し、複数の入力端子には複数の外部信号入力端子と、複
数の論理回路単位（スタンダードセル）それぞれの出力
端子とが接続され、複数の出力端子には複数の論理回路
単位（スタンダードセル）それぞれの入力端子と外部信
号出力端子とが接続された選択的接続手段（接続先選択
回路）と、外部から与えられる接続情報に従って、選択
的接続手段（接続先選択回路）の内部接続の状態を選択
する選択制御手段（レジスタ群）とを備えたことを特徴
とする。

【００１６】また本発明の専用集積回路は、選択制御手
段（レジスタ群）は、外部からテストデータが与えられ
た場合にそれを選択的接続手段（接続先選択回路）に与
える信号経路を有し、選択的接続手段（接続先選択回
路）は、テストデータのみを出力するように選択制御手
段（レジスタ群）を制御すべくなしてあることを特徴と
する。

【００１７】また本発明の専用集積回路は、外部から選
択的接続手段（接続先選択回路）へ信号を入力するため
の信号入力端子を備え、選択的接続手段（接続先選択回
路）は、複数の論理回路単位（スタンダードセル）の内
のいずれかをそれに対応する外部信号入力端子から切り
離すと共に信号入力端子と接続すべくなしてあることを
特徴とする。

【００１８】

【発明の実施の形態】以下、本発明を図面を参照して説
明する。まず最初に、本発明の疑似電子回路装置及びそ
れに使用する専用集積回路の基本的な構成について、図
１のブロック図を参照して説明する。

【００１９】図１において、参照符号100 は本発明の疑
似電子回路装置100 を示している。この疑似電子回路装
置100 は、大きくは疑似電子回路を構成するための専用
集積回路107 と、この専用集積回路107 を所望の電子回
路として動作させるための補助回路とで構成されてお
り、両者間はバス112 で接続されている。

【００２０】補助回路としては主として、専用集積回路
107 を所望の電子回路として動作させるための命令を与
える制御手段としてのマイクロプロセッサ104 と、マイ
クロプロセッサ104 のためのマイクロプログラムを格納
したたとえばROM, EPROM等の第１メモリ部105 と、専用
集積回路107 を所望の電子回路として動作させるための
種々の情報を記憶するたとえばRAM 等の第２メモリ部10
6 と、入力インタフェイス部103 とが備えられている。
装置外部には、専用集積回路107 が疑似的に実現すべき
所望の電子回路に関する回路情報を記憶したたとえばフ
レキシブルディスクドライブ等の回路情報記憶装置101
が備えられている。なお、入力インタフェイス部103,マ
イクロプロセッサ104,第１メモリ部105,第２メモリ部10
6 は専用集積回路107 と共にバス112 により相互に接続
されている。

【００２１】専用集積回路107 は、選択制御手段として
のレジスタ群108 とスタンダードセル（論理回路単位）
群109 とで構成されており、更にスタンダードセル群10
9 内には選択的接続手段としての接続先選択回路110 が
備えられている。また、参照符号102 は専用集積回路10
7 が外部との間で信号を入出力するための入出力端子で
あり、入出力インタフェイス部111 を介して専用集積回
路107 と接続されている。

【００２２】図２は専用集積回路107 の内部構成の具体
例を示す回路図である。なおここでは、説明の便宜上、
スタンダードセル群109 としては３個のスタンダードセ
ル41, 42, 43が備えられている場合について説明する。
なお、スタンダードセル41,42, 43はたとえば ANDゲー
ト, ORゲート等として予め構成されている。

【００２３】参照符号11, 12は、スタンダードセル41の
一方の入力端子A1に接続される可能性がある入力ピンを
示しており、入出力端子102 から入力される信号をそれ
ぞれ入力バッファ11a, 12aを介してMPX(マルチプレク
サ)31 に入力する。同様に、参照符号13, 14は、スタン
ダードセル42の一方の入力端子A1に接続される可能性が
ある入力ピンを示しており、入出力端子102 から入力さ
れる信号をそれぞれ入力バッファ13a, 14aを介してMPX3
2 に入力する。また、参照符号15, 16は、スタンダード
セル43の一方の入力端子A1に接続される可能性がある入
力ピンを示しており、入出力端子102 から入力される信
号をそれぞれ入力バッファ15a, 16aを介してMPX33 に入
力する。

【００２４】MPX31 はスタンダードセル41の一方の入力
端子A1の接続先を選択するための接続先選択回路110 の
一部であり、複数の論理ゲートで構成されている。ここ
では、MPX31 には５個の ANDゲート31a 乃至31e と１個
のORゲート31f とが備えられている。 ANDゲート31a に
は入力バッファ11a を介して入力ピン11の出力信号とレ
ジスタ21の出力信号とが入力されている。 ANDゲート31
b には入力バッファ12a を介して入力ピン12の出力信号
とレジスタ21の出力信号とが入力されている。ANDゲー
ト31c にはスタンダードセル41の出力信号とレジスタ21
の出力信号とが入力されている。 ANDゲート31d にはス
タンダードセル42の出力信号とレジスタ21の出力信号と
が入力されている。 ANDゲート31e にはスタンダードセ
ル43の出力信号とレジスタ21の出力信号とが入力されて
いる。そして、各 ANDゲート31a乃至31e の出力信号はO
Rゲート31f の入力信号となっており、このORゲート31f
の出力信号がスタンダードセル41の一方の入力端子A1に
入力されている。

【００２５】以上から明らかな如く、この図２に示され
ている例では、スタンダードセル41の入力端子A1に入力
される可能性がある信号は、スタンダードセル41自身の
出力信号と、入力ピン11, 12からの入力信号と、他の二
つのスタンダードセル42, 43の出力信号とであるから、
MPX31 にはそれらに対応して５個の ANDゲート31a 乃至
31e が備えられている。そして、各 ANDゲート31a 乃至
31e の一方の入力端子には上述の如くスタンダードセル
41の入力端子に入力される可能性がある信号がそれぞれ
入力され、他方の入力端子にはレジスタ21に設定されて
いる情報に対応した信号が入力されている。これらの A
NDゲート31a 乃至31e の出力信号はORゲート31f に入力
されており、その出力信号がスタンダードセル41の一方
の入力端子A1に入力されている。

【００２６】従って、１ビットのみが”１”で他の全ビ
ットが”０”である５ビットのデータをレジスタ21に予
め設定することにより、換言すれば ANDゲート31a 乃至
31eの内のいずれか一つへの入力信号を”１”とし、他
の全てを”０”に設定することにより、スタンダードセ
ル41の入力端子A1にはスタンダードセル41自身の出力信
号と、入力ピン11, 12からの入力信号と、他の二つのス
タンダードセル42, 43の出力信号との内のいずれか一つ
がORゲート31f を経由して入力される。

【００２７】スタンダードセル41の一方の入力端子A1に
関しては上述の如く、レジスタ21に設定されたデータに
応じてMPX31 が制御されることにより、入力される可能
性がある信号の内のいずれか一つが選択されて入力され
る。スタンダードセル41の他方の入力端子A2に関して
も、図２では省略してあるが、MPX31 と同様のMPX 及び
レジスタ21と同様のレジスタが用意されており、入力端
子A2に入力される可能性がある信号の内のいずれか一つ
が選択されて入力される。

【００２８】また更に、他のスタンダードセル42及び43
に関しても同様であり、それぞれの入力端子A1, A2に対
して上述のスタンダードセル41の入力端子A1に対して用
意されている構成と同様の構成が用意されている。即
ち、たとえばスタンダードセル42の入力端子A1に関して
は、 ANDゲート32a 乃至32e 及び32f を含むMPX32 と、
レジスタ22と、入力端子13, 14及び入力バッファ13a, 1
4aとが用意されており、またたとえばスタンダードセル
43の入力端子A1に関しては、 ANDゲート33a 乃至33e 及
び33f を含むMPX33 と、レジスタ23と、入力端子15, 16
及び入力バッファ15a, 16aとが用意されている。

【００２９】従って、図２に示されているようなそれぞ
れが２入力である３個のスタンダードセル41, 42, 43を
備えたスタンダードセル群109 に対しては、全部で６入
力に対応して6 個のMPX31, 32, 33 等と、６個のレジス
タ21, 22, 23等とが用意されている。

【００３０】一方、スタンダードセル群109 からの出力
に関しては、全てのスタンダードセル41, 42, 43の出力
信号を入力とするMPX34 が用意されている。このMPX34
は複数の論理ゲートで構成されている。この例では、MP
X34 には３個の ANDゲート34a 乃至34c と１個のORゲー
ト34d とが備えられている。 ANDゲート34a にはスタン
ダードセル41の出力信号とレジスタ24の出力信号とが入
力されている。 ANDゲート34b にはスタンダードセル42
の出力信号とレジスタ24の出力信号とが入力されてい
る。 ANDゲート34c にはスタンダードセル43の出力信号
とレジスタ24の出力信号とが入力されている。そして、
各 ANDゲート34a 乃至34c の出力信号はORゲート34d の
入力信号となっており、このORゲート34d の出力信号が
出力バッファ61a を経由してスタンダードセル群109 の
出力ピン61（入出力端子102)から外部へ出力される。

【００３１】従って、１ビットのみが”１”で他の全ビ
ットが”０”である３ビットのデータをレジスタ24に予
め設定することにより、換言すれば ANDゲート34a 乃至
34cの内のいずれか一つへの入力信号を”１”とし、他
の全てを”０”に設定することにより、MPX34 からは三
つのスタンダードセル41, 42, 43の出力信号の内のいず
れか一つがORゲート34f を経由して出力され、出力ピン
61に与えられる。

【００３２】このような本発明の疑似電子回路装置及び
専用集積回路107 の動作は以下の如くである。

【００３３】まず、回路情報記憶装置101 に記憶されて
いる回路情報が入力インタフェイス部103 を介して本発
明の疑似電子回路装置100 に入力され、第２メモリ部10
6 に記憶される。ここで回路情報記憶装置101 から第２
メモリ部106 に記憶される情報としては、接続情報（疑
似的に実現されるべき回路の入力ピン，各セル，出力ピ
ン相互間の接続関係を示す情報）と、配置情報（実現さ
れるべき回路の各セルの配置を示す情報）と、それらの
情報に基づいた設定情報（実現されるべき回路の各セル
の配置に従って各スタンダードセル41, 42, 43を割り当
て、接続情報に従って各レジスタ21, 22, 23, 24に設定
されるべきデータに関する情報）である。前二者は回路
情報記憶装置101 から与えられる情報であり、後者は前
二者に基づいてマイクロプロセッサ104 が第１メモリ部
105 に格納されているマイクロプログラムに従って生成
する情報である。上述のようにしてマイクロプロセッサ
104 が生成した設定情報は専用集積回路107 のレジスタ
群108 の個々のレジスタ21, 22, 23, 24に設定される。

【００３４】前述の如く、いずれか１ビットのみが”
１”で他の全ビットが”０”である５ビットのデータが
各レジスタ21, 22, 23にそれぞれ予め設定されることに
より、換言すればMPX31 の ANDゲート31a 乃至31e の内
のいずれか一つ、MPX32 の ANDゲート32a 乃至32e の内
のいずれか一つ、MPX33 の ANDゲート33a 乃至33e の内
のいずれか一つへの入力信号が”１”に、他の全てが”
０”にそれぞれ設定されることにより、各スタンダード
セル41, 42, 43の入力端子A1に一つの信号が入力される
ように設定することが出来る。

【００３５】各スタンダードセル41の入力端子A2への入
力信号に関しても同様に、図２には示されていないMPX
及びレジスタによりそれぞれ一つの入力信号が設定され
る。

【００３６】一方、いずれか１ビットのみが”１”で他
の全ビットが”０”である３ビットのデータがレジスタ
24に予め設定されることにより、換言すればMPX34 の A
NDゲート34a 乃至34c の内のいずれか一つへの入力信号
が”１”に、他の全てが”０”にそれぞれ設定されるこ
とにより、各スタンダードセル41, 42, 43からの出力信
号の内のいずれか一つをMPX34 からの出力信号として選
択出来る。

【００３７】従って、マイクロプロセッサ104 が各レジ
スタ21, 22, 23, 24に上述のようにしてデータを適宜に
設定することにより、各入力ピン11乃至16と各スタンダ
ードセル41, 42, 43との間の接続、各スタンダードセル
41, 42, 43相互間の接続、各スタンダードセル41, 42,
43と出力ピン61との間の接続が設定されるので、回路情
報記憶装置101 に記憶されている回路情報と等価な回路
が、専用集積回路107により疑似的に実現される。換言
すれば、回路情報記憶装置101 に任意の回路情報を与え
て第２メモリ部106 の内容を書き換えれば、専用集積回
路107 は回路情報記憶装置101 に与えられた任意の回路
情報と等価な回路として機能する。

【００３８】また、各スタンダードセル41, 42, 43の内
の少なくとも一つを他のスタンダードセルに比して大な
る回路遅延を有するように構成することも可能である。
そのような構成を採る場合には、回路遅延が異なる論理
回路を組込んだ疑似電子回路装置を容易に実現すること
が出来る。

【００３９】具体的には、たとえば図３のスタンダード
セルの一構成例示す回路図のように、スタンダードセル
41の内部には入力A1側に入力用の素子401 が、入力A2側
に入力用の素子402 が、出力Ｘ側に出力用の素子403 が
備えられており、その間に個々のスタンダードセルの A
NDゲートあるいはEXORゲート等としての機能を発揮させ
る素子400 が接続されている。従って入力用の素子401,
402と出力用の素子403 との間のいずれかの位置にたと
えば偶数個のインバータ404, 405…を直列に接続すれ
ば、回路遅延を異ならせることが可能になる。

【００４０】また、上述のような構成の他に、たとえば
タイマ機能を有するセルを配置してスタンダードセルへ
の信号の入力を遅延させるかあるいはスタンダードセル
から出力された信号を遅延させるような構成等を採るこ
とも勿論可能である。

【００４１】本発明の疑似電子回路装置は基本的には上
述のようにして実現され、所望の回路の接続情報及び配
置情報を回路情報記憶装置101 に記憶させることによ
り、専用集積回路107 のスタンダードセル群109 が等価
な疑似電子回路を構成するように接続が設定される。従
ってこのような本発明の疑似電子回路装置は、実際にLS
I を製造する以前の段階において、回路設計が正しいか
否か、所期の性能を発揮するか否か等を検証するための
エミュレーション装置として使用可能である。

【００４２】そこで、図４のブロック図にそのような本
発明の疑似電子回路装置をエミュレーション装置として
使用する場合の構成の一例を示す。

【００４３】図４において、参照符号100 は前述の図１
に示されている本発明の疑似電子回路装置であり、同様
に回路情報記憶装置101 が接続されている。参照符号19
0 はテストデータ記憶装置を示しており、回路情報記憶
装置101 に記憶された所望の回路情報と等価な回路を疑
似的に実現した専用集積回路107 に与えられるべきテス
トデータを記憶している。参照符号191 は出力装置を示
しており、所望の回路構成を疑似的に実現した専用集積
回路107 により処理されたデータの信号を取り出す。参
照符号192 は外部システムを示しており、所望の回路構
成を疑似的に実現した専用集積回路107 により制御され
る。

【００４４】この図４のブロック図に示されているよう
な構成において、テストデータ記憶装置190 から所定の
テストデータを入力して専用集積回路107 、より具体的
にはスタンダードセル群109 に処理させ、その結果のデ
ータを出力装置191 が取り出す。この出力装置191 が取
り出したデータと先に入力されたテストデータに対する
所定の結果とを比較すれば、スタンダードセル群109 に
擬似的に実現された回路により所望の回路のエミュレー
ションを行なうことが可能になる。

【００４５】また、スタンダードセル群109 に擬似的に
実現された回路により制御される外部システム192 を接
続して実際に制御を行なうことにより、より実際に近い
状態でエミュレーションを行なうことが可能になる。

【００４６】ところで、上述のようにして疑似的に実現
される電子回路が本来の設計通りの回路と等価に動作す
るか否かを確認する必要があることは言うまでもない。
そこで、図５の回路図に本発明の疑似電子回路装置のテ
ストのための回路構成を示す。なお、図５の回路図にお
いては、前述の図２の回路図にテストのための回路を付
加して示してあるが、説明を簡単にするためにスタンダ
ードセル41, 42, 43の内の42及び43に関してはMPX32 及
び33とレジスタ21及び23とは省略してある。

【００４７】図５において、参照符号25はレジスタを、
参照符号35はMPX をそれぞれ示している。レジスタ25に
はバス112 を介してマイクロプロセッサ104 からデータ
が設定される。MPX35 にはこのレジスタ25に設定された
データが与えられる他、入力ピン17から入力されるテス
ト信号がバッファ17a を介して与えられている。

【００４８】MPX35 はその詳細は省略するが、MPX31 と
は信号線35a を介して、MPX32 とは信号線35b を介し
て、MPX33 とは信号線35c を介してそれぞれ接続されて
おり、レジスタ25から与えられるデータに対応してそれ
らのいずれか一つの信号線にのみテスト信号を出力す
る。

【００４９】図５においては、スタンダードセル42のMP
X32 及びスタンダードセル43のMPX33 は省略されている
が、スタンダードセル41のMPX31 と同一の構成であるの
で、ここではMPX31 について説明する。

【００５０】図１に示されているMPX31 と図５に示され
ているMPX31 とは基本的には同一構成であり、５個の A
NDゲート31a, 31b, 31c, 31d, 31e 及びORゲート31f に
て構成されている。但し、ORゲート31f には、上述の信
号線35a が入力されている他、レジスタ21から信号線31
g を介してテスト信号が入力されている。従って、ORゲ
ート31f は図５の回路図においては７入力となってい
る。

【００５１】この図５の回路図に示されているような構
成において、たとえばテスト信号を入力ピン17から入力
する場合には、マイクロプロセッサ104 はMPX35 が信号
線35a のみを入力ピン17と接続するような適宜のデータ
をレジスタ25に設定すると共に、レジスタ21には全ての
ANDゲート31a, 31b, 31c, 31d, 31e への出力が”０”
になるように、また信号線31g の出力信号も”０”にな
るようなデータを設定する。更に、MPX34 がスタンダー
ドセル41の出力信号を出力端子61へ出力するように、マ
イクロプロセッサ104 が適宜のデータをレジスタ24に設
定しておく。

【００５２】マイクロプロセッサ104 が以上のようなデ
ータを設定した上で、外部から入力ピン17 (入出力端子
102)へテスト信号を入力すると、このテスト信号はMPX3
5 から信号線35a へ出力され、MPX31 のORゲート31f を
経由してスタンダードセル41に入力される。そして、ス
タンダードセル41により処理された結果の信号はMPX34
から出力端子61 (入出力端子102)へ出力される。

【００５３】上述の動作は外部から入力ピン17を介して
テスト信号をスタンダードセル41に入力する場合である
が、マイクロプロセッサ104 がプログラムに従ってテス
ト信号をスタンダードセル41(42, 43)に入力することも
可能である。

【００５４】この場合、マイクロプロセッサ104 は、MP
X35 がいずれの信号線35a, 35b, 35c をも入力ピン17と
接続しないような適宜のデータをレジスタ25に設定する
と共に、レジスタ21には全ての ANDゲート31a, 31b, 31
c, 31d, 31e への出力が”０”になるように、また信号
線31g の出力信号がテスト信号のデータになるようなデ
ータを設定する。更に、MPX34 がスタンダードセル41の
出力信号を出力端子61へ出力するように、マイクロプロ
セッサ104 が適宜のデータをレジスタ24に設定してお
く。

【００５５】マイクロプロセッサ104 が以上のようなデ
ータをレジスタ25に設定すると、レジスタ21に設定され
たテスト信号のデータが信号線31g へ出力され、MPX31
のORゲート31f を経由してスタンダードセル41に入力さ
れる。そして、スタンダードセル41により処理された結
果の信号はMPX34 から出力端子61 (入出力端子102)へ出
力される。

【００５６】なお、図５において、参照符号26はレジス
タであり、MPX34 から出力端子61へ出力される信号を一
時保持した上でバス112 へ出力する。従って、このレジ
スタ26に保持されているデータをバス112 を経由してマ
イクロプロセッサ104 が自身で取り込むことが可能であ
るので、マイクロプロセッサ104 は自身でテスト信号を
設定してその結果を自身で検証することが出来る。

【００５７】図６は本発明の疑似電子回路装置を利用し
たより大規模な疑似電子回路の構成例を示すブロック図
である。前述の図１に示されている例では、レジスタ群
108及び接続先選択回路110 を内蔵した１個の専用集積
回路107 をマイクロプロセッサ104 、第１メモリ部105
、第２メモリ部106 、入力インタフェイス部103 等で
構成される補助回路と接続することにより、本発明の疑
似電子回路装置を実現していたが、この図６に示されて
いる例では、図１に示されているスタンダードセル群10
9 のみを専用集積回路として構成し、そのような専用集
積回路を複数接続してより大規模な疑似電子回路を構成
する。

【００５８】以下、具体的に説明する。図６に示されて
いる構成例では、上述のような図１に示されているスタ
ンダードセル群109 のみを１個の専用集積回路とした専
用集積回路を複数接続することを目的とする。ここで
は、参照符号107a, 107bで示されている２個の専用集積
回路と、更に外部素子240 とを接続する場合について考
える。

【００５９】前述の図１に示されている補助回路 (マイ
クロプロセッサ104 、第１メモリ部105 、第２メモリ部
106 、入力インタフェイス部103)は一つのMPU 200 とし
て構成されている。専用集積回路107a用には、バス201
を介してMPU200と接続されたレジスタ群210 と、このレ
ジスタ群210 に接続された MPX群220 とが備えられてい
る。また、専用集積回路107b用には、バス201 を介して
MPU200と接続されたレジスタ群211 と、このレジスタ群
211 に接続された MPX群230 とが備えられている。

【００６０】MPX群220 内には、専用集積回路107aの入
力端子A01, A02…Anと等しい数のMPX 221, 222…22n が
備えられている。各MPX 221, 222…22n の入力端子には
いずれも、専用集積回路107aの出力端子W01, W02…Wn
と、専用集積回路107bの出力端子X01, X02…Xnと、外部
素子240 の出力端子Z01, Z02…Znとが接続されている
他、これらの入力と等しい数の入力信号がレジスタ群21
0 から入力されている。そして、MPX 221 の入力端子A0
1 にはMPX 221 の出力端子が、入力端子A02 にはMPX 22
2 の出力端子が、・・・・入力端子A0n にはMPX 22n の
出力端子が、それぞれ接続されている。

【００６１】ところで、 MPX群220 内の各MPX 221, 222
…22n は、それぞれに接続されている専用集積回路107a
の出力端子W01, W02…Wnと、専用集積回路107bの出力端
子X01, X02…Xnと、外部素子240 の出力端子Z01, Z02…
Znとの内のいずれか一つをMPU 200 がレジスタ群210 に
設定したデータに従って選択し、それぞれの出力端子が
接続されている専用集積回路107aの入力端子A01, A02…
Anに入力する。

【００６２】従って、専用集積回路107aの入力端子A01
には、 MPX群220 の MPX 221への入力信号の内のいずれ
か一つ、即ち専用集積回路107a自身の全ての出力端子W0
1, W02…Wnと、専用集積回路107bの全ての出力端子X01,
X02…Xnと、外部素子240 の全ての出力端子Z01, Z02…
Znとの内のいずれか一つがMPU 200 からレジスタ群210
に設定されるデータに出力端子入力される。

【００６３】同様に、専用集積回路107aの他の入力端子
A02 …Anそれぞれにも、専用集積回路107a自身の全ての
出力端子W01, W02…Wnと、専用集積回路107bの全ての出
力端子X01, X02…Xnと、外部素子240 の全ての出力端子
Z01, Z02…Znとの内のいずれか一つがMPU 200 からレジ
スタ群210 に設定されるデータに出力端子入力される。

【００６４】もう１個の専用集積回路107bに関しても同
様に、 MPX群230 内には、専用集積回路107bの入力端子
B01, B02…Bnと等しい数のMPX 231, 232…23n が備えら
れている。各MPX 231, 232…23n の入力端子にはいずれ
も、専用集積回路107aの出力端子W01, W02…Wnと、専用
集積回路107bの出力端子X01, X02…Xnと、外部素子240
の出力端子Z01, Z02…Znとが接続されている他、これら
の入力と等しい数の入力信号がレジスタ群211 から入力
されている。そして、専用集積回路107bの入力端子B01
にはMPX 231 の出力端子が、入力端子B02 にはMPX 232
の出力端子が、・・・・、入力端子BnにはMPX 23n の出
力端子が、それぞれ接続されている。

【００６５】ところで、 MPX群230 内の各MPX 231, 232
…23n は、それぞれに接続されている専用集積回路107a
の出力端子W01, W02…Wnと、専用集積回路107bの出力端
子X01, X02…Xnと、外部素子240 の出力端子Z01, Z02…
Znとの内のいずれか一つをMPU 200 がレジスタ群211 に
設定したデータに従って選択し、それぞれの出力端子が
接続されている専用集積回路107bの入力端子B01, B02…
Bnに入力する。

【００６６】従って、専用集積回路107bの入力端子B01
には、 MPX群230 の MPX 231への入力信号の内のいずれ
か一つ、即ち専用集積回路107aの全ての出力端子W01, W
02…Wnと、専用集積回路107b自身の全ての出力端子X01,
X02…Xnと、外部素子240 の全ての出力端子Z01, Z02…
Znとの内のいずれか一つがMPU 200 からレジスタ群210
に設定されるデータに出力端子入力される。

【００６７】同様に、専用集積回路107bの他の入力端子
B02 …Bnそれぞれにも、専用集積回路107aの全ての出力
端子W01, W02…Wnと、専用集積回路107b自身の全ての出
力端子X01, X02…Xnと、外部素子240 の全ての出力端子
Z01, Z02…Znとの内のいずれか一つがMPU 200 からレジ
スタ群210 に設定されるデータに出力端子入力される。

【００６８】上述の図６に示されている例では、専用集
積回路は107a, 107bの２個が備えられているが、レジス
タ群210(又は211)と MPX群220(又は230)と専用集積回路
107a(又は107b) と同様の組合わせを更にバス201 に接
続することにより、任意の規模の疑似電子回路を構成す
ることが可能である。勿論、いずれの場合においても、
MPX群220(又は230 等) 内の各MPX 221, 231等の入力端
子には、全ての専用集積回路107a（又は107b等) の出力
端子W01, X01等が入力されるように配線を接続する必要
があることは言うまでもない。

【００６９】

【発明の効果】以上に詳述したように本発明の疑似電子
回路装置及びそれに使用する専用集積回路によれば、基
本的には、複数の論理回路単位（たとえばORゲート， A
NDゲート等のスタンダードセル）の入力端子と出力端子
との間の接続状態を外部の制御手段（プロセッサ）から
命令を与えて選択することにより、極めて忠実且つ容易
に所望の電子回路が疑似的に実現される。

【００７０】また本発明の疑似電子回路装置によれば、
制御手段（マイクロプロセッサ）が生成した接続情報を
一旦記憶し、選択制御手段に与える一時記憶手段（第１
メモリ）を備えているので、一時記憶手段（第１メモ
リ）の接続情報を書き換えるのみで疑似電子回路の構成
を変更することが出来る。

【００７１】また本発明の疑似電子回路装置及びそれに
使用する専用集積回路によれば、選択制御手段（レジス
タ群）が、外部からテストデータが与えられた場合にそ
れを選択的接続手段（接続先選択回路）に与える信号経
路を有し、制御手段（マイクロプロセッサ）が、選択的
接続手段（接続先選択回路）がテストデータのみを出力
するように選択制御手段（レジスタ群）を制御すべくな
してあるので、エミュレータとして利用する場合のテス
トが容易に行なえる。

【００７２】また本発明の疑似電子回路装置及びそれに
使用する専用集積回路によれば、その内容が制御手段
（マイクロプロセッサ）から読み出し可能であり、且つ
選択的接続手段（接続先選択回路）から外部信号出力端
子への出力信号を一時的に保持する一時保持手段（レジ
スタ）を更に備えているので、テストを行なった際の結
果の信号を制御手段（マイクロプロセッサ）が自身で読
み取る事が出来る。

【００７３】また本発明の疑似電子回路装置及びそれに
使用する専用集積回路によれば、外部から選択的接続手
段（接続先選択回路）へ信号を入力するための信号入力
端子を備え、制御手段（マイクロプロセッサ）は、選択
的接続手段（接続先選択回路）が複数の論理回路単位
（スタンダードセル）の内のいずれかをそれに対応する
外部信号入力端子から切り離すと共に信号入力端子と接
続するような接続情報を選択制御手段（レジスタ群）に
与えるべくなしてあるので、テスト信号の入力が容易に
行なえる。

【００７４】更に本発明の疑似電子回路装置によれば、
それぞれが入力端子からの入力信号に対して所定の論理
演算を行ない、その結果の信号を出力端子から出力する
複数の論理回路単位（スタンダードセル）で構成された
集積回路を複数を接続することが可能であるので、より
大規模な疑似電子回路を実現することが容易に可能にな
る。

【図面の簡単な説明】

【図１】本発明の疑似電子回路装置及びそれに使用する
専用集積回路の基本的な構成を示すブロック図である。

【図２】本発明の専用集積回路の内部構成の具体例を示
す回路図である。

【図３】本発明の専用集積回路のスタンダードセルに配
線遅延を持たせる場合の一構成例を示す回路図である。

【図４】本発明の疑似電子回路装置をエミュレーション
装置として使用する場合の構成の一例を示す。

【図５】本発明の疑似電子回路装置のテストのための回
路構成を示す回路図である。

【図６】本発明の疑似電子回路装置を利用したより大規
模な疑似電子回路の構成例を示すブロック図である。

【符号の説明】

11, 12… 入力ピン 17 入力ピン 26 レジスタ 31g 信号線 41, 42, 43… スタンダードセル 61 出力ピン 101 回路情報記憶装置 104 マイクロプロセッサ 106 第２メモリ部 107 専用集積回路 107a, 107b… 専用集積回路 108 レジスタ群 109 スタンダードセル群 110 接続先選択回路 220, 230 MPX群 210, 211 レジスタ群

Claims (7)

【特許請求の範囲】
1. 【請求項１】 それぞれが入力端子からの入力信号に対
   して所定の論理演算を行ない、その結果の信号を出力端
   子から出力する複数の論理回路単位と、 前記複数の論理回路単位それぞれに対応付けられた複数
   の外部信号入力端子と、 外部信号出力端子と、 相互に選択的に内部接続可能な複数の入力端子と複数の
   出力端子とを有し、前記複数の入力端子には前記複数の
   外部信号入力端子と、前記複数の論理回路単位それぞれ
   の出力端子とが接続され、前記複数の出力端子には前記
   複数の論理回路単位それぞれの入力端子と前記外部信号
   出力端子とが接続された選択的接続手段と、 外部から与えられる接続情報に従って、前記選択的接続
   手段の内部接続の状態を選択する選択制御手段と、 実現されるべき回路を論理回路のレベルで表現した回路
   情報を記憶する回路情報記憶手段と、 前記回路情報記憶手段に記憶された回路情報に従って、
   前記論理回路単位を割り当てると共に前記論理回路単位
   相互の接続関係を決定することにより、前記選択制御手
   段に与えるべき接続情報を生成する制御手段とを備えた
   ことを特徴とする疑似電子回路装置。
2. 【請求項２】 前記選択制御手段は、外部からテストデ
   ータが与えられた場合にそれを前記選択的接続手段に与
   える信号経路を有し、 前記制御手段は、前記選択的接続手段が前記テストデー
   タのみを出力するように前記選択制御手段を制御すべく
   なしてあることを特徴とする請求項１に記載の疑似電子
   回路装置。
3. 【請求項３】 外部から前記選択的接続手段へ信号を入
   力するための信号入力端子を備え、 前記制御手段は、前記選択的接続手段が前記複数の論理
   回路単位の内のいずれかをそれに対応する外部信号入力
   端子から切り離すと共に前記信号入力端子と接続するよ
   うな接続情報を前記選択制御手段に与えるべくなしてあ
   ることを特徴とする請求項１に記載の疑似電子回路装
   置。
4. 【請求項４】 それぞれが入力端子からの入力信号に対
   して所定の論理演算を行ない、その結果の信号を出力端
   子から出力する複数の論理回路単位で構成された集積回
   路を複数と、 前記複数の集積回路の全ての入力端子に対応して配置さ
   れ、それぞれが相互に選択的に内部接続可能な複数の入
   力端子と複数の出力端子とを有し、前記複数の入力端子
   には前記複数の集積回路の全ての論理回路単位の出力端
   子が接続され、前記複数の出力端子には前記複数の集積
   回路の内の一つの集積回路の一つの入力端子が接続され
   た複数の選択的接続手段と、 前記複数の選択的接続手段それぞれに対応して配置さ
   れ、それぞれが外部から与えられる接続情報に従って、
   それぞれに対応する選択的接続手段の内部接続の状態を
   選択する複数の選択制御手段と、 実現されるべき回路を論理回路のレベルで表現した回路
   情報を記憶する回路情報記憶手段と、 前記回路情報記憶手段に記憶された回路情報に従って、
   前記複数の集積回路の論理回路単位を割り当てると共に
   前記論理回路単位相互の接続関係を決定することによ
   り、前記選択制御手段それぞれに与えるべき接続情報を
   生成する制御手段とを備えたことを特徴とする疑似電子
   回路装置。
5. 【請求項５】 それぞれが入力端子からの入力信号に対
   して所定の論理演算を行ない、その結果の信号を出力端
   子から出力する複数の論理回路単位と、 前記複数の論理回路単位それぞれに対応付けられた複数
   の外部信号入力端子と、 外部信号出力端子と、 相互に選択的に内部接続可能な複数の入力端子と複数の
   出力端子とを有し、前記複数の入力端子には前記複数の
   外部信号入力端子と、前記複数の論理回路単位それぞれ
   の出力端子とが接続され、前記複数の出力端子には前記
   複数の論理回路単位それぞれの入力端子と前記外部信号
   出力端子とが接続された選択的接続手段と、 外部から与えられる接続情報に従って、前記選択的接続
   手段の内部接続の状態を選択する選択制御手段とを備え
   たことを特徴とする専用集積回路。
6. 【請求項６】 前記選択制御手段は、外部からテストデ
   ータが与えられた場合にそれを前記選択的接続手段に与
   える信号経路を有し、 前記選択的接続手段は、前記テストデータのみを出力す
   るように前記選択制御手段を制御すべくなしてあること
   を特徴とする請求項５に記載の専用集積回路。
7. 【請求項７】 外部から前記選択的接続手段へ信号を入
   力するための信号入力端子を備え、 前記選択的接続手段は、前記複数の論理回路単位の内の
   いずれかをそれに対応する外部信号入力端子から切り離
   すと共に前記信号入力端子と接続すべくなしてあること
   を特徴とする請求項５に記載の専用集積回路。