JPH0934687A - 演算回路および演算方法 - Google Patents

Abstract

(57)【要約】 【課題】 C-MOSゲートアレイでルックアヘッドキャリ
ー回路を実現しようとする場合、回路規模が大きくな
り、配線長やチップ面積が大きくなるので、容量性負荷
が増大して高速化に限界がある。 【解決手段】 倍/等倍セレクタ6，加算器7およびF/F9
により、初期値に加算値の奇数倍を加算するとともに、
加算器5およびF/F8により、初期値に加算値の偶数倍を
加算する。XOR12と13により、二つの加算結果の最上位
ビットから桁溢れを検出して、キャリー信号を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は演算回路および演算
方法に関し、例えば、二つの定数の演算を行う演算回路
および演算方法に関するものである。

【０００２】

【従来の技術】高速に加算を行う手段として、演算回路
を複数に分け、それぞれ部分和を算出して、各回路ごと
のキャリーから次の回路へ渡すキャリーを作るルックア
ヘッドキャリー回路がある。DDA（ディジタル積分器）
がこの例で、ある定数に対して加算値を加算し、そのキ
ャリー出力を使って画像や音声データの処理を行う場合
に用いられる。

【０００３】

【発明が解決しようとする課題】しかし、上述した技術
においては、次のような問題点がある。

【０００４】上記技術で高速化を追求すると、部分和か
ら上位へ渡すキャリーを発生させる回路が大きくなる。
例えばC-MOSゲートアレイでこの回路を実現しようとす
る場合、回路規模が大きくなり、配線長やチップ面積が
大きくなるので、容量性負荷が増大して高速化に限界が
ある。

【０００５】本発明は、上述の問題を解決するためのも
のであり、高速演算を行うことができる演算回路および
演算方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、前記の目的を
達成する一手段として、以下の構成を備える。

【０００７】本発明にかかる演算回路は、二つの定数の
演算を行う演算回路であって、第一の定数に第二の定数
の奇数倍を加算する第一の演算手段と、前記第一の定数
に前記第二の定数の偶数倍を加算する第二の演算手段
と、前記第一および第二の演算手段の加算結果に基づい
てキャリー信号を出力する出力手段とを備え、前記第一
および第二の演算手段は並列に動作することを特徴とす
る。

【０００８】また、本発明にかかる演算方法は、二つの
定数の演算を行う演算方法であって、第一の定数に第二
の定数の奇数倍を加算する第一の演算ステップと、前記
第一の定数に前記第二の定数の偶数倍を加算する第二の
演算ステップと、前記第一および第二の演算ステップの
加算結果に基づいてキャリー信号を出力する出力ステッ
プとを備え、前記第一および第二の演算ステップを並列
に実行することを特徴とする。

【０００９】

【発明の実施の形態】以下、本発明にかかる一実施形態
の演算回路を図面を参照して詳細に説明する。

【００１０】［構成］図1は本発明にかかる一実施形態
の演算回路の構成例を示すブロック図である。

【００１１】同図において、11は回路全体のシーケンス
を制御する制御回路で、外部から入力されるリセット信
号により初期化される。

【００１２】1は第一の定数（以下では「初期値」とい
う）を記憶するラッチ、2は第二の定数（以下では「加
算値」という）を記憶するラッチ、3と4はそれぞれ二入
力一出力のデータセレクタで、制御回路11からの選択信
号に従って、ともにラッチ1に記憶された初期値とラッ
チ2に記憶された加算値の何れかを選択し出力する。

【００１３】6は倍/等倍セレクタで、制御回路11からの
選択信号に従って、セレクタ4から出力された加算値を
一倍および二倍に切換える。

【００１４】8と9は累積値を保持するフリップフロップ
(F/F)、5はF/F8に保持された累積値とセレクタ3から出
力されたデータとを加算する加算器、7はF/F9に保持さ
れた累積値とセレクタ6から出力されたデータとを加算
する加算器、12は加算器5の最上位出力とF/F9の最上位
出力の排他的論理和をとるためのXORゲート、13は加算
器7の最上位出力とF/F8の最上位出力の排他的論理和を
とるためのXORゲートである。

【００１５】10はセレクタで、制御回路11からの選択信
号に従って、XORゲート12と13の出力の何れか一方を選
択して、図1に示す回路全体のキャリーとして出力す
る。

【００１６】［動作］次に、図1に示す回路の動作を説
明するが、以下では、第n-1から第0ビットまでのnビッ
トのデータを扱う場合を説明する。

【００１７】セレクタ3は、ラッチ1に記憶されたnビッ
ト幅の初期値をA入力に入力するとともに、ラッチ2に記
憶されたnビット幅の加算値のうち第n-1から第1ビット
と最下位ビットに‘0’をB入力に入力する。つまり、加
算値は1ビット左シフト（二倍）されて入力される。ま
た、セレクタ4は、ラッチ1に記憶されたnビット幅の初
期値をB入力へ入力するとともに、ラッチ2に記憶された
nビット幅の加算値をA入力へ入力する。

【００１８】図2は倍/等倍セレクタ6の構成例を示すブ
ロック図で、201は制御回路11から入力される選択信号S
と入力データAの第n-1ビットとの論理積を求めるANDゲ
ート、202はそれぞれセレクタで、選択信号Sに応じて、
I0入力またはI1入力のどちらかに入力されたビットデー
タ(An-1〜A0)を選択する。204は選択信号Sを反転するイ
ンバータ、205は入力データの第0ビットとインバータ20
4の出力との論理積を求めるANDゲートである。この倍/
等倍セレクタ6は、選択信号Sが‘0’の場合は入力デー
タをそのまま出力（等倍動作）し、選択信号Sが‘1’の
場合は入力データを1ビット左シフト（二倍）して出力
（倍動作）する。

【００１９】F/F8の出力とセレクタ3の出力が入力され
る加算器5は、セレクタ3から最初に出力された第n-1ビ
ットから第0ビットまで初期値に、セレクタ3から次に出
力された加算値の二倍を加算するので、初期値に対して
偶数番目の加算値を累算することになる。ここで、F/F8
はnビット幅で、第nビットから第1ビットを保持する。
最上位の第nビットは、初期値に対して加算値を次々と
加算して行った場合の桁溢れ（キャリー）を表すことに
なる。

【００２０】加算器7も、加算器5と同様の加算を行う
が、最初に加算値の等倍の値が入力され、その次からは
加算値の二倍の値が入力されることが異なる。つまり、
加算器7は、初期値に対して奇数番目の加算値を累算す
ることになる。

【００２１】F/F8と9はそれぞれ、加算器5と7の出力を
クロックの立下がりにおいて保持するので、演算開始か
らm番目のクロックにおいて、m-2,m-1,m番目の値を得る
ことができ、m+1番目の値を計算していることになる。
図3はその様子を示すタイミングチャートである。

【００２２】図3において、100はシステムクロック、10
5は演算動作のイネーブル信号で、これらは制御回路11
に入力される信号である。

【００２３】101はF/F8と9のクリア信号で‘L’でクリ
アになる。102はF/F8のクロック、103はF/F9のクロッ
ク、104はセレクタ3および4の選択信号、106は倍/等倍
セレクタ6の選択信号で、113はセレクタ10の選択信号で
ある。これらは制御回路11により出力される信号であ
る。なお、加算イネーブル信号105が立ち上がりと略同
時にクロック103は立ち上がり、加算イネーブル信号105
が立ち上がってクロックの半周期後に、クロック104は
立ち上がり、選択信号106と選択信号113はセットされ
る。

【００２４】107はセレクタ3の出力、108はセレクタ4の
出力、109は加算器5の出力、110は加算器7の出力、111
はF/F8の出力、112はF/F9の出力である。なお、加算器5
と7の出力はラッチされないので、入力が変化してから
一定時間たたないと確定した値が出力されないが、本実
施形態においては、1クロック周期以内に出力が確定す
るものと仮定して、図3においては説明を容易にするた
めに、F/Fのクロックに同期して値が確定しているよう
に記した。

【００２５】また、111と112はセレクタ10から出力され
る信号の意味を説明するものである。

【００２６】加算イネーブル105が立ち上がる前に、F/F
8と9は一旦クリアされ、初期値(0)がセットされた後、
両F/Fには1クロック分のクロックが供給され、選択信号
104が‘L’から‘H’に反転する。従って、両F/Fには初
期値iが保持され、加算器5の出力はi+2j（j:加算値）
に、加算器7の出力はi+jになる。

【００２７】その後、加算イネーブル105が立ち上がる
と、F/F8と9へクロックの供給が開始され、倍/等倍セレ
クタ6の選択信号106は、加算イネーブル105が立ち上が
ったクロックの半周期間は‘L’で、それ以降は‘H’に
なる。従って、加算器5の出力（F/F8の保持値）はi+2j
からi+4j,i+6j,…(i+2mj)と増加し、加算器7の出力（F/
F9の保持値）はi+jからi+3j,i+5j,…(i+(2m-1)j)と増加
する。

【００２８】初め、セレクタ10の選択信号113は‘L’な
ので、セレクタ10はXOR13の出力を選択し、キャリー出
力とする。XOR13は、F/F8の出力の最上位ビットと、加
算器7の出力の最上位ビットの排他的論理和を求める
が、このとき、F/F8の出力はi、加算器7の出力はi+jで
あり、もし、iとi+jの最上位が一致していれば、その下
位ビットからの桁上がりがないことがわかる。

【００２９】同様に、m番目とm-1番目の出力（F/F8と加
算器7の出力、または、加算器5とF/F9の出力）の最上位
ビットを排他的論理和し、この排他的論理和を出力する
ことにより、m番目の計算において桁溢れがあったかど
うかを知らせることができる。

【００３０】両F/Fに供給するクロック102と103は、半
周期分、位相がずれているので、これを加算器の出力と
組合せると、クロックの半周期ごとにキャリー出力が得
られる。従って、一つのF/Fでは1クロックに一回しかキ
ャリー出力が得られないが、本実施形態によれば1クロ
ックに二回キャリー出力を得ることができる。

【００３１】なお、上記では、二つの加算回路を並列に
動作させる例を説明したが、本発明はこれに限定される
ものではなく、例えば三つ以上の加算回路を並列に動作
させて、各加算回路に、その並列数相当倍の加算値ピッ
チで累算を実行させても、同様に、m番目とm-1番目の出
力からm番目の計算において桁溢れがあったかどうかを
知らせることができる。

【００３２】このように、本実施形態によれば、初期値
に対して定まった定数を加算し、そのキャリー出力を得
る場合に、通常の加算回路に比べて整数倍回、キャリー
出力を取出すことが可能になり、演算速度を著しく向上
させることができる。

【００３３】

【発明の効果】以上説明したように、本発明によれば、
高速演算を行う演算回路および演算方法を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明にかかる一実施形態の演算回路の構成例
を示すブロック図、

【図２】図1に示す倍/等倍セレクタの構成例を示すブロ
ック図、

【図３】本実施形態の動作例を示すタイミングチャート
である。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 二つの定数の演算を行う演算回路であっ
   て、 第一の定数に第二の定数の奇数倍を加算する第一の演算
   手段と、 前記第一の定数に前記第二の定数の偶数倍を加算する第
   二の演算手段と、 前記第一および第二の演算手段の加算結果に基づいてキ
   ャリー信号を出力する出力手段とを備え、 前記第一および第二の演算手段は並列に動作することを
   特徴とする演算回路。
2. 【請求項２】 前記第一の演算手段は、前記第一の定数
   に前記第二の定数を加算した後、その加算結果に前記第
   二の定数の二倍を繰返し加算することにより、前記奇数
   倍の加算結果を累算し、 前記第二の演算手段は、前記第一の定数に前記第二の定
   数の二倍を繰返し加算することにより、前記偶数倍の加
   算結果を累算することを特徴とする請求項1に記載され
   た演算回路。
3. 【請求項３】 前記出力手段は、前記第一の演算手段の
   m-1番目と演算結果の最上位ビットと、前記第二の演算
   手段のm番目の演算結果の最上位ビットとを排他的論理
   和した結果をキャリー信号として出力することを特徴と
   する請求項2に記載された演算回路。
4. 【請求項４】 二つの定数の演算を行う演算方法であっ
   て、 第一の定数に第二の定数の奇数倍を加算する第一の演算
   ステップと、 前記第一の定数に前記第二の定数の偶数倍を加算する第
   二の演算ステップと、 前記第一および第二の演算ステップの加算結果に基づい
   てキャリー信号を出力する出力ステップとを備え、 前記第一および第二の演算ステップを並列に実行するこ
   とを特徴とする演算方法。