JPH0934688A - 遅延整合技術の利用によりクリティカル・パスを減少させた浮動小数点型掛け算器及びその演算方法 - Google Patents
遅延整合技術の利用によりクリティカル・パスを減少させた浮動小数点型掛け算器及びその演算方法Info
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- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Abstract
(57)【要約】
【課題】掛け算器間の相互連結部を減少させることによ
り、演算速度を向上すること。 【解決手段】集積化された倍精度型浮動小数点掛け算回
路を含む装置は、複数の入力信号端子、複数の出力信号
端子及び２分木加算器アレイを備える。２分木加算器ア
レイは、複数の乗数データ及び複数の被乗数データを複
数の入力信号端子を介して入力するとともに、それらに
対応する積データを複数の出力信号端子を介して出力す
るために入力端子及び出力端子に接続される。２分木加
算器アレイは複数のエッジを備えた規則的な構造物の中
に集積化され、複数のエッジのうちの第１のエッジに沿
って位置調整されるとともに、複数の入力信号端子及び
出力信号端子は複数のエッジのうちの第２のエッジに沿
って配置される。
り、演算速度を向上すること。 【解決手段】集積化された倍精度型浮動小数点掛け算回
路を含む装置は、複数の入力信号端子、複数の出力信号
端子及び２分木加算器アレイを備える。２分木加算器ア
レイは、複数の乗数データ及び複数の被乗数データを複
数の入力信号端子を介して入力するとともに、それらに
対応する積データを複数の出力信号端子を介して出力す
るために入力端子及び出力端子に接続される。２分木加
算器アレイは複数のエッジを備えた規則的な構造物の中
に集積化され、複数のエッジのうちの第１のエッジに沿
って位置調整されるとともに、複数の入力信号端子及び
出力信号端子は複数のエッジのうちの第２のエッジに沿
って配置される。
Description
【０００１】
【発明の属する技術分野】この発明は、浮動小数点型の
掛け算器に係り、詳しくは、クリティカル・パス遅延を
減少させた浮動小数点型の掛け算器に関する。
掛け算器に係り、詳しくは、クリティカル・パス遅延を
減少させた浮動小数点型の掛け算器に関する。
【０００２】
【従来の技術】一般に、掛け算器ユニットはデジタル信
号プロセッサ内にて用いられ、最近ではＲＩＳＣ型プロ
セッサ内にて用いられている。倍精度の浮動小数点演算
は、積を生成すべく５３個の部分積の和をとるという本
質的に低速の演算を含む。ＩＥＥＥ７５４標準に準拠し
た乗算においても、積の正確な丸め、指数の調節及び正
確な例外フラグの生成が含まれる。最近のＲＩＳＣ型プ
ロセッサに内蔵された掛け算器ユニットもパイプライン
化、小型化及び高速化される必要がある。上記全ての要
求を満たすためには、賢明な機能的及び物理的分割が要
求される。
号プロセッサ内にて用いられ、最近ではＲＩＳＣ型プロ
セッサ内にて用いられている。倍精度の浮動小数点演算
は、積を生成すべく５３個の部分積の和をとるという本
質的に低速の演算を含む。ＩＥＥＥ７５４標準に準拠し
た乗算においても、積の正確な丸め、指数の調節及び正
確な例外フラグの生成が含まれる。最近のＲＩＳＣ型プ
ロセッサに内蔵された掛け算器ユニットもパイプライン
化、小型化及び高速化される必要がある。上記全ての要
求を満たすためには、賢明な機能的及び物理的分割が要
求される。
【０００３】
【発明が解決しようとする課題】この発明は前述した事
情に鑑みてなされたものであって、その目的は、掛け算
器間の相互連結部を減少させることにより、演算速度を
向上することが可能な浮動小数点型掛け算器及びその演
算方法を提供することにある。
情に鑑みてなされたものであって、その目的は、掛け算
器間の相互連結部を減少させることにより、演算速度を
向上することが可能な浮動小数点型掛け算器及びその演
算方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明に基づく浮動小数
点型掛け算器は、遅延を整合するとともに、２分木加算
器中の相互連結距離を減少させることにより、クリティ
カル・パス遅延を減少させている。
点型掛け算器は、遅延を整合するとともに、２分木加算
器中の相互連結距離を減少させることにより、クリティ
カル・パス遅延を減少させている。
【０００５】本発明の一実施形態に基づく浮動小数点型
掛け算器は、入力信号端子、出力信号端子及び２分木加
算器アレイからなる。２分木加算器アレイは、入力信号
端子を介して乗数データ及び被乗数データを入力し、出
力信号端子を介してそれらのデータに対応する積データ
を出力すべく、入力信号端子及び出力信号端子に接続さ
れている。２分木加算器アレイは複数のエッジを備えた
規則的な構造体中に集積化され、２分木加算器アレイは
上記エッジのうちの１つに沿って位置調整される。入力
信号端子及び出力信号端子は別の１つのエッジに沿って
配置される。好ましい実施形態において、２分木加算器
アレイは折れ曲がった３ステージ・パイプライン構造を
有する。この構造は加算器のインターリーブされた行
と、加算器の隣接した行の間の相互連結部とを備える。
加算器の各行は加算器とほぼ同数であり、対応する相互
連結部は加算器の行間とほぼ等しい距離を有する。
掛け算器は、入力信号端子、出力信号端子及び２分木加
算器アレイからなる。２分木加算器アレイは、入力信号
端子を介して乗数データ及び被乗数データを入力し、出
力信号端子を介してそれらのデータに対応する積データ
を出力すべく、入力信号端子及び出力信号端子に接続さ
れている。２分木加算器アレイは複数のエッジを備えた
規則的な構造体中に集積化され、２分木加算器アレイは
上記エッジのうちの１つに沿って位置調整される。入力
信号端子及び出力信号端子は別の１つのエッジに沿って
配置される。好ましい実施形態において、２分木加算器
アレイは折れ曲がった３ステージ・パイプライン構造を
有する。この構造は加算器のインターリーブされた行
と、加算器の隣接した行の間の相互連結部とを備える。
加算器の各行は加算器とほぼ同数であり、対応する相互
連結部は加算器の行間とほぼ等しい距離を有する。
【０００６】
【発明の実施の形態】図１に示すように、掛け算器は３
ステージにわたって演算する。（図２−図９は図１をよ
り詳細に示す図である。）第１のステージ（符号化ステ
ージ）において、乗数オペランド及び被乗数オペランド
は、それぞれ基数４の改変ブース符号化（radix-4 modi
fied Booth encoding）と乗算木（multiply tree）を通
過する。部分積（partial product）の中間和及び木の
結果は桁上げ保留フォーマットである。第２のステージ
（加算器アレイ・ステージ）において、条件付き和加算
器（conditional-sum adder）は桁上げ保留フォーマッ
トから２値形態へ結果を変換し、積を決定するために使
用される。第３のステージ（出力加算器ステージ）にお
いて、丸め及びフラグの生成が行われる。掛け算器は、
１サイクルのスループット及び３サイクルの待ち時間を
有する。
ステージにわたって演算する。（図２−図９は図１をよ
り詳細に示す図である。）第１のステージ（符号化ステ
ージ）において、乗数オペランド及び被乗数オペランド
は、それぞれ基数４の改変ブース符号化（radix-4 modi
fied Booth encoding）と乗算木（multiply tree）を通
過する。部分積（partial product）の中間和及び木の
結果は桁上げ保留フォーマットである。第２のステージ
（加算器アレイ・ステージ）において、条件付き和加算
器（conditional-sum adder）は桁上げ保留フォーマッ
トから２値形態へ結果を変換し、積を決定するために使
用される。第３のステージ（出力加算器ステージ）にお
いて、丸め及びフラグの生成が行われる。掛け算器は、
１サイクルのスループット及び３サイクルの待ち時間を
有する。
【０００７】仮数の５３×５３ビットの乗算である第１
のステージは、４対２圧縮器（4:2compressor）、即ち
５対３のカウンター（5:3 counter）からなる基数４の
改変ブース符号化２分木により実行される。符号化手法
は２７個の部分積を出力する。それら部分積は図１のブ
ロック０，１，３，４，７，８，にて生成される。４対
２圧縮器が使用されていることから、３個の部分積を生
成するブロック１０を除く各ブロックは４個の部分積を
生成する。
のステージは、４対２圧縮器（4:2compressor）、即ち
５対３のカウンター（5:3 counter）からなる基数４の
改変ブース符号化２分木により実行される。符号化手法
は２７個の部分積を出力する。それら部分積は図１のブ
ロック０，１，３，４，７，８，にて生成される。４対
２圧縮器が使用されていることから、３個の部分積を生
成するブロック１０を除く各ブロックは４個の部分積を
生成する。
【０００８】図１０に示すように、入力の流れが木の上
部及び側部から始まり木の底部へ向かう従来のインプリ
メンテーションとは異なり、このインプリメンテーショ
ンは木の同一の側に配置された乗数と、ステージ化され
た結果とを有する。即ち、パイプライン・レジスタは木
の中に組み込まれ、被乗数と同一の側へ流れが定められ
る。この方法の利点は、相互連結部距離を減少させると
ともに、相互連結部遅延（interconnect delay）を次の
ステージへプッシュすることである。
部及び側部から始まり木の底部へ向かう従来のインプリ
メンテーションとは異なり、このインプリメンテーショ
ンは木の同一の側に配置された乗数と、ステージ化され
た結果とを有する。即ち、パイプライン・レジスタは木
の中に組み込まれ、被乗数と同一の側へ流れが定められ
る。この方法の利点は、相互連結部距離を減少させると
ともに、相互連結部遅延（interconnect delay）を次の
ステージへプッシュすることである。
【０００９】２分木の複雑さは、直送式レイアウト（st
raight-forward layout）に役立たない。相互連結部に
起因する木の通過による遅延を最小とすべく、部分積生
成器（partial product generator）及び加算器からな
る行の配置は、ワイヤの長さが行の間で平衡（balanc
e）するように行われる。木が「左に位置調整」される
とともに、いくらかの場合にはその調整が大幅であるた
めに生じる垂直距離及び水平距離の双方が考慮される。
raight-forward layout）に役立たない。相互連結部に
起因する木の通過による遅延を最小とすべく、部分積生
成器（partial product generator）及び加算器からな
る行の配置は、ワイヤの長さが行の間で平衡（balanc
e）するように行われる。木が「左に位置調整」される
とともに、いくらかの場合にはその調整が大幅であるた
めに生じる垂直距離及び水平距離の双方が考慮される。
【００１０】表１は、異なる行におけるセル間の垂直行
距離及び水平ビット距離を示す。アレイを通過するクリ
ティカル・パスは、大きな水平シフトを伴う行、例えば
行０，２，６，１２を含む。このパスを減少させるため
に、これらの行は互いに近づけて配置される。図１０は
使用される配置を示す。アレイはインターリーブされて
いる。
距離及び水平ビット距離を示す。アレイを通過するクリ
ティカル・パスは、大きな水平シフトを伴う行、例えば
行０，２，６，１２を含む。このパスを減少させるため
に、これらの行は互いに近づけて配置される。図１０は
使用される配置を示す。アレイはインターリーブされて
いる。
【００１１】
【表１】 不規則な木の構造により生じる別の問題は、各行におけ
るビット数が異なることであり、その数は６１ビットか
ら７６ビットまで変化する。木のその領域を減少させる
ために、大きな行の中にあるいくつかの加算器は、より
少ないセルを備えた行へ「曲げられる」（folded）。そ
の曲げは、タイミングに影響しないように行われる。更
に多くの曲げが行われてもよいが、これにより木を通る
クリティカル・パスに影響を与えることがある。
るビット数が異なることであり、その数は６１ビットか
ら７６ビットまで変化する。木のその領域を減少させる
ために、大きな行の中にあるいくつかの加算器は、より
少ないセルを備えた行へ「曲げられる」（folded）。そ
の曲げは、タイミングに影響しないように行われる。更
に多くの曲げが行われてもよいが、これにより木を通る
クリティカル・パスに影響を与えることがある。
【００１２】図１１に示すように、４対２圧縮器は表２
に基づき設計され、５つの入力信号｛ｘ３，ｘ２，ｘ
１，ｘ０，cin｝を入力し、３つの出力信号｛carry ，c
out，sum ｝を出力する。全ての入力及び出力sumは１の
重みを有し、２つの出力carry，coutは２の重みを有す
る。それは式（１）で示される。
に基づき設計され、５つの入力信号｛ｘ３，ｘ２，ｘ
１，ｘ０，cin｝を入力し、３つの出力信号｛carry ，c
out，sum ｝を出力する。全ての入力及び出力sumは１の
重みを有し、２つの出力carry，coutは２の重みを有す
る。それは式（１）で示される。
【００１３】 20・(x3+x2+x1+x0+cin)=21 ・(carry+cout)+20・ sum (1)
【００１４】
【表２】 図１２に示すように、信号coutは入力cinからは独立し
ており、入力ｘのみに対して依存することから、図示す
るように共に接続される加算器からなる行はcinからcou
tへの桁上げの任意のリプリングを禁止しない。ｘｉか
らsum又はcarryへの遅延が、隣接する加算器のｘｉから
coutへの遅延とcinからsumへの遅延とを結合した遅延と
ほぼ等しくなるように更に加算器は設計される。
ており、入力ｘのみに対して依存することから、図示す
るように共に接続される加算器からなる行はcinからcou
tへの桁上げの任意のリプリングを禁止しない。ｘｉか
らsum又はcarryへの遅延が、隣接する加算器のｘｉから
coutへの遅延とcinからsumへの遅延とを結合した遅延と
ほぼ等しくなるように更に加算器は設計される。
【００１５】図１３に示すように、加算器の最終的な加
算段階は、５２ビットの条件付き和加算器を使用する。
その加算器は最小遅延のために分割される再帰的構造を
備えている。図示するように、Ｎビットの条件付き加算
器はより小さな２つの条件付き加算器から構成され、２
つのうちの一方はｊビットの幅を有し、他方は（Ｎ−
ｊ）ビットの幅を有する。２つの２対１マルチプレクサ
（2:1 multiplexor）は上位の和及び桁上げの結果を出
力するために使用される。これらの出力は下位ｊビット
の加算器からの桁上げにより選択される。一般的に、大
きな論理出力に起因する容量性負荷（capacitive loadi
ng）を扱うために、マルチプレクサに対する選択は全て
一時記憶（buffer up）される。これらのより小さな加
算器も、順に更に小さな条件付き和加算器から構成され
る。
算段階は、５２ビットの条件付き和加算器を使用する。
その加算器は最小遅延のために分割される再帰的構造を
備えている。図示するように、Ｎビットの条件付き加算
器はより小さな２つの条件付き加算器から構成され、２
つのうちの一方はｊビットの幅を有し、他方は（Ｎ−
ｊ）ビットの幅を有する。２つの２対１マルチプレクサ
（2:1 multiplexor）は上位の和及び桁上げの結果を出
力するために使用される。これらの出力は下位ｊビット
の加算器からの桁上げにより選択される。一般的に、大
きな論理出力に起因する容量性負荷（capacitive loadi
ng）を扱うために、マルチプレクサに対する選択は全て
一時記憶（buffer up）される。これらのより小さな加
算器も、順に更に小さな条件付き和加算器から構成され
る。
【００１６】この加算器の通過による遅延は、加算器が
どのように分割されるかによって影響される。位置ｊに
おいて分割されたＮビットの加算器に対する遅延は、Ｔ
（Ｎ，ｊ）として式（２）のように定義される。
どのように分割されるかによって影響される。位置ｊに
おいて分割されたＮビットの加算器に対する遅延は、Ｔ
（Ｎ，ｊ）として式（２）のように定義される。
【００１７】 T(N,j)=max[Topt (j)+T buf (N-j)+T sel T opt (N-j)+T mux ] (2) 式（２）において、Ｔopt （ｉ）はｉビットの加算器に
対する最適な遅延である。Ｔbuf はバッファの遅延であ
り、図１３左側の加算器上のビット数、即ち（Ｎ−ｊ）
の関数である。Ｔsel はマルチプレクサが選択してから
出力するまでの遅延である。Ｔmux はマルチプレクサが
データを出力するまでの遅延である。Ｎビット加算器に
対する最適な遅延Ｔopt （Ｎ）は簡単に式（３）により
示される。ここで、ｊは１から（Ｎ−１）まで変化す
る。
対する最適な遅延である。Ｔbuf はバッファの遅延であ
り、図１３左側の加算器上のビット数、即ち（Ｎ−ｊ）
の関数である。Ｔsel はマルチプレクサが選択してから
出力するまでの遅延である。Ｔmux はマルチプレクサが
データを出力するまでの遅延である。Ｎビット加算器に
対する最適な遅延Ｔopt （Ｎ）は簡単に式（３）により
示される。ここで、ｊは１から（Ｎ−１）まで変化す
る。
【００１８】 T opt (N)=min[T(N,J)] (3) Ｔopt （Ｎ）を計算する際の問題は、再帰的な最小−最
大の問題（min-max problem）であり、このインプリメ
ンテーションのために内部に形成された有効な動的プロ
グラミング解法に大いに役に立つ。
大の問題（min-max problem）であり、このインプリメ
ンテーションのために内部に形成された有効な動的プロ
グラミング解法に大いに役に立つ。
【００１９】正確な丸めを行うために必要なスティッキ
ー・ビットは、第２のステージにおいて生成される。一
般的に、桁上げ保留フォーマットにおける下位５１ビッ
トは、全て合計されるとともに、論理和が計算される。
しかしながら、本発明に基づき、予め和を演算するため
に、任意の５１ビットの加算器を必要することなく、ス
ティッキー・ビットは桁上げ保留フォーマットにおける
木の出力から直接的に生成される。その結果、大幅な時
間及び領域が節約される。ここで、ｓ１，ｃ１はそれぞ
れ木からの出力sum,carryである。
ー・ビットは、第２のステージにおいて生成される。一
般的に、桁上げ保留フォーマットにおける下位５１ビッ
トは、全て合計されるとともに、論理和が計算される。
しかしながら、本発明に基づき、予め和を演算するため
に、任意の５１ビットの加算器を必要することなく、ス
ティッキー・ビットは桁上げ保留フォーマットにおける
木の出力から直接的に生成される。その結果、大幅な時
間及び領域が節約される。ここで、ｓ１，ｃ１はそれぞ
れ木からの出力sum,carryである。
【００２０】
【数１】 また、スティッキー・ビットは「１」検出器を使用する
ことにより直接的に計算される。
ことにより直接的に計算される。
【００２１】 スティッキー=t0+t1+ …+t50 (7) 両sum,（sum+1）を生成すべく、条件付き和加算器を使
用することにより、丸め演算を行うために増分器（incr
ementer）は要求されない。丸め後の正確な結果を選択
するために、マルチプレキシングのみが必要となる。
用することにより、丸め演算を行うために増分器（incr
ementer）は要求されない。丸め後の正確な結果を選択
するために、マルチプレキシングのみが必要となる。
【００２２】倍精度型の乗算において、１０６ビットの
積（桁上げ保留フォーマット）がアレイにより生成され
た後、ビット１０４とビット１０３との間に小数点が生
じ、上位５３ビットのみが仮数の結果として使用され
る。下位５３ビットは正確な丸めを行うためのみに使用
される。丸めが行われた後、ビット１０５、即ちＭＳＢ
（最上位ビット）の値に応じて、ビット１０５〜５３又
はビット１０４〜５２の何れかが使用される。別の方法
で、ＭＳＢが設定されない場合、ビット１０４〜５２が
使用され、指数はインクリメントされない。丸め自身
は、ＭＳＢを設定するために伝搬する。これは丸め後に
オーバーフローとなる場合の方法である。図１４は、丸
め後にビット１０５に基づきアレイの結果から仮数がど
のように選択されるかを示す。同図において、Ｌ，Ｇ，
Ｒ，ＳはそれぞれＬＳＢ（最下位ビット）、ガードビッ
ト、丸めビット及びスティッキー・ビットを表す。
積（桁上げ保留フォーマット）がアレイにより生成され
た後、ビット１０４とビット１０３との間に小数点が生
じ、上位５３ビットのみが仮数の結果として使用され
る。下位５３ビットは正確な丸めを行うためのみに使用
される。丸めが行われた後、ビット１０５、即ちＭＳＢ
（最上位ビット）の値に応じて、ビット１０５〜５３又
はビット１０４〜５２の何れかが使用される。別の方法
で、ＭＳＢが設定されない場合、ビット１０４〜５２が
使用され、指数はインクリメントされない。丸め自身
は、ＭＳＢを設定するために伝搬する。これは丸め後に
オーバーフローとなる場合の方法である。図１４は、丸
め後にビット１０５に基づきアレイの結果から仮数がど
のように選択されるかを示す。同図において、Ｌ，Ｇ，
Ｒ，ＳはそれぞれＬＳＢ（最下位ビット）、ガードビッ
ト、丸めビット及びスティッキー・ビットを表す。
【００２３】図１５に示すように、最終的な加算演算及
び丸めは、鎖線で示すパイプライン・レジスタを用いて
別のステージにて行われる。アレイからの下位５０ビッ
トは、２つの信号ｃ５１，Ｓを生成するために使用され
る。信号ｃ５１はビット５１への桁上げである。信号ｃ
５１に沿うビット５３〜５１は、Ｌビット、Ｇビット及
びＲビットを生成するために加算され、その他のビット
１０５：５４（ビット１０５〜ビット５４）は２つの結
果、sum0［１０５：５４］（ビット１０５〜ビット５４
の和）及びsum1［１０５：５４］を形成すべく、条件付
き和加算器を用いて加算される。
び丸めは、鎖線で示すパイプライン・レジスタを用いて
別のステージにて行われる。アレイからの下位５０ビッ
トは、２つの信号ｃ５１，Ｓを生成するために使用され
る。信号ｃ５１はビット５１への桁上げである。信号ｃ
５１に沿うビット５３〜５１は、Ｌビット、Ｇビット及
びＲビットを生成するために加算され、その他のビット
１０５：５４（ビット１０５〜ビット５４）は２つの結
果、sum0［１０５：５４］（ビット１０５〜ビット５４
の和）及びsum1［１０５：５４］を形成すべく、条件付
き和加算器を用いて加算される。
【００２４】信号ｃ５１とビット５３又はビット５２に
て生じ得る丸めとに起因して、２つの桁上げをビット位
置５４へ導入する可能性がある。１つの桁上げのみがビ
ット５４へ伝搬されることを確実にするため、ビット１
０５〜ビット５１にて半加算器の行が使用される。
て生じ得る丸めとに起因して、２つの桁上げをビット位
置５４へ導入する可能性がある。１つの桁上げのみがビ
ット５４へ伝搬されることを確実にするため、ビット１
０５〜ビット５１にて半加算器の行が使用される。
【００２５】丸め後にオーバーフローする場合に対して
正確に対処すべく、最終的な選択ロジックにより要求さ
れる信号ｃ５４ｖ，ｃ５４ｎをそれぞれ生成するため
に、２つの加算器、ｏｖｆ及びｎｏｖｆが使用される。
信号ｃ５４ｖ，ｃ５４ｎはビット位置５４への桁上げで
あり、それぞれオーバーフロー及び非オーバーフロー
（non-overfow）を示す。Ｌ，Ｇ，Ｒ，Ｓビット及び丸
め手法ビットは、２つの丸め値を生成するために丸めロ
ジックにより使用される。ある値が仮数のオーバーフロ
ーを表すと仮定し、その他の値が仮数の非オーバーフロ
ーを表すと仮定する。オーバーフロー（manv）及び非オ
ーバーフロー（mann）に対する最終的な仮数の下位１及
び２ビットを形成するために、これらの丸めビットはそ
れぞれＬビット及び｛Ｌ，Ｇ｝ビットに加算される。
正確に対処すべく、最終的な選択ロジックにより要求さ
れる信号ｃ５４ｖ，ｃ５４ｎをそれぞれ生成するため
に、２つの加算器、ｏｖｆ及びｎｏｖｆが使用される。
信号ｃ５４ｖ，ｃ５４ｎはビット位置５４への桁上げで
あり、それぞれオーバーフロー及び非オーバーフロー
（non-overfow）を示す。Ｌ，Ｇ，Ｒ，Ｓビット及び丸
め手法ビットは、２つの丸め値を生成するために丸めロ
ジックにより使用される。ある値が仮数のオーバーフロ
ーを表すと仮定し、その他の値が仮数の非オーバーフロ
ーを表すと仮定する。オーバーフロー（manv）及び非オ
ーバーフロー（mann）に対する最終的な仮数の下位１及
び２ビットを形成するために、これらの丸めビットはそ
れぞれＬビット及び｛Ｌ，Ｇ｝ビットに加算される。
【００２６】最終的な選択ロジックは、最終的な仮数を
形成するために、manv又はmannの何れかを備えた条件付
き和加算器からの適切なsum0及びsum1を結合する。表３
は選択ロジックのための真理値表である。式８に示すよ
うに、その表の鍵はオーバーフロー信号のための式であ
る。桁上げの結果としてＭＳＢが設定され、５１ビット
の加算において、ビット５４への桁上げがない場合に、
第１の項が参照される。非オーバーフローにおいてビッ
ト５４へのいくらかの桁上げに起因してＭＳＢが設定さ
れる場合に、第２の項が参照される。この桁上げは丸め
自身、即ち丸め後にオーバーフローする場合に起因す
る。
形成するために、manv又はmannの何れかを備えた条件付
き和加算器からの適切なsum0及びsum1を結合する。表３
は選択ロジックのための真理値表である。式８に示すよ
うに、その表の鍵はオーバーフロー信号のための式であ
る。桁上げの結果としてＭＳＢが設定され、５１ビット
の加算において、ビット５４への桁上げがない場合に、
第１の項が参照される。非オーバーフローにおいてビッ
ト５４へのいくらかの桁上げに起因してＭＳＢが設定さ
れる場合に、第２の項が参照される。この桁上げは丸め
自身、即ち丸め後にオーバーフローする場合に起因す
る。
【００２７】 overflow=sum[0]+(c54＿n ・ sum1[105]) (8)
【００２８】
【表３】 乗算に対する丸めは、除算及び平方根演算に対して要求
されるものと同様である。領域の節約に関し、乗算、除
算及び平方根演算は全て丸めハードウエアを共有する。
乗算、除算又は平方根演算の結果の間の付加的なマルチ
プレキシングのみが、図１５に示すブロックへの信号の
入力前に要求される。
されるものと同様である。領域の節約に関し、乗算、除
算及び平方根演算は全て丸めハードウエアを共有する。
乗算、除算又は平方根演算の結果の間の付加的なマルチ
プレキシングのみが、図１５に示すブロックへの信号の
入力前に要求される。
【００２９】しかしながら、乗算、除算又は平方根演算
の間の一つの違いは、仮数のオーバーフローの取り扱い
である。乗算では、オーバーフローが生じる場合、増分
された指数が使用される。これに対して、除算及び平方
根演算では、小数点はＭＳＢのすぐ右側に用いられる。
従って、仮数の、ＭＳＢがゼロである場合、減分された
指数が選択される。表４は指数が乗算、除算及び平方根
演算に対してどのように選択されるのかを示す。
の間の一つの違いは、仮数のオーバーフローの取り扱い
である。乗算では、オーバーフローが生じる場合、増分
された指数が使用される。これに対して、除算及び平方
根演算では、小数点はＭＳＢのすぐ右側に用いられる。
従って、仮数の、ＭＳＢがゼロである場合、減分された
指数が選択される。表４は指数が乗算、除算及び平方根
演算に対してどのように選択されるのかを示す。
【００３０】
【表４】 前述したように、本発明に基づく高速の浮動小数点型掛
け算器は、乗数の木及び最終的な加算ステージにおいて
遅延整合技術を提供するとともに、除算及び平方根演算
ユニットと共有する丸めハードウエアを提供する。この
結果、本発明の浮動小数点型掛け算器その演算方法は、
掛け算器間の相互連結部を減少させることにより、演算
速度を向上することができる。
け算器は、乗数の木及び最終的な加算ステージにおいて
遅延整合技術を提供するとともに、除算及び平方根演算
ユニットと共有する丸めハードウエアを提供する。この
結果、本発明の浮動小数点型掛け算器その演算方法は、
掛け算器間の相互連結部を減少させることにより、演算
速度を向上することができる。
【００３１】この発明の構造及び動作方法において、こ
の発明の趣旨を逸脱しない範囲内で様々な他の改良や置
き換えを行ってもよい。本発明においては、特定の望ま
しい実施形態に関して述べたが、特許請求の範囲に記載
の発明はそのような特定の実施形態に限定されるもので
はない。特許請求の範囲は本発明の範囲を定義するもの
であり、それにより特許請求の範囲内の構造及び方法、
並びにそれらと均等のものが含まれる。
の発明の趣旨を逸脱しない範囲内で様々な他の改良や置
き換えを行ってもよい。本発明においては、特定の望ま
しい実施形態に関して述べたが、特許請求の範囲に記載
の発明はそのような特定の実施形態に限定されるもので
はない。特許請求の範囲は本発明の範囲を定義するもの
であり、それにより特許請求の範囲内の構造及び方法、
並びにそれらと均等のものが含まれる。
【００３２】
【発明の効果】以上詳述したように、本発明の浮動小数
点型掛け算器その演算方法は、掛け算器間の相互連結部
を減少させることにより、演算速度を向上することがで
きるという効果を発揮する。
点型掛け算器その演算方法は、掛け算器間の相互連結部
を減少させることにより、演算速度を向上することがで
きるという効果を発揮する。
【図１】本発明の一実施形態に基づく２分木加算器を示
すブロック図。
すブロック図。
【図２】図１のブロック図の詳細を示す図。
【図３】図１のブロック図の詳細を示す図。
【図４】図１のブロック図の詳細を示す図。
【図５】図１のブロック図の詳細を示す図。
【図６】図１のブロック図の詳細を示す図。
【図７】図１のブロック図の詳細を示す図。
【図８】図１のブロック図の詳細を示す図。
【図９】図１のブロック図の詳細を示す図。
【図１０】図１の２分木を示す図であり、相互連結部遅
延を平衡させるために使用される行の順序を表す図。
延を平衡させるために使用される行の順序を表す図。
【図１１】図１の４対２圧縮器を示す概略図。
【図１２】水平リップル桁上げに相互連結されない図１
の４対２圧縮器を示すブロック図。
の４対２圧縮器を示すブロック図。
【図１３】図１の条件付き和加算器を示すブロック図。
【図１４】図１の２分木に対するオーバーフロー及び非
オーバーフローのための仮数の選択を示す図。
オーバーフローのための仮数の選択を示す図。
【図１５】図１の２分木の丸めデータパス及びロジック
を示すブロック図。
を示すブロック図。
ｘ３，ｘ２，ｘ１，ｘ０，cin…入力信号、carry，cou
t，sum…出力信号。
t，sum…出力信号。
フロントページの続き (72)発明者 ロバート ケイ． ユー アメリカ合衆国 94560 カリフォルニア 州 ニュウアーク セバーン ドライブ 35496 (72)発明者 グレゴリー ビー． ザイナー アメリカ合衆国 95129 カリフォルニア 州 サンノゼ ダートムーア ウェイ 6608
Claims (30)
- 【請求項１】集積化された倍精度浮動小数点型掛け算回
路を含む装置であって、前記掛け算回路は、 複数の入力信号端子と、 複数の出力信号端子と、 ２分木加算器アレイとを備え、 前記２分木加算器アレイは、複数の乗数データ及び複数
の被乗数データを前記複数の入力信号端子を介して入力
するとともに、それらに対応する積データを前記複数の
出力信号端子を介して出力するために前記入力端子及び
出力端子に接続され、 前記２分木加算器アレイは複数のエッジを備えた規則的
な構造物の中に集積化されるとともに、前記複数のエッ
ジのうちの第１のエッジに沿って位置調整され、前記複
数の入力信号端子及び出力信号端子は前記複数のエッジ
のうちの第２のエッジに沿って配置される装置。 - 【請求項２】前記２分木加算器アレイはインターリーブ
されている請求項１に記載の装置。 - 【請求項３】前記２分木加算器アレイは複数行の加算器
を備え、前記複数行のうちの各行はほぼ等しい数の加算
器を含む請求項１に記載の装置。 - 【請求項４】前記２分木加算器アレイは複数行の加算器
を備えるとともに、前記複数行の加算器のうちの隣接す
る加算器間に複数の相互連結部を備え、前記複数の相互
連結部は、前記複数行の加算器の間においてほぼ等しい
長さを有する請求項１に記載の装置。 - 【請求項５】前記２分木加算器アレイは折り曲げ型３ス
テージ・パイプライン構造である請求項１に記載の装
置。 - 【請求項６】前記２分木加算器アレイは、 符号化ステージと、 加算器配列ステージと、 出力加算器ステージとを備え、 前記符号化ステージは、前記複数の乗数データ及び前記
複数の被乗数データを入力し、それらに対応する複数の
部分積データを出力するために、前記複数の入力信号端
子に接続され、 前記加算器アレイ・ステージは、前記複数の部分積デー
タを入力するとともにそれらのデータの和を計算し、そ
れらに対応する複数の和データを出力するために、前記
符号化ステージに接続され、 前記出力加算器ステージは、前記複数の和データを入力
するとともにそれらのデータの和を計算し、それらに対
応する複数の積データを出力するために、前記加算器ア
レイ・ステージに接続される請求項１に記載の装置。 - 【請求項７】前記加算器アレイ・ステージは複数の４対
２圧縮器を備える請求項６に記載の装置。 - 【請求項８】前記出力加算器ステージは条件付き和加算
器を備える請求項６に記載の装置。 - 【請求項９】前記掛け算器が集積化される集積回路を更
に備える請求項１に記載の装置。 - 【請求項１０】前記掛け算器が内蔵されるコンピュータ
を備える請求項１に記載の装置。 - 【請求項１１】集積化された倍精度浮動小数点型掛け算
回路を備える装置を提供する方法であって、 複数の入力信号端子を提供する工程と、 複数の出力信号端子を提供する工程と、 ２分木加算器アレイを提供する工程とを備え、 前記２分木加算器アレイは、複数の乗数データ及び複数
の被乗数データを前記複数の入力端子を介して入力する
とともに、それらに対応する積データを前記複数の出力
信号端子を介して出力するために、前記入力端子及び出
力端子に接続され、 前記２分木加算器は複数のエッジを備えた規則的な構造
物の中に集積化されるとともに、前記複数のエッジのう
ちの第１のエッジに沿って位置調整され、前記複数の入
力信号端子及び出力信号端子は前記複数のエッジのうち
の第２のエッジに沿って配置される装置を提供する方
法。 - 【請求項１２】前記２分木加算器アレイを提供する工程
は、インターリーブされた２分木加算器アレイを提供す
る工程を備える請求項１１に記載の装置を提供する方
法。 - 【請求項１３】前記２分木加算器アレイを提供する工程
は、複数行の加算器を備える２分木加算器アレイを提供
する工程を備え、前記複数行のうちの各行はほぼ等しい
数の加算器を含む請求項１１に記載の装置を提供する方
法。 - 【請求項１４】前記２分木加算器アレイを提供する工程
は、複数行の加算器を備えた２分木加算器アレイを提供
する工程を備え、前記２分木加算器アレイは複数行のう
ちの隣接する行の間に複数の相互連結部を備える複数行
の加算器を含み、 前記複数の相互連結部のうちの対応する相互連結部は、
前記複数行の加算器の間においてほぼ等しい長さを有す
る請求項１１に記載の装置を提供する方法。 - 【請求項１５】前記２分木加算器アレイを提供する工程
は、折り曲げ型３ステージ・パイプライン構造を有する
２分木加算器アレイを提供する工程を備える請求項１１
に記載の装置を提供する方法。 - 【請求項１６】前記２分木加算器アレイを提供する工程
は、 符号化ステージを提供する工程と、 加算器アレイ・ステージを提供する工程と、 出力加算器ステージを提供する工程とを備え、 前記符号化ステージは、前記複数の乗数データ及び前記
複数の被乗数データを入力し、それらに対応する複数の
部分積データを出力するために、前記複数の入力信号端
子に接続され、 前記加算器アレイ・ステージは、前記複数の部分積デー
タを入力するとともにそれらのデータの和を計算し、そ
れらに対応する複数の和データを出力するために、前記
符号化ステージに接続され、 前記出力加算器ステージは、前記複数の和データを入力
するとともに、それらのデータの和を計算し、それらに
対応する複数の積データを出力するために、前記加算器
アレイ・ステージに接続される請求項１１に記載の装置
を提供する方法。 - 【請求項１７】前記加算器アレイ・ステージを提供する
工程は複数の４対２圧縮器を提供する工程を備える請求
項１６に記載の装置を提供する方法。 - 【請求項１８】出力加算器ステージを提供する工程は条
件付き和加算器を備える請求項１６に記載の装置を提供
する方法。 - 【請求項１９】前記掛け算器が集積化される集積回路を
提供する工程を更に備える請求項１１に記載の装置を提
供する方法。 - 【請求項２０】前記掛け算器が内蔵されるコンピュータ
を提供する工程を更に備える請求項１１に記載の装置を
提供する方法。 - 【請求項２１】集積化された構造物内において倍精度浮
動小数点の乗算を実行する方法であって、 複数の乗数データ及び複数の被乗数データを複数の入力
端子を介して入力する工程と、 複数の乗数データ及び被乗数データに対応する２分木加
算器アレイを備えた複数の積データを複数の出力信号端
子を介して出力する工程とを備え、 前記２分木加算器アレイは複数のエッジを備えた規則的
な構造物の中に集積化されるとともに、前記複数のエッ
ジのうちの第１のエッジに沿って位置調整され、前記複
数の入力信号端子及び出力信号端子は前記複数のエッジ
のうちの第２のエッジに沿って配置される乗算を実行す
る方法。 - 【請求項２２】複数の乗数データ及び被乗数データに対
応する２分木加算器アレイを備えた複数の積データを複
数の出力信号端子を介して出力する工程は、インターリ
ーブされた２分木加算器アレイを備えた複数の積データ
を出力する工程を備える請求項２１に記載の乗算を実行
する方法。 - 【請求項２３】複数の乗数データ及び被乗数データに対
応する２分木加算器アレイを備えた複数の積データを複
数の出力信号端子を介して出力する工程は、複数行の加
算器を備える２分木加算器アレイを備えた複数の積デー
タを出力する工程を備え、前記複数行のうちの各行はほ
ぼ等しい数の加算器を含む請求項２１に記載の乗算を実
行する方法。 - 【請求項２４】複数の乗数データ及び被乗数データに対
応する２分木加算器アレイを備えた複数の積データを複
数の出力信号端子を介して出力する工程は、２分木加算
器アレイを備えた複数の積データを出力する工程を備
え、前記２分木加算器アレイは複数行の加算器のうちの
隣接する行の間に複数の相互連結部を備える複数行の加
算器を含み、 前記複数の相互連結部のうち対応する相互連結部は、前
記複数行加算器の間においてほぼ等しい長さを有する請
求項２１に記載の乗算を実行する方法。 - 【請求項２５】複数の乗数データ及び被乗数データに対
応する２分木加算器アレイを備えた複数の積データを複
数の出力信号端子を介して出力する工程は、複数の積デ
ータを出力する工程を備え、前記積データは折り曲げ型
３ステージ・パイプライン構造を有する２分木加算器ア
レイを備える請求項２１に記載の乗算を実行する方法。 - 【請求項２６】複数の乗数データ及び被乗数データに対
応する２分木加算器アレイを備えた複数の積データを複
数の出力信号端子を介して出力する工程は、 符号化ステージにより前記乗数データ及び前記複数の被
乗数データを入力する工程と、それらに対応する複数の
部分積データを出力する工程と、 加算器アレイ・ステージにより前記複数の部分積データ
を入力する工程及びそれらのデータの和を計算する工程
と、それらに対応する複数の和データを出力する工程
と、 出力加算器ステージにより前記複数の和データを入力す
る工程及びそれらのデータの和を計算する工程と、それ
らに対応する複数の積データを出力する工程とを備える
請求項２１に記載の乗算を実行する方法。 - 【請求項２７】加算器アレイ・ステージにより前記複数
の部分積データを入力する工程及びそれらのデータの和
を計算する工程と、それらに対応する複数の和データを
出力する工程はと、複数の４対２圧縮器により前記複数
の部分積データを入力する工程及びそれらのデータの和
を計算する工程と、それらに対応する和データを出力す
る工程とを備える請求項２６に記載の乗算を実行する方
法。 - 【請求項２８】出力加算器ステージにより前記複数の和
データを入力する工程及びそれらのデータの和を計算す
る工程と、それらに対応する複数の積データを出力する
工程とは、条件付き和加算器により前記複数の和データ
を入力する工程及びそれらのデータの和を計算する工程
と、それらに対応する複数の積データを出力する工程と
を備える請求項２６に記載の乗算を実行する方法。 - 【請求項２９】集積回路内にて前記工程を行う請求項２
１に記載の乗算を実行する方法。 - 【請求項３０】コンピュータ内にて前記工程を行う請求
項２１に記載の乗算を実行する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/498,145 US5790446A (en) | 1995-07-05 | 1995-07-05 | Floating point multiplier with reduced critical paths using delay matching techniques |
| US08/498145 | 1995-07-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934688A true JPH0934688A (ja) | 1997-02-07 |
| JP3761977B2 JP3761977B2 (ja) | 2006-03-29 |
Family
ID=23979769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17351696A Expired - Fee Related JP3761977B2 (ja) | 1995-07-05 | 1996-07-03 | 遅延整合技術の利用によりクリティカル・パスを減少させた浮動小数点型掛け算器及びその演算方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5790446A (ja) |
| JP (1) | JP3761977B2 (ja) |
| KR (1) | KR970008893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| AUPS102902A0 (en) * | 2002-03-13 | 2002-04-11 | Hearworks Pty Ltd | A method and system for reducing potentially harmful noise in a signal arranged to convey speech |
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