JPH0934704A - 無条件ジャンプ命令処理方法並びにそのための無条件ジャンプ命令処理装置及び汎用レジスタ - Google Patents
無条件ジャンプ命令処理方法並びにそのための無条件ジャンプ命令処理装置及び汎用レジスタInfo
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- JPH0934704A JPH0934704A JP7182352A JP18235295A JPH0934704A JP H0934704 A JPH0934704 A JP H0934704A JP 7182352 A JP7182352 A JP 7182352A JP 18235295 A JP18235295 A JP 18235295A JP H0934704 A JPH0934704 A JP H0934704A
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Abstract
(57)【要約】
【課題】 分岐先命令のプリフェッチ処理の無駄をなく
し、また多重プロセッサにおける分岐先命令のプリフェ
ッチ処理の信頼性を高めることを目的とする。 【解決手段】 プリデコードした命令が無条件ジャンプ
命令の場合に、汎用レジスタ４の特定領域５に入ってい
る第１の分岐先アドレスＡ0 （予測値）の記憶領域（記
憶手段１）から分岐先命令をプリフェッチしてバッファ
に保持するとともに、デコード後の前記無条件ジャンプ
命令を実行するに際し、これにより特定される第２の分
岐先アドレス（期待値）が第１の分岐先アドレスＡ0 と
一致することを確認した上で、すでに保持している前記
分岐先命令を実行することを前提とし、所定状態のとき
に無効化されるフラグ６を特定領域５に対応して設け、
フラグ６が有効であるときのみ前記分岐先命令をプリフ
ェッチするように構成する。なお、所定状態とは、電源
投入直後やパリティエラーの検出時などである。
し、また多重プロセッサにおける分岐先命令のプリフェ
ッチ処理の信頼性を高めることを目的とする。 【解決手段】 プリデコードした命令が無条件ジャンプ
命令の場合に、汎用レジスタ４の特定領域５に入ってい
る第１の分岐先アドレスＡ0 （予測値）の記憶領域（記
憶手段１）から分岐先命令をプリフェッチしてバッファ
に保持するとともに、デコード後の前記無条件ジャンプ
命令を実行するに際し、これにより特定される第２の分
岐先アドレス（期待値）が第１の分岐先アドレスＡ0 と
一致することを確認した上で、すでに保持している前記
分岐先命令を実行することを前提とし、所定状態のとき
に無効化されるフラグ６を特定領域５に対応して設け、
フラグ６が有効であるときのみ前記分岐先命令をプリフ
ェッチするように構成する。なお、所定状態とは、電源
投入直後やパリティエラーの検出時などである。
Description
【０００１】
【発明の属する技術分野】本発明は、無条件ジャンプ命
令処理方法およびそのための装置に関し、特にプリデコ
ードした命令が無条件ジャンプ命令の場合に、汎用レジ
スタの特定領域に入っている第１の分岐先アドレスの記
憶領域から分岐先命令をプリフェッチして保持するとと
もに、デコード後の前記無条件ジャンプ命令を実行する
に際し、これにより特定される第２の分岐先アドレスが
第１の分岐先アドレスと一致することを確認した上で前
記分岐先命令を続けて実行するようにしたものに関す
る。
令処理方法およびそのための装置に関し、特にプリデコ
ードした命令が無条件ジャンプ命令の場合に、汎用レジ
スタの特定領域に入っている第１の分岐先アドレスの記
憶領域から分岐先命令をプリフェッチして保持するとと
もに、デコード後の前記無条件ジャンプ命令を実行する
に際し、これにより特定される第２の分岐先アドレスが
第１の分岐先アドレスと一致することを確認した上で前
記分岐先命令を続けて実行するようにしたものに関す
る。
【０００２】一般に、プロセッサにおける無条件ジャン
プ命令の分岐処理の高速化を図るために、汎用レジスタ
の特定領域に分岐先アドレスを保持しておき、無条件ジ
ャンプ命令がプリデコードされた時点でこの分岐先アド
レスの分岐先命令をプリフェッチすることが行われてい
る。
プ命令の分岐処理の高速化を図るために、汎用レジスタ
の特定領域に分岐先アドレスを保持しておき、無条件ジ
ャンプ命令がプリデコードされた時点でこの分岐先アド
レスの分岐先命令をプリフェッチすることが行われてい
る。
【０００３】そして、例えばそれぞれパイプライン処理
を行っている多重プロセッサの出力同士を比較するよう
な高信頼性システムの場合に、第１のプロセッサで発生
したパリティエラーなどが第２のプロセッサに通知され
る前に当該プロセッサが新たな命令を実行して前記特定
領域の内容を変更した状態、すなわち第１のプロセッサ
と第２のプロセッサの各汎用レジスタで指定される分岐
先アドレスが不一致となって、両プロセッサが再同期ス
タートした後の無条件ジャンプ命令の際にプリフェッチ
される分岐先命令が異なるといったエラー状態の発生を
抑制することが望ましく、本発明はこのような要請に応
えるものである。
を行っている多重プロセッサの出力同士を比較するよう
な高信頼性システムの場合に、第１のプロセッサで発生
したパリティエラーなどが第２のプロセッサに通知され
る前に当該プロセッサが新たな命令を実行して前記特定
領域の内容を変更した状態、すなわち第１のプロセッサ
と第２のプロセッサの各汎用レジスタで指定される分岐
先アドレスが不一致となって、両プロセッサが再同期ス
タートした後の無条件ジャンプ命令の際にプリフェッチ
される分岐先命令が異なるといったエラー状態の発生を
抑制することが望ましく、本発明はこのような要請に応
えるものである。
【０００４】
【従来の技術】図５は、従来の無条件ジャンプ命令処理
方式の概要を示す説明図であり、11は主記憶、12は命令
キャッシュ、13は命令バッファ、14はこの命令バッファ
中のプリデコード部、15は命令種別信号、16はデコード
部、17はデ−タキャッシュ、18は汎用レジスタ、19はこ
の汎用レジスタ中の特定領域（例えばＧＲ３）、20はこ
の特定領域に格納されている分岐先アドレス、21は演算
部、22はゲート部をそれぞれ示している。
方式の概要を示す説明図であり、11は主記憶、12は命令
キャッシュ、13は命令バッファ、14はこの命令バッファ
中のプリデコード部、15は命令種別信号、16はデコード
部、17はデ−タキャッシュ、18は汎用レジスタ、19はこ
の汎用レジスタ中の特定領域（例えばＧＲ３）、20はこ
の特定領域に格納されている分岐先アドレス、21は演算
部、22はゲート部をそれぞれ示している。
【０００５】ここで、主記憶11から命令キャッシュ12に
移された命令群はプログラムカウンタ（図示省略）によ
って指示される順序で命令バッファ13に取り込まれ、そ
このプリデコード部14でプリデコードされてその内容が
無条件ジャンプ命令であるかどうかの判断がおこなわれ
る。
移された命令群はプログラムカウンタ（図示省略）によ
って指示される順序で命令バッファ13に取り込まれ、そ
このプリデコード部14でプリデコードされてその内容が
無条件ジャンプ命令であるかどうかの判断がおこなわれ
る。
【０００６】この判断結果が「無条件ジャンプ命令であ
る」の場合にはその旨の命令種別信号15がゲート部22に
送られてこれを開状態とし、汎用レジスタ中の特定領域
19の分岐先アドレス20がプリフェッチ用デ−タとして主
記憶11や命令キャッシュ12に与えられ、この分岐先アド
レス20の領域の命令（分岐先命令）がプリフェッチされ
て命令バッファ13に格納される。
る」の場合にはその旨の命令種別信号15がゲート部22に
送られてこれを開状態とし、汎用レジスタ中の特定領域
19の分岐先アドレス20がプリフェッチ用デ−タとして主
記憶11や命令キャッシュ12に与えられ、この分岐先アド
レス20の領域の命令（分岐先命令）がプリフェッチされ
て命令バッファ13に格納される。
【０００７】そして、命令バッファ13から取り出された
前記無条件ジャンプ命令がデコード部16でデコードさ
れ、その内容が演算部21で実行されるとき、プロセッサ
は当該命令により指定される汎用レジスタ領域のデ−タ
（本来の分岐先アドレス）とプリフェッチのときに用い
た分岐先アドレス20と一致するかどうかを判断する。
前記無条件ジャンプ命令がデコード部16でデコードさ
れ、その内容が演算部21で実行されるとき、プロセッサ
は当該命令により指定される汎用レジスタ領域のデ−タ
（本来の分岐先アドレス）とプリフェッチのときに用い
た分岐先アドレス20と一致するかどうかを判断する。
【０００８】その結果が「一致する」の場合にはすでに
命令バッファ13に格納している分岐先命令を続けて実行
し、また「一致しない」の場合にはこの分岐先命令を取
り消すとともにあらためて本来の分岐先アドレスへのフ
ェッチ処理へと移行する。
命令バッファ13に格納している分岐先命令を続けて実行
し、また「一致しない」の場合にはこの分岐先命令を取
り消すとともにあらためて本来の分岐先アドレスへのフ
ェッチ処理へと移行する。
【０００９】このように、無条件ジャンプ命令の場合に
はプリデコードのときにその分岐先アドレスをいわば予
測することにより当該命令に続いて実行される分岐先命
令をあらかじめ命令バッファ13にプリフェッチしてお
き、その後の当該無条件ジャンプ命令の実行時に本来の
分岐先アドレスと先の予測値が一致することを確認した
上でプリフェッチした分岐先命令を用いるようにしてい
る。
はプリデコードのときにその分岐先アドレスをいわば予
測することにより当該命令に続いて実行される分岐先命
令をあらかじめ命令バッファ13にプリフェッチしてお
き、その後の当該無条件ジャンプ命令の実行時に本来の
分岐先アドレスと先の予測値が一致することを確認した
上でプリフェッチした分岐先命令を用いるようにしてい
る。
【００１０】この分岐先アドレスの予測精度を高めるた
めには、プログラム作成者は、 ・無条件ジャンプ命令で指定される汎用レジスタ領域の
デ−タ（本来の分岐先アドレス）と当該命令のプリデコ
ード時の特定領域19のデ−タ（予測した分岐先アドレ
ス）とを極力一致させる、 ・無条件ジャンプ命令で指定される汎用レジスタ領域と
して特定領域19を極力用いる、ような各プログラムを作
成することになる。
めには、プログラム作成者は、 ・無条件ジャンプ命令で指定される汎用レジスタ領域の
デ−タ（本来の分岐先アドレス）と当該命令のプリデコ
ード時の特定領域19のデ−タ（予測した分岐先アドレ
ス）とを極力一致させる、 ・無条件ジャンプ命令で指定される汎用レジスタ領域と
して特定領域19を極力用いる、ような各プログラムを作
成することになる。
【００１１】なお、汎用レジスタ18はキャッシュメモリ
やアドレス変換バッファのような有効フラグを持たない
のが一般的である。これは、汎用レジスタのセットはプ
ログラムによって行われるため、その作成者はどの領域
にデ−タが書き込まれ、またどの領域が無効デ−タ（不
定デ−タ）であるかを知ることができ、この無効デ−タ
領域を参照しないようなプログラム内容とすればよいか
らである。
やアドレス変換バッファのような有効フラグを持たない
のが一般的である。これは、汎用レジスタのセットはプ
ログラムによって行われるため、その作成者はどの領域
にデ−タが書き込まれ、またどの領域が無効デ−タ（不
定デ−タ）であるかを知ることができ、この無効デ−タ
領域を参照しないようなプログラム内容とすればよいか
らである。
【００１２】また、無条件ジャンプ命令の例としては、
サブルーチン呼び出し命令で復帰アドレスを汎用レジス
タに格納し、サブルーチンから戻るときにこの汎用レジ
スタの値を用いることなどがある。
サブルーチン呼び出し命令で復帰アドレスを汎用レジス
タに格納し、サブルーチンから戻るときにこの汎用レジ
スタの値を用いることなどがある。
【００１３】図６は、従来の、二重プロセッサの一方で
パリティエラーが発生したときの様子を示す説明図であ
り、ＣＰＵ♯１とＣＰＵ♯２はともに同じ命令群をパイ
プライン処理している。なお、各命令の内容は、デコー
ド（Ｄecode ）ー演算（Ｅxecute）ーライト（Ｗrite）
の一連の処理である。
パリティエラーが発生したときの様子を示す説明図であ
り、ＣＰＵ♯１とＣＰＵ♯２はともに同じ命令群をパイ
プライン処理している。なお、各命令の内容は、デコー
ド（Ｄecode ）ー演算（Ｅxecute）ーライト（Ｗrite）
の一連の処理である。
【００１４】ＣＰＵ♯１は、命令１のデコードサイクル
（１番目のサイクル）でパリティエラーが発生したため
に次のサイクルの命令実行をキャンセルして割込みを発
生し、続いて逐次処理へと移行する。
（１番目のサイクル）でパリティエラーが発生したため
に次のサイクルの命令実行をキャンセルして割込みを発
生し、続いて逐次処理へと移行する。
【００１５】ＣＰＵ♯２は、ＣＰＵ♯１から、このパリ
ティエラーの通知を５番目のサイクルで受け取り当該サ
イクルの命令実行をキャンセルして割込みを発生し、続
いて逐次処理へと移行する。
ティエラーの通知を５番目のサイクルで受け取り当該サ
イクルの命令実行をキャンセルして割込みを発生し、続
いて逐次処理へと移行する。
【００１６】すなわち、ＣＰＵ♯２の方は、ＣＰＵ♯１
でパリティエラーが発生した後もプロセス実行を継続し
て命令１〜命令４の処理を行なっており、命令２の実行
の結果、ＣＰＵ♯２の汎用レジスタ18のＧＲ３領域（特
定領域）の内容はＧＲ４領域のデ−タとＧＲ５領域のデ
−タとの加算値で更新される。
でパリティエラーが発生した後もプロセス実行を継続し
て命令１〜命令４の処理を行なっており、命令２の実行
の結果、ＣＰＵ♯２の汎用レジスタ18のＧＲ３領域（特
定領域）の内容はＧＲ４領域のデ−タとＧＲ５領域のデ
−タとの加算値で更新される。
【００１７】一方、ＣＰＵ♯１の汎用レジスタ18のＧＲ
３領域はこのような更新が行われないので、割込み発生
時点（プロセス実行の最終サイクル）での各ＣＰＵにお
けるＧＲ３領域の内容、すなわち分岐先アドレスには不
一致が生じることになる。もっとも、この段階での分岐
先アドレスの不一致はエラーとはならない。
３領域はこのような更新が行われないので、割込み発生
時点（プロセス実行の最終サイクル）での各ＣＰＵにお
けるＧＲ３領域の内容、すなわち分岐先アドレスには不
一致が生じることになる。もっとも、この段階での分岐
先アドレスの不一致はエラーとはならない。
【００１８】なお、逐次処理とは、割込み発生時点では
まだ完了していない突き放し処理の完了を待つことであ
り、例えばそれ以前の命令によってメモリへの書き込み
が要求されてその書き込み待ちがある場合にこれの実行
が終了するまで割込み処理への状態遷移を待たせること
である。
まだ完了していない突き放し処理の完了を待つことであ
り、例えばそれ以前の命令によってメモリへの書き込み
が要求されてその書き込み待ちがある場合にこれの実行
が終了するまで割込み処理への状態遷移を待たせること
である。
【００１９】ＣＰＵ♯１およびＣＰＵ♯２は、ともに停
止状態のｔ1 の時点で再同期スタートして退避・切替処
理へと移行する。このとき、各ＣＰＵは、割込み発生時
点での自らの状態を表すＰＳＷ(processor status wor
d) や実行命令のアドレスを示すＰＣ(programm counte
r)の内容をそれぞれの制御レジスタなどにいったん退避
させ、かつＰＳＷおよびＰＣの内容を割込み処理用の新
たなデ−タに切り替えている。
止状態のｔ1 の時点で再同期スタートして退避・切替処
理へと移行する。このとき、各ＣＰＵは、割込み発生時
点での自らの状態を表すＰＳＷ(processor status wor
d) や実行命令のアドレスを示すＰＣ(programm counte
r)の内容をそれぞれの制御レジスタなどにいったん退避
させ、かつＰＳＷおよびＰＣの内容を割込み処理用の新
たなデ−タに切り替えている。
【００２０】続いてＣＰＵ♯１およびＣＰＵ♯２はｔ2
の時点でプロセス実行の再開（割込処理）へと移行す
る。このとき、各ＣＰＵは、自らのキャッシュメモリや
アドレス変換バッファの各フラグを無効化し、また対応
する内部レジスタ等の内容をすべて一致させてから復帰
する。なお、各ＣＰＵの汎用レジスタはフラグを有して
いないので無効化されることはない。
の時点でプロセス実行の再開（割込処理）へと移行す
る。このとき、各ＣＰＵは、自らのキャッシュメモリや
アドレス変換バッファの各フラグを無効化し、また対応
する内部レジスタ等の内容をすべて一致させてから復帰
する。なお、各ＣＰＵの汎用レジスタはフラグを有して
いないので無効化されることはない。
【００２１】ここで、「復帰」とは、割込処理から通常
処理に戻ること、すなわち各ＣＰＵで一致するように復
元されたＰＳＷ、ＰＣおよび汎用レジスタの各デ−タを
用いてプロセス実行を再開することである。
処理に戻ること、すなわち各ＣＰＵで一致するように復
元されたＰＳＷ、ＰＣおよび汎用レジスタの各デ−タを
用いてプロセス実行を再開することである。
【００２２】また、各ＣＰＵの内部レジスタ等の内容を
一致させるためには、多重ＣＰＵの任意の一つを基準と
してその退避データなどをメモリに書き出し、これを全
ＣＰＵに読み込ませる等の処理が行なわれる。
一致させるためには、多重ＣＰＵの任意の一つを基準と
してその退避データなどをメモリに書き出し、これを全
ＣＰＵに読み込ませる等の処理が行なわれる。
【００２３】一方、図示のＣＰＵ♯１およびＣＰＵ♯２
は、割込処理に入っても各ＣＰＵの内部状態を一致させ
る処理が終了するまではそれぞれの汎用レジスタ18のＧ
Ｒ３領域（特定領域）のデ−タは不一致のままである。
は、割込処理に入っても各ＣＰＵの内部状態を一致させ
る処理が終了するまではそれぞれの汎用レジスタ18のＧ
Ｒ３領域（特定領域）のデ−タは不一致のままである。
【００２４】そのため、割込処理プログラム中の無条件
ジャンプ命令がプリデコードされると、ＣＰＵ♯１がそ
の汎用レジスタ18のＧＲ３領域から取り出してくる分岐
先アドレスとＣＰＵ♯２のそれとが一致せずエラーとな
る。
ジャンプ命令がプリデコードされると、ＣＰＵ♯１がそ
の汎用レジスタ18のＧＲ３領域から取り出してくる分岐
先アドレスとＣＰＵ♯２のそれとが一致せずエラーとな
る。
【００２５】
【発明が解決しようとする課題】従来のこのような無条
件ジャンプ命令処理方式は、当該命令のプリデコードの
ときに予測した分岐先アドレスと無条件ジャンプ命令が
期待している分岐先アドレスとが一致しない場合には、
この予測アドレスを用いて行ったプリフェッチ処理が無
駄になってしまうという問題点を有している。
件ジャンプ命令処理方式は、当該命令のプリデコードの
ときに予測した分岐先アドレスと無条件ジャンプ命令が
期待している分岐先アドレスとが一致しない場合には、
この予測アドレスを用いて行ったプリフェッチ処理が無
駄になってしまうという問題点を有している。
【００２６】また、多重プロセッサの出力同士を比較す
るような高信頼性システムにおける第１のプロセッサで
発生したパリティエラーなどが第２のプロセッサに通知
される前に当該プロセッサの特定領域の内容（予測した
分岐先アドレス）が変更されたときには、それぞれの予
測アドレスが不一致となってしまうため、両プロセッサ
が再同期スタートした後でこの特定領域の内容が一致化
されないまま割込処理プログラム中の無条件ジャンプ命
令がプリデコードされると両者の分岐先アドレスが異な
ってしまうという本質的な問題点があった。
るような高信頼性システムにおける第１のプロセッサで
発生したパリティエラーなどが第２のプロセッサに通知
される前に当該プロセッサの特定領域の内容（予測した
分岐先アドレス）が変更されたときには、それぞれの予
測アドレスが不一致となってしまうため、両プロセッサ
が再同期スタートした後でこの特定領域の内容が一致化
されないまま割込処理プログラム中の無条件ジャンプ命
令がプリデコードされると両者の分岐先アドレスが異な
ってしまうという本質的な問題点があった。
【００２７】そこで、本発明では、プリデコードされた
時点での無条件ジャンプ命令の分岐先アドレスの予測値
を格納する汎用レジスタ領域に有効／無効を示すフラグ
を設け、これが「無効」に設定されている場合には、無
条件ジャンプ命令の分岐先命令のプリフェッチ処理を禁
止することにより、分岐先命令のプリフェッチ処理の無
駄をなくし、また多重プロセッサにおける分岐先命令の
プリフェッチ処理の信頼性を高めることを目的とする。
時点での無条件ジャンプ命令の分岐先アドレスの予測値
を格納する汎用レジスタ領域に有効／無効を示すフラグ
を設け、これが「無効」に設定されている場合には、無
条件ジャンプ命令の分岐先命令のプリフェッチ処理を禁
止することにより、分岐先命令のプリフェッチ処理の無
駄をなくし、また多重プロセッサにおける分岐先命令の
プリフェッチ処理の信頼性を高めることを目的とする。
【００２８】
【課題を解決するための手段】図１は、本発明の原理説
明図である。図において、１は、記憶手段であり、分岐
先アドレスＡ0 （予測値）の部分には無条件ジャンプ命
令の分岐先命令が保持されている。２は、命令実行手段
であり、記憶手段１から取り出した命令のプリデコー
ド、デコード、実行といった一連の処理を行なってい
る。３は、プリフェッチ要求手段であり、命令種別が
「無条件ジャンプ命令」で、かつ後述のフラグ６が「有
効（セット状態）」な場合にプリフェッチ要求を出力し
ている。４は、汎用レジスタであり、無条件ジャンプ命
令の分岐先アドレスなどを保持している。５は、特定領
域であり、分岐先アドレスＡ0 （予測値）を保持してい
る。６は、フラグであり、分岐先アドレスＡ0 の有効／
無効を示している。７は、フラグ設定手段であり、電源
投入時や各種エラー（パリティエラー、バスエラーな
ど）の検出時などにフラグ６を無効化（リセット）して
いる。なお、特定領域５の書き換えによりフラグ６は有
効化される。
明図である。図において、１は、記憶手段であり、分岐
先アドレスＡ0 （予測値）の部分には無条件ジャンプ命
令の分岐先命令が保持されている。２は、命令実行手段
であり、記憶手段１から取り出した命令のプリデコー
ド、デコード、実行といった一連の処理を行なってい
る。３は、プリフェッチ要求手段であり、命令種別が
「無条件ジャンプ命令」で、かつ後述のフラグ６が「有
効（セット状態）」な場合にプリフェッチ要求を出力し
ている。４は、汎用レジスタであり、無条件ジャンプ命
令の分岐先アドレスなどを保持している。５は、特定領
域であり、分岐先アドレスＡ0 （予測値）を保持してい
る。６は、フラグであり、分岐先アドレスＡ0 の有効／
無効を示している。７は、フラグ設定手段であり、電源
投入時や各種エラー（パリティエラー、バスエラーな
ど）の検出時などにフラグ６を無効化（リセット）して
いる。なお、特定領域５の書き換えによりフラグ６は有
効化される。
【００２９】命令実行手段２における処理の概要は次の
ようになっている。 記憶手段１から取り出した命令をプリデコードしてそ
の種別をプリフェッチ要求手段３に通知する。 プリフェッチされた分岐先命令を保持する。 命令をデコードする。 デコードされた内容を実行する。なお、無条件ジャン
プ命令であり、かつそこで特定される分岐先アドレスが
予測値のＡ0 と一致している場合には、すでに保持され
ている分岐先命令を続けて実行する。
ようになっている。 記憶手段１から取り出した命令をプリデコードしてそ
の種別をプリフェッチ要求手段３に通知する。 プリフェッチされた分岐先命令を保持する。 命令をデコードする。 デコードされた内容を実行する。なお、無条件ジャン
プ命令であり、かつそこで特定される分岐先アドレスが
予測値のＡ0 と一致している場合には、すでに保持され
ている分岐先命令を続けて実行する。
【００３０】図２は、本発明の、二重プロセッサの一方
でパリティエラーが発生したときの様子を示す説明図で
あり、図６の場合と同じようにＣＰＵ♯１とＣＰＵ♯２
はともに同じ命令群をパイプライン処理している。
でパリティエラーが発生したときの様子を示す説明図で
あり、図６の場合と同じようにＣＰＵ♯１とＣＰＵ♯２
はともに同じ命令群をパイプライン処理している。
【００３１】図６の場合と相違しているのは、 ・パリティエラーの発生検出時からプロセス実行の再開
時（ｔ2 ）までの任意の時点でフラグ６を無効化してい
ること ・それにともない、プロセス実行の再開時（ｔ2 ）にお
いては汎用レジスタ４の特定領域（例えばＧＲ３）５の
分岐先アドレスＡ0 はいわば使用禁止となっていること ・そのため、プロセス実行の再開後の処理においてＣＰ
Ｕ♯１およびＣＰＵ♯２の特定領域５の書き込みが行な
われないかぎり、無条件ジャンプ命令のプリデコード時
にその分岐先命令はプリフェッチされないことなどであ
る。
時（ｔ2 ）までの任意の時点でフラグ６を無効化してい
ること ・それにともない、プロセス実行の再開時（ｔ2 ）にお
いては汎用レジスタ４の特定領域（例えばＧＲ３）５の
分岐先アドレスＡ0 はいわば使用禁止となっていること ・そのため、プロセス実行の再開後の処理においてＣＰ
Ｕ♯１およびＣＰＵ♯２の特定領域５の書き込みが行な
われないかぎり、無条件ジャンプ命令のプリデコード時
にその分岐先命令はプリフェッチされないことなどであ
る。
【００３２】本発明の無条件ジャンプ命令処理方法とし
ての基本的な構成は、「プリデコードした命令が無条件
ジャンプ命令の場合に、汎用レジスタの特定領域に入っ
ている第１の分岐先アドレスの記憶領域から分岐先命令
をプリフェッチして保持するとともに、デコード後の前
記無条件ジャンプ命令を実行するに際し、これにより特
定される第２の分岐先アドレスが第１の分岐先アドレス
と一致することを確認した上で、前記無条件ジャンプ命
令に続いて前記分岐先命令を実行する無条件ジャンプ命
令処理方法において、所定状態のときに無効化されるフ
ラグを前記特定領域に対応して設け、当該フラグが有効
であるときのみ前記分岐先命令をプリフェッチするよう
にしたこと」である。
ての基本的な構成は、「プリデコードした命令が無条件
ジャンプ命令の場合に、汎用レジスタの特定領域に入っ
ている第１の分岐先アドレスの記憶領域から分岐先命令
をプリフェッチして保持するとともに、デコード後の前
記無条件ジャンプ命令を実行するに際し、これにより特
定される第２の分岐先アドレスが第１の分岐先アドレス
と一致することを確認した上で、前記無条件ジャンプ命
令に続いて前記分岐先命令を実行する無条件ジャンプ命
令処理方法において、所定状態のときに無効化されるフ
ラグを前記特定領域に対応して設け、当該フラグが有効
であるときのみ前記分岐先命令をプリフェッチするよう
にしたこと」である。
【００３３】本発明の無条件ジャンプ命令処理装置とし
ての基本的な構成は、「プリデコードした命令が無条件
ジャンプ命令の場合に、汎用レジスタの特定領域に入っ
ている第１の分岐先アドレスの記憶領域から分岐先命令
をプリフェッチして保持するとともに、デコード後の前
記無条件ジャンプ命令を実行するに際し、これにより特
定される第２の分岐先アドレスが第１の分岐先アドレス
と一致することを確認した上で前記分岐先命令を続けて
実行する無条件ジャンプ命令処理装置において、前記特
定領域に対応し、かつ所定状態のときに無効化されるフ
ラグと、当該フラグが有効であるときのみ前記分岐先命
令のプリフェッチ要求を出力するプリフェッチ要求手段
とを備えたこと」である。
ての基本的な構成は、「プリデコードした命令が無条件
ジャンプ命令の場合に、汎用レジスタの特定領域に入っ
ている第１の分岐先アドレスの記憶領域から分岐先命令
をプリフェッチして保持するとともに、デコード後の前
記無条件ジャンプ命令を実行するに際し、これにより特
定される第２の分岐先アドレスが第１の分岐先アドレス
と一致することを確認した上で前記分岐先命令を続けて
実行する無条件ジャンプ命令処理装置において、前記特
定領域に対応し、かつ所定状態のときに無効化されるフ
ラグと、当該フラグが有効であるときのみ前記分岐先命
令のプリフェッチ要求を出力するプリフェッチ要求手段
とを備えたこと」である。
【００３４】本発明の汎用レジスタとしての基本的な構
成は、「無条件ジャンプ命令をプリデコードしたときの
プリフェッチ先を示す分岐先アドレスが特定領域に保持
されている汎用レジスタにおいて、前記特定領域に対応
し、かつ所定状態のときに無効化されて前記プリフェッ
チを抑止するためのフラグを備えたこと」である。
成は、「無条件ジャンプ命令をプリデコードしたときの
プリフェッチ先を示す分岐先アドレスが特定領域に保持
されている汎用レジスタにおいて、前記特定領域に対応
し、かつ所定状態のときに無効化されて前記プリフェッ
チを抑止するためのフラグを備えたこと」である。
【００３５】
【発明の実施の形態】図３および図４を参照して本発明
の実施の形態を説明する。図３は、本発明の無条件ジャ
ンプ命令処理方式の概要を示す説明図であり、図５で示
したものに前述のフラグ６およびフラグ設定手段７と、
新たなアンド回路23とを設けた形になっている。
の実施の形態を説明する。図３は、本発明の無条件ジャ
ンプ命令処理方式の概要を示す説明図であり、図５で示
したものに前述のフラグ６およびフラグ設定手段７と、
新たなアンド回路23とを設けた形になっている。
【００３６】アンド回路23にはフラグ信号24と命令種別
信号15とが入力され、アンド回路23の出力信号でゲート
部22を制御し、フラグ信号24が「有効フラグ」を、また
命令種別信号15が「無条件ジャンプ命令」をそれぞれ示
しているときには汎用レジスタ18の特定領域19（ＧＲ
３）に書き込まれている分岐先アドレスＡ0 がゲート部
22を通って主記憶11に送られる。
信号15とが入力され、アンド回路23の出力信号でゲート
部22を制御し、フラグ信号24が「有効フラグ」を、また
命令種別信号15が「無条件ジャンプ命令」をそれぞれ示
しているときには汎用レジスタ18の特定領域19（ＧＲ
３）に書き込まれている分岐先アドレスＡ0 がゲート部
22を通って主記憶11に送られる。
【００３７】図４は、命令バッファに取り込まれた命令
に対する処理手順を示す説明図であり、その内容は次の
ようになっている。 (1) 命令バッファ13に取り込まれた命令をプリデコード
部14でプリデコードして、次のステップに進む。 (2) 命令の種別が「無条件ジャンプ命令」で、かつフラ
グ６が有効化（セット）されているかどうかを判断し、
その結果が「YES 」の場合は次のステップに進み、「N
O」の場合はステップ(4) に進む。 (3) 汎用レジスタ18の特定領域19（ＧＲ３）で指定され
る分岐先アドレスＡ0 の分岐先命令を主記憶11からプリ
フェッチして命令バッファ13に保持して、次のステップ
に進む。 (4) 命令バッファ13から取り出した命令をデコード部16
でデコードして、次のステップに進む。 (5) 命令の種別が「無条件ジャンプ命令」であるかどう
かを判断し、その結果が「YES 」の場合は次のステップ
に進み、「NO」の場合はステップ(9) に進む。 (6) この命令で特定される分岐先アドレスと、ステップ
(3) で求めた分岐先アドレスＡ0 とが一致するかどうか
を判断し、その結果が「YES 」の場合は次のステップに
進み、「NO」の場合はステップ(8) に進む。 (7) ステップ(3) でプリフェッチした分岐先命令を命令
バッファ13から取り出して実行し、かつステップ(4) で
デコードした命令を取り消す。 (8) ステップ(3) でプリフェッチした分岐先命令を取り
消して、次のステップに進む。 (9) ステップ(4) でデコードした命令を実行する。
に対する処理手順を示す説明図であり、その内容は次の
ようになっている。 (1) 命令バッファ13に取り込まれた命令をプリデコード
部14でプリデコードして、次のステップに進む。 (2) 命令の種別が「無条件ジャンプ命令」で、かつフラ
グ６が有効化（セット）されているかどうかを判断し、
その結果が「YES 」の場合は次のステップに進み、「N
O」の場合はステップ(4) に進む。 (3) 汎用レジスタ18の特定領域19（ＧＲ３）で指定され
る分岐先アドレスＡ0 の分岐先命令を主記憶11からプリ
フェッチして命令バッファ13に保持して、次のステップ
に進む。 (4) 命令バッファ13から取り出した命令をデコード部16
でデコードして、次のステップに進む。 (5) 命令の種別が「無条件ジャンプ命令」であるかどう
かを判断し、その結果が「YES 」の場合は次のステップ
に進み、「NO」の場合はステップ(9) に進む。 (6) この命令で特定される分岐先アドレスと、ステップ
(3) で求めた分岐先アドレスＡ0 とが一致するかどうか
を判断し、その結果が「YES 」の場合は次のステップに
進み、「NO」の場合はステップ(8) に進む。 (7) ステップ(3) でプリフェッチした分岐先命令を命令
バッファ13から取り出して実行し、かつステップ(4) で
デコードした命令を取り消す。 (8) ステップ(3) でプリフェッチした分岐先命令を取り
消して、次のステップに進む。 (9) ステップ(4) でデコードした命令を実行する。
【００３８】ステップ(6) における分岐先アドレスの特
定は命令中で指定される汎用レジスタ領域に書き込まれ
ているデータを取り出すことにより行なわれる。なお、
この汎用レジスタ領域としては特定領域19を含む任意の
領域が用いられるのが一般的である。
定は命令中で指定される汎用レジスタ領域に書き込まれ
ているデータを取り出すことにより行なわれる。なお、
この汎用レジスタ領域としては特定領域19を含む任意の
領域が用いられるのが一般的である。
【００３９】また、ステップ(8) ーステップ(9) のルー
トをたどる命令の場合にはその中で指定される汎用レジ
スタ領域のデータ（分岐先アドレス）を読み出し、主記
憶11の当該アドレスに入っている分岐先命令を取り出す
といったフェッチ処理が行なわれる。
トをたどる命令の場合にはその中で指定される汎用レジ
スタ領域のデータ（分岐先アドレス）を読み出し、主記
憶11の当該アドレスに入っている分岐先命令を取り出す
といったフェッチ処理が行なわれる。
【００４０】
【発明の効果】本発明は、このように、プリデコードさ
れた時点での無条件ジャンプ命令の分岐先アドレスの予
測値を格納する汎用レジスタ領域に有効／無効を示すフ
ラグを設け、これが「無効」に設定されている場合に
は、無条件ジャンプ命令の分岐先命令のプリフェッチ処
理を禁止している。
れた時点での無条件ジャンプ命令の分岐先アドレスの予
測値を格納する汎用レジスタ領域に有効／無効を示すフ
ラグを設け、これが「無効」に設定されている場合に
は、無条件ジャンプ命令の分岐先命令のプリフェッチ処
理を禁止している。
【００４１】そのため、無条件ジャンプ命令のプリデコ
ード時の分岐先アドレス（予測値）とデコード時の分岐
先アドレス（期待値）との不一致にともなうプリフェッ
チ処理の無駄をなくすことができる。
ード時の分岐先アドレス（予測値）とデコード時の分岐
先アドレス（期待値）との不一致にともなうプリフェッ
チ処理の無駄をなくすことができる。
【００４２】また、プロセッサが多重化されたシステム
において、無条件ジャンプ命令のプリデコード時にプリ
フェッチした分岐先命令を当該無条件ジャンプ命令のデ
コード時に実行するときの各プロセッサ出力の一致性は
確保され、システムの信頼性を高めることができる。
において、無条件ジャンプ命令のプリデコード時にプリ
フェッチした分岐先命令を当該無条件ジャンプ命令のデ
コード時に実行するときの各プロセッサ出力の一致性は
確保され、システムの信頼性を高めることができる。
【図１】本発明の、原理説明図である。
【図２】本発明の、二重プロセッサの一方でパリティエ
ラーが発生したときの様子を示す説明図である。
ラーが発生したときの様子を示す説明図である。
【図３】本発明の、無条件ジャンプ命令処理方式の概要
を示す説明図である。
を示す説明図である。
【図４】本発明の、命令バッファに取り込まれた命令に
対する処理手順を示す説明図である。
対する処理手順を示す説明図である。
【図５】従来の、無条件ジャンプ命令処理方式の概要を
示す説明図である。
示す説明図である。
【図６】従来の、二重プロセッサの一方でパリティエラ
ーが発生したときの様子を示す説明図である。
ーが発生したときの様子を示す説明図である。
図１において、 １・・・記憶手段 ２・・・命令実行手段 ３・・・プリフェッチ要求手段 ４・・・汎用レジスタ ５・・・特定領域 ６・・・フラグ ７・・・フラグ設定手段
Claims (6)
- 【請求項１】 プリデコードした命令が無条件ジャンプ
命令の場合に、汎用レジスタの特定領域に入っている第
１の分岐先アドレスの記憶領域から分岐先命令をプリフ
ェッチして保持するとともに、デコード後の前記無条件
ジャンプ命令を実行するに際し、これにより特定される
第２の分岐先アドレスが第１の分岐先アドレスと一致す
ることを確認した上で前記分岐先命令を続けて実行する
無条件ジャンプ命令処理方法において、 所定状態のときに無効化されるフラグを前記特定領域に
対応して設け、 当該フラグが有効であるときのみ前記分岐先命令をプリ
フェッチするようにしたことを特徴とする無条件ジャン
プ命令処理方法。 - 【請求項２】 前記所定状態が、電源投入直後や、パリ
ティエラー等のハードウェア異常の検出時などであるこ
とを特徴とする請求項１記載の無条件ジャンプ命令処理
方法。 - 【請求項３】 プリデコードした命令が無条件ジャンプ
命令の場合に、汎用レジスタの特定領域に入っている第
１の分岐先アドレスの記憶領域から分岐先命令をプリフ
ェッチして保持するとともに、デコード後の前記無条件
ジャンプ命令を実行するに際し、これにより特定される
第２の分岐先アドレスが第１の分岐先アドレスと一致す
ることを確認した上で前記分岐先命令を続けて実行する
無条件ジャンプ命令処理装置において、 前記特定領域に対応し、かつ所定状態のときに無効化さ
れるフラグと、 当該フラグが有効であるときのみ前記分岐先命令のプリ
フェッチ要求を出力するプリフェッチ要求手段とを備え
たことを特徴とする無条件ジャンプ命令処理装置。 - 【請求項４】 前記所定状態が、電源投入直後や、パリ
ティエラー等のハードウェア異常の検出時などであるこ
とを特徴とする請求項３記載の無条件ジャンプ命令処理
装置。 - 【請求項５】 無条件ジャンプ命令をプリデコードした
ときのプリフェッチ先を示す分岐先アドレスが特定領域
に保持されている汎用レジスタにおいて、 前記特定領域に対応し、かつ所定状態のときに無効化さ
れて前記プリフェッチを抑止するためのフラグを備えた
ことを特徴とする汎用レジスタ。 - 【請求項６】 前記所定状態が、電源投入直後や、パリ
ティエラー等のハードウェア異常の検出時などであるこ
とを特徴とする請求項５記載の汎用レジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18235295A JP3394854B2 (ja) | 1995-07-19 | 1995-07-19 | 無条件ジャンプ命令処理方法並びにそのための無条件ジャンプ命令処理装置及び汎用レジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18235295A JP3394854B2 (ja) | 1995-07-19 | 1995-07-19 | 無条件ジャンプ命令処理方法並びにそのための無条件ジャンプ命令処理装置及び汎用レジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934704A true JPH0934704A (ja) | 1997-02-07 |
| JP3394854B2 JP3394854B2 (ja) | 2003-04-07 |
Family
ID=16116817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18235295A Expired - Fee Related JP3394854B2 (ja) | 1995-07-19 | 1995-07-19 | 無条件ジャンプ命令処理方法並びにそのための無条件ジャンプ命令処理装置及び汎用レジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3394854B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009603A (ja) * | 2008-08-25 | 2009-01-15 | Renesas Technology Corp | 情報処理装置 |
| CN111026442A (zh) * | 2019-12-17 | 2020-04-17 | 天津国芯科技有限公司 | 一种cpu中用于消除程序无条件跳转开销的方法及装置 |
| CN113760366A (zh) * | 2021-07-30 | 2021-12-07 | 浪潮电子信息产业股份有限公司 | 一种条件跳转指令的处理方法、系统及相关装置 |
-
1995
- 1995-07-19 JP JP18235295A patent/JP3394854B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009603A (ja) * | 2008-08-25 | 2009-01-15 | Renesas Technology Corp | 情報処理装置 |
| CN111026442A (zh) * | 2019-12-17 | 2020-04-17 | 天津国芯科技有限公司 | 一种cpu中用于消除程序无条件跳转开销的方法及装置 |
| CN113760366A (zh) * | 2021-07-30 | 2021-12-07 | 浪潮电子信息产业股份有限公司 | 一种条件跳转指令的处理方法、系统及相关装置 |
| CN113760366B (zh) * | 2021-07-30 | 2024-02-09 | 浪潮电子信息产业股份有限公司 | 一种条件跳转指令的处理方法、系统及相关装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3394854B2 (ja) | 2003-04-07 |
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