JPH0934726A

JPH0934726A - 割り込み制御方法

Info

Publication number: JPH0934726A
Application number: JP18122195A
Authority: JP
Inventors: Ichiji Kobayashi; 一司小林; Junji Nagao; 淳二長尾
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-07-18
Filing date: 1995-07-18
Publication date: 1997-02-07

Abstract

(57)【要約】【目的】Ｉ／Ｏ制御装置の回路規模および入出力信号
数の増大を防止する。【構成】第１のバスに直結されたＩ／Ｏ装置、バス接
続装置を制御するＩ／Ｏ制御装置と、第２のバスに直結
されたＩ／Ｏ装置、バス接続装置を制御するバス接続装
置を有する多段バス構成の情報処理装置において、Ｉ／
Ｏ制御装置とバス接続装置内に、下位バスに接続される
各装置がバス接続装置であるか、Ｉ／Ｏ装置であるのか
を予め設定する装置種識別レジスタ２０４と、割り込み
発生位置情報保持レジスタ２０３を設ける。割り込みが
発生すると、上位装置から下位装置のレジスタ２０３、
２０４を順に参照して、割り込み要因のＩ／Ｏを特定
し、割り込み処理を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のＩ／Ｏバスを備
えた情報処理システムにおける割り込み制御方法に関す
る。

【０００２】

【従来の技術】Ｉ／Ｏ割り込みの割り込み発生装置を特
定する方法としては、一般的に、割り込み発生時に割り
込みを発生した装置の種別（番号）をＩ／Ｏ制御装置か
ら中央処理装置に伝え、この割り込み発生装置の種別に
対応した割り込み処理を行うように制御する方法が採ら
れている。

【０００３】この種の方法としては、「ＭＣ６８０２０
ユーザーズ・マニュアル２ｎｄＥｄｉｔｉｏｎ」５６
〜６０ページに記載のＩｎｔｅｒｒｕｐｔＡｃｋｎｏ
ｌｅｄｇｅＣｙｃｌｅ方式などがある。この方式は、
割り込み要求が中央処理装置に伝えられた際、Ｉｎｔｅ
ｒｒｕｐｔＡｃｋｎｏｌｅｄｇｅＣｙｃｌｅと呼ば
れるバスサイクルが発生し、Ｉ／Ｏ制御装置が割り込み
発生装置に対応した割り込みベクタを通知し、Ｉ／Ｏ種
に応じた割り込み処理を行うものである。

【０００４】これらの方式は、複数のＩ／Ｏバスを備え
たシステムにおいても適用可能であるが、この場合、シ
ステムに接続された全てのＩ／Ｏ装置の割り込み発生情
報をＩ／Ｏ制御装置が保持する必要がある。

【０００５】一般に各Ｉ／Ｏ装置から割り込み要求を伝
達する方式としては、各Ｉ／Ｏ独立の割り込み要求信号
を用いる方式と、各Ｉ／Ｏの装置番号をコード化して上
位制御装置に伝える方式とがある。

【０００６】

【発明が解決しようとする課題】しかし、前者の方式を
用いた場合は、全Ｉ／Ｏバスに接続された全Ｉ／Ｏ装置
の割り込み要求信号をＩ／Ｏ制御装置に入力する必要が
あり、Ｉ／Ｏ装置の数が多くなると、Ｉ／Ｏ制御装置の
回路規模および入出力信号数が増大するという問題があ
った。また、後者の方式を用いた場合は、多段接続され
た複数のＩ／Ｏバス間で全て同種の手続きにより割り込
み要求発生装置番号を伝達する必要があり、接続できる
Ｉ／Ｏバスの種類を限定せざるを得ないという問題があ
った。

【０００７】また、何れの方式を用いた場合でも、Ｉ／
Ｏ制御装置が対応可能な数のＩ／Ｏ装置のみ接続可能で
あり、拡張性に制限が生じるという問題点がある。

【０００８】本発明の目的は、複数のＩ／Ｏバスを有す
る情報処理システムにおいて、Ｉ／Ｏ制御装置の回路規
模および入出力信号数の増大を防止しつつ、接続するＩ
／Ｏバスの種類および数の制限を不要とした割り込み制
御方法を提供することにある。

【０００９】

【課題を解決するための手段】前記目的を達成するため
に、本発明では、中央処理装置と、主記憶装置と、第１
のＩ／Ｏバスに接続された複数のＩ／Ｏ装置と、該第１
のＩ／Ｏバスを、前記中央処理装置および主記憶装置に
接続するためのＩ／Ｏ制御装置と、前記第１のＩ／Ｏバ
スに接続され、該第１のＩ／Ｏバスと第２のＩ／Ｏバス
とを接続するためのバス接続装置と、該第２のＩ／Ｏバ
スに接続された複数のＩ／Ｏ装置とを少なくとも備えた
情報処理装置において、前記各Ｉ／Ｏバスに接続された
各Ｉ／Ｏ装置からの割り込み要求を、前記バス接続装
置、Ｉ／Ｏ制御装置を介して前記中央処理装置に通知
し、各Ｉ／Ｏ装置に対応した割り込み処理を行う割り込
み制御方法であって、割り込みの発生に応じて、前記Ｉ
／Ｏ制御装置内に格納されている、割り込みの発生位置
を示す情報（以下、発生位置情報という）と、該発生位
置がバス接続装置であるかＩ／Ｏ装置であるかを示す情
報（以下、装置種識別情報という）を参照し、該発生位
置がＩ／Ｏ装置であるとき、該発生位置で示されるＩ／
Ｏ装置に対応した割り込み処理を行い、該発生位置がバ
ス接続装置であるとき、該バス接続装置内に格納されて
いる、発生位置情報と、装置種識別情報を参照し、割り
込みを発生したＩ／Ｏ装置が特定されるまで、次のバス
接続装置内に格納されている、前記情報の参照を繰り返
すことを特徴としている。

【００１０】また、前記発生位置情報は、前記Ｉ／Ｏ制
御装置およびバス接続装置がそれぞれ占有するＩ／Ｏア
ドレス空間内の第１のオフセットアドレスに位置し、前
記装置種識別情報は、前記Ｉ／Ｏ制御装置およびバス接
続装置がそれぞれ占有するＩ／Ｏアドレス空間内の第２
のオフセットアドレスに位置し、該装置種識別情報は、
ハードウェアの構成認識時に設定されることを特徴とし
ている。

【００１１】さらに、中央処理装置と、主記憶装置と、
第１のＩ／Ｏバスに接続された複数のＩ／Ｏ装置と、該
第１のＩ／Ｏバスを、前記中央処理装置および主記憶装
置に接続するためのＩ／Ｏ制御装置と、前記第１のＩ／
Ｏバスに接続され、該第１のＩ／Ｏバスと第２のＩ／Ｏ
バスとを接続するためのバス接続装置と、該第２のＩ／
Ｏバスに接続された複数のＩ／Ｏ装置とを少なくとも備
えた情報処理装置において、前記各Ｉ／Ｏバスに接続さ
れた各Ｉ／Ｏ装置からの割り込み要求を、前記バス接続
装置、Ｉ／Ｏ制御装置を介して前記中央処理装置に通知
し、各Ｉ／Ｏ装置に対応した割り込み処理を行う割り込
み制御方法であって、割り込みの発生に応じて、前記Ｉ
／Ｏ制御装置内に格納されている、割り込みの発生位置
を示す情報（以下、発生位置情報という）と、前記記憶
装置に格納されている、該割り込みの発生位置がバス接
続装置であるかＩ／Ｏ装置であるかを示す情報（以下、
装置種識別情報という）とを参照し、該発生位置がＩ／
Ｏ装置であるとき、該発生位置で示されるＩ／Ｏ装置に
対応した割り込み処理を行い、該発生位置がバス接続装
置であるとき、該発生位置で示されるバス接続装置内に
格納されている発生位置情報と、前記記憶装置に格納さ
れている装置種識別情報とを参照し、割り込みを発生し
たＩ／Ｏ装置が特定されるまで、次のバス接続装置およ
び前記記憶装置に格納されている前記各情報の参照を繰
り返すことを特徴としている。

【００１２】

【作用】Ｉ／Ｏから割り込み要求が発生すると、割り込
み要求は、該Ｉ／Ｏ装置が接続されたＩ／Ｏバスを制御
するＩ／Ｏ制御装置またはバス接続装置に伝えられ、該
Ｉ／Ｏ制御装置あるいはバス制御装置は、割り込み発生
位置情報保持手段に要求元Ｉ／Ｏの位置を記憶し、Ｉ／
Ｏ制御装置の場合は中央処理装置に、バス接続装置の場
合は該バス接続装置が接続される上位バスのＩ／Ｏ制御
装置またはバス接続装置に割り込み要求を伝える。

【００１３】最終的に、Ｉ／Ｏ制御装置から中央処理装
置に割り込み要求が伝えられると割り込みが発生し、中
央処理装置は割り込み処理プログラムに制御を移す。割
り込み処理プログラムは、まず、Ｉ／Ｏ制御装置内の割
り込み発生位置情報保持手段を参照し、第１のＩ／Ｏバ
ス上の割り込み発生装置の位置を特定する。次に該割り
込み発生装置位置に対応する装置種識別情報を参照し、
当該装置がＩ／Ｏ装置であるか、バス接続装置であるか
を識別する。当該装置がＩ／Ｏ装置である場合は、割り
込み発生要因を持つＩ／Ｏ装置が特定できたことにな
り、割り込み処理プログラムは当該Ｉ／Ｏ装置に対応す
る割り込み処理プログラムに制御を移す。割り込み発生
装置がバス接続装置である場合には、該バス接続装置内
の割り込み発生位置情報保持手段およびこれに対応する
装置種識別情報を用い、上記Ｉ／Ｏ制御装置について実
施したものと同様な処理を実施する。このようにして、
最終的に割り込みを発生したＩ／Ｏ装置が特定されるま
で、同様な処理を再帰的に行うことにより、Ｉ／Ｏバス
が複数接続された場合にも、統一的な方式で割り込みを
発生した装置を特定することができ、接続するＩ／Ｏバ
スの種類、および数の制限がなくなる。また、Ｉ／Ｏ制
御装置は、該Ｉ／Ｏ制御装置に直接接続されるＩ／Ｏ装
置およびバス接続装置に関してのみ割り込み制御を行え
ばよく、多くのＩ／Ｏバスを接続する場合でも、Ｉ／Ｏ
制御装置に回路規模および入出力信号数の増大を抑える
ことができる。

【００１４】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。図１は、本発明の実施例のシステム構成
図である。本発明の実施例に係る情報処理装置は、中央
処理装置１０１と、主記憶装置１０２と、プロセッサバ
ス１０３と、Ｉ／Ｏ制御装置１０４と、バス接続装置１
０５ａ〜１０５ｄと、Ｉ／Ｏ装置１０６ａ〜１０６ｇ、
およびＩ／Ｏバス１０７ａ〜１０７ｅから構成されてい
る。

【００１５】Ｉ／Ｏ制御装置１０４は、第１のＩ／Ｏバ
ス１０７ａに直接接続されるバス接続装置１０５ａ、１
０５ｂおよび、Ｉ／Ｏ装置１０６ａ、１０６ｂを制御
し、これらの装置をプロセッサバス１０３を介して中央
処理装置１０１および主記憶装置１０２に接続する。

【００１６】バス接続装置１０５ａは、第２のＩ／Ｏバ
ス１０７ｂに直接接続されるバス接続装置１０５ｃおよ
びＩ／Ｏ装置１０６ｃ、１０６ｄを制御し、上位バスで
ある第１のＩ／Ｏバス１０７ａに接続する。同様に、他
のバス接続装置１０５ｂ〜１０５ｄも、下位のＩ／Ｏバ
ス１０７ｃ〜１０７ｅに直接接続されるＩ／Ｏ装置およ
びバス接続装置を制御し、上位バスに接続する。

【００１７】図２は、本発明の第１の実施例に係る割り
込み制御部の構成を示す。以下、バス接続装置１０５ａ
内の割り込み制御部の構成について説明するが、Ｉ／Ｏ
制御装置１０４内の割り込み制御部も同様に構成され
る。

【００１８】本実施例では、バス接続装置１０５ａは、
下位バス１０７ｂに接続される、例えば、最大で８つの
装置の割り込み要求を制御できるものとする。割り込み
制御部は、割り込み要求優先順位判定回路２０２と、割
り込み発生位置情報保持レジスタ２０３と、装置種識別
レジスタ２０４と、割り込み要求回路２０５とからな
る。

【００１９】割り込み要求優先順位判定回路２０２は、
下位バスに接続される装置の装置接続位置に対応した装
置別の割り込み要求信号２０１ａ〜２０１ｈの内、最も
優先度の高い割り込み要求を判定し、下位バスに接続さ
れる各装置の装置接続位置に対応した割り込み要因信号
２０６ａ〜２０６ｈの内、最も優先度が高いと判定され
た装置に対応した要因信号のみを有効とする。

【００２０】割り込み要求信号２０１ａは、図１の構成
例では、バス接続装置１０５ｃからの要求信号であり、
割り込み要求信号２０１ｂは、Ｉ／Ｏ装置１０６ｃから
の要求信号であり、割り込み要求信号２０１ｃは、Ｉ／
Ｏ装置１０６ｄからの要求信号である。なお、要求があ
るときは「１」、要求がないときは「０」とする。

【００２１】割り込み要因信号２０６ａ〜２０６ｈは、
ＯＲゲート２０７を通って割り込み要求信号２０８とな
り、割り込み要求回路２０５に入力される。割り込み要
求回路２０５は、割り込み要求信号２０８が有効なレベ
ルであることによって、何らかの割り込み要因が発生し
たことを認識し、割り込み発生位置情報保持レジスタ２
０３にデータラッチクロック２０９を出力するととも
に、割り込み要求優先順位判定回路２０２に割り込み要
求優先順位判定停止信号２１０を出力する。

【００２２】さらに、割り込み要求回路２０５は、上位
バスである第１のＩ／Ｏバス１０７ａに対する割り込み
要求信号２１１を出力する。この割り込み要求信号２１
１は、Ｉ／Ｏ制御装置１０４の割り込み制御部に入力さ
れ、つまり、割り込み要求信号２０１ａとなって入力さ
れ、前述したと同様にして、Ｉ／Ｏ制御装置１０４内の
割り込み要求回路２０５が割り込み要求信号２１１を出
力し、最終的にＣＰＵ１０１に割り込みが通知される。

【００２３】割り込み発生位置情報保持レジスタ２０３
は８ビットのレジスタで構成され、各ビット位置には割
り込み要因信号２０６ａ〜２０６ｈが、データラッチク
ロック２０９によって保持される。つまり、割り込み要
因信号が「１」となった位置に対応した、レジスタのビ
ット位置に「１」が保持される。割り込み要求優先順位
判定回路２０２は、割り込み要求優先順位判定停止信号
２１０によって割り込み優先順位判定を停止する。

【００２４】割り込み要求回路２０５は、ＣＰＵが割り
込みを受け付け、図示しない割り込み要因クリアレジス
タへのアクセスを行うことで、割り込み要求優先順位判
定停止信号２１０を無効状態とする。これにより、割り
込み要求優先順位判定回路２０２は、再び割り込み要求
受け付け状態となる。

【００２５】装置種識別レジスタ２０４は、ＣＰＵによ
って書き込みが行われる、例えば８ビットのレジスタで
あり、初期診断プログラムなどハードウェアの構成認識
を行うプログラムによって、下位バスに接続される各装
置がバス接続装置であるか、Ｉ／Ｏ装置であるかの装置
種別の設定が行われる。

【００２６】すなわち、レジスタ２０４の各ビットは、
割込み要求信号２０１ａ〜２０１ｈの位置にそれぞれ対
応していて、バス接続装置を「１」、Ｉ／Ｏ装置を
「０」で装置を種別すると、図１の例では、バス接続装
置１０５ａのレジスタ２０４には、上位４ビットに
「１」、「０」、「０」、「１」が設定される。

【００２７】バス接続装置１０５ａの割り込み制御部
は、上記したように構成されるが、他のバス接続装置１
０５ｂ〜１０５ｄおよびＩ／Ｏ制御装置１０４について
も同様に割り込み制御部が構成される。

【００２８】つまり、図２において、Ｉ／Ｏ制御装置１
０４の割り込み制御部では、Ｉ／Ｏバス１０７ａがプロ
セッサバス１０３となり、１０７ｂが１０７ａとなり、
割り込み要求信号２０１ａは、バス接続装置１０５ａか
らの要求信号となり、割り込み要求信号２０１ｂは、Ｉ
／Ｏ装置１０６ａからの要求信号となり、割り込み要求
信号２０１ｃは、Ｉ／Ｏ装置１０６ｂからの要求信号と
なり、割り込み要求信号２０１ｄは、バス接続装置１０
５ｂからの要求信号となる。

【００２９】また、割り込み発生位置情報保持レジスタ
２０３および装置種識別レジスタ２０４は、Ｉ／Ｏ制御
装置１０４および各バス接続装置１０５ａ〜１０５ｄが
占有するアドレス空間の同一オフセットアドレスに存在
する。

【００３０】図６は、本発明のＩ／Ｏアドレス空間を示
す図である。Ｉ／Ｏアドレスとして、２５６ＭＢのアド
レス空間が割り当てられ、Ｉ／Ｏ制御装置１０４、各バ
ス接続装置１０５ａ〜１０５ｄ、各Ｉ／Ｏ装置１０６ａ
〜１０６ｇには、それぞれ４ＫＢのアドレス空間が割り
当てられている。

【００３１】そして、各バス接続装置、例えばバス接続
装置１０５ａは、次のようにアドレスが割当られてい
る。すなわち、Ｆ０００８０００をベースにして、オフ
セット０つまり、Ｆ０００８０００に装置名称、オフセ
ット４つまりＦ０００８００４に拡張アドレス空間サイ
ズ、オフセット８（Ｆ０００８００８）に拡張アドレス
空間アドレス、オフセットＣ（Ｆ０００８００Ｃ）に装
置種識別レジスタ、オフセット１０（Ｆ０００８０１
０）に割り込み発生位置情報保持レジスタがそれぞれ割
当られている。他のアドレスには装置固有のレジスタが
位置している。

【００３２】Ｉ／Ｏ制御装置１０４のアドレスについて
も、同様に、そのベースアドレス（Ｆ０００００００）
からオフセットＣに装置種識別レジスタ、オフセット１
０に割り込み発生位置情報保持レジスタがそれぞれ位置
している。

【００３３】また、Ｉ／Ｏアクセス制御部２１２は、Ｃ
ＰＵ１０１からのライトアクセス（Ｗ）によって装置種
識別レジスタ２０４に、構成認識された結果を書き込
み、ＣＰＵ１０１からのリードアクセス（Ｒ）によって
装置種識別レジスタ２０４の内容を読み出す。Ｉ／Ｏア
クセス制御部２１２は、割り込み発生位置情報保持レジ
スタ２０３の内容も読み出して、ＣＰＵ１０１に転送す
る。ＤＭＡアクセス制御部２１３は、Ｉ／Ｏ装置と主記
憶装置１０２間のＤＭＡ転送を制御する。

【００３４】図３は、第１の実施例の割り込み処理のフ
ローチャートである。図２、３を参照して、本発明の第
１の実施例に係る割り込み制御方法を説明する。

【００３５】まず、ハードウェア初期診断プログラム４
０１は、各Ｉ／Ｏバスに接続される装置の装置名称を読
み込み、ハードウェアの構成認識を行い、各バスに接続
されている各装置がＩ／Ｏ装置であるか、バス接続装置
であるかの構成認識処理を行う（ステップ３０１）。こ
の結果は、各バス接続装置１０５ａ〜１０５ｄおよびＩ
／Ｏ制御装置１０４の装置種識別レジスタ２０４に書き
込まれる（ステップ３０２）。

【００３６】その後、通常処理４０２中に、何れかのＩ
／Ｏ装置１０６ａ〜１０６ｆで割り込み要因が発生する
と、当該Ｉ／Ｏ装置は、接続されているＩ／Ｏバスに対
し割り込み要求信号を出力する。割り込み要求信号は、
当該Ｉ／Ｏ装置が接続されているＩ／Ｏバスを制御する
バス接続装置１０５ａ〜１０５ｄまたはＩ／Ｏ制御装置
１０４に通知され、前述したように割り込み制御部が上
位バスに割り込み要求を伝え、最終的にＣＰＵ１０１に
割り込みが通知される。ＣＰＵ１０１は、割り込みを受
け付けると（ステップ３０３）、割り込み処理プログラ
ム４０３に制御が移る。通常処理中のデータはスタック
などにプッシュされる。

【００３７】割り込み処理プログラム４０３、まず、Ｉ
／Ｏ制御装置１０４内の割り込み発生位置情報保持レジ
スタ２０３を読み込み（ステップ３０４）、第１のＩ／
Ｏバス１０７ａに接続される装置の内、どの位置に接続
された装置から割り込みが発生しているかを認識する。
次に、Ｉ／Ｏ制御装置１０４内の装置種識別レジスタ２
０４を読み込み（ステップ３０５）、割り込み要因の接
続位置に接続された装置がＩ／Ｏ装置であるか、バス接
続装置であるかを判定する（ステップ３０６）。

【００３８】Ｉ／Ｏ装置であれば、当該Ｉ／Ｏ装置の接
続位置に対応した、Ｉ／Ｏ装置対応の割り込み処理プロ
グラムが呼び出され（ステップ３０７）、バス接続装置
であれば、図６に示すように、当該バス接続装置の接続
位置に対応したＩ／Ｏアドレス空間を取得し（ステップ
３０８）、割り込み発生位置情報保持レジスタ２０３に
対応するオフセットアドレスに対しリードアクセスを行
うことにより、当該バス接続装置の割り込み発生位置情
報保持レジスタ２０３を読み出す（ステップ３０４）。

【００３９】読み出した値から、当該バス接続装置が制
御するＩ／Ｏバスに接続される装置の内、どの位置に接
続された装置から割り込みが発生していかを認識する。
次に、当該バス接続装置の接続位置に対応したＩ／Ｏア
ドレス空間の内、装置種識別レジスタ２０４に対応する
オフセットアドレスに対してリードアクセスを行う（ス
テップ３０５）ことにより、割り込み要因の接続位置に
接続された装置がＩ／Ｏ装置であるか、バス接続装置で
あるかを判定する（ステップ３０６）。

【００４０】以下、割り込み要因がＩ／Ｏ装置であると
判定されるまで、ステップ３０４〜３０６の処理を繰返
し、割り込み要因のＩ／Ｏ装置位置が特定されると、当
該Ｉ／Ｏ装置位置に対応した割り込み処理プログラムが
呼び出され、割り込み処理が行われる（ステップ３０
７）。

【００４１】割り込み処理が完了すると、Ｉ／Ｏ制御装
置１０４およびバス接続装置１０５ａ〜１０５ｄに対し
て割り込み要因のクリアアクセスを行う（ステップ３０
９）ことにより、再び割り込み受け付け可能な状態とし
て、通常処理４０２に復帰し、スタックからデータをポ
ップし元の状態を復元する。

【００４２】本実施例の割り込み制御方法によって、Ｉ
／Ｏバスが複数接続された場合にも、統一的な方式で割
り込みを発生した装置を特定することができ、接続する
Ｉ／Ｏバスの種類、および数の制限を受けることがな
い。また、Ｉ／Ｏ制御装置は、該Ｉ／Ｏ制御装置に直接
接続されるＩ／Ｏ装置およびバス接続装置に関してのみ
割り込み制御を行えばよく、多くのＩ／Ｏバスを接続す
る場合でも、Ｉ／Ｏ制御装置に回路規模および入出力信
号数の増大を抑えることができる。

【００４３】さらに、バス接続装置を各Ｉ／Ｏバス対応
に用意する必要があることを除き、Ｉ／Ｏ制御装置を含
む基本制御部および基本ソフトウェアに各Ｉ／Ｏバス対
応の変更を行う必要はなく、システムに新しいＩ／Ｏバ
スおよびＩ／Ｏ装置を容易に接続できることになり、拡
張性に富むシステムを構築することができる。

【００４４】〈実施例２〉図４は、本発明の実施例２に
係る、バス制御装置内の割り込み制御部の構成を示す。
図２と異なる点は、割り込み制御部に装置種識別レジス
タが設けられていない点であり、他の構成は前述した図
２のものと同様である。第２の実施例では、Ｉ／Ｏ制御
装置１０４およびバス接続装置１０５ａ〜１０５ｄに接
続されるＩ／Ｏ装置の種別は、初期診断プログラムな
ど、ハードウェアの構成認識を行うプログラムによって
主記憶装置１０２内のテーブルに設定される。

【００４５】図５は、実施例２の割り込み処理のフロー
チャートである。図３の処理と異なる点は、図３のステ
ップ３０２をステップ３０２’に変更し、ステップ３０
５をステップ３０５’に変更した点である。すなわち、
実施例２では、装置種識別情報を、主記憶装置１０２上
のテーブルを参照することによって取得している。他の
処理は実施例１と同様であるので、説明を省略する。従
って、実施例２においても実施例１と同様の効果が得ら
れることは明らかである。

【００４６】

【発明の効果】以上、説明したように、本発明によれ
ば、Ｉ／Ｏバスが複数接続された場合でも、統一的な方
式で割り込みを発生した装置を特定することができる。
また、各Ｉ／Ｏ装置は、それぞれが接続されたＩ／Ｏバ
スがＩ／Ｏ制御装置を介して中央処理装置に接続されて
いるのか、バス接続装置を介して上位バスに接続されて
いるのかを意識することなく動作することが可能であ
る。また、Ｉ／Ｏバス対応にバス接続装置を設ける構成
を採っているので、システムに新しいＩ／Ｏバスおよび
Ｉ／Ｏ装置を容易に接続することができ、拡張性に富む
システムを構築することができる。さらに、割込みの発
生位置を示す情報と、装置を特定する情報が、Ｉ／Ｏ制
御装置およびバス接続装置が占有するアドレス空間内の
同一のオフセットアドレスに位置しているので、割込み
処理が簡単化される。

【図面の簡単な説明】

【図１】本発明の実施例のシステム構成図である。

【図２】実施例１の割り込み制御部の構成を示す図であ
る。

【図３】実施例１の割り込み処理のフローチャートであ
る。

【図４】実施例２の割り込み制御部の構成を示す図であ
る。

【図５】実施例２の割り込み処理のフローチャートであ
る。

【図６】本発明のＩ／Ｏアドレス空間を示す図である。

【符号の説明】

１０１中央処理装置１０２主記憶装置１０３プロセッサバス１０４Ｉ／Ｏ制御装置１０５ａ〜１０５ｄバス接続装置１０６ａ〜１０６ｇＩ／Ｏ装置１０７ａ〜１０７ｅＩ／Ｏバス２０１ａ〜２０１ｈ装置別割り込み要求信号２０２割り込み要求優先順位判定回路２０３割り込み発生位置情報保持レジスタ２０４装置種識別レジスタ２０５割り込み要求回路２０６ａ〜２０６ｈ割り込み要因信号２０７ＯＲゲート２０８割り込み要求信号２０９データラッチクロック２１０割り込み要求優先順位判定停止信号

Claims

【特許請求の範囲】

【請求項１】中央処理装置と、主記憶装置と、第１の
Ｉ／Ｏバスに接続された複数のＩ／Ｏ装置と、該第１の
Ｉ／Ｏバスを、前記中央処理装置および主記憶装置に接
続するためのＩ／Ｏ制御装置と、前記第１のＩ／Ｏバス
に接続され、該第１のＩ／Ｏバスと第２のＩ／Ｏバスと
を接続するためのバス接続装置と、該第２のＩ／Ｏバス
に接続された複数のＩ／Ｏ装置とを少なくとも備えた情
報処理装置において、前記各Ｉ／Ｏバスに接続された各
Ｉ／Ｏ装置からの割り込み要求を、前記バス接続装置、
Ｉ／Ｏ制御装置を介して前記中央処理装置に通知し、各
Ｉ／Ｏ装置に対応した割り込み処理を行う割り込み制御
方法であって、割り込みの発生に応じて、前記Ｉ／Ｏ制
御装置内に格納されている、割り込みの発生位置を示す
情報（以下、発生位置情報という）と、該発生位置がバ
ス接続装置であるかＩ／Ｏ装置であるかを示す情報（以
下、装置種識別情報という）を参照し、該発生位置がＩ
／Ｏ装置であるとき、該発生位置で示されるＩ／Ｏ装置
に対応した割り込み処理を行い、該発生位置がバス接続
装置であるとき、該バス接続装置内に格納されている、
発生位置情報と、装置種識別情報を参照し、割り込みを
発生したＩ／Ｏ装置が特定されるまで、次のバス接続装
置内に格納されている、前記情報の参照を繰り返すこと
を特徴とする割り込み制御方法。
【請求項２】前記発生位置情報は、前記Ｉ／Ｏ制御装
置およびバス接続装置がそれぞれ占有するＩ／Ｏアドレ
ス空間内の第１のオフセットアドレスに位置し、前記装
置種識別情報は、前記Ｉ／Ｏ制御装置およびバス接続装
置がそれぞれ占有するＩ／Ｏアドレス空間内の第２のオ
フセットアドレスに位置し、該装置種識別情報は、ハー
ドウェアの構成認識時に設定されることを特徴とする請
求項１記載の割り込み制御方法。
【請求項３】中央処理装置と、主記憶装置と、第１の
Ｉ／Ｏバスに接続された複数のＩ／Ｏ装置と、該第１の
Ｉ／Ｏバスを、前記中央処理装置および主記憶装置に接
続するためのＩ／Ｏ制御装置と、前記第１のＩ／Ｏバス
に接続され、該第１のＩ／Ｏバスと第２のＩ／Ｏバスと
を接続するためのバス接続装置と、該第２のＩ／Ｏバス
に接続された複数のＩ／Ｏ装置とを少なくとも備えた情
報処理装置において、前記各Ｉ／Ｏバスに接続された各
Ｉ／Ｏ装置からの割り込み要求を、前記バス接続装置、
Ｉ／Ｏ制御装置を介して前記中央処理装置に通知し、各
Ｉ／Ｏ装置に対応した割り込み処理を行う割り込み制御
方法であって、割り込みの発生に応じて、前記Ｉ／Ｏ制
御装置内に格納されている、割り込みの発生位置を示す
情報（以下、発生位置情報という）と、前記記憶装置に
格納されている、該割り込みの発生位置がバス接続装置
であるかＩ／Ｏ装置であるかを示す情報（以下、装置種
識別情報という）とを参照し、該発生位置がＩ／Ｏ装置
であるとき、該発生位置で示されるＩ／Ｏ装置に対応し
た割り込み処理を行い、該発生位置がバス接続装置であ
るとき、該発生位置で示されるバス接続装置内に格納さ
れている発生位置情報と、前記記憶装置に格納されてい
る装置種識別情報とを参照し、割り込みを発生したＩ／
Ｏ装置が特定されるまで、次のバス接続装置および前記
記憶装置に格納されている前記各情報の参照を繰り返す
ことを特徴とする割り込み制御方法。