JPH0934864A

JPH0934864A - シングルチップマイクロコンピュータ

Info

Publication number: JPH0934864A
Application number: JP7178449A
Authority: JP
Inventors: Kenji Ono; 謙次大野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-07-14
Filing date: 1995-07-14
Publication date: 1997-02-07

Abstract

(57)【要約】【課題】シングルチップマイクロコンピュータにおけ
る端子数を増加させることなく、機器に組込んだ状態で
アプリケーションプログラムの修正を行うことができる
シングルチップマイクロコンピュータを提供する。【解決手段】シングルチップマイクロコンピュータ１
１において、ＡＣＬ端子２３とＴＥＳＴ端子２４とはプ
ログラム動作用に予め用意される外部接続端子の一部で
ある。モニタＲＯＭ１６に格納されているデバッグ用プ
ログラムが起動された時には、端子入力信号セレクタ２
０における接続状態を切換えてＡＣＬ端子２３，ＴＥＳ
Ｔ端子２４を介して端末装置３１とユーザプログラムの
デバッグに必要なデータの授受を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＲＯＭ（Read Onl
y Memory）に書込まれたプログラムを実行する機器組込
み型のシングルチップマイクロコンピュータに関する。

【０００２】

【従来の技術】従来、一般的に用いられているシングル
チップマイクロコンピュータ（以下単にマイクロコンピ
ュータと称す。）は、機器に組込まれて使用され、内部
のＲＯＭに格納されているユーザプログラムによって機
器の制御を行っている。一般的なマスクＲＯＭ版マイク
ロコンピュータにおいては、マイクロコンピュータ内部
の情報を出力したり、ユーザプログラムの修正を行うた
めの専用の機能が無いために機器に組込まれた状態、す
なわち実際に動作する状態でユーザプログラムのデバッ
グを行うことが困難である。また、ユーザプログラムの
デバッグが可能であってもユーザプログラムはマイクロ
コンピュータのＲＯＭに格納されているので、ＲＯＭが
マスクＲＯＭである場合にはユーザプログラムの書換え
を行うことは困難である。

【０００３】上述のようなマイクロコンピュータの開発
は、ＩＣＥ（In Circuit Emulator）を用いて行われ
る。ＩＣＥによってマイクロコンピュータの開発を行う
際には、ユーザプログラムが格納されたＲＯＭなどの代
わりにエバリュエーションチップ（以後、「エバーチッ
プ」と称する）を用いる。エバーチップは、マイクロコ
ンピュータにおける端子からの出力だけでなく、内部の
構成要素をそれぞれ接続する信号線における信号レベル
を取出すことができるような構造となっており設けられ
る端子の数が多い。したがって、前記ＲＯＭと同じ様に
機器に組込むことができない。そのため、前記ＲＯＭが
挿入されるソケットなど、エバーチップ、ＩＣＥをケー
ブルで接続しなければならない。ケーブルによって接続
するのでケーブルを介して入力されるノイズなどの影響
についても考慮しなければならない。

【０００４】また、エバーチップは、マスクＲＯＭ版マ
イクロコンピュータとは製造プロセスが異なるので、電
気的な特性などが異なる可能性があり、マイクロコンピ
ュータの最終的な評価に用いるには問題がある。

【０００５】マイクロコンピュータを組込もうとする機
器に直接装着してプログラムの動作評価を行うことがで
きるシングルチップマイクロコンピュータとしてＯＴＰ
（One Time Programmable ROM）版がある。ＯＴＰ版
は、外見的には前記マスクＲＯＭ版と同様であるので機
器に組込んでプログラムの動作評価を行うことができる
けれども、マイクロコンピュータ内部の情報を外部に出
力する機能を有していないので、プログラムのデバッグ
を行うには非常に手間がかかる。

【０００６】上述のような従来の技術における問題点を
解決するための第１の技術は、特開平４−３３２０５１
号公報に開示されている。第１の先行技術においては、
マイクロコンピュータに備えられるＲＯＭにユーザプロ
グラムと共にデバッグ用のプログラムが格納されてい
る。マイクロコンピュータに設けられる通信用のインタ
フェイスを介して端末装置に内部情報を出力し、端末装
置からデバッグコマンドなどが入力される。デバッグ開
始時には、ＲＯＭの内容を全てマイクロコンピュータ内
のＲＡＭに読込み、デバッグ用のプログラムはＲＡＭに
対してアクセスするようにする。

【０００７】また、第２の技術は、特開平３−２０２９
２４号公報に開示されている。第２の先行技術において
は、デバッグ用のプログラムを記憶した装置とのインタ
フェイスをマイクロコンピュータ内に設けている。マイ
クロコンピュータ内部の端子の切換え状態によってユー
ザプログラムを実行させるかユーザプログラムのデバッ
グを行うかを選択する。この先行技術では、デバッグ用
のプログラムはマイクロコンピュータ外部のデバッグ装
置に記憶されており、デバッグ装置のエミュレーション
用のメモリにユーザプログラムを読込んでユーザプログ
ラムのデバッグを行う。機器に組込まれているマイクロ
コンピュータを介してデバッグ装置からのコマンドが入
力されて動作の確認が行われる。

【０００８】また、第３の技術は特開昭６１−５８０５
２号公報に開示されている。第３の先行技術におけるデ
バッグ装置では、アプリケーションプログラムが記憶さ
れているＲＯＭに置換えて前記ＲＯＭが装着されるソッ
ケトにプローブを挿入してマイクロコンピュータと信号
の授受を行う。デバッグ装置のＲＡＭには、デバッグし
ようとするユーザプログラムが記憶されており、このプ
ログラムに対してデバッグを行う。デバッグ用のプログ
ラムはデバッグ装置内のＲＯＭに記憶されている。

【０００９】

【発明が解決しようとする課題】第１の先行技術では、
通信に用いている端子は、通信専用の端子でありマイク
ロコンピュータにおける端子数の増加を招いている。

【００１０】また、第２の先行技術では、ユーザプログ
ラムのデバッグを行うにはデバッグ用のプログラムを備
えた装置が別途必要となり、容易にデバッグを行うこと
ができない。データ転送用の端子が複数であるので端子
の切換えを行う切換え装置が必要とする面積が大きくな
る。

【００１１】第３の先行技術では、ユーザプログラムな
どを記憶しているＲＯＭに置換えてＲＯＭプローブを挿
入してデバッグ装置とマイクロコンピュータとの間で信
号の授受を行っている。プローブを介して信号の授受を
行いながら実際にユーザプログラムが動作する速度でエ
ミュレーションを行うことはタイミング的な仕様の限界
から、次第に困難に成りつつある。また、プローブによ
る接続はマイクロコンピュータが取付けられる機器のた
とえばＲＯＭ用のソケットなどを破壊してしまう可能性
があり安全性の点で問題がある。

【００１２】本発明の目的は、シングルチップマイクロ
コンピュータにおける端子数を増加させることなく、機
器に組込んだ状態でアプリケーションプログラムの修正
を行うことができるシングルチップマイクロコンピュー
タを提供することである。

【００１３】

【課題を解決するための手段】本発明は、マイクロプロ
セッサと、マイクロプロセッサによって実行されるアプ
リケーションプログラムと、アプリケーションプログラ
ムをデバッグするためのデバッグ用プログラムとを格納
するＲＯＭと、アプリケーションプログラムおよびデバ
ッグ用プログラムに関連する情報が一時的に格納される
ＲＡＭと、複数の外部接続端子とを備えるシングルチッ
プマイクロコンピュータにおいて、一部の外部接続端子
を介して外部の装置と情報の授受を行うことが可能な通
信用のインタフェイスと、前記一部の外部接続端子の機
能を切換えるように制御する制御手段とを備え、制御手
段は、デバッグ用のプログラムが起動されたときには前
記一部の外部接続端子の接続を通信用のインタフェイス
に切換え、アプリケーションプログラムが起動されたと
きにはマイクロコンピュータとしてのプログラム動作機
能用に切換えることを特徴とするシングルチップマイク
ロコンピュータである。本発明に従えば、シングルチッ
プマイクロコンピュータは、マイクロプロセッサによっ
て実行されるアプリケーションプログラムと、デバッグ
用のプログラムとがＲＯＭに格納されている。アプリケ
ーションプログラムのデバッグを行う際にはデバッグ用
のプログラムを起動する。デバッグ用のプログラムが起
動されると、制御手段は一部の外部接続端子の機能を切
換える。機能が切換えられた外部接続端子を介して、通
信用のインタフェイスは外部の装置との情報の授受を行
う。デバッグ用プログラムは、外部の装置から供給され
る情報に基づいてアプリケーションプログラムのデバッ
グを行う。アプリケーションプログラムが起動されたと
きには、制御手段は外部接続端子をプログラム動作機能
用に切換えて情報の授受を行う。したがって、アプリケ
ーションプログラムのデバッグを行うために必要な外部
の装置との情報の授受は、制御手段によって機能が切換
えられた一部の外部接続端子を用いて行われるので、デ
バッグを行うために情報の授受専用の端子を設ける必要
がなく、シングルチップマイクロコンピュータが形成さ
れるチップの面積を広くしなくてもアプリケーションプ
ログラムのデバッグを行うことができる。

【００１４】また本発明の前記ＲＯＭは、電気的に書換
え可能なＲＯＭであることを特徴とする。本発明に従え
ば、ＲＯＭは電気的に書換え可能なＲＯＭ、たとえばフ
ラッシュメモリなどによって構成される。したがって、
デバッグ用プログラムによって修正されたアプリケーシ
ョンプログラムをシングルチップマイクロコンピュータ
が機器に組込まれた状態のままでＲＯＭに記憶すること
ができる。

【００１５】また本発明の前記一部の外部接続端子は、
ＡＣＬ端子またはＴＥＳＴ端子として機能することを特
徴とする。本発明に従えば、デバッグ用プログラムの動
作時に外部の装置との情報の授受を行う一部の外部接続
端子は、ＡＣＬまたはＴＥＳＴ端子である。したがっ
て、シングルチップマイクロコンピュータとしての機能
を行う際に使用頻度の低い外部接続端子の機能を切換え
て外部の装置と情報の授受を行うので、アプリケーショ
ンプログラムのデバッグを行う際に、外部接続端子の機
能を頻繁に切換える必要がなく制御手段を簡易な回路で
実現することができる。

【００１６】

【発明の実施の形態】図１は、シングルチップマイクロ
コンピュータ１１の構成を示すブロック図である。シン
グルチップマイクロコンピュータ（以後単にマイクロコ
ンピュータと称する）１１は、ＣＰＵ（中央処理装置）
１２と、ＲＯＭ（Read Only Memory）１３と、ＲＡＭ
（Ramdom Access Memory）１４と、比較器１９と、端子
入力信号セレクタ２０と、ベクタアドレス生成回路２１
と、ＵＡＲＴ（UniversalAsynchronous Receiver and T
ransmitter）２２とを含んで構成され、図示しない複数
の外部接続用の端子を備える。図１のマイクロコンピュ
ータ１１においては、一部の外部接続用端子としてＡＣ
Ｌ（All CLear）端子２３とＴＥＳＴ端子２４とを示し
た。

【００１７】ＲＯＭ１３は、ユーザＲＯＭ１５とモニタ
ＲＯＭ１６とによって構成され、たとえばフラッシュメ
モリなどの電気的に書換えが可能なＲＯＭである。ＲＡ
Ｍ１４は、ユーザＲＡＭ１７とエミュレートＲＡＭ１８
とによって構成される。ＣＰＵ１２には、アドレスバス
２５とデータバス２６とが接続されている。ＲＯＭ１３
とＲＡＭ１４とは、ＣＰＵ１２とアドレスバス２５とデ
ータバス２６とによって接続される。アドレスバス２５
によってＲＯＭ１３などのアドレスが指定され、データ
バス２６を介してデータの授受が行われる。

【００１８】ユーザＲＯＭ１５には、ユーザが開発した
アプリケーションプログラムであるユーザプログラムが
格納されており、モニタＲＯＭ１６には前記ユーザプロ
グラムをデバッグするためのプログラムなどが記憶され
ている。デバッグ用のプログラムによって、外部の端末
装置３１との通信制御およびユーザＲＯＭ１５に格納さ
れているユーザプログラムのスタート、ストップなどの
制御を行う。

【００１９】ユーザＲＡＭ１７は、ユーザＲＯＭ１５に
格納されているユーザプログラムの動作時にデータの一
時書込みなどが行われる。エミュレートＲＡＭ１８は、
モニタＲＯＭ１６に格納されているデバッグ用プログラ
ムの起動時に端末装置３１から入力されたデータなどを
格納する。

【００２０】ＵＡＲＴ２２は、モニタＲＯＭ１６に予め
記憶されているデータの転送速度および一度に転送され
るデータのビット数などの情報に基づいて、２本の信号
線を用いてシリアル方式でデータの送受信を行う。ＵＡ
ＲＴ２２には、端子入力信号セレクタ２０を介して端末
装置３１からデータが入力される。ＵＡＲＴ２２に入力
されたデータは、エミュレートＲＡＭ１８およびベクタ
アドレス生成回路２１に入力される。

【００２１】マイクロコンピュータ１１は、ＡＣＬ端子
２３に予め定めるハイレベルかローレベルかの信号が入
力されることによって電源投入時と同様の動作を行い、
マイクロコンピュータ１１内のレジスタなどの値をクリ
アする。また、マイクロコンピュータ１１は、電源投入
時にＴＥＳＴ端子２４に入力されている信号のレベル
が、予め定めるレベルであったときには、テストモード
と称される処理としてマイクロコンピュータＩＩ内の回
路が正常に動作しているかどうかを予め定められるプロ
グラムに従って信号を入力することによって調べる。

【００２２】図２は、ＵＡＲＴ２２におけるデータのフ
ォーマットを示す図である。図２（１）では、データ部
分が７もしくは８ビットによって構成されたフォーマッ
トの例を示す。７／８ビットモードにおいては、予め定
めるスタートビットに引続いてビット０からビットｎ
（ｎは７もしくは８）までのデータによって構成された
データ部分が設けられる。ｎが７である場合には、デー
タ部分に引続いて１ビットのデータであるパリティビッ
トが設けられるが、ｎが８である場合にはパリティビッ
トは設けられない。データ部分もしくはパリティビット
に引続いて１もしくは２ビットからなるストップビット
が設けられる。

【００２３】図２（２）では、データ部分が９ビットに
よって構成されたフォーマットの例を示す。９ビットモ
ードにおいては、予め定めるスタートビットに引続い
て、ビット０からビットｎまでのデータとパリティビッ
トとによって構成されたデータ部分が設けられる。デー
タ部分に引続いては１もしくは２ビットからなるストッ
プビットが設けられる。

【００２４】比較器１９は、アドレスバス２５およびデ
ータバス２６のデータと、エミュレートＲＡＭ１８に記
憶されているデータとの比較を行う。ベクタアドレス生
成回路２１は、ＡＣＬ信号の入力および各種割込み発生
時、たとえば比較器１９において行われた比較の結果な
どに基づいて、ユーザＲＯＭ１５およびモニタＲＯＭ１
６における所定のアドレスを出力する。ベクタアドレス
生成回路２１には、たとえばモニタＲＯＭ１６における
デバッグ用プログラムのスタートアドレスなどが格納さ
れていて、ベクタアドレス生成回路２１から出力される
アドレスに基づいてプログラムが実行される。

【００２５】図３は、端子入力信号セレクタ２０の構成
を示すブロック図である。端子入力信号セレクタ２０
は、レジスタ４１と、オートリセット回路４２と、信号
切換え回路４３と、信号入力許可回路４４と、入出力切
換え回路４５と、トランジスタ４６とを含んで構成され
る。

【００２６】入出力切換え回路４５は、バッファ５１
と、ｎ型のＦＥＴ（Field EffectTransistor）であるト
ランジスタ５２と、ＮＡＮＤゲート５３と、ｐ型のＦＥ
Ｔであるトランジスタ５４とを含んで構成される。信号
切換え回路４３は、ＡＮＤゲート５５，５６とＯＲゲー
ト５７とを含んで構成されており、ＡＮＤゲート５５の
出力がＯＲゲート５７の一方の入力端子に入力され、Ａ
ＮＤゲート５６の出力がＯＲゲート５７の他方の入力端
子に入力される。信号入力許可回路４４は、ＡＮＤゲー
ト５８を含んで構成される。

【００２７】図３には１つのＤフリップフロップとして
示しているが、レジスタ４１は端子入力信号セレクタ２
０において複数個設けられており、各レジスタ４１を識
別するためのアドレスがそれぞれに割付けられている。
アドレスバス２５を介して与えられるアドレス値によっ
て指定されるレジスタ４１に内部クロック信号に基づい
てデータバス２６のデータが書込まれる。内部クロック
信号がレジスタ４１の入力端子ＣＫに入力されると入力
端子Ｄに入力されている信号のレベルが出力端子Ｑから
出力され、反転出力端子ＱＢからは出力端子Ｑの出力を
反転した信号が出力される。出力端子Ｑから出力される
信号ＳＥＬ１は、ＡＮＤゲート５８の一方の入力端子に
入力される。出力端子ＱＢから出力される信号ＳＥＢ
は、ＡＮＤゲート５５，５６の一方の入力端子にそれぞ
れ入力され、かつバッファ５１の制御端子に入力され
る。

【００２８】オートリセット回路４２の出力は、レジス
タ４１のリセット端子Ｒと、ＡＮＤゲート５５の他方の
入力端子に入力される。ＡＣＬ端子２３に接続される信
号線６０は、ＡＮＤゲート５６の他方の入力端子とＡＮ
Ｄゲート５８の他方の入力端子とに接続される。

【００２９】入出力切換え回路４５におけるバッファ５
１には、ＴＥＳＴ端子２４から信号線５９を介して信号
が入力される。信号線５９には、ｐ型のＦＥＴであるト
ランジスタ４６のドレインＤが接続されている。トラン
ジスタ４６は、ゲートＧが接地されており、ソースＳに
は所定の電位が与えられている。したがって、ＴＥＳＴ
端子２４に対して外部からの入力がない場合は、入出力
切換え回路４５に入力される信号のレベルはハイレベル
となる。

【００３０】バッファ５１には、信号ＳＥＢが制御信号
として入力されており、信号ＳＥＢがローレベルとなる
とバッファ５１の信号出力がハイインピーダンス状態と
なる。バッファ５１の出力は、内部ＴＥＳＴ信号ＮＴＥ
としてマイクロコンピュータ１１内の他の構成要素に供
給される。なお、バッファ５１の出力にはトランジスタ
５４のドレインＤが接続されている。このトランジスタ
５４は、ゲートＧが接地されており、ソースＳには所定
の電位が与えられている。したがって、バッファ５１の
信号出力がハイインピーダンス状態の場合、内部ＴＥＳ
Ｔ信号ＮＴＥはハイレベルとなる。

【００３１】トランジスタ５４のドレインＤは、さらに
ＮＡＮＤゲート５３の第１の入力端子に接続される。Ｎ
ＡＮＤゲート５３の第２の入力端子には信号ＳＥＬ１が
入力され、第３の入力端子にはＵＡＲＴ２２からの出力
信号ＯＵＡが入力される。ＮＡＮＤゲート５３の出力
は、トランジスタ５２のゲートＧに与えられる。トラン
ジスタ５２は、ドレインＤが接地され、ソースＳが信号
線５９に接続される。

【００３２】マイクロコンピュータ１１に電源が投入さ
れてからの動作について説明する。電源が投入される
と、オートリセット回路４２が正のパルス信号を出力
し、レジスタ４１がリセットされる。したがって、信号
ＳＥＬ１はローレベルとなり、信号ＳＥＢはハイレベル
となる。信号ＳＥＢがバッファ５１の制御端子に入力さ
れているので、ＴＥＳＴ端子２４に入力されている信号
のレベルがそのまま内部ＴＥＳＴ信号ＮＴＥのレベルと
して出力される。内部ＴＥＳＴ信号ＮＴＥは、マイクロ
コンピュータ１１をＴＥＳＴモードで動作させる時のみ
ローレベルとなる。

【００３３】アドレスバス２５によって示されるレジス
タ４１は、入力端子Ｄに入力されるデータバス２６の信
号値を内部クロック信号ＣＫに同期してラッチする。入
力端子Ｄに入力される信号がハイレベルである場合、信
号ＳＥＬ１がハイレベルになる。信号ＳＥＬ１がハイレ
ベルになることによって、ＡＣＬ端子２３に入力される
信号が、信号入力許可回路４４のＡＮＤゲート５８を介
してＵＡＲＴ入力信号ＵＡとしてＵＡＲＴ２２に入力さ
れる。信号入力許可回路４４の出力がＵＡＲＴ２２に供
給されることによって、モニタＲＯＭ１６のデバッグ用
プログラムが起動する。デバッグ用プログラムは、ユー
ザＲＯＭ１５に格納されているアプリケーションプログ
ラムのスタートアドレスの値をエミュレートＲＡＭ１８
に記憶させる。また、デバッグ用プログラムは、予め定
めるデータをＵＡＲＴ２２に供給する。

【００３４】ＵＡＲＴ２２は、前記予め定めるデータを
ＵＡＲＴ出力信号ＯＵＡとして端子入力信号セレクタ２
０の入出力切換え回路４５に入力する。入力されたデー
タの信号レベルによってＮＡＮＤゲート５３の出力が定
まる。ＮＡＮＤゲート５３の出力がトランジスタ５２の
ゲートＧに入力されているので、前記データの信号レベ
ルがハイレベルである場合にはトランジスタ５２が導通
し、ＴＥＳＴ端子２４の出力がローレベルとなる。ま
た、前記データの信号レベルがローレベルである場合に
はトランジスタ５２は遮断し、ＴＥＳＴ端子２４からの
出力信号がハイレベルとなる。

【００３５】端末装置３１がＡＣＬ端子２３およびＴＥ
ＳＴ端子２４に接続されている場合は、ＴＥＳＴ端子２
４を介して入力されるデータに基づいて端末装置３１は
ＡＣＬ端子２３およびＴＥＳＴ端子２４に接続されてい
ることを示す応答信号であるデータをＡＣＬ端子２３に
供給する。

【００３６】マイクロコンピュータ１１においては、Ｔ
ＥＳＴ端子２４から前記データを出力してから予め定め
る時間以内にＡＣＬ端子２３に端末装置３１から応答信
号が入力されていない場合には、端末装置３１が接続さ
れていないと判断する。すなわち、端末装置３１から応
答信号が入力されない場合には、マイクロコンピュータ
１１はプログラムデバッグモードではないと判断する。

【００３７】端末装置３１から応答信号が入力されない
と、デバッグ用プログラムはレジスタ４１にデータバス
２６を介して信号を入力することによってレジスタ４１
をクリアしてＡＣＬ端子２３への入力を内部ＡＣＬ信号
ＮＡＣとし、ＴＥＳＴ端子２４への入力が内部ＴＥＳＴ
信号ＮＴＥとなるようにする。ＡＣＬ端子２３、ＴＥＳ
Ｔ端子２４の機能切換え後、エミュレートＲＡＭ１８に
記憶させていたユーザプログラムのスタートアドレスを
アドレスバス２５に戻してユーザプログラムを動作させ
る。

【００３８】端末装置３１から応答信号が入力される
と、前記応答信号はＡＣＬ端子２３、信号入力許可回路
４４を介してＵＡＲＴ２２に入力される。ＵＡＲＴ２２
に入力された応答信号に基づいてＡＣＬ端子２３および
ＴＥＳＴ端子２４が通信専用端子として使用される。デ
バッグ用プログラムは、プログラムデバッグモードであ
ることが確認されたので、引続いてＡＣＬ端子２３を介
して入力されるデバッグコマンドを待ち受ける。

【００３９】プログラムデバッグモードにおける処理に
ついて説明する。端末装置３１において入力されたデバ
ッグコマンドは、ＡＣＬ端子２３を介して端子入力信号
セレクタ２０へと入力される。さらにＵＡＲＴ２２に入
力され、ＵＡＲＴ２２からエミュレートＲＡＭ１８に格
納されデバッグ用プログラムによって解析される。

【００４０】解析されたコマンドがレジスタなどの内部
データを参照するコマンドである場合は、デバッグ用プ
ログラムはアドレスバス２５およびデータバス２６から
必要な情報を取込みＵＡＲＴ２２へと出力する。ＵＡＲ
Ｔ２２は、与えられた情報をＴＥＳＴ端子２４を介して
端末装置３１へと送信する。

【００４１】解析されたコマンドがブレイクポイントデ
ータの設定である場合は、動作中のデバッグ用プログラ
ムは端末装置３１から送られてきたデータをエミュレー
トＲＡＭ１８に格納する。解析されたコマンドがユーザ
プログラムの実行を指示するコマンドである場合は、エ
ミュレートＲＡＭ１８に格納されているユーザプログラ
ムのスタートアドレスをアドレスバス２５に設定し、示
されたアドレスからユーザプログラムを実行させる。プ
ログラムデバッグモードにおいてユーザプログラムを実
行する際に前もってブレイクポイントデータを設定する
とブレイクポイントデータと各バス２５，２６のデータ
とを比較器１９において比較する。

【００４２】エミュレートＲＡＭ１８に格納されている
ブレイクポイントデータがアドレス値である場合には、
このアドレス値とアドレスバス２５を介して転送される
アドレス値とが一致したときにユーザプログラムを停止
させる。エミュレートＲＡＭ１８に格納されているブレ
イクポイントデータがアドレス値以外の所定のデータで
ある場合には、このデータとデータバス２６を介して転
送されるデータとが一致したときにユーザプログラムを
停止させる。ユーザプログラムが停止すると停止したユ
ーザプログラムのアドレスがエミュレートＲＡＭ１８に
格納されモニタＲＯＭ１６のデバッグ用プログラムが再
び起動される。

【００４３】図４は、マイクロコンピュータ１１におけ
る各信号のタイミングチャートである。時刻ｔ０におい
て、図４（１）に示す電源が投入されると、時刻ｔ１に
おいて図４（２）に示すオートリセット回路４２の出力
がロー「Ｌ」レベルからハイ「Ｈ」レベルへと立上が
る。オートリセット回路４２の出力が、ハイレベルとな
ったことによって図４（３）に示す内部ＡＣＬ信号ＮＡ
Ｃが立上がる。また、図４（９）に示すＴＥＳＴ端子２
４への入力が立上がりはじめ、図４（７）に示す内部Ｔ
ＥＳＴ信号ＮＴＥが立上がりはじめる。

【００４４】オートリセット回路４２の出力が、時刻ｔ
２においてローレベルへと立下がると、内部ＡＣＬ信号
ＮＡＣがローレベルと立下がる。オートリセット回路４
２の出力がローレベルになったことによって、図４
（６）に示す信号ＳＥＬ１が立上がりはじめ時刻ｔ３に
おいてハイレベルとなる。信号ＳＥＬ１がハイレベルに
なったことによって、時刻ｔ３から図４（８）に示すＵ
ＡＲＴ出力信号ＯＵＡとして前述した所定のデータが端
末装置３１へとＴＥＳＴ端子２４を介して出力される。
なお、ＴＥＳＴ端子２４から出力されるデータは図４
（９）に示すように信号ＯＵＡとはハイレベルとローレ
ベルとが入換わる。前記データの送出は、時刻ｔ３から
時刻ｔ４までの期間Ｔ１において行われる。端末装置３
１は、前記データが入力されると端末装置３１が接続さ
れていることを示す応答信号をマイクロコンピュータ１
１へと送出する。

【００４５】図４（４）に示す端末装置３１から送出さ
れた応答信号が、時刻ｔ５においてＡＣＬ端子２３に入
力されると、図４（５）に示すＵＡＲＴ入力信号ＵＡと
してＵＡＲＴ２２へと入力される。応答信号の受取りは
時刻ｔ５から時刻ｔ６までの期間Ｔ２において行われ
る。期間Ｔ２においてＡＣＬ端子２３に入力される信号
とＵＡＲＴ入力信号ＵＡとは同一レベルとなる。オート
リセット回路４２の出力が立下がる時刻ｔ２から応答信
号の受取りが完了する時刻ｔ６までの期間Ｔ３におい
て、デバッグ用プログラムの起動およびＵＡＲＴ２２に
対する応答信号の入力が待ち受けられる。期間Ｔ２にお
いて応答信号が入力されると時刻ｔ６以降はプログラム
デバッグモードとなる。

【００４６】図５は、マイクロコンピュータ１１におけ
る処理を示すフローチャートである。ステップｓ１で
は、電源が投入されるのを待ち受ける。電源が投入され
るとステップｓ２に進む。ステップｓ２では、オートリ
セット回路４２において信号が発生され、レジスタ４１
がリセットされる。

【００４７】続くステップｓ３では、内部ＴＥＳＴ信号
ＮＴＥの信号レベルがハイレベルであるかどうかを判断
する。内部ＴＥＳＴ信号ＮＴＥの信号レベルがハイレベ
ルであるときには、ステップｓ４に進む。ステップｓ４
では、オートリセット回路４２からの信号出力が停止さ
れ、レジスタ４１のリセット状態が解除される。リセッ
ト状態が解除されたので、レジスタ４１はデータバス２
６の値を内部クロック信号に基づいて取込む。したがっ
て、レジスタ４１の出力端子Ｑから出力される信号ＳＥ
Ｌ１がハイレベルとなる。

【００４８】信号ＳＥＬ１がハイレベルになることによ
って、信号切換え回路４３から出力される内部ＡＣＬ信
号ＮＡＣの信号レベルがローレベルとなる。また、信号
入力許可回路４４から出力されるＵＡＲＴ入力信号ＵＡ
の信号レベルは、ＡＣＬ端子２３から入力される信号の
レベルに基づいて定められる。すなわち、ＡＣＬ端子２
３は端末装置３１から送られてくるデータ信号の入力端
子となる。

【００４９】ステップｓ５では、ベクタアドレス生成回
路２１によって指定されるアドレスに基づいてモニタＲ
ＯＭ１６に格納されているデバッグ用プログラムが起動
される。また、ユーザＲＯＭ１５に格納されているユー
ザプログラムのスタートアドレスがエミュレートＲＡＭ
１８に格納される。

【００５０】続くステップｓ６においては、ＵＡＲＴ２
２から所定の信号が出力されＴＥＳＴ端子２４を介して
端末装置３１へと与えられる。ＴＥＳＴ端子２４は端末
装置３１へとデータ信号を出力する出力端子となる。ス
テップｓ７では、前記所定の信号に対する端末装置３１
からの応答信号がＡＣＬ端子２３を介して入力されたか
どうかを判断する。応答信号を受信した場合は前述した
プログラムデバッグ処理を行う。

【００５１】また、応答信号を受信しなかった場合に
は、端末装置３１が接続されていないと判断し、信号Ｓ
ＥＬ１をローレベルにする。信号ＳＥＬ１がローレベル
になることによって、ＡＣＬ端子２３に入力される信号
は、マイクロコンピュータ１１において内部ＡＣＬ信号
ＮＡＣとして用いられ、ＴＥＳＴ端子２４に入力される
信号は内部ＴＥＳＴ信号ＮＴＥとして用いられる。さら
に、エミュレートＲＡＭ１８に格納されているユーザプ
ログラムのスタートアドレスを読出しユーザプログラム
を起動させる。

【００５２】ステップｓ３において、ＴＥＳＴ端子２３
に入力されている信号がローレベルであると判断した時
には、マイクロコンピュータ１１は前述したテストモー
ドに入る。

【００５３】以上のように本発明の実施のこの形態によ
れば、マイクロコンピュータ１１を起動する際に、ＡＣ
Ｌ端子２３とＴＥＳＴ端子２４とに端末装置３１が接続
されているかどうかを確認する。端末装置３１が接続さ
れている場合には、端子入力信号セレクタ２０におい
て、端子の機能を切換えてＡＣＬ端子２３、ＴＥＳＴ端
子２４を通信専用の端子とする。ユーザプログラムをデ
バッグするプログラムはモニタＲＯＭ１６に格納されて
いるので、端末装置３１は送られてきたデータを表示し
たり、デバッグコマンドを入力することができるような
構成であればよく、プログラムデバッグのための専用の
装置を用いる必要がなく、容易にプログラムのデバッグ
を行うことができる。

【００５４】また、ＡＣＬ端子２３およびＴＥＳＴ端子
２４の機能は、通常のプログラム動作機能時にはあまり
使用されない端子であるので、端子入力信号セレクタ２
０の構造を簡易な構造とすることができる。

【００５５】なお、本発明の実施のこの形態では、ＲＯ
Ｍ１３は書換え可能なＲＯＭであるとしたが、マスクＲ
ＯＭのような書換えることができないＲＯＭを使用した
場合であっても、デバッグ情報を端子入力信号セレクタ
２０を介して読み出すことができるので、マイクロコン
ピュータ１１が実際に機器に取付けられた状態でデバッ
グを行うことができる。

【００５６】

【発明の効果】以上のように本発明によれば、アプリケ
ーションプログラムのデバッグを行うために必要な外部
の装置との情報の授受は制御手段によって機能が切換え
られた一部の接続端子を用いて行われるので、通信専用
の端子をシングルチップマイクロコンピュータに設ける
必要がなく、シングルチップマイクロコンピュータが形
成されるチップの面積を広くすることなく機器に取付け
られた状態でＲＯＭに格納されているアプリケーション
プログラムのデバッグを行うことができる。

【００５７】また本発明によれば、ＲＯＭは電気的に書
換え可能なＲＯＭによって構成されるので、シングルチ
ップマイクロコンピュータを機器に組込んだ状態のまま
でデバッグ用プログラムによってアプリケーションプロ
グラムを修正することができるので、アプリケーション
プログラムのデバッグを容易に行うことができ、アプリ
ケーションプログラムの開発にかかる時間を短縮するこ
とができる。また、デバッグ用プログラムの書換えが可
能となるので、ユーザ独自の制御を行うことができる。

【００５８】さらに本発明によれば、マイクロコンピュ
ータとしての機能を行う際に使用頻度の低い外部接続端
子の機能を切換えて外部の装置と情報の授受を行うの
で、アプリケーションプログラムのデバッグを行う際に
外部接続端子の機能を頻繁に切換える必要がなく制御手
段を簡易な回路で実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態であるシングルチップマ
イクロコンピュータ１１の構成を示すブロック図であ
る。

【図２】ＵＡＲＴ２２におけるデータのフォーマットを
示す図である。

【図３】端子入力信号セレクタ２０の構成を示すブロッ
ク図である。

【図４】マイクロコンピュータ１１における各信号のタ
イミングチャートである。

【図５】マイクロコンピュータ１１における処理を示す
フローチャートである。

【符号の説明】

１１シングルチップマイクロコンピュータ１２ＣＰＵ１３ＲＯＭ１４ＲＡＭ１５ユーザＲＯＭ１６モニタＲＯＭ１７ユーザＲＡＭ１８エミュレートＲＡＭ１９比較器２０端子入力信号セレクタ２１ベクタアドレス生成回路２２ＵＡＲＴ２３ＡＣＬ端子２４ＴＥＳＴ端子２５アドレスバス２６データバス３１端末装置

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサと、マイクロプロセッサによって実行されるアプリケーショ
ンプログラムと、アプリケーションプログラムをデバッ
グするためのデバッグ用プログラムとを格納するＲＯＭ
と、アプリケーションプログラムおよびデバッグ用プログラ
ムに関連する情報が一時的に格納されるＲＡＭと、複数の外部接続端子とを備えるシングルチップマイクロ
コンピュータにおいて、一部の外部接続端子を介して外部の装置と情報の授受を
行うことが可能な通信用のインタフェイスと、前記一部の外部接続端子の機能を切換えるように制御す
る制御手段とを備え、制御手段は、デバッグ用のプログ
ラムが起動されたときには前記一部の外部接続端子の接
続を通信用のインタフェイスに切換え、アプリケーショ
ンプログラムが起動されたときにはマイクロコンピュー
タとしてのプログラム動作機能用に切換えることを特徴
とするシングルチップマイクロコンピュータ。
【請求項２】前記ＲＯＭは、電気的に書換え可能なＲ
ＯＭであることを特徴とする請求項１記載のシングルチ
ップマイクロコンピュータ。
【請求項３】前記一部の外部接続端子は、ＡＣＬ端子
またはＴＥＳＴ端子として機能することを特徴とする請
求項１または２記載のシングルチップマイクロコンピュ
ータ。