JPH0935488A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
- Publication number
- JPH0935488A JPH0935488A JP18307595A JP18307595A JPH0935488A JP H0935488 A JPH0935488 A JP H0935488A JP 18307595 A JP18307595 A JP 18307595A JP 18307595 A JP18307595 A JP 18307595A JP H0935488 A JPH0935488 A JP H0935488A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- time
- memory
- voltage
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】時間の経過に伴うメモリセルのしきい値電圧の
遷移によるデ−タの化けを回避でき、高信頼性、高容量
の不揮発性記憶装置を実現する。 【構成】メモリ装置１０の中に二つ以上、たとえば六つ
のメモリチップ１１〜１６、リフレッシュ機能を有する
リフレッシュ機能ブロック１７、クロック機能ブロック
１８および電池１９を備え、リフレッシュ機能ブロック
により各メモリチップあるいは各メモリセクタ−毎に最
後の書き込み時からの経過時間を計時し、この経過時間
とあらかじめ設定された限界電荷保持時間とを比較し、
経過時間が限界電荷保持時間に達したときに各メモリチ
ップあるいはメモリセクタ−に対して再書き込みを行
う。これにより、時間の経過に伴う記憶デ−タの化けを
回避でき、信頼性および記憶容量の大幅な向上を図れる
不揮発性記憶装置を実現できる。
遷移によるデ−タの化けを回避でき、高信頼性、高容量
の不揮発性記憶装置を実現する。 【構成】メモリ装置１０の中に二つ以上、たとえば六つ
のメモリチップ１１〜１６、リフレッシュ機能を有する
リフレッシュ機能ブロック１７、クロック機能ブロック
１８および電池１９を備え、リフレッシュ機能ブロック
により各メモリチップあるいは各メモリセクタ−毎に最
後の書き込み時からの経過時間を計時し、この経過時間
とあらかじめ設定された限界電荷保持時間とを比較し、
経過時間が限界電荷保持時間に達したときに各メモリチ
ップあるいはメモリセクタ−に対して再書き込みを行
う。これにより、時間の経過に伴う記憶デ−タの化けを
回避でき、信頼性および記憶容量の大幅な向上を図れる
不揮発性記憶装置を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性記憶装置、たとえば、ＥＥＰＲＯＭ、または
フラッシュＥＥＰＲＯＭなどの不揮発性記憶装置に関す
るものである。
な不揮発性記憶装置、たとえば、ＥＥＰＲＯＭ、または
フラッシュＥＥＰＲＯＭなどの不揮発性記憶装置に関す
るものである。
【０００２】
【従来の技術】フロ−ティングゲ−トを有する電気的に
書き換えのできるメモリ、たとえば、ＥＥＰＲＯＭまた
はフラッシュＥＥＰＲＯＭにおいては、フロ−ティング
ゲ−トに電荷を注入させるあるいは放出させることによ
って、メモリセルのしきい値電圧Ｖthを変動させ、デ−
タを記憶することができる。これまでにこの種の記憶装
置として、フロ−ティングゲ−トに電荷の注入または放
出する方法、あるいはメモリセルの配置の仕方によっ
て、幾つか仕様の異なるものが提案されている。
書き換えのできるメモリ、たとえば、ＥＥＰＲＯＭまた
はフラッシュＥＥＰＲＯＭにおいては、フロ−ティング
ゲ−トに電荷を注入させるあるいは放出させることによ
って、メモリセルのしきい値電圧Ｖthを変動させ、デ−
タを記憶することができる。これまでにこの種の記憶装
置として、フロ−ティングゲ−トに電荷の注入または放
出する方法、あるいはメモリセルの配置の仕方によっ
て、幾つか仕様の異なるものが提案されている。
【０００３】図７（ａ）はこのような書き換え可能な不
揮発性記憶装置の基本的な構成例を示すメモリセルの簡
略断面図である。図７（ａ）において、１はフロ−ティ
ングゲ−ト（ＦＧ）、２はコントロ−ルゲ−ト（Ｃ
Ｇ）、３は基板、４はソ−ス拡散層（以下、ソ−スとい
う）、５はドレイン拡散層（以下、ドレインという）、
ｅ- はフロ−ティングゲ−ト１に注入された電荷（電
子）をそれぞれ示している。なお、ここでは、たとえば
ソ−ス４およびドレイン５はｎ型とし、基板３はｐ型と
する。以下にメモリセルの書き込みおよび読み出し動作
を説明する。
揮発性記憶装置の基本的な構成例を示すメモリセルの簡
略断面図である。図７（ａ）において、１はフロ−ティ
ングゲ−ト（ＦＧ）、２はコントロ−ルゲ−ト（Ｃ
Ｇ）、３は基板、４はソ−ス拡散層（以下、ソ−スとい
う）、５はドレイン拡散層（以下、ドレインという）、
ｅ- はフロ−ティングゲ−ト１に注入された電荷（電
子）をそれぞれ示している。なお、ここでは、たとえば
ソ−ス４およびドレイン５はｎ型とし、基板３はｐ型と
する。以下にメモリセルの書き込みおよび読み出し動作
を説明する。
【０００４】このように構成されたメモリセルにおいて
は、デ−タの書き込みは図７（ｂ）に示すように、コン
トロ−ルゲ−ト２に高いレベルの電圧、たとえば１２Ｖ
の電圧ＶG を印加し、メモリセルのドレイン５に、たと
えば６Ｖの電圧ＶD を印加し、ソ−ス４に接地電位（０
Ｖ）を印加することによって行われる。
は、デ−タの書き込みは図７（ｂ）に示すように、コン
トロ−ルゲ−ト２に高いレベルの電圧、たとえば１２Ｖ
の電圧ＶG を印加し、メモリセルのドレイン５に、たと
えば６Ｖの電圧ＶD を印加し、ソ−ス４に接地電位（０
Ｖ）を印加することによって行われる。
【０００５】メモリセルがこのようにバイアスされたと
き、メモリセルがオン状態となり、メモリセルのドレイ
ン５からソ−ス４に向かって電流が流れ、これと反対方
向に、メモリセルのソ−ス４からドレイン５に向かって
電子が流れることになる。ドレイン５近傍のピンチオフ
領域で加速された電子の一部がチャネルホットエレクト
ロン（ＣＨＥ）となり、これがフロ−ティングゲ−ト１
に捕獲される。すなわちホットエレクトロンとなる一部
の電子がフロ−ティングゲ−ト１に蓄積されることにな
る。
き、メモリセルがオン状態となり、メモリセルのドレイ
ン５からソ−ス４に向かって電流が流れ、これと反対方
向に、メモリセルのソ−ス４からドレイン５に向かって
電子が流れることになる。ドレイン５近傍のピンチオフ
領域で加速された電子の一部がチャネルホットエレクト
ロン（ＣＨＥ）となり、これがフロ−ティングゲ−ト１
に捕獲される。すなわちホットエレクトロンとなる一部
の電子がフロ−ティングゲ−ト１に蓄積されることにな
る。
【０００６】上記のように、フロ−ティングゲ−ト１に
電子が注入されることになる。ここでは、フロ−ティン
グゲ−ト１に注入される電子の量はフロ−ティングゲ−
ト１の電圧または注入電圧の印加時間によって決定され
る。フロ−ティングゲ−ト１に電子が注入されると、コ
ントロ−ルゲ−ト２によって制御されるトランジスタ
（メモリセル）のしきい値電圧Ｖthが上昇する。これら
のしきい値電圧Ｖthに応じて、”１”または”０”レベ
ルに対応させる。
電子が注入されることになる。ここでは、フロ−ティン
グゲ−ト１に注入される電子の量はフロ−ティングゲ−
ト１の電圧または注入電圧の印加時間によって決定され
る。フロ−ティングゲ−ト１に電子が注入されると、コ
ントロ−ルゲ−ト２によって制御されるトランジスタ
（メモリセル）のしきい値電圧Ｖthが上昇する。これら
のしきい値電圧Ｖthに応じて、”１”または”０”レベ
ルに対応させる。
【０００７】図８はフロ−ティングゲ−ト１に電子が注
入されている場合および注入されていない場合のメモリ
セルのしきい値電圧Ｖthの分布を示す図である。実際に
メモリセルのしきい値電圧Ｖthはある程度にバラツキが
あって、このバラツキを考慮すると、メモリセルのしき
い値電圧Ｖthは、図８に示すような分布を呈すると考え
られる。
入されている場合および注入されていない場合のメモリ
セルのしきい値電圧Ｖthの分布を示す図である。実際に
メモリセルのしきい値電圧Ｖthはある程度にバラツキが
あって、このバラツキを考慮すると、メモリセルのしき
い値電圧Ｖthは、図８に示すような分布を呈すると考え
られる。
【０００８】図８は、たとえばメモリ回路の電源電圧Ｖ
CCが５Ｖのとき、フロ−ティングゲ−ト１に電子を注入
することによるメモリセルのしきい値電圧Ｖthの変化を
示す。図８においては、横軸はしきい値電圧Ｖth、縦軸
はメモリセルの分布する数（ｂｉｔ数）を示している。
さらに図８においては、Ａはフロ−ティングゲ−ト１に
電子が注入されていないメモリセルのしきい値電圧の分
布領域、Ｂはフロ−ティングゲ−ト１に電子が注入され
ているメモリセルのしきい値電圧の分布領域をそれぞれ
示している。
CCが５Ｖのとき、フロ−ティングゲ−ト１に電子を注入
することによるメモリセルのしきい値電圧Ｖthの変化を
示す。図８においては、横軸はしきい値電圧Ｖth、縦軸
はメモリセルの分布する数（ｂｉｔ数）を示している。
さらに図８においては、Ａはフロ−ティングゲ−ト１に
電子が注入されていないメモリセルのしきい値電圧の分
布領域、Ｂはフロ−ティングゲ−ト１に電子が注入され
ているメモリセルのしきい値電圧の分布領域をそれぞれ
示している。
【０００９】ここで、たとえば、フロ−ティングゲ−ト
１に電子が注入されていないメモリセルにおいては、そ
のしきい値電圧Ｖthは２．５Ｖ以下になっている。一
方、フロ−ティングゲ−ト１に電子が注入されたメモリ
セルにおいては、そのしきい値電圧Ｖthが５．５Ｖ以上
に上昇している。すなわち、フロ−ティングゲ−ト１に
電子が注入されているメモリセルのしきい値電圧Ｖthが
電源電圧ＶCCより高くなっている。
１に電子が注入されていないメモリセルにおいては、そ
のしきい値電圧Ｖthは２．５Ｖ以下になっている。一
方、フロ−ティングゲ−ト１に電子が注入されたメモリ
セルにおいては、そのしきい値電圧Ｖthが５．５Ｖ以上
に上昇している。すなわち、フロ−ティングゲ−ト１に
電子が注入されているメモリセルのしきい値電圧Ｖthが
電源電圧ＶCCより高くなっている。
【００１０】このような分布を呈するしきい値電圧Ｖth
を有するメモリセルにおいては、たとえばコントロ−ル
ゲ−トに２．５Ｖ以上、５．５Ｖ以下の電圧ＶG が印加
された場合、フロ−ティングゲ−ト１に電子が注入され
ていないメモリセルがオン状態となり、読み出し電流が
流れる。一方、フロ−ティングゲ−ト１に電子が注入さ
れているメモリセルがオフ状態となり、読み出し電流が
流れない。この読み出し電流の有無をセンス回路を用い
て検出し、”０”あるいは”１”レベルとして認識す
る。このようにメモリセルに電子の注入に伴うメモリセ
ルのオン・オフ状態の違いによって、メモリセルに記録
されているデ−タを読み出すことができる。
を有するメモリセルにおいては、たとえばコントロ−ル
ゲ−トに２．５Ｖ以上、５．５Ｖ以下の電圧ＶG が印加
された場合、フロ−ティングゲ−ト１に電子が注入され
ていないメモリセルがオン状態となり、読み出し電流が
流れる。一方、フロ−ティングゲ−ト１に電子が注入さ
れているメモリセルがオフ状態となり、読み出し電流が
流れない。この読み出し電流の有無をセンス回路を用い
て検出し、”０”あるいは”１”レベルとして認識す
る。このようにメモリセルに電子の注入に伴うメモリセ
ルのオン・オフ状態の違いによって、メモリセルに記録
されているデ−タを読み出すことができる。
【００１１】具体的に、メモリセルからのデ−タの読み
出しは図７（ｃ）に示すように、コントロ−ルゲ−ト２
に高いレベルの電圧、たとえば５Ｖの電圧を印加し、ド
レイン５に低いレベルの電圧、たとえば２Ｖの電圧を印
加し、メモリセルのソ−ス４に接地電位を印加すること
によって行われる。
出しは図７（ｃ）に示すように、コントロ−ルゲ−ト２
に高いレベルの電圧、たとえば５Ｖの電圧を印加し、ド
レイン５に低いレベルの電圧、たとえば２Ｖの電圧を印
加し、メモリセルのソ−ス４に接地電位を印加すること
によって行われる。
【００１２】メモリセルがこのようにバイアスされる
と、フロ−ティングゲ−ト１に電子が注入されているか
否かによって、メモリセルに読み出し電流が流れるか否
かが決定される。ここで、たとえば書き込み時にフロ−
ティングゲ−ト１に電子が注入されていないメモリセル
が図７（ｃ）のようにバイアスされると、メモリセルが
オン状態となり、読み出し電流が流れる。一方、書き込
み時にフロ−ティングゲ−ト１に電子が注入された場合
は、メモリセルのしきい値電圧が上昇したため、このよ
うにバイアスされても、メモリセルがオフ状態のままで
あり、読み出し電流が流れない。
と、フロ−ティングゲ−ト１に電子が注入されているか
否かによって、メモリセルに読み出し電流が流れるか否
かが決定される。ここで、たとえば書き込み時にフロ−
ティングゲ−ト１に電子が注入されていないメモリセル
が図７（ｃ）のようにバイアスされると、メモリセルが
オン状態となり、読み出し電流が流れる。一方、書き込
み時にフロ−ティングゲ−ト１に電子が注入された場合
は、メモリセルのしきい値電圧が上昇したため、このよ
うにバイアスされても、メモリセルがオフ状態のままで
あり、読み出し電流が流れない。
【００１３】したがって、この読み出し電流による電圧
降下をドレイン５の電極に接続されているセンス回路に
より検出し、出力することによって、各メモリセルに記
憶されているデ−タを読み出すことができる。
降下をドレイン５の電極に接続されているセンス回路に
より検出し、出力することによって、各メモリセルに記
憶されているデ−タを読み出すことができる。
【００１４】一般的に、書き換えのときに低い印加電
圧、短い書き込み時間でメモリセルのしきい値電圧Ｖth
を大きくシフトすることが望まれる。一方、長時間の放
置あるいは読み出し時のフロ−ティングゲ−ト１の電子
の保持特性も重要である。
圧、短い書き込み時間でメモリセルのしきい値電圧Ｖth
を大きくシフトすることが望まれる。一方、長時間の放
置あるいは読み出し時のフロ−ティングゲ−ト１の電子
の保持特性も重要である。
【００１５】フロ−ティングゲ−ト１は電気的に浮遊し
ており、その周囲はシリコン酸化膜によって電気的に絶
縁されているため、一旦フロ−ティングゲ−ト１に注入
された電子が長い時間で保持されることになる。
ており、その周囲はシリコン酸化膜によって電気的に絶
縁されているため、一旦フロ−ティングゲ−ト１に注入
された電子が長い時間で保持されることになる。
【００１６】また、フロ−ティングゲ−ト１に注入され
た電子の量を調整することによって、一つのメモリセル
により多くの情報を書き込もうとする、いわゆる多値メ
モリ技術が提案されている。図９はこの技術を用いて書
き込まれたメモリセルのしきい値電圧Ｖthの分布を示す
図である。
た電子の量を調整することによって、一つのメモリセル
により多くの情報を書き込もうとする、いわゆる多値メ
モリ技術が提案されている。図９はこの技術を用いて書
き込まれたメモリセルのしきい値電圧Ｖthの分布を示す
図である。
【００１７】図９においては、メモリセルのフロ−ティ
ングゲ−ト１に全く電子を注入せず、メモリセルのしき
い値電圧Ｖthが上昇していない場合に、メモリセルのし
きい値電圧の分布領域をＡ、フロ−ティングゲ−ト１に
少量の電子を注入し、メモリセルのしきい値電圧Ｖthが
少し上昇した場合に、メモリセルのしきい値電圧の分布
領域をＢ、それよりメモリセルのフロ−ティングゲ−ト
１に少し多めの電子を注入し、メモリセルのしきい値電
圧Ｖthがある程度上昇した場合に、メモリセルのしきい
値電圧Ｖthの分布領域をＣ、さらにメモリセルのフロ−
ティングゲ−ト１に大量の電子を注入することによっ
て、メモリセルのしきい値電圧Ｖthが大きく上昇した場
合に、メモリセルのしきい値電圧の分布領域をＤとす
る。
ングゲ−ト１に全く電子を注入せず、メモリセルのしき
い値電圧Ｖthが上昇していない場合に、メモリセルのし
きい値電圧の分布領域をＡ、フロ−ティングゲ−ト１に
少量の電子を注入し、メモリセルのしきい値電圧Ｖthが
少し上昇した場合に、メモリセルのしきい値電圧の分布
領域をＢ、それよりメモリセルのフロ−ティングゲ−ト
１に少し多めの電子を注入し、メモリセルのしきい値電
圧Ｖthがある程度上昇した場合に、メモリセルのしきい
値電圧Ｖthの分布領域をＣ、さらにメモリセルのフロ−
ティングゲ−ト１に大量の電子を注入することによっ
て、メモリセルのしきい値電圧Ｖthが大きく上昇した場
合に、メモリセルのしきい値電圧の分布領域をＤとす
る。
【００１８】図９に示すように、領域Ａにおいては、メ
モリセルのしきい値電圧Ｖthが０．５Ｖ〜１．５Ｖ、領
域Ｂにおいては、メモリセルのしきい値電圧Ｖthが２．
０Ｖ〜３．０Ｖ、領域Ｃにおいては、メモリセルのしき
い値電圧Ｖthが３．５Ｖ〜４．５Ｖ、さらに領域Ｄにお
いては、メモリセルのしきい値電圧Ｖthが５．５Ｖ以上
にそれぞれの電圧レベル範囲内に分布している。こうす
ることによって、一つのメモリセルにより多くの情報、
たとえば４値をとるデ−タを記録することが可能であ
り、いわゆる多値メモリを実現できる。
モリセルのしきい値電圧Ｖthが０．５Ｖ〜１．５Ｖ、領
域Ｂにおいては、メモリセルのしきい値電圧Ｖthが２．
０Ｖ〜３．０Ｖ、領域Ｃにおいては、メモリセルのしき
い値電圧Ｖthが３．５Ｖ〜４．５Ｖ、さらに領域Ｄにお
いては、メモリセルのしきい値電圧Ｖthが５．５Ｖ以上
にそれぞれの電圧レベル範囲内に分布している。こうす
ることによって、一つのメモリセルにより多くの情報、
たとえば４値をとるデ−タを記録することが可能であ
り、いわゆる多値メモリを実現できる。
【００１９】
【発明が解決しようとする課題】ところで、一般的にメ
モリセルのフロ−ティングゲ−トに電子を注入し、メモ
リセルのしきい値電圧Ｖthを所定の値に上昇させたあと
メモリセルを放置すると、時間の経過につれて、メモリ
セルのしきい値電圧Ｖthのシフト（遷移）現象が起こ
る。図１０は放置時間に伴い、メモリセルのしきい値電
圧Ｖthのシフト状況を表すグラフである。
モリセルのフロ−ティングゲ−トに電子を注入し、メモ
リセルのしきい値電圧Ｖthを所定の値に上昇させたあと
メモリセルを放置すると、時間の経過につれて、メモリ
セルのしきい値電圧Ｖthのシフト（遷移）現象が起こ
る。図１０は放置時間に伴い、メモリセルのしきい値電
圧Ｖthのシフト状況を表すグラフである。
【００２０】このシフト現象の原因は、メモリセルのフ
ロ−ティングゲ−ト１に注入された電子が時間の経過に
つれて、フロ−ティングゲ−ト１から放出してしまうか
らである。図１０に示すように、メモリセルの放置時間
がｔO に達すると、メモリセルのしきい値電圧Ｖthが電
圧ΔＶth分だけシフトする、たとえば低下することにな
る。
ロ−ティングゲ−ト１に注入された電子が時間の経過に
つれて、フロ−ティングゲ−ト１から放出してしまうか
らである。図１０に示すように、メモリセルの放置時間
がｔO に達すると、メモリセルのしきい値電圧Ｖthが電
圧ΔＶth分だけシフトする、たとえば低下することにな
る。
【００２１】メモリセルのしきい値電圧Ｖthのシフトに
よって生じた問題を図１１および図１２に関連付けて説
明する。図１１および図１２によると、時間が経過する
につれて、メモリセルのフロ−ティングゲ−ト１から電
子が放出してしまうことによって、メモリセルのしきい
値電圧Ｖthが下方にシフトし、すなわちしきい値電圧Ｖ
thが低下していく傾向がある。従来の２値メモリの場合
は、電源電圧が十分高いとき、図１１に示すように、し
きい値電圧Ｖthには十分のマ−ジンがあったため、しき
い値電圧Ｖthが多少低下しても記録された情報の読み出
しにはさほど影響しない。
よって生じた問題を図１１および図１２に関連付けて説
明する。図１１および図１２によると、時間が経過する
につれて、メモリセルのフロ−ティングゲ−ト１から電
子が放出してしまうことによって、メモリセルのしきい
値電圧Ｖthが下方にシフトし、すなわちしきい値電圧Ｖ
thが低下していく傾向がある。従来の２値メモリの場合
は、電源電圧が十分高いとき、図１１に示すように、し
きい値電圧Ｖthには十分のマ−ジンがあったため、しき
い値電圧Ｖthが多少低下しても記録された情報の読み出
しにはさほど影響しない。
【００２２】しかし、一つのメモリセルには３値以上の
情報を記録しようとすると、図１２に示すように、しき
い値電圧Ｖthのマ−ジンが非常に小さくなり、放置によ
り生じたしきい値電圧ＶthのシフトによるＶthの低下が
無視できなくなる。すなわち、しきい値電圧Ｖthのシフ
トにより、所定の情報を表すしきい値電圧が下がってし
まい、他の値を表すしきい値電圧の分布領域に入る。読
み出しのとき、この変化によって、デ−タが他のデ−タ
に変換されてしまう。
情報を記録しようとすると、図１２に示すように、しき
い値電圧Ｖthのマ−ジンが非常に小さくなり、放置によ
り生じたしきい値電圧ＶthのシフトによるＶthの低下が
無視できなくなる。すなわち、しきい値電圧Ｖthのシフ
トにより、所定の情報を表すしきい値電圧が下がってし
まい、他の値を表すしきい値電圧の分布領域に入る。読
み出しのとき、この変化によって、デ−タが他のデ−タ
に変換されてしまう。
【００２３】一方、２値メモリの場合でも、低電源電圧
化によって、しきい値電圧Ｖthには十分のマ−ジンが取
れないことが生じる。このため、メモリの放置により、
しきい値電圧Ｖthがシフトし、所定の値を表すしきい値
電圧Ｖthが他のデ−タを表すしきい値電圧領域に入って
しまい、読み出しのときに、いわゆるデ−タの化けが生
じる可能性がある。
化によって、しきい値電圧Ｖthには十分のマ−ジンが取
れないことが生じる。このため、メモリの放置により、
しきい値電圧Ｖthがシフトし、所定の値を表すしきい値
電圧Ｖthが他のデ−タを表すしきい値電圧領域に入って
しまい、読み出しのときに、いわゆるデ−タの化けが生
じる可能性がある。
【００２４】また、従来技術におけるもう一つの問題
は、メモリセルのフロ−ティングゲ−トに電子を注入す
るとき、すなわち書き込むときに生じる。具体的に説明
すると、メモリセルに対して、書き込みを行うとき、た
とえば図７（ｂ）に示すようにメモリセルをバイアスす
る。すなわち、メモリセルのコントロ−ルゲ−ト２に高
電圧、たとえば１２Ｖの高電圧のパルスＶG を印加し、
同時にメモリセルのソ−ス４を接地電位にし、メモリセ
ルのドレイン５に高電圧、たとえば５Ｖ電圧のパルスＶ
D を印加することによって、フロ−ティングゲ−ト１に
電子の注入を行う。図１３は、メモリセルのコントロ−
ルゲ−ト２およびドレイン５に印加されたパルスを示す
波形図である。
は、メモリセルのフロ−ティングゲ−トに電子を注入す
るとき、すなわち書き込むときに生じる。具体的に説明
すると、メモリセルに対して、書き込みを行うとき、た
とえば図７（ｂ）に示すようにメモリセルをバイアスす
る。すなわち、メモリセルのコントロ−ルゲ−ト２に高
電圧、たとえば１２Ｖの高電圧のパルスＶG を印加し、
同時にメモリセルのソ−ス４を接地電位にし、メモリセ
ルのドレイン５に高電圧、たとえば５Ｖ電圧のパルスＶ
D を印加することによって、フロ−ティングゲ−ト１に
電子の注入を行う。図１３は、メモリセルのコントロ−
ルゲ−ト２およびドレイン５に印加されたパルスを示す
波形図である。
【００２５】一般的に、メモリセルのコントロ−ルゲ−
ト２に印加された電圧ＶG のレベルを高くすることによ
って、フロ−ティングゲ−ト１に電子の注入時間を短縮
できる。しかし、図１４に示すように、単にコントロ−
ルゲ−ト２に印加された電圧ＶG のレベルを高くするだ
けでは、書き込み初期において、書き込む速度が遅くな
るという問題がある。
ト２に印加された電圧ＶG のレベルを高くすることによ
って、フロ−ティングゲ−ト１に電子の注入時間を短縮
できる。しかし、図１４に示すように、単にコントロ−
ルゲ−ト２に印加された電圧ＶG のレベルを高くするだ
けでは、書き込み初期において、書き込む速度が遅くな
るという問題がある。
【００２６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、経時的なしきい値電圧のシフト
による記録された情報の化けを防止でき、ひいては、記
憶装置のサイズを増大させることなく、より大容量の情
報を記録でき、また、異なる電源電圧に対応でき、しか
も高速に書き込むことができる不揮発性記憶装置を提供
することにある。
のであり、その目的は、経時的なしきい値電圧のシフト
による記録された情報の化けを防止でき、ひいては、記
憶装置のサイズを増大させることなく、より大容量の情
報を記録でき、また、異なる電源電圧に対応でき、しか
も高速に書き込むことができる不揮発性記憶装置を提供
することにある。
【００２７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電荷蓄積量に応じてしきい値電圧が遷移
する電荷蓄積層を有するメモリセルを備え、電源電圧の
印加状態に応じて上記電荷蓄積層の電荷蓄積量を調整し
て、複数の値をとるデ−タのうち一の値のデ−タを上記
メモリセルへ書き込む不揮発性記憶装置であって、補助
用内部電源と、上記メモリセルに対して、最後に書き込
み動作が行われてからの経過時間を計時する計時手段
と、上記計時手段による計時時間と、あらかじめ設定し
た限界電荷保持時間とを比較し、計時時間が限界電荷保
持時間に達したならば、上記補助用電源の電圧を上記メ
モリセルに対して供給し、再度の書き込みを行うリフレ
ッシュ手段とを有する。
め、本発明は、電荷蓄積量に応じてしきい値電圧が遷移
する電荷蓄積層を有するメモリセルを備え、電源電圧の
印加状態に応じて上記電荷蓄積層の電荷蓄積量を調整し
て、複数の値をとるデ−タのうち一の値のデ−タを上記
メモリセルへ書き込む不揮発性記憶装置であって、補助
用内部電源と、上記メモリセルに対して、最後に書き込
み動作が行われてからの経過時間を計時する計時手段
と、上記計時手段による計時時間と、あらかじめ設定し
た限界電荷保持時間とを比較し、計時時間が限界電荷保
持時間に達したならば、上記補助用電源の電圧を上記メ
モリセルに対して供給し、再度の書き込みを行うリフレ
ッシュ手段とを有する。
【００２８】また、本発明では、上記メモリセルへ書き
込まれるデ−タの値は少なくとも３値である。
込まれるデ−タの値は少なくとも３値である。
【００２９】また、本発明では、上記リフレッシュ手段
による再書き込み動作は、セクタ−単位で行われる。
による再書き込み動作は、セクタ−単位で行われる。
【００３０】さらに、本発明では、電荷蓄積量に応じて
しきい値電圧が遷移する電荷蓄積層を有するメモリセル
を備え、電源電圧の印加状態に応じて上記電荷蓄積層の
電荷蓄積量を調整して、複数の値をとるデ−タのうち一
の値のデ−タを上記メモリセルへ書き込む不揮発性記憶
装置であって、それぞれ供給電圧値が異なる複数の電源
と、上記複数の電源のうちの一の電源を選択し、その電
源電圧の値に応じた時間だけ当該電圧を上記メモリセル
に供給する手段とを有する。
しきい値電圧が遷移する電荷蓄積層を有するメモリセル
を備え、電源電圧の印加状態に応じて上記電荷蓄積層の
電荷蓄積量を調整して、複数の値をとるデ−タのうち一
の値のデ−タを上記メモリセルへ書き込む不揮発性記憶
装置であって、それぞれ供給電圧値が異なる複数の電源
と、上記複数の電源のうちの一の電源を選択し、その電
源電圧の値に応じた時間だけ当該電圧を上記メモリセル
に供給する手段とを有する。
【００３１】
【作用】本発明の不揮発性記憶装置によれば、計時手段
により各メモリチップあるいは各メモリセクタ−に最後
に書き込みを行ってからの経過時間が得られる。そし
て、この経過時間とあらかじめ設定した限界電荷保持時
間とを比較し、計時時間が限界電荷保持時間に達したな
らば、補助用電源による電源電圧に基づいて各メモリチ
ップあるいはメモリセクタ−に対して、再書き込み動作
が行われる。
により各メモリチップあるいは各メモリセクタ−に最後
に書き込みを行ってからの経過時間が得られる。そし
て、この経過時間とあらかじめ設定した限界電荷保持時
間とを比較し、計時時間が限界電荷保持時間に達したな
らば、補助用電源による電源電圧に基づいて各メモリチ
ップあるいはメモリセクタ−に対して、再書き込み動作
が行われる。
【００３２】また、書き込みを行うとき、メモリセルの
しきい値電圧を調整することによって、３値以上をとる
デ−タのうち１のデ−タをメモリセルに書き込み、いわ
ゆる多値メモリを実現する。
しきい値電圧を調整することによって、３値以上をとる
デ−タのうち１のデ−タをメモリセルに書き込み、いわ
ゆる多値メモリを実現する。
【００３３】また、リフレッシュ機能ブロックにより、
メモリセルに対して、再書き込みを行うとき、メモリセ
クタ−単位で再書き込みが行われる。
メモリセルに対して、再書き込みを行うとき、メモリセ
クタ−単位で再書き込みが行われる。
【００３４】さらに、複数の電圧の異なる電源を備えた
場合は、それぞれの電源電圧に応じた書き込み時間で書
き込みが行われる。これにより、所定のしきい値電圧を
持つメモリセルが得られる。
場合は、それぞれの電源電圧に応じた書き込み時間で書
き込みが行われる。これにより、所定のしきい値電圧を
持つメモリセルが得られる。
【００３５】
【実施例】図１は本発明に係る不揮発性記憶装置の一実
施例を示す回路図である。図１において、１０は不揮発
性記憶装置、１１〜１６は、たとえば図７に示すような
フロ−ティングゲ−トを持つ、セル構造を有するフラッ
シュＥＥＰＲＯＭからなるメモリチップ、１７はリフレ
ッシュ機能を有するリフレッシュ機能ブロック、１８は
各メモリチップ１１〜１６およびリフレッシュ機能ブロ
ック１７にクロックを提供するクロック機能ブロック、
１９は補助用内部電源としての電池をそれぞれ示してい
る。メモリチップ１１〜１６の各メモリセルに２値以
上、たとえば４値のデ−タが記憶可能である。すなわ
ち、メモリチップ１１〜１６は多値メモリである。
施例を示す回路図である。図１において、１０は不揮発
性記憶装置、１１〜１６は、たとえば図７に示すような
フロ−ティングゲ−トを持つ、セル構造を有するフラッ
シュＥＥＰＲＯＭからなるメモリチップ、１７はリフレ
ッシュ機能を有するリフレッシュ機能ブロック、１８は
各メモリチップ１１〜１６およびリフレッシュ機能ブロ
ック１７にクロックを提供するクロック機能ブロック、
１９は補助用内部電源としての電池をそれぞれ示してい
る。メモリチップ１１〜１６の各メモリセルに２値以
上、たとえば４値のデ−タが記憶可能である。すなわ
ち、メモリチップ１１〜１６は多値メモリである。
【００３６】リフレッシュ機能ブロック１７は各メモリ
チップあるいは各メモリセクタ−毎に最後書き込みを行
った時間を記録し、そしてクロック機能ブロック１８か
ら供給されるクロックにより、各メモリチップあるいは
各メモリセクタ−毎に最後書き込みを行ってからの経過
時間を計時し、この経過時間とあらかじめ設定した限界
電荷保持時間とを比較する。経過時間が限界電荷保持時
間に達したとき、メモリチップあるいはメモリセクタ−
に対して、再度書き込みの動作を行うよう命令を発す
る。
チップあるいは各メモリセクタ−毎に最後書き込みを行
った時間を記録し、そしてクロック機能ブロック１８か
ら供給されるクロックにより、各メモリチップあるいは
各メモリセクタ−毎に最後書き込みを行ってからの経過
時間を計時し、この経過時間とあらかじめ設定した限界
電荷保持時間とを比較する。経過時間が限界電荷保持時
間に達したとき、メモリチップあるいはメモリセクタ−
に対して、再度書き込みの動作を行うよう命令を発す
る。
【００３７】クロック機能ブロック１８はリフレッシュ
機能ブロック１７に対して、経過時間を計時するため、
安定した周期を持つクロック信号を供給する。内部電源
としての電池１９は、不揮発性記憶装置１０の外部電源
が切られても、リフレッシュ機能ブロック１７およびク
ロック機能ブロック１８の動作に必要な電源電圧を供給
する。このため、不揮発性記憶装置１０が外部電源に依
存せずに、電池１９の電源電圧の供給によりリフレッシ
ュの動作が保証される。
機能ブロック１７に対して、経過時間を計時するため、
安定した周期を持つクロック信号を供給する。内部電源
としての電池１９は、不揮発性記憶装置１０の外部電源
が切られても、リフレッシュ機能ブロック１７およびク
ロック機能ブロック１８の動作に必要な電源電圧を供給
する。このため、不揮発性記憶装置１０が外部電源に依
存せずに、電池１９の電源電圧の供給によりリフレッシ
ュの動作が保証される。
【００３８】また、各メモリチップあるいは各メモリセ
クタ−が最後の書き込み時間およびあらかじめ設定した
限界電荷保持時間を表すデ−タをリフレッシュ機能ブロ
ックに備えた専用のメモリに記憶するか、あるいはメモ
リチップ１１〜１６の中に所定のメモリ領域に記憶する
こともできる。
クタ−が最後の書き込み時間およびあらかじめ設定した
限界電荷保持時間を表すデ−タをリフレッシュ機能ブロ
ックに備えた専用のメモリに記憶するか、あるいはメモ
リチップ１１〜１６の中に所定のメモリ領域に記憶する
こともできる。
【００３９】なお、限界電荷保持時間、すなわちメモリ
セルに記憶されているデ−タの化ける時間は、メモリセ
ルに対して書き込みを行ったあと、放置によりメモリセ
ルのしきい値電圧Ｖthの遷移特性、すなわち図１０に示
すしきい値電圧Ｖthの遷移と放置時間との関係を示すグ
ラフより容易に推定できる。そして、この推定の結果を
メモリセルの限界電荷保持時間として、あらかじめリフ
レッシュ機能ブロック１７にあるメモリ、あるいはメモ
リチップ１１〜１６の中に所定のメモリ領域に記憶して
おき、各メモリチップ１１〜１６あるいはメモリセクタ
−に対してリフレッシュを行うか否かを決定するのに用
いる。
セルに記憶されているデ−タの化ける時間は、メモリセ
ルに対して書き込みを行ったあと、放置によりメモリセ
ルのしきい値電圧Ｖthの遷移特性、すなわち図１０に示
すしきい値電圧Ｖthの遷移と放置時間との関係を示すグ
ラフより容易に推定できる。そして、この推定の結果を
メモリセルの限界電荷保持時間として、あらかじめリフ
レッシュ機能ブロック１７にあるメモリ、あるいはメモ
リチップ１１〜１６の中に所定のメモリ領域に記憶して
おき、各メモリチップ１１〜１６あるいはメモリセクタ
−に対してリフレッシュを行うか否かを決定するのに用
いる。
【００４０】すなわち、各メモリチップあるいはメモリ
セクタ−単位に、最後に書き込みを行ってからの経過時
間をあらかじめ設定したメモリセルの限界電荷保持時間
とを比較し、仮に経過時間がメモリセルの限界電荷保持
時間に達したならば、メモリチップあるいはメモリセク
タ−に対してリフレッシュ動作を行うように命令を下
す。こうすることによって、メモリチップ１１〜１６に
記憶したデ−タが時間の経過につれて化けることがなく
なり、記憶装置の信頼性が高まる。
セクタ−単位に、最後に書き込みを行ってからの経過時
間をあらかじめ設定したメモリセルの限界電荷保持時間
とを比較し、仮に経過時間がメモリセルの限界電荷保持
時間に達したならば、メモリチップあるいはメモリセク
タ−に対してリフレッシュ動作を行うように命令を下
す。こうすることによって、メモリチップ１１〜１６に
記憶したデ−タが時間の経過につれて化けることがなく
なり、記憶装置の信頼性が高まる。
【００４１】また、一つのメモリセルに対して、フロ−
ティングゲ−トに電子の注入量を調整する方法として、
しきい値電圧Ｖthと書き込み時高電圧の印加時間との依
存性を利用する。メモリセルのしきい値電圧Ｖthと高電
圧の印加時間との依存性を図２のグラフに示す。この図
において、横軸は対数目盛りで表す時間、縦軸はメモリ
セルのしきい値電圧Ｖthである。
ティングゲ−トに電子の注入量を調整する方法として、
しきい値電圧Ｖthと書き込み時高電圧の印加時間との依
存性を利用する。メモリセルのしきい値電圧Ｖthと高電
圧の印加時間との依存性を図２のグラフに示す。この図
において、横軸は対数目盛りで表す時間、縦軸はメモリ
セルのしきい値電圧Ｖthである。
【００４２】なお、図２に示すグラフはコントロ−ルゲ
−トに１２Ｖの電圧を印加した場合のデ−タである。実
際に、コントロ−ルゲ−トに印加された電圧によって、
またデバイスや使用状況などによって、このデ−タが変
化する。
−トに１２Ｖの電圧を印加した場合のデ−タである。実
際に、コントロ−ルゲ−トに印加された電圧によって、
またデバイスや使用状況などによって、このデ−タが変
化する。
【００４３】図２に示すように、たとえば０．１ｍｓの
書き込み時間によって、メモリセルのしきい値電圧は約
２．５Ｖになり、１．０ｍｓの書き込み時間によって、
メモリセルのしきい値電圧は約４．０Ｖになり、さらに
１０ｍｓの書き込み時間によって、メモリセルのしきい
値電圧は約６Ｖになる。
書き込み時間によって、メモリセルのしきい値電圧は約
２．５Ｖになり、１．０ｍｓの書き込み時間によって、
メモリセルのしきい値電圧は約４．０Ｖになり、さらに
１０ｍｓの書き込み時間によって、メモリセルのしきい
値電圧は約６Ｖになる。
【００４４】メモリセルのしきい値電圧と書き込み時間
の依存性を利用して、フロ−ティングゲ−ト１に対し
て、電子を注入する場合、注入時間、すなわち書き込み
時間を調整して、所定のしきい値電圧Ｖthが得られるよ
うに行う。これによって、フロ−ティングゲ−ト１の電
子蓄積量を任意の値に調整することができ、すなわちメ
モリセルのしきい値電圧Ｖthは任意の値に調整すること
ができ、一つのメモリセルに３値以上をとるデ−タの記
録が可能であり、いわゆる多値メモリを実現できる。
の依存性を利用して、フロ−ティングゲ−ト１に対し
て、電子を注入する場合、注入時間、すなわち書き込み
時間を調整して、所定のしきい値電圧Ｖthが得られるよ
うに行う。これによって、フロ−ティングゲ−ト１の電
子蓄積量を任意の値に調整することができ、すなわちメ
モリセルのしきい値電圧Ｖthは任意の値に調整すること
ができ、一つのメモリセルに３値以上をとるデ−タの記
録が可能であり、いわゆる多値メモリを実現できる。
【００４５】また、複数の異なる電源電圧下で動作する
場合は、それぞれの電源電圧レベルに応じて、メモリセ
ルのしきい値電圧Ｖthを設定することが必要である。上
述のメモリセルのしきい値電圧と書き込み時高電圧の印
加時間との依存性を利用して、それぞれの電圧レベルに
対応する書き込み時間を設定することによって、メモリ
セルのしきい値電圧Ｖthを異なる値に設定することがで
きる。すなわち、記憶装置が複数の電源電圧に対応でき
る。
場合は、それぞれの電源電圧レベルに応じて、メモリセ
ルのしきい値電圧Ｖthを設定することが必要である。上
述のメモリセルのしきい値電圧と書き込み時高電圧の印
加時間との依存性を利用して、それぞれの電圧レベルに
対応する書き込み時間を設定することによって、メモリ
セルのしきい値電圧Ｖthを異なる値に設定することがで
きる。すなわち、記憶装置が複数の電源電圧に対応でき
る。
【００４６】たとえば、図３に示すように、電源電圧が
３．３Ｖの場合は、メモリセルのしきい値電圧の分布が
領域Ｂになるように書き込みを行う。一方、電源電圧が
５．５Ｖになると、メモリセルのしきい値電圧の分布が
領域Ｃになるように書き込みを行う。
３．３Ｖの場合は、メモリセルのしきい値電圧の分布が
領域Ｂになるように書き込みを行う。一方、電源電圧が
５．５Ｖになると、メモリセルのしきい値電圧の分布が
領域Ｃになるように書き込みを行う。
【００４７】図４は、たとえば電源電圧がそれぞれ３．
３Ｖまたは５．５Ｖの場合、書き込み時にメモリセルの
コントロ−ルゲ−ト２に印加される高電圧パルスの波形
を示している。書き込みを行うとき、電源電圧に応じた
書き込み時間で書き込み用の高電圧パルスをメモリセル
のコントロ−ルゲ−ト２に印加することにより、所定の
しきい値電圧が得られる。たとえば、電源電圧が５．５
Ｖのとき、書き込みのためにコントロ−ルゲ−ト２への
書き込みパルスの印加時間が、図４（ａ）に示すように
１００ｍｓとし、これによって、メモリセルのしきい値
電圧が図３の領域Ｃに分布し、５．５Ｖの電源電圧に対
応できる。
３Ｖまたは５．５Ｖの場合、書き込み時にメモリセルの
コントロ−ルゲ−ト２に印加される高電圧パルスの波形
を示している。書き込みを行うとき、電源電圧に応じた
書き込み時間で書き込み用の高電圧パルスをメモリセル
のコントロ−ルゲ−ト２に印加することにより、所定の
しきい値電圧が得られる。たとえば、電源電圧が５．５
Ｖのとき、書き込みのためにコントロ−ルゲ−ト２への
書き込みパルスの印加時間が、図４（ａ）に示すように
１００ｍｓとし、これによって、メモリセルのしきい値
電圧が図３の領域Ｃに分布し、５．５Ｖの電源電圧に対
応できる。
【００４８】また、電源電圧が３．３Ｖにのとき、書き
込みのためにコントロ−ルゲ−ト２への書き込みパルス
の印加時間が、図４（ｂ）に示すように、たとえば１０
ｍｓとし、これによって、メモリセルのしきい値電圧が
図３の領域Ｂに分布し、３．３Ｖの電源電圧に対応でき
る。
込みのためにコントロ−ルゲ−ト２への書き込みパルス
の印加時間が、図４（ｂ）に示すように、たとえば１０
ｍｓとし、これによって、メモリセルのしきい値電圧が
図３の領域Ｂに分布し、３．３Ｖの電源電圧に対応でき
る。
【００４９】これによって、電源電圧に応じた書き込み
時間だけ書き込みパルスを所定のメモリセルのコントロ
−ルゲ−トに印加し、メモリセルのしきい値電圧を調整
することにより、異なる電源電圧に対応する。また、低
電源電圧化の場合には書き込み時間を短縮することがで
きる。
時間だけ書き込みパルスを所定のメモリセルのコントロ
−ルゲ−トに印加し、メモリセルのしきい値電圧を調整
することにより、異なる電源電圧に対応する。また、低
電源電圧化の場合には書き込み時間を短縮することがで
きる。
【００５０】さらに、メモリセルのフロ−ティングゲ−
ト１に電子を注入するとき、電子の注入量が常に最大に
なるように、コントロ−ルゲ−ト２に印加する電圧を調
整することによって、短い注入時間でメモリセルのしき
い値電圧Ｖthを所定の電圧レベルまでに上昇させること
ができる。
ト１に電子を注入するとき、電子の注入量が常に最大に
なるように、コントロ−ルゲ−ト２に印加する電圧を調
整することによって、短い注入時間でメモリセルのしき
い値電圧Ｖthを所定の電圧レベルまでに上昇させること
ができる。
【００５１】本実施例においては、コントロ−ルゲ−ト
２に図５に示すような電圧可変な高電圧のパルスを印加
することによって、フロ−ティングゲ−ト１に電子を注
入するとき、常に電子の注入量が最大に保たれるため、
フロ−ティングゲ−ト１への電子の注入時間を短くする
ことができる。
２に図５に示すような電圧可変な高電圧のパルスを印加
することによって、フロ−ティングゲ−ト１に電子を注
入するとき、常に電子の注入量が最大に保たれるため、
フロ−ティングゲ−ト１への電子の注入時間を短くする
ことができる。
【００５２】図６は図５に示す可変電圧のパルスによる
フロ−ティングゲ−ト１への電子の注入時間と、図１３
に示す従来例の固定電圧パルスによる電子の注入時間と
の比較結果を示している。図６によると、メモリセルの
しきい値電圧Ｖthを所定のレベルまで上昇させるため
に、可変パルスによるフロ−ティングゲ−ト１への電子
の注入時間は、従来の固定パルスによる電子の注入時間
より、約一桁短くなる。すなわち、本実施例の可変電圧
パルスによるフロ−ティングゲ−ト１への電子の注入
は、短い時間でできる利点がある。
フロ−ティングゲ−ト１への電子の注入時間と、図１３
に示す従来例の固定電圧パルスによる電子の注入時間と
の比較結果を示している。図６によると、メモリセルの
しきい値電圧Ｖthを所定のレベルまで上昇させるため
に、可変パルスによるフロ−ティングゲ−ト１への電子
の注入時間は、従来の固定パルスによる電子の注入時間
より、約一桁短くなる。すなわち、本実施例の可変電圧
パルスによるフロ−ティングゲ−ト１への電子の注入
は、短い時間でできる利点がある。
【００５３】ここで、図１の不揮発性記憶装置１０の全
体的な動作について説明する。通常、不揮発性記憶装置
１０は外部電源により、メモリチップ１１〜１６に対す
る書き込みおよび読み出しが行われる。書き込み動作を
行った後は、リフレッシュ機能ブロック１７によって、
各メモリチップ毎に、あるいは各メモリセクタ−毎に書
き込みを行った時間が所定のメモリに記憶される。
体的な動作について説明する。通常、不揮発性記憶装置
１０は外部電源により、メモリチップ１１〜１６に対す
る書き込みおよび読み出しが行われる。書き込み動作を
行った後は、リフレッシュ機能ブロック１７によって、
各メモリチップ毎に、あるいは各メモリセクタ−毎に書
き込みを行った時間が所定のメモリに記憶される。
【００５４】一方、不揮発性記憶装置１０が放置されて
いるとき、内部電源としての電池１９により電源電圧が
供給され、リフレッシュ機能ブロック１７およびクロッ
ク機能ブロック１８の機能が維持される。そして、クロ
ック機能ブロック１８から供給されるクロックにより、
各メモリチップあるいは各メモリセクタ−毎に最後書き
込みを行ってからの経過時間が計時され、この経過時間
とあらかじめ設定した限界電荷保持時間とが比較され
る。比較の結果、経過時間が限界電荷保持時間に達した
とき、メモリチップあるいはメモリセクタ−に対する再
書き込み命令が発せられ、再書き込み動作が行われ、時
間経過に基づくデ−タの化けが防止される。
いるとき、内部電源としての電池１９により電源電圧が
供給され、リフレッシュ機能ブロック１７およびクロッ
ク機能ブロック１８の機能が維持される。そして、クロ
ック機能ブロック１８から供給されるクロックにより、
各メモリチップあるいは各メモリセクタ−毎に最後書き
込みを行ってからの経過時間が計時され、この経過時間
とあらかじめ設定した限界電荷保持時間とが比較され
る。比較の結果、経過時間が限界電荷保持時間に達した
とき、メモリチップあるいはメモリセクタ−に対する再
書き込み命令が発せられ、再書き込み動作が行われ、時
間経過に基づくデ−タの化けが防止される。
【００５５】以上述べたように、本実施例によれば、記
憶装置の中に、二つ以上、たとえば六つのメモリチップ
１１〜１６、またはリフレッシュ機能ブロック１７、ク
ロック機能ブロック１８および電池１９を備え、メモリ
チップあるいはメモリチップの中にあるメモリセクタ−
毎に最後に書き込みを行ってから経過した時間とあらか
じめ記憶された限界電荷保持時間、すなわちデ−タの化
ける時間とを比較し、比較結果により各メモリチップあ
るいはメモリチップの中にあるメモリセクタ−に対して
リフレッシュする命令を発するので、外部電源が切られ
ても内部の電池１９によりリフレッシュの機能が維持さ
れ、メモリセル１１〜１６のしきい値電圧Ｖthのシフト
により、記録されたデ−タの化けを避けることができ
る。
憶装置の中に、二つ以上、たとえば六つのメモリチップ
１１〜１６、またはリフレッシュ機能ブロック１７、ク
ロック機能ブロック１８および電池１９を備え、メモリ
チップあるいはメモリチップの中にあるメモリセクタ−
毎に最後に書き込みを行ってから経過した時間とあらか
じめ記憶された限界電荷保持時間、すなわちデ−タの化
ける時間とを比較し、比較結果により各メモリチップあ
るいはメモリチップの中にあるメモリセクタ−に対して
リフレッシュする命令を発するので、外部電源が切られ
ても内部の電池１９によりリフレッシュの機能が維持さ
れ、メモリセル１１〜１６のしきい値電圧Ｖthのシフト
により、記録されたデ−タの化けを避けることができ
る。
【００５６】また、記憶装置の中に備えた電池１９は、
クロック機能および数箇月、数年起きに実行されるリフ
レッシュ動作を１０年間保証すればよいことから、従来
のＳＲＡＭなどのバックアップ電源に比較すれば格段に
低容量の電池で済む。さらにリフレッシュ機能ブロック
１７およびクロック機能ブロック１８はメモリチップ１
１〜１６と比較すれば格段に小さい面積しか占有しない
ため、半導体装置または半導体システムのレイアウト面
積の増大を来すことはほとんどない。
クロック機能および数箇月、数年起きに実行されるリフ
レッシュ動作を１０年間保証すればよいことから、従来
のＳＲＡＭなどのバックアップ電源に比較すれば格段に
低容量の電池で済む。さらにリフレッシュ機能ブロック
１７およびクロック機能ブロック１８はメモリチップ１
１〜１６と比較すれば格段に小さい面積しか占有しない
ため、半導体装置または半導体システムのレイアウト面
積の増大を来すことはほとんどない。
【００５７】また、メモリセルのしきい値電圧と書き込
み時間との依存性を利用して、フロ−ティングゲ−トに
対して、高電圧の印加時間、すなわち書き込み時間を調
整することにより、所定のしきい値電圧が得られる。こ
れにより、一つのメモリセルに２つ以上、たとえば４つ
の値を記録することができ、いわゆる多値メモリを実現
できる。
み時間との依存性を利用して、フロ−ティングゲ−トに
対して、高電圧の印加時間、すなわち書き込み時間を調
整することにより、所定のしきい値電圧が得られる。こ
れにより、一つのメモリセルに２つ以上、たとえば４つ
の値を記録することができ、いわゆる多値メモリを実現
できる。
【００５８】また、供給電圧値が異なる複数の電源を設
け、メモリセルのしきい値電圧と書き込み時間との依存
性を利用して、複数の電源電圧に対応し、各々の電源電
圧レベルに応じたメモリセルのしきい値電圧を調整する
ことによって、複数の電源電圧に対応できる不揮発性記
憶装置を実現できる。
け、メモリセルのしきい値電圧と書き込み時間との依存
性を利用して、複数の電源電圧に対応し、各々の電源電
圧レベルに応じたメモリセルのしきい値電圧を調整する
ことによって、複数の電源電圧に対応できる不揮発性記
憶装置を実現できる。
【００５９】さらに、メモリセルの書き込み時に、メモ
リセルのコントロ−ルゲ−トに可変電圧のパルスを印加
することによって、フロ−ティングゲ−トへの電子注入
量が常に最大に保たれ、書き込み時間を短くすることが
できる。
リセルのコントロ−ルゲ−トに可変電圧のパルスを印加
することによって、フロ−ティングゲ−トへの電子注入
量が常に最大に保たれ、書き込み時間を短くすることが
できる。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
従来の不揮発性記憶装置にリフレッシュ機能ブロック、
クロック機能ブロックおよび小容量の電池のみを追加す
ることによって、記憶装置のレイアウトの面積を増大す
ることがほとんどなく、多値メモリを実現でき、また、
時間の経過に伴うデ−タの化けが避けられ、従来のメモ
リチップと比較すれば、たとえば２倍の情報を記録する
ことが可能となる利点がある。
従来の不揮発性記憶装置にリフレッシュ機能ブロック、
クロック機能ブロックおよび小容量の電池のみを追加す
ることによって、記憶装置のレイアウトの面積を増大す
ることがほとんどなく、多値メモリを実現でき、また、
時間の経過に伴うデ−タの化けが避けられ、従来のメモ
リチップと比較すれば、たとえば２倍の情報を記録する
ことが可能となる利点がある。
【００６１】また、本発明によれば、メモリセルのしき
い値電圧と書き込み時間との依存性を利用して、メモリ
セルに多値のデ−タを書き込むことができるほか、複数
の電源電圧に対応できる不揮発性記憶装置を実現できる
利点がある。
い値電圧と書き込み時間との依存性を利用して、メモリ
セルに多値のデ−タを書き込むことができるほか、複数
の電源電圧に対応できる不揮発性記憶装置を実現できる
利点がある。
【図１】本発明に係る不揮発性記憶装置の実施例を示す
ブロック図である。
ブロック図である。
【図２】しきい値電圧と書き込み時間との関係を示すグ
ラフである。
ラフである。
【図３】電源電圧としきい値電圧の分布を示す図であ
る。
る。
【図４】メモリセルの書き込み時間を示す図である。
【図５】電子注入時の電圧可変コントロ−ルゲ−ト電圧
とドレイン電圧の波形を示す図である。
とドレイン電圧の波形を示す図である。
【図６】書き込み時間としきい値電圧の関係を示す図で
ある。
ある。
【図７】メモリセルの簡略断面図である。
【図８】電子の注入によるしきい値電圧の分布を示す図
である。
である。
【図９】注入電子を調整することによりしきい値電圧の
分布を示す図である。
分布を示す図である。
【図１０】放置時間に伴うしきい値電圧の遷移を示すグ
ラフである。
ラフである。
【図１１】放置によるしきい値電圧の分布の変化を示す
図である（２値）。
図である（２値）。
【図１２】放置によるしきい値電圧の分布の変化を示す
図である（４値）。
図である（４値）。
【図１３】従来例の電子注入時の固定コントロ−ルゲ−
ト電圧とドレイン電圧の波形を示す図である。
ト電圧とドレイン電圧の波形を示す図である。
【図１４】書き込み時間としきい値電圧との関係を示す
図である。
図である。
１…フロ−ティングゲ−ト ２…コントロ−ルゲ−ト ３…基板 ４…ソ−ス ５…ドレイン １０…不揮発性記憶装置 １１〜１６…メモリチップ １７…リフレッシュ機能ブロック １８…クロック機能ブロック １９…電池 ＶG …コントロ−ルゲ−ト電圧 ＶD …ドレイン電圧 ＶS …ソ−ス電圧
Claims (4)
- 【請求項１】 電荷蓄積量に応じてしきい値電圧が遷移
する電荷蓄積層を有するメモリセルを備え、電圧の印加
状態に応じて上記電荷蓄積層の電荷蓄積量を調整して、
複数の値をとるデ−タのうち一の値のデ−タを上記メモ
リセルへ書き込む不揮発性記憶装置であって、 補助用内部電源と、 上記メモリセルに対して、最後に書き込み動作が行われ
てからの経過時間を計時する計時手段と、 上記計時手段による計時時間と、あらかじめ設定した限
界電荷保持時間とを比較し、計時時間が限界電荷保持時
間に達したならば、上記補助用内部電源の電圧を上記メ
モリセルに対して供給し、再度の書き込みを行うリフレ
ッシュ手段とを有する不揮発性記憶装置。 - 【請求項２】 上記メモリセルへ書き込まれるデ−タの
値は少なくとも３値である請求項１記載の不揮発性記憶
装置。 - 【請求項３】 上記リフレッシュ手段による再書き込み
動作は、セクタ−単位で行われる請求項１記載の不揮発
性記憶装置。 - 【請求項４】 電荷蓄積量に応じてしきい値電圧が遷移
する電荷蓄積層を有するメモリセルを備え、電圧の印加
状態に応じて上記電荷蓄積層の電荷蓄積量を調整して、
複数の値をとるデ−タのうち一の値のデ−タを上記メモ
リセルへ書き込む不揮発性記憶装置であって、 それぞれ供給電圧値が異なる複数の電源と、 上記複数の電源のうちの一の電源を選択し、その電源電
圧の値に応じた時間だけ当該電圧を上記メモリセルに供
給する手段とを有する不揮発性記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18307595A JP3562043B2 (ja) | 1995-07-19 | 1995-07-19 | 不揮発性記憶装置 |
| US08/680,699 US5818762A (en) | 1995-07-19 | 1996-07-17 | Memory having charge-carrying floating gate memory cells with time/voltage dependent refresh |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18307595A JP3562043B2 (ja) | 1995-07-19 | 1995-07-19 | 不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0935488A true JPH0935488A (ja) | 1997-02-07 |
| JP3562043B2 JP3562043B2 (ja) | 2004-09-08 |
Family
ID=16129325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18307595A Expired - Fee Related JP3562043B2 (ja) | 1995-07-19 | 1995-07-19 | 不揮発性記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5818762A (ja) |
| JP (1) | JP3562043B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646922B2 (en) | 2001-05-31 | 2003-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and method of driving the same |
| US6816409B2 (en) | 2002-09-06 | 2004-11-09 | Sharp Kabushiki Kaisha | Non-volatile semiconductor memory device and rewriting method |
| JP2007048347A (ja) * | 2005-08-08 | 2007-02-22 | Toshiba Corp | 情報記録装置 |
| JP2008059745A (ja) * | 2006-09-01 | 2008-03-13 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びメモリシステム |
| JP2010040165A (ja) * | 2008-07-31 | 2010-02-18 | Samsung Electronics Co Ltd | メモリ装置 |
| WO2013099387A1 (ja) * | 2011-12-28 | 2013-07-04 | 国立大学法人東京大学 | メモリコントローラ，フラッシュメモリシステムおよびフラッシュメモリの制御方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0987715B1 (en) * | 1998-09-15 | 2005-02-09 | STMicroelectronics S.r.l. | Method for maintaining the memory of non-volatile memory cells |
| JP2005100527A (ja) * | 2003-09-25 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 半導体不揮発性記憶装置 |
| US7321521B2 (en) | 2004-07-02 | 2008-01-22 | Seagate Technology Llc | Assessing energy requirements for a refreshed device |
| US7177222B2 (en) * | 2005-03-04 | 2007-02-13 | Seagate Technology Llc | Reducing power consumption in a data storage system |
| US20070272090A1 (en) * | 2006-02-01 | 2007-11-29 | Bommaraju Tilak V | Hydrogen mitigation and energy generation with water-activated chemical heaters |
| US7447096B2 (en) * | 2006-05-05 | 2008-11-04 | Honeywell International Inc. | Method for refreshing a non-volatile memory |
| US8261136B2 (en) * | 2009-06-29 | 2012-09-04 | Sandisk Technologies Inc. | Method and device for selectively refreshing a region of a memory of a data storage device |
| US7944744B2 (en) * | 2009-06-30 | 2011-05-17 | Sandisk Il Ltd. | Estimating values related to discharge of charge-storing memory cells |
| KR101372878B1 (ko) * | 2009-10-15 | 2014-03-10 | 후지쯔 가부시끼가이샤 | 회로 기판 및 전자 기기 |
| JP2012048770A (ja) * | 2010-08-24 | 2012-03-08 | Toshiba Corp | 不揮発性半導体記憶装置、及び、メモリシステム |
| US8650353B2 (en) * | 2011-07-01 | 2014-02-11 | Intel Corporation | Apparatus, system, and method for refreshing non-volatile memory |
| CA2867862A1 (en) * | 2012-03-27 | 2013-10-03 | Alstom Technology Ltd | Non-volatile memory assemblies |
| KR102250423B1 (ko) | 2015-01-13 | 2021-05-12 | 삼성전자주식회사 | 불휘발성 메모리 시스템 및 그것의 동작 방법 |
| CN114300027B (zh) * | 2021-11-15 | 2025-05-16 | 至誉科技（武汉）有限公司 | 一种提高固态硬件存储性能方法及装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2650109B1 (fr) * | 1989-07-20 | 1993-04-02 | Gemplus Card Int | Circuit integre mos a tension de seuil ajustable |
| JP2870260B2 (ja) * | 1991-09-27 | 1999-03-17 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5511020A (en) * | 1993-11-23 | 1996-04-23 | Monolithic System Technology, Inc. | Pseudo-nonvolatile memory incorporating data refresh operation |
| US5515327A (en) * | 1993-12-21 | 1996-05-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a small number of internal boosting circuits |
| JPH08190796A (ja) * | 1995-01-09 | 1996-07-23 | Mitsubishi Denki Semiconductor Software Kk | データリフレッシュ機能を有するフラッシュメモリ及びフラッシュメモリのデータリフレッシュ方法 |
-
1995
- 1995-07-19 JP JP18307595A patent/JP3562043B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-17 US US08/680,699 patent/US5818762A/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646922B2 (en) | 2001-05-31 | 2003-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and method of driving the same |
| US6947327B2 (en) | 2001-05-31 | 2005-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and method of driving the same |
| US7173858B2 (en) | 2001-05-31 | 2007-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and method of driving the same |
| US7372737B2 (en) | 2001-05-31 | 2008-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and method of driving the same |
| US6816409B2 (en) | 2002-09-06 | 2004-11-09 | Sharp Kabushiki Kaisha | Non-volatile semiconductor memory device and rewriting method |
| JP2007048347A (ja) * | 2005-08-08 | 2007-02-22 | Toshiba Corp | 情報記録装置 |
| JP2008059745A (ja) * | 2006-09-01 | 2008-03-13 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びメモリシステム |
| JP2010040165A (ja) * | 2008-07-31 | 2010-02-18 | Samsung Electronics Co Ltd | メモリ装置 |
| WO2013099387A1 (ja) * | 2011-12-28 | 2013-07-04 | 国立大学法人東京大学 | メモリコントローラ，フラッシュメモリシステムおよびフラッシュメモリの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5818762A (en) | 1998-10-06 |
| JP3562043B2 (ja) | 2004-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5818762A (en) | Memory having charge-carrying floating gate memory cells with time/voltage dependent refresh | |
| KR930004626B1 (ko) | 불휘발성 기억장치 | |
| US7940558B2 (en) | Integrated circuit comprising a thyristor and method of controlling a memory cell comprising a thyristor | |
| US8169823B2 (en) | Memory devices having volatile and non-volatile memory characteristics and methods of operating the same | |
| US4999812A (en) | Architecture for a flash erase EEPROM memory | |
| JP3284358B2 (ja) | 不揮発性メモリ装置 | |
| JPH09162314A (ja) | 不揮発性半導体記憶装置および記憶方法 | |
| JPH02118997A (ja) | フラッシュＥＥｐｒｏｍメモリシステムとその使用方法 | |
| JPH05258583A (ja) | 不揮発性記憶装置の制御方法 | |
| KR100433435B1 (ko) | 반도체메모리 | |
| KR19980024327A (ko) | 비휘발성 반도체 메모리 장치 | |
| US7385857B2 (en) | Non-volatile, static random access memory with regulated erase saturation and program window | |
| US7054201B2 (en) | Driving circuit for non-volatile DRAM | |
| US6751125B2 (en) | Gate voltage reduction in a memory read | |
| JP4517503B2 (ja) | 不揮発性半導体記憶装置の多値書き込み及び読み出し方法 | |
| EP0387102A2 (en) | Semi-conductor non-volatile memory and method of writing the same | |
| US5949709A (en) | Electrically programmable memory, method of programming and method of reading | |
| US20060098492A1 (en) | Erase-verifying method of NAND type flash memory device and NAND type flash memory device thereof | |
| CN112002357B (zh) | 用于操作半导体器件的方法及半导体器件 | |
| JPH046698A (ja) | 不揮発性半導体記憶装置 | |
| JP4001945B2 (ja) | 半導体メモリのリフレッシュ方法 | |
| JP3670763B2 (ja) | 不揮発性半導体メモリ | |
| JP2648099B2 (ja) | 不揮発性半導体メモリ装置およびそのデータ消去方法 | |
| KR20030076433A (ko) | 반도체 기억 장치 | |
| JPH06275799A (ja) | 不揮発性記憶装置の制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040511 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040524 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |