JPH0936340A - Thin film semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、同一基板上に受光
素子と能動素子とが形成された薄膜半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film semiconductor device having a light receiving element and an active element formed on the same substrate.
【０００２】[0002]
【従来の技術】従来、一次元ラインセンサ、二次元セン
サ等の密着型イメージセンサとして、水素化非晶質シリ
コン（ａ−Ｓｉ：Ｈ）薄膜トランジスタ（ＴＦＴ）等の
能動素子と、ａ−Ｓｉ：Ｈフォトダイオード（ＰＤ）等
の受光素子とを組み合わせた薄膜半導体装置が広く用い
られている。2. Description of the Related Art Conventionally, as a contact type image sensor such as a one-dimensional line sensor and a two-dimensional sensor, an active element such as hydrogenated amorphous silicon (a-Si: H) thin film transistor (TFT) and a-Si: A thin film semiconductor device in which a light receiving element such as an H photodiode (PD) is combined is widely used.
【０００３】この薄膜半導体装置は、通常のガラス基板
上に形成することが可能なため材料費の点で有利である
が、更にその製造コストを低減させると共に、この薄膜
半導体装置の性能、特に解像度を一層向上させるための
研究が鋭意続けられている。この薄膜半導体装置を製造
するには、他の処理工程に比べて１回当たりの処理コス
トが著しく高いフォトリソグラフィ法を複数回使用する
必要があり、コスト低減上のネックとなっている。Since this thin film semiconductor device can be formed on a normal glass substrate, it is advantageous in terms of material cost, but the manufacturing cost thereof is further reduced, and the performance of the thin film semiconductor device, particularly the resolution, is improved. The research to further improve is being earnestly continued. In order to manufacture this thin film semiconductor device, it is necessary to use the photolithography method a plurality of times, which has a significantly high processing cost per time as compared with other processing steps, which is a bottleneck in cost reduction.
【０００４】従って、薄膜半導体装置の製造コストを低
減するためにはフォトリソグラフィ法の使用回数を減少
させる必要がある。そこで、フォトリソグラフィ法の使
用回数を減少させる方法として、例えば、特開昭６４−
５０５５８号公報には、次のような構造のイメージセン
サ及びその製造方法が開示されている。Therefore, in order to reduce the manufacturing cost of the thin film semiconductor device, it is necessary to reduce the number of times the photolithography method is used. Therefore, as a method for reducing the number of times the photolithography method is used, for example, Japanese Patent Laid-Open No. 64-64
Japanese Patent No. 50558 discloses an image sensor having the following structure and a manufacturing method thereof.
【０００５】図２７は、上記公報に示された従来のイメ
ージセンサの縦断面図である。図２７に示すように、こ
のイメージセンサ２００には、同一の絶縁性基板１上に
順スタガ型のＴＦＴ領域２１と、ＰＤ領域２２とが組み
合わされて形成されている。このように組み合わされた
ＴＦＴ領域２１及びＰＤ領域２２が絶縁性基板上に複数
組配列され、更に、これら複数組のＴＦＴ領域２１及び
ＰＤ領域２２を接続するゲート配線マトリクス２３及び
データ配線マトリクス２４が備えられて１台のイメージ
センサ装置が構成されている。FIG. 27 is a vertical sectional view of the conventional image sensor disclosed in the above publication. As shown in FIG. 27, in this image sensor 200, a forward stagger type TFT region 21 and a PD region 22 are formed in combination on the same insulating substrate 1. A plurality of sets of the TFT region 21 and the PD region 22 thus combined are arranged on the insulating substrate, and further, a gate wiring matrix 23 and a data wiring matrix 24 connecting the plurality of sets of the TFT region 21 and the PD region 22 are formed. One image sensor device is provided.
【０００６】ＴＦＴ領域２１は、絶縁性基板１上に形成
されたｐ型ａ−Ｓｉ：Ｈ層２６と、ａ−Ｓｉ：Ｈ層２７
と、ｎ型ａ−Ｓｉ：Ｈ層２８と、個別電極３１と、絶縁
膜３０と、ゲート電極５とから構成されている。ＰＤ領
域２２は、絶縁性基板１上に形成された下部電極６と、
ｐ型ａ−Ｓｉ：Ｈ層２６と、ａ−Ｓｉ：Ｈ層２７と、ｎ
型ａ−Ｓｉ：Ｈ層２８と、透明電極９と、絶縁膜３０と
から構成されている。The TFT region 21 has a p-type a-Si: H layer 26 and an a-Si: H layer 27 formed on the insulating substrate 1.
And an n-type a-Si: H layer 28, an individual electrode 31, an insulating film 30, and a gate electrode 5. The PD region 22 includes the lower electrode 6 formed on the insulating substrate 1,
p-type a-Si: H layer 26, a-Si: H layer 27, and n
The mold a-Si: H layer 28 includes a transparent electrode 9 and an insulating film 30.
【０００７】このｐ型ａ−Ｓｉ：Ｈ層２６、ａ−Ｓｉ：
Ｈ層２７、及びｎ型ａ−Ｓｉ：Ｈ層２８の３層がそれぞ
れ、Ｐ層、Ｉ層、及びＮ層と呼ばれる、いわゆるＰＩＮ
型のＰＤを構成している。このイメージセンサ２００に
は、これらＴＦＴ領域２１及びＰＤ領域２２以外に、配
線下部電極２５及び配線上部電極２９から成るゲート配
線マトリクス２３と、個別電極３１に接続する配線上部
電極２９とが備えられている。This p-type a-Si: H layer 26, a-Si:
The H layer 27 and the n-type a-Si: H layer 28 are called a P layer, an I layer, and an N layer, so-called PIN.
Form a PD of the mold. In addition to the TFT region 21 and the PD region 22, the image sensor 200 is provided with a gate wiring matrix 23 including a wiring lower electrode 25 and a wiring upper electrode 29, and a wiring upper electrode 29 connected to the individual electrode 31. There is.
【０００８】これらＴＦＴ領域２１、ＰＤ領域２２、ゲ
ート配線マトリクス２３、及びデータ配線マトリクス２
４の全ての領域を覆うようにパシベーション膜１４が形
成されている。このように構成されたイメージセンサ２
００の動作について説明する。所定のバイアスが印加さ
れた、ｐ型ａ−Ｓｉ：Ｈ層２６、ａ−Ｓｉ：Ｈ層２７、
及びｎ型ａ−Ｓｉ：Ｈ層２８より成るＰＩＮ層に上方か
ら光が照射されると、このＰＩＮ層を挟む透明電極９と
下部電極６との間に、光電効果による電圧が発生し、そ
の電圧がＴＦＴ領域２１に転送され、ＴＦＴ領域２１で
増幅されてゲート配線マトリクス２３及びデータ配線マ
トリクス２４を経て出力される。The TFT area 21, the PD area 22, the gate wiring matrix 23, and the data wiring matrix 2
The passivation film 14 is formed so as to cover the entire region of No. 4. Image sensor 2 configured in this way
The operation of 00 will be described. P-type a-Si: H layer 26, a-Si: H layer 27, to which a predetermined bias is applied,
When the PIN layer composed of the n-type a-Si: H layer 28 is irradiated with light from above, a voltage due to a photoelectric effect is generated between the transparent electrode 9 and the lower electrode 6 sandwiching this PIN layer, The voltage is transferred to the TFT area 21, amplified in the TFT area 21, and output through the gate wiring matrix 23 and the data wiring matrix 24.
【０００９】次に、このイメージセンサ２００の製造方
法について説明する。図２８〜図３１は、図２７に示し
たイメージセンサ２００の製造方法の主要工程図であ
る。先ず、絶縁性基板１上に導電膜を着膜し、フォトリ
ソグラフィ法を用いてその導電膜をパターニングして、
図２８に示すように、ゲート配線マトリクス２３（図２
７参照）用の配線下部電極２５及びＰＤ領域２２（図２
７参照）用の下部電極６を形成する。Next, a method of manufacturing the image sensor 200 will be described. 28 to 31 are main process diagrams of the method for manufacturing the image sensor 200 shown in FIG. 27. First, a conductive film is deposited on the insulating substrate 1, and the conductive film is patterned using a photolithography method,
As shown in FIG. 28, the gate wiring matrix 23 (see FIG.
7) wiring lower electrode 25 and PD region 22 (see FIG. 2).
7)) is formed.
【００１０】次に、絶縁性基板１全面にｐ型ａ−Ｓｉ：
Ｈ層２６、ａ−Ｓｉ：Ｈ層２７、ｎ型ａ−Ｓｉ：Ｈ層２
８、及び透明導電膜を順次堆積し、フォトリソグラフィ
法により透明導電膜とｎ型ａ−Ｓｉ：Ｈ層２８とをパタ
ーニングして、図２９に示すように、ＰＤ領域２２（図
２７参照）の上部電極となる透明電極９と、データ配線
マトリクス（図２７参照）用の個別電極３１とを形成す
る。Next, p-type a-Si: is formed on the entire surface of the insulating substrate 1.
H layer 26, a-Si: H layer 27, n-type a-Si: H layer 2
8 and the transparent conductive film are sequentially deposited, and the transparent conductive film and the n-type a-Si: H layer 28 are patterned by the photolithography method to form the PD region 22 (see FIG. 27) as shown in FIG. The transparent electrode 9 serving as the upper electrode and the individual electrode 31 for the data wiring matrix (see FIG. 27) are formed.
【００１１】次に、絶縁性基板１全面に絶縁膜３０を堆
積し、フォトリソグラフィ法により絶縁膜３０をパター
ニングして、図３０に示すように、ゲート配線マトリク
ス２３の配線上部電極２９（図２７参照）用のコンタク
トホール３８とデータ配線マトリクス２４の配線上部電
極２９（図２７参照）用のコンタクトホール３９との双
方を形成する。Next, an insulating film 30 is deposited on the entire surface of the insulating substrate 1, the insulating film 30 is patterned by a photolithography method, and as shown in FIG. 30, a wiring upper electrode 29 (FIG. 27) of the gate wiring matrix 23 is formed. (See FIG. 27) and a contact hole 38 for the wiring upper electrode 29 (see FIG. 27) of the data wiring matrix 24 are formed.
【００１２】次に、絶縁性基板１全面に導電膜を堆積
し、フォトリソグラフィ法によりその導電膜をパターニ
ングして、図３１に示すように、ＴＦＴ領域２１（図２
７参照）用のゲート電極５と、ゲート配線マトリクス２
３（図２７参照）用及びデータ配線マトリクス２４（図
２７参照）用の配線上部電極２９とを形成する。更に、
絶縁性基板１全面にパシベーション膜１４を着膜するこ
とにより、図２７に示すイメージセンサ２００が完成す
る。Next, a conductive film is deposited on the entire surface of the insulating substrate 1, and the conductive film is patterned by a photolithography method to form a TFT region 21 (see FIG. 2) as shown in FIG.
7)) and a gate wiring matrix 2
3 (see FIG. 27) and the wiring upper electrode 29 for the data wiring matrix 24 (see FIG. 27). Furthermore,
By depositing the passivation film 14 on the entire surface of the insulating substrate 1, the image sensor 200 shown in FIG. 27 is completed.
【００１３】上記の製造方法によれば、それまでは６〜
９回程度であったフォトリソグラフィ法の使用回数を、
４回という少ない使用回数まで減少させることができる
ので、製造コストの点では大幅に改善することができ
る。According to the above-mentioned manufacturing method, until then,
The number of times the photolithography method was used was about 9 times,
Since the number of times of use as small as four times can be reduced, the manufacturing cost can be greatly improved.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、こうし
て製造されたイメージセンサ２００（図２７参照）のＴ
ＦＴは、ゲート電極５と、ソース・ドレイン領域、即ち
ｎ型ａ−Ｓｉ：Ｈ層２８とが自己整合的に形成されてお
らず、ゲート電極５と、ソース・ドレイン領域とが互い
にオーバーラップした構造として形成されている。ゲー
ト電極とソース・ドレイン領域とがオーバーラップして
いると、この両者間に寄生容量が発生し、更に、アライ
メントずれにより複数のＴＦＴ間で寄生容量がばらつく
ためＴＦＴの動作速度が遅延するという問題が発生する
ことがある。また、ゲート電極とソース・ドレイン領域
とがオーバーラップしていると、フィードスルーにより
実効ゲート電圧が低下しＰＤからの電荷転送が不良とな
り残像が発生し易い。However, the T of the image sensor 200 (see FIG. 27) manufactured as described above is not used.
In the FT, the gate electrode 5 and the source / drain region, that is, the n-type a-Si: H layer 28 are not formed in a self-aligned manner, and the gate electrode 5 and the source / drain region overlap each other. It is formed as a structure. When the gate electrode and the source / drain region overlap, a parasitic capacitance is generated between the two, and further, the parasitic capacitance varies among a plurality of TFTs due to misalignment, and the operation speed of the TFT is delayed. May occur. Further, if the gate electrode and the source / drain region overlap each other, the effective gate voltage is lowered by the feedthrough, and the charge transfer from the PD becomes defective, and an afterimage is likely to occur.
【００１５】また、上記の製造方法においては、フォト
リソグラフィ法の使用回数を減少させるためにＴＦＴ領
域２１とＰＤ領域２２とを共通のＰＩＮ層上に形成して
いるので、ＴＦＴ領域２１とＰＤ領域２２との間にリー
ク電流が発生し、画像の階調を十分確保することができ
なくなるという問題を生じ易い。本発明は、上記の事情
に鑑み、製造コストが低く、且つ、性能の優れた薄膜半
導体装置を提供することを目的とする。Further, in the above manufacturing method, since the TFT region 21 and the PD region 22 are formed on the common PIN layer in order to reduce the number of times the photolithography method is used, the TFT region 21 and the PD region are formed. There is a problem that a leak current is generated between the first and second electrodes 22 and the gradation of the image cannot be sufficiently secured. In view of the above circumstances, it is an object of the present invention to provide a thin film semiconductor device which has a low manufacturing cost and excellent performance.
【００１６】[0016]
【課題を解決するための手段】上記の目的を達成する本
発明の薄膜半導体装置は、絶縁性基板上に形成された、
受光層が上下一対の電極で挟まれて成る受光素子と、そ
の受光素子を環状に取り巻くゲート電極、及びそのゲー
ト電極の下部に形成された半導体膜を有する能動素子と
を備え、上記半導体膜が、上記ゲート電極をマスクとし
て不純物が拡散された、上記ゲート電極より内側の、上
記一対の電極のうちの下部電極と接する第１の不純物拡
散層、及び上記ゲート電極より外側の、上記受光素子を
取り巻く第２の不純物拡散層と、上記ゲート電極により
不純物の拡散を免れた、そのゲート電極直下の動作層と
を有することを特徴とする。A thin film semiconductor device of the present invention which achieves the above object is formed on an insulating substrate.
The light-receiving layer comprises a light-receiving element sandwiched between a pair of upper and lower electrodes, a gate electrode surrounding the light-receiving element in an annular shape, and an active element having a semiconductor film formed below the gate electrode. A first impurity diffusion layer in which impurities are diffused using the gate electrode as a mask, the first impurity diffusion layer being in contact with a lower electrode of the pair of electrodes, and the light receiving element being outside the gate electrode. It is characterized in that it has a surrounding second impurity diffusion layer and an operation layer directly below the gate electrode, which is free from diffusion of impurities by the gate electrode.
【００１７】[0017]
【発明の実施の形態】本発明の薄膜半導体装置は、上記
のように、ゲート電極をマスクとして第１及び第２の不
純物拡散層に不純物が拡散されたものである。即ち、ゲ
ート電極と、第１及び第２の不純物拡散層、即ちソース
・ドレイン領域とが自己整合的に形成されている。その
結果、ゲート電極とソース・ドレイン領域との間の寄生
容量は極めて僅かであり、また、複数のＴＦＴについて
の寄生容量のばらつきも極めて小さいため、ＴＦＴの動
作速度の遅延が防止される。また、ゲート電極とソース
・ドレイン領域とが自己整合的に形成されているため、
フィードスルーの発生が防止され、ＰＤからの電荷転送
が不良となることがなく、残像の発生が防止される。BEST MODE FOR CARRYING OUT THE INVENTION As described above, the thin film semiconductor device of the present invention is one in which impurities are diffused into the first and second impurity diffusion layers using the gate electrode as a mask. That is, the gate electrode and the first and second impurity diffusion layers, that is, the source / drain regions are formed in a self-aligned manner. As a result, the parasitic capacitance between the gate electrode and the source / drain regions is extremely small, and the variation in the parasitic capacitance among the plurality of TFTs is also extremely small, so that the delay in the operating speed of the TFT is prevented. Further, since the gate electrode and the source / drain regions are formed in a self-aligned manner,
The occurrence of feedthrough is prevented, the charge transfer from the PD does not become defective, and the occurrence of an afterimage is prevented.
【００１８】また、上記のように、受光素子を環状に取
り巻いて能動素子のゲート電極が形成されており、その
ゲート電極の下部に形成された半導体膜は、第１の不純
物拡散層と第２の不純物拡散層とが動作層によって平面
的に完全に分離されているため、第１の不純物拡散層と
第２の不純物拡散層との間、即ちソース・ドレイン領域
相互間のリーク電流が防止される。また、上記のよう
に、受光素子（ＰＤ）と能動素子（ＴＦＴ）とが絶縁性
基板上に別々に形成されているため、ＴＦＴとＰＤとの
間のリーク電流が小さい。このようにリーク電流が減少
することにより、画像の階調を十分確保することができ
る。Further, as described above, the gate electrode of the active element is formed by surrounding the light receiving element in a ring shape, and the semiconductor film formed under the gate electrode is the first impurity diffusion layer and the second impurity layer. Since the second impurity diffusion layer is completely separated in a plane by the operation layer, a leak current between the first impurity diffusion layer and the second impurity diffusion layer, that is, between the source / drain regions is prevented. It Further, as described above, since the light receiving element (PD) and the active element (TFT) are separately formed on the insulating substrate, the leak current between the TFT and the PD is small. By thus reducing the leak current, it is possible to sufficiently secure the gradation of the image.
【００１９】更に、本発明の薄膜半導体装置は上記のよ
うに構成されているので、後述のように、フォトリソグ
ラフィ法の使用回数を、例えば４回で済ますこともでき
る。このように、本発明によれば、前述の引例公報と同
様、低コストで薄膜半導体装置を製造することが可能で
あり、しかも、性能のより優れた薄膜半導体装置を得る
ことができる。Further, since the thin film semiconductor device of the present invention is constructed as described above, it is possible to use the photolithography method only four times, for example, as described later. As described above, according to the present invention, it is possible to manufacture a thin film semiconductor device at a low cost and to obtain a thin film semiconductor device having more excellent performance, as in the above-mentioned reference.
【００２０】[0020]
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明の薄膜半導体装置の第
１の実施例の平面図、図２は、図１の矢印Ａ−Ａ’方向
から見た縦断面図である。図１及び図２に示すように、
本発明の第１の実施例の薄膜半導体装置１００は、ガラ
ス等の絶縁部材から成る絶縁性基板１上に、平面形状が
方形に形成された、ＰＤとして作動する受光素子１１０
と、受光素子１１０を取り巻く環状に形成された、ＴＦ
Ｔとして作動する能動素子１２０とが組み合わされて形
成されている。このように組み合わされた受光素子１１
０及び能動素子１２０が絶縁性基板１上に複数組配列さ
れて１台のイメージセンサ装置が構成される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a plan view of a first embodiment of a thin film semiconductor device of the present invention, and FIG. 2 is a vertical sectional view seen from the direction of arrow AA ′ in FIG. As shown in FIGS. 1 and 2,
A thin film semiconductor device 100 according to a first embodiment of the present invention is a light receiving element 110 that operates as a PD and has a rectangular planar shape on an insulating substrate 1 made of an insulating member such as glass.
And a TF formed in an annular shape surrounding the light receiving element 110.
The active element 120 that operates as T is formed in combination. Light-receiving element 11 combined in this way
0 and the active elements 120 are arranged on the insulating substrate 1 in plural sets to form one image sensor device.
【００２１】受光素子１１０は、絶縁性基板１上に形成
された上下一対の電極、即ち透明電極９及び下部電極６
と、これら一対の電極で挟まれた受光層８及びオーミッ
ク層７とから構成されている。更に、受光素子１１０に
は、透明電極９にバイアス電圧を印加するためのバイア
ス配線１３が備えられている。能動素子１２０は、絶縁
性基板１上に形成されたａ−Ｓｉ：Ｈの半導体膜１６ａ
と、半導体膜１６ａ上に形成されたゲート絶縁膜４と、
ゲート絶縁膜４上に形成されたゲート電極５とから構成
されている。The light receiving element 110 is a pair of upper and lower electrodes formed on the insulating substrate 1, that is, the transparent electrode 9 and the lower electrode 6.
And a light receiving layer 8 and an ohmic layer 7 sandwiched between the pair of electrodes. Further, the light receiving element 110 is provided with a bias wiring 13 for applying a bias voltage to the transparent electrode 9. The active element 120 is a semiconductor film 16 a of a-Si: H formed on the insulating substrate 1.
A gate insulating film 4 formed on the semiconductor film 16a,
The gate electrode 5 is formed on the gate insulating film 4.
【００２２】能動素子１２０の半導体膜１６ａは、ゲー
ト電極５をマスクとして半導体膜１６ａ中に不純物が拡
散された、ゲート電極５より内側の第１の不純物拡散層
３ａ、及びゲート電極５より外側の第２の不純物拡散層
３ｂと、ゲート電極５によりマスクされて不純物の拡散
を免れた、ゲート電極５直下の動作層２とから成る。動
作層の両側の２つの不純物拡散層３ａ，３ｂはＴＦＴの
ソース・ドレイン領域として作動する。The semiconductor film 16a of the active element 120 has a first impurity diffusion layer 3a inside the gate electrode 5 in which impurities are diffused in the semiconductor film 16a using the gate electrode 5 as a mask, and outside the gate electrode 5. The second impurity diffusion layer 3b is composed of the second impurity diffusion layer 3b and the operation layer 2 directly below the gate electrode 5 which is masked by the gate electrode 5 to avoid diffusion of impurities. The two impurity diffusion layers 3a and 3b on both sides of the operating layer act as the source / drain regions of the TFT.
【００２３】このように形成された能動素子１２０を上
方から見ると、図１に示すように、ゲート電極５とゲー
ト電極５を挟む不純物拡散層３ａ，３ｂ（それぞれの一
部がゲート絶縁膜４の蔭に隠れている）とが、ストライ
プ状に受光素子１１０を取り巻いている。図２に示すよ
うに、ゲート絶縁膜４の、半導体膜１６ａと接する底面
の幅Ｗ１は、半導体膜１６ａ全体の幅Ｗ２より狭く形成
されており、第１の不純物拡散層３ａの、ゲート絶縁膜
４に覆われていない周縁部３ｅの上に、受光素子１１０
の下部電極６の周縁部６ｅが重なって接している。その
結果、受光素子１１０の下部電極６と能動素子１２０の
不純物拡散層３ａとが電気的に接続されている。When the active element 120 thus formed is viewed from above, as shown in FIG. 1, the gate electrode 5 and the impurity diffusion layers 3a and 3b sandwiching the gate electrode 5 (a part of each of them is the gate insulating film 4). Hiding in the shade) surrounds the light receiving element 110 in a stripe shape. As shown in FIG. 2, the width W1 of the bottom surface of the gate insulating film 4 in contact with the semiconductor film 16a is smaller than the width W2 of the entire semiconductor film 16a. The light receiving element 110 is provided on the peripheral portion 3e which is not covered with
The peripheral portion 6e of the lower electrode 6 overlaps and is in contact with. As a result, the lower electrode 6 of the light receiving element 110 and the impurity diffusion layer 3a of the active element 120 are electrically connected.
【００２４】更に、能動素子１２０には不純物拡散層３
ｂと接続するソース・ドレイン配線１１と、ゲート電極
５と接続するゲート配線１２とが備えられている。この
ように形成された受光素子１１０と能動素子１２０の上
には層間絶縁膜１０が被覆され、更にその上にはパシベ
ーション層１４が被覆されて薄膜半導体装置１００が構
成されている。Further, the impurity diffusion layer 3 is formed in the active element 120.
A source / drain wiring 11 connected to b and a gate wiring 12 connected to the gate electrode 5 are provided. The light-receiving element 110 and the active element 120 thus formed are covered with the interlayer insulating film 10, and the passivation layer 14 is further covered thereover to form the thin film semiconductor device 100.
【００２５】このような薄膜半導体装置１００に、上方
から光が照射されると、受光素子１１０の受光層８とオ
ーミック層７を挟む透明電極９及び下部電極６の間に光
電効果による電圧が発生し、その電圧は能動素子１２０
に転送され、能動素子１２０で増幅されてソース・ドレ
イン配線１１及びゲート配線１２を経て出力される。こ
のように構成された本実施例の薄膜半導体装置１００で
は、能動素子１２０の不純物拡散層３ａ，３ｂはゲート
電極５をマスクとして不純物が拡散されて自己整合的に
形成されているため、ゲート電極５と不純物拡散層３
ａ，３ｂとはオーバーラップしないので、この両者間に
は寄生容量が発生せず、また、ゲート電極５と不純物拡
散層３ａ，３ｂとの間にアライメントのずれが無いの
で、複数のＴＦＴの寄生容量どうしのばらつきが小さく
なる。そのため、ＴＦＴの動作速度の遅延が生じたり、
残像が発生したりすることが防止される。When such thin film semiconductor device 100 is irradiated with light from above, a voltage due to a photoelectric effect is generated between the light receiving layer 8 of the light receiving element 110 and the transparent electrode 9 and the lower electrode 6 which sandwich the ohmic layer 7. The active element 120
Is output to the source / drain wiring 11 and the gate wiring 12 after being amplified by the active element 120. In the thin film semiconductor device 100 of the present embodiment configured as described above, the impurity diffusion layers 3a and 3b of the active element 120 are formed in a self-aligned manner by diffusing impurities using the gate electrode 5 as a mask. 5 and impurity diffusion layer 3
Since they do not overlap with a and 3b, no parasitic capacitance is generated between them, and there is no misalignment between the gate electrode 5 and the impurity diffusion layers 3a and 3b. Variations in capacity are reduced. Therefore, the operation speed of the TFT may be delayed,
Afterimages are prevented from occurring.
【００２６】また、能動素子１２０のソース領域または
ドレイン領域として作動する、不純物拡散層３ａと不純
物拡散層３ｂは、環状に形成された動作層２の内側と外
側にそれぞれ形成されているため、ソース領域とドレイ
ン領域は平面的に完全に分離されている。そのため、ソ
ース領域とドレイン領域との間にはリーク電流は生じな
い。また、本実施例の薄膜半導体装置１００の能動素子
１２０と受光素子１１０は、前述の特開昭６４−５０５
５８号公報（図２７参照）のように、ＴＦＴとＰＤとが
共通の半導体層上に形成されてはおらず、能動素子１２
０と受光素子１１０は絶縁性基板１上に別々に形成され
ているため、能動素子１２０と受光素子１１０との間の
リーク電流も少ない。このようにリーク電流の少い薄膜
半導体装置を例えばイメージセンサに応用した場合、従
来より残像が少なく、画像の階調が十分に確保できるイ
メージセンサを得ることができる。The impurity diffusion layer 3a and the impurity diffusion layer 3b, which operate as the source region or the drain region of the active element 120, are formed inside and outside the operation layer 2 formed in a ring shape, respectively. The region and the drain region are completely separated in the plane. Therefore, no leak current occurs between the source region and the drain region. Further, the active element 120 and the light receiving element 110 of the thin film semiconductor device 100 of this embodiment are the same as those described in the above-mentioned Japanese Patent Laid-Open No. 64-505.
As in Japanese Patent Laid-Open No. 58 (see FIG. 27), the TFT and PD are not formed on a common semiconductor layer, and the active element 12
Since 0 and the light receiving element 110 are separately formed on the insulating substrate 1, the leak current between the active element 120 and the light receiving element 110 is small. When a thin film semiconductor device having a small leak current is applied to, for example, an image sensor as described above, it is possible to obtain an image sensor that has less afterimage than before and can sufficiently secure image gradation.
【００２７】次に、上記第１の実施例の薄膜半導体装置
１００の製造方法について説明する。図３〜図８は、本
発明の薄膜半導体装置の第１の実施例の製造方法の主要
工程図である。先ず、絶縁性基板１上に、プラズマＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）法によりａ−Ｓｉを約５０ｎｍ堆積して半導体膜１
６を形成し、次に、プラズマＣＶＤ法により酸化シリコ
ンを約１００ｎｍ堆積して絶縁膜４ａを形成し、更に、
スパッタリング法によりＴａを約３００ｎｍ着膜して導
電膜１７を形成する。Next, a method of manufacturing the thin film semiconductor device 100 of the first embodiment will be described. 3 to 8 are main process diagrams of the manufacturing method of the first embodiment of the thin film semiconductor device of the present invention. First, on the insulating substrate 1, plasma CV
D (Chemical Vapor Deposition)
n) method, a-Si is deposited to a thickness of about 50 nm to form the semiconductor film 1.
6 is formed, then silicon oxide is deposited to a thickness of about 100 nm by the plasma CVD method to form the insulating film 4a.
Ta is deposited to a thickness of about 300 nm by the sputtering method to form the conductive film 17.
【００２８】次に、絶縁性基板１全面にレジスト膜を形
成した後、フォトリソグラフィ法によりレジスト膜をパ
ターニングして、図３に示すように、レジスト層１５を
形成する。レジスト層１５は、図２の不純物拡散層３
ａ、動作層２、及び不純物拡散層３ｂのそれぞれの幅を
合計した幅Ｗ２を有し、中央に方形の空所を有する広幅
の環状に形成する。Next, after forming a resist film on the entire surface of the insulating substrate 1, the resist film is patterned by a photolithography method to form a resist layer 15 as shown in FIG. The resist layer 15 is the impurity diffusion layer 3 of FIG.
It has a width W2 that is the sum of the respective widths of a, the operation layer 2, and the impurity diffusion layer 3b, and is formed in a wide annular shape having a square void in the center.
【００２９】次に、ドライエッチング法により、導電膜
１７、絶縁膜４ａ、及び半導体膜１６のうちの、レジス
ト層１５に覆われていない部分の導電膜１７、絶縁膜４
ａ、及び半導体膜１６を除去することにより、レジスト
層１５と同一の平面形状を有する、半導体膜１６ａ、ゲ
ート絶縁膜４、及び導電膜１７を形成する。次に、ウエ
ットエッチング法により、導電膜１７のエッチング速度
をゲート絶縁膜４のエッチング速度よりも高くして、導
電膜１７とゲート絶縁膜４をサイドエッチングする。こ
うすることにより、半導体膜１６ａ上に半導体膜１６ａ
の幅Ｗ２より狭い幅Ｗ１を有するゲート絶縁膜４が形成
され、更にそのゲート絶縁膜４上にゲート絶縁膜４より
幅の狭いゲート電極５が形成される。ここで、導電膜１
７のサイドエッチングの深さにより、ゲート電極５の幅
が決定され、この幅が、次の工程で形成される動作層２
（図４参照）の幅を決定することとなる。Next, by the dry etching method, the conductive film 17, the insulating film 4a, and the semiconductor film 16 in the portions which are not covered with the resist layer 15 are electrically conductive.
By removing a and the semiconductor film 16, the semiconductor film 16a, the gate insulating film 4, and the conductive film 17 having the same planar shape as the resist layer 15 are formed. Next, the conductive film 17 and the gate insulating film 4 are side-etched by a wet etching method so that the conductive film 17 has an etching rate higher than that of the gate insulating film 4. By doing so, the semiconductor film 16a is formed on the semiconductor film 16a.
A gate insulating film 4 having a width W1 narrower than the width W2 is formed, and a gate electrode 5 narrower than the gate insulating film 4 is formed on the gate insulating film 4. Here, the conductive film 1
The side etching depth of 7 determines the width of the gate electrode 5, and this width is the operating layer 2 formed in the next step.
The width (see FIG. 4) will be determined.
【００３０】次に、レジスト層１５を剥離し、イオンド
ーピング法により、ゲート電極５をマスクとして上方よ
り半導体膜１６ａにＰ等の不純物イオンを導入すること
により、図４に示すように、一対の不純物拡散層３ａ，
３ｂを形成する。それと同時に、マスクであるゲート電
極５の直下には、不純物の拡散を免れた動作層２が形成
される。Next, the resist layer 15 is peeled off, and an impurity ion such as P is introduced into the semiconductor film 16a from above by using the gate electrode 5 as a mask by an ion doping method. As shown in FIG. Impurity diffusion layer 3a,
3b is formed. At the same time, the operation layer 2 which is free from diffusion of impurities is formed immediately below the gate electrode 5 which is a mask.
【００３１】このように、ゲート電極５をマスクとして
不純物イオンを導入して不純物拡散層３ａ，３ｂを自己
整合的に形成することにより、ゲート電極５と不純物拡
散層３ａ，３ｂとのオーバーラップを殆ど無くすことが
でき、オーバーラップに起因する寄生容量の発生及び複
数のＴＦＴの寄生容量どうしのばらつきを大幅に低減す
ることができる。As described above, the impurity ions are introduced using the gate electrode 5 as a mask to form the impurity diffusion layers 3a and 3b in a self-aligned manner, so that the gate electrode 5 and the impurity diffusion layers 3a and 3b overlap each other. Almost all of them can be eliminated, and the generation of parasitic capacitance due to overlap and the variation between the parasitic capacitances of a plurality of TFTs can be significantly reduced.
【００３２】次に、図５に示すように、スパッタリング
法により絶縁性基板１の全面にＴｉ膜６ａを約２００ｎ
ｍ着膜し、次に、プラズマＣＶＤ法によりｎ＋ａ−Ｓ
ｉ：Ｈ層７ａとａ−Ｓｉ：Ｈ層８ａを堆積し、更に、ス
パッタリング法により透明導電膜１８を着膜する。次
に、図６に示すように、フォトリソグラフィ法を用い
て、透明導電膜１８、ａ−Ｓｉ：Ｈ層８ａ、ｎ＋ａ−Ｓ
ｉ：Ｈ層７ａ、及びＴｉ膜６ａをエッチングして、透明
電極９、受光層８、オーミック層７、及び下部電極６に
パターニングする。Next, as shown in FIG. 5, a Ti film 6a is formed on the entire surface of the insulating substrate 1 by a sputtering method to a thickness of about 200 n.
m, and then n + a-S by plasma CVD method
The i: H layer 7a and the a-Si: H layer 8a are deposited, and the transparent conductive film 18 is further deposited by the sputtering method. Next, as shown in FIG. 6, the transparent conductive film 18, the a-Si: H layer 8a, and the n + a-S are formed by using the photolithography method.
The i: H layer 7a and the Ti film 6a are etched to pattern the transparent electrode 9, the light receiving layer 8, the ohmic layer 7, and the lower electrode 6.
【００３３】この工程においては、下部電極６の周縁部
６ｅが不純物拡散層３ａの周縁部３ｅの上に重なるよう
に下部電極６がパターニングされる。次に、図７に示す
ように、酸化シリコンを絶縁性基板１の全面に約１μｍ
堆積して層間絶縁膜１０を形成する。次に、フォトリソ
グラフィ法によりゲート配線用のコンタクトホール３
５、ソース・ドレイン配線用のコンタクトホール３６、
及びバイアス配線用のコンタクトホール３７を形成し、
スパッタリング法により約１μｍのＡｌ−Ｃｕを着膜
し、フォトリソグラフィ法によりパターニングして、図
８に示すように、ソース・ドレイン配線１１、ゲート配
線１２、及びバイアス配線１３を形成する。In this step, the lower electrode 6 is patterned so that the peripheral portion 6e of the lower electrode 6 overlaps the peripheral portion 3e of the impurity diffusion layer 3a. Next, as shown in FIG. 7, silicon oxide is applied to the entire surface of the insulating substrate 1 by about 1 μm.
The interlayer insulating film 10 is formed by depositing. Next, the contact hole 3 for the gate wiring is formed by the photolithography method.
5, source / drain wiring contact holes 36,
And a contact hole 37 for bias wiring is formed,
Al-Cu having a thickness of about 1 μm is deposited by the sputtering method and patterned by the photolithography method to form the source / drain wiring 11, the gate wiring 12, and the bias wiring 13 as shown in FIG.
【００３４】更に、プラズマＣＶＤ法により酸化シリコ
ンを絶縁性基板１の全面に約１μｍ堆積してパシべーシ
ョン膜１４を形成することにより、図１及び図２に示す
薄膜半導体装置１００が完成する。本実施例において
は、フォトリソグラフィ法は４回しか使用されないの
で、薄膜半導体装置１００を低コストで製造することが
できる。Further, by depositing silicon oxide on the entire surface of the insulating substrate 1 by about 1 μm by the plasma CVD method to form the passivation film 14, the thin film semiconductor device 100 shown in FIGS. 1 and 2 is completed. In this embodiment, the photolithography method is used only four times, so that the thin film semiconductor device 100 can be manufactured at low cost.
【００３５】なお、薄膜半導体装置の製造方法は上記の
例に限定されるものではない。例えば、半導体膜１６ａ
の堆積はプラズマＣＶＤ法に限定されるものではなく、
ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＥＣＲ
（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎ
ａｎｃｅ）−ＣＶＤ法、スパッタリング法、蒸着法等の
方法を用いることができる。The method of manufacturing the thin film semiconductor device is not limited to the above example. For example, the semiconductor film 16a
Is not limited to the plasma CVD method,
LPCVD (Low Pressure Chemical)
al Vapor Deposition) method, ECR
(Electron Cyclotron Reson
ance) -CVD method, sputtering method, vapor deposition method and the like can be used.
【００３６】また、半導体膜１６の材質は、ａ−Ｓｉ：
Ｈに限定されるものではなく、例えば多結晶シリコンや
微結晶シリコン等を用いてもよい。また、ａ−Ｓｉをエ
キシマレーザやＡｒレーザ、電子線、赤外線ランプ等に
よりアニールして半導体膜としてもよい。また、ゲート
絶縁膜４等の絶縁膜は、酸化シリコンの他、例えば窒化
シリコン、酸化窒化シリコン、ＳＯＧ等でもよい。ま
た、絶縁膜の成膜方法としては、ＬＰＣＶＤ法、ＥＣＲ
−ＣＶＤ法、スパッタリング法、蒸着法、スピンコート
法等、使用材料に適した処理方法を用いることができ
る。The material of the semiconductor film 16 is a-Si:
The material is not limited to H, and polycrystalline silicon or microcrystalline silicon may be used, for example. Further, a-Si may be annealed by an excimer laser, an Ar laser, an electron beam, an infrared lamp or the like to form a semiconductor film. Further, the insulating film such as the gate insulating film 4 may be, for example, silicon nitride, silicon oxynitride, SOG or the like other than silicon oxide. Further, as a method for forming the insulating film, LPCVD method, ECR
A treatment method suitable for the material used, such as a CVD method, a sputtering method, a vapor deposition method, or a spin coating method, can be used.
【００３７】また、ゲート電極５用の導電材料として
は、Ｔｉ、Ｗ、Ｃｒ、Ｍｏ、Ａｌ、Ｃｕ等の金属材料、
およびそれらの合金材料、及びそれらの珪化材料等でも
よい。また、導電材料の着膜方法としては、その使用材
料に適した処理方法を用いることができる。また、能動
素子１２０の半導体膜１６ａへの不純物の導入にはプラ
ズマ処理、イオン注入等、いずれの方法を用いてもよ
い。As the conductive material for the gate electrode 5, metal materials such as Ti, W, Cr, Mo, Al and Cu,
It may be an alloy material thereof, a silicidation material thereof, or the like. As a method of depositing the conductive material, a treatment method suitable for the material used can be used. Further, any method such as plasma treatment or ion implantation may be used to introduce the impurities into the semiconductor film 16a of the active element 120.
【００３８】また、半導体膜１６ａへの不純物導入の際
に、不純物の導入深さを制御し、オフセット領域及び低
濃度不純物領域をゲート電極５に覆われずにゲート絶縁
膜４に覆われている半導体膜に形成することにより、オ
フセットＴＦＴもしくはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）ＴＦＴを形成してもよい。特に、
能動素子１２０の半導体膜１６ａとして多結晶シリコン
を用いる場合は、このような構造のＴＦＴとすることに
よりリーク電流を更に低減することができるのでこのよ
うな構造とすることが好ましい。When the impurities are introduced into the semiconductor film 16a, the impurity introduction depth is controlled so that the offset region and the low concentration impurity region are covered with the gate insulating film 4 without being covered with the gate electrode 5. By forming a semiconductor film, an offset TFT or an LDD (Lightly Do) is formed.
A ped drain TFT may be formed. Especially,
When polycrystalline silicon is used as the semiconductor film 16a of the active element 120, the TFT having such a structure can further reduce the leak current, and thus the structure is preferable.
【００３９】また、受光素子１１０は、ａ−Ｓｉ：Ｈの
みを用いたショットキー型のＰＤに限定されるものでは
なく、従来広く用いられているようなｐ型ａ−Ｓｉ：
Ｈ、ａ−Ｓｉ：Ｈ、ｎ型ａ−Ｓｉ：Ｈを積層したＰＩＮ
型のＰＤでもよく、その他の積層型のＰＤでもよい。ま
た、ＰＤと他の素子とが積層されたものでもよい。ま
た、ゲート配線１２、ソース・ドレイン配線１１を、絶
縁性基板１上に能動素子１２０とほぼ同一の形状に形成
し、これらを互いに接続することによって配線マトリク
スを形成するようにしてもよい。The light receiving element 110 is not limited to a Schottky type PD using only a-Si: H, but a p-type a-Si: which is widely used in the past.
PIN in which H, a-Si: H, and n-type a-Si: H are stacked
Type PD or other laminated type PDs. Further, the PD and other elements may be laminated. Alternatively, the gate wiring 12 and the source / drain wiring 11 may be formed on the insulating substrate 1 to have substantially the same shape as the active element 120, and these may be connected to each other to form a wiring matrix.
【００４０】図９は、上記第１の実施例の薄膜半導体装
置の平面形状の変形例を示す平面図である。上記の第１
の実施例においては、図１に示すように薄膜半導体装置
の受光素子１１０は方形の平面形状に形成され、能動素
子１２０は受光素子１１０を取り巻く方形の環状の平面
形状に形成されているが、受光素子１１０及び能動素子
１２０の平面形状は方形のみに限定されるものではな
く、円形でも、楕円形でも、あるいは多角形でもよい。
また、図１に示すような形状以外に、レイアウト設計上
もしくは製造工程上の事情に応じて、図９（ａ）〜図９
（ｃ）に示すように、種々の形状に形成することができ
る。FIG. 9 is a plan view showing a modification of the planar shape of the thin film semiconductor device of the first embodiment. The first of the above
In the embodiment, as shown in FIG. 1, the light receiving element 110 of the thin film semiconductor device is formed in a rectangular plane shape, and the active element 120 is formed in a square annular plane shape surrounding the light receiving element 110. The planar shapes of the light receiving element 110 and the active element 120 are not limited to the rectangular shape, and may be circular, elliptical, or polygonal.
In addition to the shape as shown in FIG. 1, depending on the circumstances in the layout design or the manufacturing process, FIGS.
As shown in (c), it can be formed in various shapes.
【００４１】図９（ａ）は、受光素子の透明電極９が円
形で、それを取り巻く能動素子の不純物拡散層３ａ，３
ｂ、ゲート絶縁膜４、及びゲート電極５が円環状に形成
された例を示しているが、これらの平面形状は楕円形の
環状に形成されてもよい。また、図９（ｂ）に示すよう
に、隣り合う２つの円環状の不純物拡散層３ｂどうしが
互いに接合された形状に形成してもよい。また、図９
（ｂ）では、２つの能動素子のゲート電極５は互いに分
離されているが、ゲート電極５のサイドエッチング条件
を調整することにより２つのゲート電極５どうしが直接
接合された形状に形成してもよい。In FIG. 9A, the transparent electrode 9 of the light receiving element is circular, and the impurity diffusion layers 3a, 3 of the active element surrounding the transparent electrode 9 are circular.
Although the example in which b, the gate insulating film 4, and the gate electrode 5 are formed in an annular shape is shown, these planar shapes may be formed in an elliptical annular shape. Alternatively, as shown in FIG. 9B, two adjacent annular impurity diffusion layers 3b may be formed in a shape in which they are joined to each other. In addition, FIG.
In (b), the gate electrodes 5 of the two active elements are separated from each other. However, even if the two gate electrodes 5 are directly joined by adjusting the side etching conditions of the gate electrodes 5. Good.
【００４２】また、図９（ｃ）に示すように、能動素子
の外側の不純物拡散層３ｂから側方に張り出した引出し
領域３ｃを設け、引出し領域３ｃとソース・ドレイン配
線１１とをコンタクトさせる構造としてもよい。次に、
本発明の第２の実施例について説明する。図１０は、本
発明の薄膜半導体装置の第２の実施例の縦断面図であ
る。なお、この第２の実施例の薄膜半導体装置は、前記
の第１の実施例の平面図（図１）と同様の平面形状を有
しているため、平面図については、図１を参照して説明
する。Further, as shown in FIG. 9C, a lead-out region 3c laterally extending from the impurity diffusion layer 3b outside the active element is provided, and the lead-out region 3c and the source / drain wiring 11 are brought into contact with each other. May be next,
A second embodiment of the present invention will be described. FIG. 10 is a vertical sectional view of a second embodiment of the thin film semiconductor device of the present invention. Since the thin film semiconductor device of the second embodiment has the same planar shape as the plan view (FIG. 1) of the first embodiment, refer to FIG. 1 for the plan view. Explain.
【００４３】図１０及び図１に示すように、薄膜半導体
装置１００は、中央に形成された受光素子１１０と受光
素子１１０を取り巻く環状に形成された能動素子１２０
とから構成されている。受光素子１１０は、絶縁性基板
１上に形成された上下一対の電極、即ち透明電極９及び
下部電極６と、これら一対の電極で挟まれた受光層８及
びオーミック層７とから構成されている。更に、受光素
子１１０には透明電極９にバイアス電圧を印加するため
のバイアス配線１３が備えられている。As shown in FIGS. 10 and 1, the thin film semiconductor device 100 includes a light receiving element 110 formed in the center and an active element 120 formed in an annular shape surrounding the light receiving element 110.
It is composed of The light receiving element 110 is composed of a pair of upper and lower electrodes formed on the insulating substrate 1, that is, a transparent electrode 9 and a lower electrode 6, and a light receiving layer 8 and an ohmic layer 7 sandwiched by the pair of electrodes. . Further, the light receiving element 110 is provided with a bias wiring 13 for applying a bias voltage to the transparent electrode 9.
【００４４】能動素子１２０は、絶縁性基板１上に形成
された遮光膜１９と、その遮光膜１９上に形成されたバ
ッファ層２０と、バッファ層２０上に形成されたａ−Ｓ
ｉ：Ｈの半導体膜１６ａと、半導体膜１６ａ上に形成さ
れた半導体膜１６ａの幅Ｗ２よりも狭い幅Ｗ１を有する
ゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲー
ト絶縁膜４より狭い幅を有するゲート電極５とから構成
されている。The active element 120 includes a light-shielding film 19 formed on the insulating substrate 1, a buffer layer 20 formed on the light-shielding film 19, and an aS formed on the buffer layer 20.
The i: H semiconductor film 16a, the gate insulating film 4 having a width W1 narrower than the width W2 of the semiconductor film 16a formed on the semiconductor film 16a, and the gate insulating film 4 formed on the gate insulating film 4. The gate electrode 5 has a narrow width.
【００４５】能動素子１２０の半導体膜１６ａは、ゲー
ト電極５をマスクとして半導体膜１６ａ中に不純物が拡
散された、ゲート電極５より内側の第１の不純物拡散層
３ａ、及びゲート電極５より外側の第２の不純物拡散層
３ｂと、ゲート電極５によりマスクされて不純物の拡散
を免れた、ゲート電極５直下の動作層２とから成る。動
作層の両側の２つの不純物拡散層３ａ，３ｂはＴＦＴの
ソース・ドレイン領域として作動する。The semiconductor film 16a of the active element 120 has a first impurity diffusion layer 3a inside the gate electrode 5 in which impurities are diffused in the semiconductor film 16a using the gate electrode 5 as a mask, and outside the gate electrode 5. The second impurity diffusion layer 3b is composed of the second impurity diffusion layer 3b and the operation layer 2 directly below the gate electrode 5 which is masked by the gate electrode 5 to avoid diffusion of impurities. The two impurity diffusion layers 3a and 3b on both sides of the operating layer act as the source / drain regions of the TFT.
【００４６】このように形成された能動素子１２０を上
方から見ると、図１に示すように、ゲート電極５とゲー
ト電極５を挟む不純物拡散層３ａ，３ｂ（それぞれの一
部がゲート絶縁膜４の蔭に隠れている）とが、ストライ
プ状に受光素子１１０を取り巻いている。図１０に示す
ように、ゲート絶縁膜４の、半導体膜１６ａと接する底
面の幅Ｗ１は、半導体膜１６ａ全体の幅Ｗ２より狭く形
成されており、第１の不純物拡散層３ａの、ゲート絶縁
膜４に覆われていない周縁部３ｅの上に、受光素子１１
０の下部電極６の周縁部６ｅが重なって接している。そ
の結果、受光素子１１０の下部電極６と能動素子１２０
の不純物拡散層３ａとが電気的に接続されている。When the active element 120 thus formed is viewed from above, as shown in FIG. 1, the gate electrode 5 and the impurity diffusion layers 3a and 3b sandwiching the gate electrode 5 (a part of each of them is the gate insulating film 4). Hiding in the shade) surrounds the light receiving element 110 in a stripe shape. As shown in FIG. 10, the width W1 of the bottom surface of the gate insulating film 4 in contact with the semiconductor film 16a is formed smaller than the width W2 of the entire semiconductor film 16a, and the width W1 of the first impurity diffusion layer 3a of the gate insulating film 3a. The light receiving element 11 is provided on the peripheral portion 3e which is not covered with 4.
The peripheral part 6e of the lower electrode 6 of 0 overlaps and is in contact. As a result, the lower electrode 6 of the light receiving element 110 and the active element 120
Of the impurity diffusion layer 3a are electrically connected.
【００４７】更に、能動素子１２０には不純物拡散層３
ｂと接続するソース・ドレイン配線１１と、ゲート電極
５と接続するゲート配線１２とが備えられている。この
ように形成された受光素子１１０と能動素子１２０の上
には層間絶縁膜１０が被覆され、更にその上にはパシベ
ーション層１４が被覆されて薄膜半導体装置１００が構
成されている。Further, the impurity diffusion layer 3 is formed in the active element 120.
A source / drain wiring 11 connected to b and a gate wiring 12 connected to the gate electrode 5 are provided. The light-receiving element 110 and the active element 120 thus formed are covered with the interlayer insulating film 10, and the passivation layer 14 is further covered thereover to form the thin film semiconductor device 100.
【００４８】このように構成された本実施例の薄膜半導
体装置１００では、第１の実施例におけると同様、ゲー
ト電極５と不純物拡散層３ａ，３ｂとが自己整合的に形
成されているため、ゲート電極５と不純物拡散層３ａ，
３ｂとの間には寄生容量が発生せず、また、複数のＴＦ
Ｔ間の寄生容量のばらつきも発生しない。従って、ＴＦ
Ｔの動作速度の遅延が生じたり、残像が発生したりする
ことが防止される。In the thin film semiconductor device 100 of the present embodiment having the above-described structure, the gate electrode 5 and the impurity diffusion layers 3a and 3b are formed in a self-aligned manner as in the first embodiment. The gate electrode 5 and the impurity diffusion layer 3a,
3b does not generate a parasitic capacitance, and a plurality of TFs
There is no variation in parasitic capacitance between Ts. Therefore, TF
It is possible to prevent the operation speed of T from being delayed and the occurrence of an afterimage.
【００４９】また、第１の実施例におけると同様、ＴＦ
Ｔのソース領域またはドレイン領域とが平面的に完全に
分離されているため、ソース領域とドレイン領域との間
にリーク電流が流れることがない。また、ＴＦＴとＰＤ
とが独立に形成されているので、ＴＦＴとＰＤとの間の
リーク電流も少なくなる。このようにリーク電流の少な
い薄膜半導体装置１００を、例えばイメージセンサに応
用した場合、従来より残像が少なく、画像の階調が十分
に確保できるイメージセンサを得ることができる。Further, as in the first embodiment, TF
Since the source region or the drain region of T is completely separated in the plane, no leak current flows between the source region and the drain region. Also, TFT and PD
And are independently formed, the leak current between the TFT and the PD is also reduced. When the thin film semiconductor device 100 having a small leak current is applied to an image sensor, for example, an image sensor having less afterimage and sufficient gradation of an image can be obtained as compared with the related art.
【００５０】その上に、本実施例の薄膜半導体装置１０
０には、能動素子１２０の半導体膜１６ａの下部に遮光
膜１９及びバッファ層２０が形成されているので、動作
層２の光劣化やリーク電流の増大を防ぐことができ、更
に信頼性の高いイメージセンサを得ることができる。次
に、上記第２の実施例の薄膜半導体装置の製造方法につ
いて説明する。In addition, the thin film semiconductor device 10 of the present embodiment.
At 0, since the light shielding film 19 and the buffer layer 20 are formed below the semiconductor film 16a of the active element 120, it is possible to prevent the photodegradation of the operation layer 2 and the increase of the leak current, and the reliability is further improved. An image sensor can be obtained. Next, a method of manufacturing the thin film semiconductor device of the second embodiment will be described.
【００５１】図１１〜図１６は、本発明の第２の実施例
の薄膜半導体装置の製造方法の主要工程図である。先
ず、絶縁性基板１上に、スパッタリング法によりＴａを
約１００ｎｍ堆積し遮光膜１９を形成し、次に、プラズ
マＣＶＤ法により酸化シリコンを約１００ｎｍ堆積しバ
ッファ層２０を形成し、次に、プラズマＣＶＤ法により
ａ−Ｓｉを約５０ｎｍ堆積し半導体膜１６を形成し、更
に、プラズマＣＶＤ法により酸化シリコンを約１００ｎ
ｍ堆積し絶縁膜４ａを形成し、更に、スパッタリング法
によりＴａを約３００ｎｍ着膜して導電膜１７を形成す
る。11 to 16 are main process diagrams of a method of manufacturing a thin film semiconductor device according to the second embodiment of the present invention. First, Ta is deposited to a thickness of about 100 nm on the insulating substrate 1 to form a light-shielding film 19, and then silicon oxide is deposited to a thickness of about 100 nm to form a buffer layer 20 by a plasma CVD method. The semiconductor film 16 is formed by depositing about 50 nm of a-Si by the CVD method, and further about 100 n of silicon oxide is formed by the plasma CVD method.
m is deposited to form the insulating film 4a, and Ta is deposited to a thickness of about 300 nm by the sputtering method to form the conductive film 17.
【００５２】次に、絶縁性基板１全面にレジスト膜を形
成した後、フォトリソグラフィ法によりレジスト膜をパ
ターニングして、図１１に示すように、レジスト層１５
を形成する。レジスト層１５の平面形状は、図１０の不
純物拡散層３ａの内側の輪郭線から不純物拡散層３ｂの
外側の輪郭線までの幅１６ｗを有する広幅の環状に形成
する。Next, after forming a resist film on the entire surface of the insulating substrate 1, the resist film is patterned by a photolithography method to form a resist layer 15 as shown in FIG.
To form The planar shape of the resist layer 15 is formed in a wide annular shape having a width 16w from the contour line inside the impurity diffusion layer 3a to the contour line outside the impurity diffusion layer 3b in FIG.
【００５３】次に、ドライエッチング法により、導電膜
１７、絶縁膜４ａ、及び半導体膜１６のうちの、レジス
ト層１５で覆われていない部分の導電膜１７、絶縁膜４
ａ、及び半導体膜１６を除去し、レジスト層１５と同一
の平面形状を有する、半導体膜１６ａ、ゲート絶縁膜
４、及び導電膜１７を形成する。次に、ウエットエッチ
ング法により、導電膜１７のエッチング速度をゲート絶
縁膜４のエッチング速度よりも高くして導電膜１７とゲ
ート絶縁膜４をサイドエッチングする。こうすることに
より、半導体膜１６ａ上に半導体膜１６ａの幅Ｗ２より
狭い幅Ｗ１を有するゲート絶縁膜４が形成され、更にそ
のゲート絶縁膜４上にゲート絶縁膜４より幅の狭いゲー
ト電極５が形成される。ここで、導電膜１７のサイドエ
ッチングの深さにより、ゲート電極５の幅が決定され、
この幅が、次の工程で形成される動作層２（図１２参
照）の幅を決定することとなる。Next, by the dry etching method, the conductive film 17, the insulating film 4a, and the semiconductor film 16 in the portions not covered with the resist layer 15 are electrically conductive.
a and the semiconductor film 16 are removed, and the semiconductor film 16a, the gate insulating film 4, and the conductive film 17 having the same planar shape as the resist layer 15 are formed. Next, the conductive film 17 and the gate insulating film 4 are side-etched by a wet etching method so that the etching speed of the conductive film 17 is higher than that of the gate insulating film 4. Thus, the gate insulating film 4 having the width W1 narrower than the width W2 of the semiconductor film 16a is formed on the semiconductor film 16a, and the gate electrode 5 narrower than the gate insulating film 4 is formed on the gate insulating film 4. It is formed. Here, the side etching depth of the conductive film 17 determines the width of the gate electrode 5,
This width determines the width of the operation layer 2 (see FIG. 12) formed in the next step.
【００５４】次に、レジスト層１５を剥離し、イオンド
ーピング法により、ゲート電極５をマスクとして上方よ
り半導体膜１６ａにＰ等の不純物イオンを導入すること
により、図１２に示すように、一対の不純物拡散層３
ａ，３ｂを形成する。それと同時に、マスクであるゲー
ト電極５の直下には不純物の拡散を免れた動作層２が形
成される。Next, the resist layer 15 is peeled off, and an impurity ion such as P is introduced into the semiconductor film 16a from above by using the gate electrode 5 as a mask by an ion doping method. As shown in FIG. Impurity diffusion layer 3
a and 3b are formed. At the same time, the operating layer 2 which is free from diffusion of impurities is formed immediately below the gate electrode 5 which is a mask.
【００５５】このように、ゲート電極５をマスクとして
不純物イオンを導入して不純物拡散層３ａ，３ｂを自己
整合的に形成することにより、ゲート電極５と不純物拡
散層３ａ，３ｂとのオーバーラップを殆ど無くすことが
でき、オーバーラップに起因する寄生容量の発生及び複
数のＴＦＴの寄生容量どうしのばらつきを大幅に低減す
ることができる。As described above, the impurity ions are introduced using the gate electrode 5 as a mask to form the impurity diffusion layers 3a and 3b in a self-aligned manner, so that the gate electrode 5 and the impurity diffusion layers 3a and 3b overlap each other. Almost all of them can be eliminated, and the generation of parasitic capacitance due to overlap and the variation between the parasitic capacitances of a plurality of TFTs can be significantly reduced.
【００５６】次に、図１３に示すように、スパッタリン
グ法により絶縁性基板１の全面にＴｉ膜６ａを約２００
ｎｍ着膜し、次に、プラズマＣＶＤ法によりｎ＋ａ−Ｓ
ｉ：Ｈ層７ａとａ−Ｓｉ：Ｈ層８ａを堆積し、更に、ス
パッタリング法により透明導電膜１８を着膜する。次
に、図１４に示すように、フォトリソグラフィ法を用い
て、透明導電膜１８、ａ−Ｓｉ：Ｈ層８ａ、ｎ＋ａ−Ｓ
ｉ：Ｈ層７ａ、及びＴｉ膜６ａをエッチングして、透明
電極９、受光層８、オーミック層７、及び下部電極６に
パターニングする。Next, as shown in FIG. 13, about 200 Ti film 6a is formed on the entire surface of the insulating substrate 1 by the sputtering method.
nm deposition, and then n + a-S by plasma CVD method
The i: H layer 7a and the a-Si: H layer 8a are deposited, and the transparent conductive film 18 is further deposited by the sputtering method. Next, as shown in FIG. 14, the transparent conductive film 18, the a-Si: H layer 8a, and the n + a-S are formed by using the photolithography method.
The i: H layer 7a and the Ti film 6a are etched to pattern the transparent electrode 9, the light receiving layer 8, the ohmic layer 7, and the lower electrode 6.
【００５７】この工程においては、下部電極６の周縁部
６ｅが不純物拡散層３ａの周縁部３ｅの上に重なるよう
に下部電極６がパターニングされる。次に、図１５に示
すように、酸化シリコンを絶縁性基板１の全面に約１μ
ｍ堆積して層間絶縁膜１０を形成する。次に、フォトリ
ソグラフィ法によりゲート配線用のコンタクトホール３
５、ソース・ドレイン配線用のコンタクトホール３６、
及びバイアス配線用のコンタクトホール３７を形成し、
スパッタリング法により約１μｍのＡｌ−Ｃｕを着膜
し、フォトリソグラフィ法によりパターニングして、図
１６に示すように、ソース・ドレイン配線１１、ゲート
配線１２、及びバイアス配線１３を形成する。In this step, the lower electrode 6 is patterned so that the peripheral portion 6e of the lower electrode 6 overlaps the peripheral portion 3e of the impurity diffusion layer 3a. Next, as shown in FIG. 15, silicon oxide is applied to the entire surface of the insulating substrate 1 by about 1 μm.
Then, the interlayer insulating film 10 is formed. Next, the contact hole 3 for the gate wiring is formed by the photolithography method.
5, source / drain wiring contact holes 36,
And a contact hole 37 for bias wiring is formed,
About 1 μm of Al—Cu is deposited by the sputtering method and patterned by the photolithography method to form the source / drain wiring 11, the gate wiring 12, and the bias wiring 13 as shown in FIG.
【００５８】更に、プラズマＣＶＤ法により酸化シリコ
ンを絶縁性基板１の全面に約１μｍ堆積して、パシべー
ション膜１４を形成することにより、図１０に示す薄膜
半導体装置１００が完成する。本実施例においては、フ
ォトリソグラフィ法は４回しか使用されないので、薄膜
半導体装置１００を低コストで製造することができる。Further, by depositing silicon oxide on the entire surface of the insulating substrate 1 by about 1 μm by the plasma CVD method to form the passivation film 14, the thin film semiconductor device 100 shown in FIG. 10 is completed. In this embodiment, the photolithography method is used only four times, so that the thin film semiconductor device 100 can be manufactured at low cost.
【００５９】次に、本発明の第３の実施例について説明
する。図１７は、本発明の薄膜半導体装置の第３の実施
例の平面図、図１８は、図１７の矢印Ａ−Ａ’方向から
見た縦断面図である。図１７及び図１８に示すように、
薄膜半導体装置１００は、方形に形成された、ＰＤとし
て作動する受光素子１１０を中心として、受光素子１１
０を取り巻く環状に形成された、ＴＦＴとして作動する
能動素子１２０と、更に能動素子１２０を取り巻く環状
に形成された、各素子領域を電気的に分離するための素
子分離領域１３０とから構成されている。Next, a third embodiment of the present invention will be described. FIG. 17 is a plan view of a third embodiment of the thin film semiconductor device of the present invention, and FIG. 18 is a vertical sectional view seen from the direction of arrow AA ′ in FIG. As shown in FIGS. 17 and 18,
The thin film semiconductor device 100 includes a light receiving element 11 that is formed in a rectangular shape and that operates as a PD, with the light receiving element 11 as a center.
A ring-shaped active element 120 that operates as a TFT and a ring-shaped active element 120 surrounding the active element 120, and an element isolation region 130 for electrically isolating each element region. There is.
【００６０】これらの受光素子１１０、能動素子１２
０、及び素子分離領域１３０は、ガラス等の絶縁部材か
ら成る絶縁性基板１上に形成されている。能動素子１２
０は、絶縁性基板１上に形成されたａ−Ｓｉ：Ｈから成
る半導体膜１６ａと、半導体膜１６ａ上に形成されたゲ
ート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート
電極５とから成るＴＦＴとして形成されている。These light receiving element 110 and active element 12
0 and the element isolation region 130 are formed on the insulating substrate 1 made of an insulating member such as glass. Active element 12
0 is a semiconductor film 16a made of a-Si: H formed on the insulating substrate 1, a gate insulating film 4 formed on the semiconductor film 16a, and a gate electrode 5 formed on the gate insulating film 4. It is formed as a TFT composed of.
【００６１】半導体膜１６ａは絶縁性基板１上の全面に
形成されており、能動素子１２０の領域の半導体膜１６
ａは、動作層２と不純物拡散領域３ａと不純物拡散領域
３ｂの３つの領域から成る。不純物拡散層３ａ，３ｂ
は、ゲート電極５をマスクとして半導体膜１６ａ中に不
純物が拡散されて自己整合的に形成され、ＴＦＴのソー
ス・ドレイン領域として作動する。また、ゲート電極５
直下の半導体膜１６ａは、ゲート電極５によりマスクさ
れて不純物の拡散を免れた結果、ＴＦＴの動作層２とし
て形成されている。更に、能動素子１２０には不純物拡
散層３ｂと接続するソース・ドレイン配線１１と、ゲー
ト電極５と接続するゲート配線１２とが備えられてい
る。The semiconductor film 16a is formed on the entire surface of the insulating substrate 1, and the semiconductor film 16 in the region of the active element 120 is formed.
The a is composed of three regions: the operation layer 2, the impurity diffusion region 3a, and the impurity diffusion region 3b. Impurity diffusion layers 3a and 3b
Are self-aligned with impurities diffused in the semiconductor film 16a using the gate electrode 5 as a mask, and operate as the source / drain regions of the TFT. In addition, the gate electrode 5
The semiconductor film 16a immediately below is formed as the operation layer 2 of the TFT as a result of being masked by the gate electrode 5 and avoiding diffusion of impurities. Further, the active element 120 is provided with a source / drain wiring 11 connected to the impurity diffusion layer 3b and a gate wiring 12 connected to the gate electrode 5.
【００６２】受光素子１１０は、上記不純物拡散層３ａ
上に形成された上下一対の電極、即ち透明電極９及び下
部電極６と、これら一対の電極で挟まれた受光層８及び
オーミック層７とを備えている。更に、受光素子１１０
には透明電極９にバイアス電圧を印加するためのバイア
ス配線１３が備えられている。図１８に示すように、ゲ
ート絶縁膜４の、半導体膜１６ａと接する底面の幅Ｗ１
は、動作層２の幅Ｗ３より広く形成されている。不純物
拡散層３ａのうち、ゲート絶縁膜４に覆われていない領
域上に受光素子１１０の下部電極６が形成されており、
その結果、受光素子１１０の下部電極６と能動素子１２
０の不純物拡散層３ａとが電気的に接続されている。The light receiving element 110 has the impurity diffusion layer 3a.
It has a pair of upper and lower electrodes formed above, that is, a transparent electrode 9 and a lower electrode 6, and a light-receiving layer 8 and an ohmic layer 7 sandwiched between the pair of electrodes. Further, the light receiving element 110
Is provided with a bias wiring 13 for applying a bias voltage to the transparent electrode 9. As shown in FIG. 18, the width W1 of the bottom surface of the gate insulating film 4 in contact with the semiconductor film 16a
Is formed wider than the width W3 of the operating layer 2. The lower electrode 6 of the light receiving element 110 is formed on a region of the impurity diffusion layer 3a that is not covered with the gate insulating film 4.
As a result, the lower electrode 6 of the light receiving element 110 and the active element 12
0 is electrically connected to the impurity diffusion layer 3a.
【００６３】素子分離領域１３０は、絶縁性基板１上に
形成された半導体膜１６ａと、この半導体膜１６ａ上に
形成された素子分離絶縁膜４３と、この素子分離絶縁膜
４３の上に形成された素子分離電極４４とから成る。素
子分離領域１３０の半導体膜１６ａは、不純物拡散層３
ｂと、高抵抗領域４１と、低抵抗領域４２との３つの領
域から成る。The element isolation region 130 is formed on the semiconductor film 16a formed on the insulating substrate 1, the element isolation insulating film 43 formed on the semiconductor film 16a, and the element isolation insulating film 43. And an element isolation electrode 44. The semiconductor film 16a in the element isolation region 130 is formed by the impurity diffusion layer 3
b, a high resistance region 41, and a low resistance region 42.
【００６４】このうち不純物拡散層３ｂは上記の能動素
子１２０の不純物拡散層３ａ，３ｂの形成工程におい
て、素子分離電極４４をマスクとして半導体膜１６ａに
不純物が拡散される際に同時に形成される。それと共
に、素子分離電極４４の直下には素子分離電極４４によ
りマスクされて不純物の拡散を免れた結果、高抵抗領域
４１が形成される。Of these, the impurity diffusion layer 3b is formed at the same time when impurities are diffused into the semiconductor film 16a using the element isolation electrode 44 as a mask in the process of forming the impurity diffusion layers 3a and 3b of the active element 120 described above. At the same time, the high resistance region 41 is formed immediately below the element isolation electrode 44 by being masked by the element isolation electrode 44 to avoid diffusion of impurities.
【００６５】更に、これら受光素子１１０、能動素子１
２０、及び素子分離領域１３０を覆うように層間絶縁膜
１０、及びパシベーション膜１４が形成されて、薄膜半
導体装置１００が構成される。なお、第３の実施例で
は、図１７に示すように、受光素子１１０、能動素子１
２０、及び素子分離領域１３０はそれぞれ方形の平面形
状に形成されているが、これら各素子、及び各領域の平
面形状は方形のみに限定されるものではなく、例えば円
形、楕円形、または多角形等どのような平面形状でもよ
い。Furthermore, these light receiving element 110 and active element 1
The thin film semiconductor device 100 is configured by forming the interlayer insulating film 10 and the passivation film 14 so as to cover the element isolation region 130 and the element isolation region 130. In the third embodiment, as shown in FIG. 17, the light receiving element 110 and the active element 1
The element 20 and the element isolation region 130 are each formed in a rectangular planar shape, but the planar shape of each of these elements and each area is not limited to a square, and may be, for example, a circle, an ellipse, or a polygon. Any planar shape may be used.
【００６６】このように、前記第１の実施例におけると
同様、ゲート電極５と不純物拡散層３ａ，３ｂとが自己
整合的に形成されているため、ゲート電極５と不純物拡
散層３ａ，３ｂとの間に寄生容量の発生及び複数のＴＦ
Ｔの寄生容量どうしのばらつきも発生しない。従って、
ＴＦＴの動作速度の遅延が生じたり、残像が発生したり
することが防止される。As described above, as in the first embodiment, the gate electrode 5 and the impurity diffusion layers 3a and 3b are formed in a self-aligned manner, so that the gate electrode 5 and the impurity diffusion layers 3a and 3b are formed. Of parasitic capacitance and multiple TFs between
No variation occurs between the parasitic capacitances of T. Therefore,
It is possible to prevent the operation speed of the TFT from being delayed and the occurrence of an afterimage.
【００６７】また、第１の実施例におけると同様、ＴＦ
Ｔのソース領域とドレイン領域とが平面的に完全に分離
されているため、ソース領域とドレイン領域との間にリ
ーク電流が流れることがない。また、素子分離電極４４
にゼロバイアスを印加し、高抵抗領域４１をゼロバイア
ス状態に保つことにより、不純物拡散層３ｂから高抵抗
領域４１を介して低抵抗領域４２に流れ込むリーク電流
を更に低減させることができる。また、ＴＦＴを動作さ
せるためのバイアスと逆のバイアスを素子分離電極４４
に印加し、素子分離領域１３０を強いオフ状態にするこ
とによりリーク電流を抑えることも可能である。Further, as in the first embodiment, TF
Since the source region and the drain region of T are completely separated in a plane, a leak current does not flow between the source region and the drain region. In addition, the element isolation electrode 44
By applying a zero bias to the high resistance region 41 and maintaining the high resistance region 41 in the zero bias state, it is possible to further reduce the leak current flowing from the impurity diffusion layer 3b to the low resistance region 42 through the high resistance region 41. A bias reverse to the bias for operating the TFT is applied to the element isolation electrode 44.
It is also possible to suppress the leak current by applying a voltage to the element isolation region 130 to turn off the element isolation region 130 strongly.
【００６８】このようにリーク電流の少ない薄膜半導体
装置を、例えばイメージセンサに応用した場合、従来の
イメージセンサより残像が少なく、画像の階調が十分に
確保できるイメージセンサを得ることができる。また、
本実施例の薄膜半導体装置１００では、不純物拡散層３
ｂの外側に高抵抗領域４１が形成されているため、隣り
合う能動素子１２０どうしが完全に分離されている。こ
のような高抵抗領域４１が設けられているため、第１及
び第２の実施例のように、フォトリソグラフィ法により
半導体膜１６をパターニングする（図３〜図４及び図１
１〜図１２）ことにより隣り合う能動素子１２０どうし
を分離する必要がなくなり、フォトリソグラフィ法の使
用回数を減少させることができる。When such a thin film semiconductor device having a small leak current is applied to, for example, an image sensor, it is possible to obtain an image sensor which has less afterimage than a conventional image sensor and can sufficiently secure the gradation of an image. Also,
In the thin film semiconductor device 100 of this embodiment, the impurity diffusion layer 3
Since the high resistance region 41 is formed outside b, the adjacent active elements 120 are completely separated. Since such a high resistance region 41 is provided, the semiconductor film 16 is patterned by the photolithography method as in the first and second embodiments (FIGS. 3 to 4 and FIG. 1).
1 to 12), it is not necessary to separate the adjacent active elements 120 from each other, and the number of times the photolithography method is used can be reduced.
【００６９】次に、本発明の第３の実施例の薄膜半導体
装置の製造方法について説明する。図１９〜図２６は、
第３の実施例の薄膜半導体装置の製造方法の主要工程の
縦断面図または平面図である。先ず、絶縁性基板１上に
プラズマＣＶＤ法によりａ−Ｓｉを約５０ｎｍ堆積して
半導体膜１６を形成し、次に、プラズマＣＶＤ法により
酸化シリコンを約１００ｎｍ堆積して絶縁膜４ａを形成
し、更に、スパッタリング法によりＴａを約３００ｎｍ
着膜して導電膜１７を形成する。Next, a method of manufacturing the thin film semiconductor device of the third embodiment of the present invention will be described. 19 to 26,
It is a longitudinal cross-sectional view or a plan view of the main steps of the method of manufacturing a thin film semiconductor device of the third embodiment. First, a-Si is deposited to a thickness of about 50 nm on the insulating substrate 1 to form the semiconductor film 16, and then silicon oxide is deposited to a thickness of about 100 nm to form an insulating film 4a by the plasma CVD method. Furthermore, Ta is about 300 nm by the sputtering method.
The film is deposited to form the conductive film 17.
【００７０】次に、絶縁性基板１全面にレジスト膜を形
成した後、フォトリソグラフィ法によりレジスト膜をパ
ターニングして、図１９及び図２０に示すように、レジ
スト層１５ａ，１５ｂを形成する。なお、図１９は、図
２０の矢印Ａ−Ａ’方向から見た断面図である。レジス
ト層１５ａ，１５ｂは、図２０に示すように、内側の環
（レジスト層１５ａ）と外側の環（レジスト層１５ｂ）
とから成る２重の環状の平面形状に形成される。なお、
外側のレジスト層１５ｂはその環の一部が環の外側に延
びて図示しない他の素子のレジスト層１５ｂに接続する
形状に形成される。Next, after forming a resist film on the entire surface of the insulating substrate 1, the resist film is patterned by the photolithography method to form resist layers 15a and 15b as shown in FIGS. Note that FIG. 19 is a cross-sectional view as seen from the direction of arrow AA ′ in FIG. As shown in FIG. 20, the resist layers 15a and 15b have an inner ring (resist layer 15a) and an outer ring (resist layer 15b).
Is formed into a double annular planar shape. In addition,
The outer resist layer 15b is formed in such a shape that a part of the ring extends outside the ring and is connected to the resist layer 15b of another element (not shown).
【００７１】次に、ウエットエッチング法により、導電
膜１７のエッチング速度を絶縁膜４ａのエッチング速度
よりも高くして導電膜１７と絶縁膜４ａをサイドエッチ
ングする。こうすることにより、内側のレジスト層１５
ａ直下の半導体膜１６上にレジスト層１５ａと同じ幅の
ゲート絶縁膜４が形成され、更にそのゲート絶縁膜４上
にゲート絶縁膜４より幅の狭いゲート電極５が形成され
る。一方、外側のレジスト層１５ｂ直下の半導体膜１６
上にはレジスト層１５ｂと同じ幅の素子分離絶縁膜４３
が形成され、更にその素子分離絶縁膜４３上に素子分離
絶縁膜４３より幅の狭い環状の素子分離電極４４が形成
される。なお、素子分離絶縁膜４３及び素子分離電極４
４は、上記のレジスト層１５ｂと同様、その環の一部が
環の外側に延びて図示しない他の素子の素子分離電極４
４に接続する形状に形成される。Next, the conductive film 17 and the insulating film 4a are side-etched by the wet etching method so that the etching speed of the conductive film 17 is higher than that of the insulating film 4a. By doing so, the inner resist layer 15
A gate insulating film 4 having the same width as the resist layer 15a is formed on the semiconductor film 16 immediately below a, and a gate electrode 5 having a width narrower than the gate insulating film 4 is formed on the gate insulating film 4. On the other hand, the semiconductor film 16 immediately below the outer resist layer 15b
An element isolation insulating film 43 having the same width as the resist layer 15b is formed on the upper surface.
Is formed, and an annular element isolation electrode 44 narrower than the element isolation insulating film 43 is formed on the element isolation insulating film 43. The element isolation insulating film 43 and the element isolation electrode 4
4 is a device isolation electrode 4 of another device (not shown) in which a part of the ring extends outside the ring, like the resist layer 15b.
4 is formed in a shape to be connected.
【００７２】次に、図２１に示すように、レジスト層１
５ａ，１５ｂを剥離した後、イオンドーピング法によ
り、ゲート電極５及び素子分離電極４４をマスクとして
上方より半導体膜１６にＰ等の不純物イオンを導入する
ことにより、図２２に示すように、不純物拡散層３ａ、
不純物拡散層３ｂ、及び低抵抗領域４２を形成する。そ
れと共に、マスクであるゲート電極５及び素子分離電極
４４の直下には不純物の拡散を免れた動作層２及び高抵
抗領域４１がそれぞれ形成される。次に、図２３に示す
ように、スパッタリング法によりＴｉを約２００ｎｍ着
膜しＴｉ膜６ａを形成し、次に、プラズマＣＶＤ法によ
りｎ＋ａ−Ｓｉ：Ｈ層７ａ、及びａ−Ｓｉ：Ｈ層８ａを
堆積し、更にスパッタリング法により透明導電膜１８を
着膜する。Next, as shown in FIG. 21, the resist layer 1
After removing 5a and 15b, impurity ions such as P are introduced into the semiconductor film 16 from above by using the gate electrode 5 and the element isolation electrode 44 as a mask by an ion doping method to diffuse impurities as shown in FIG. Layer 3a,
The impurity diffusion layer 3b and the low resistance region 42 are formed. At the same time, the operation layer 2 and the high resistance region 41 which are free from the diffusion of impurities are formed immediately below the gate electrode 5 and the element isolation electrode 44, which are masks. Next, as shown in FIG. 23, Ti is deposited to a thickness of about 200 nm by a sputtering method to form a Ti film 6a, and then a n + a-Si: H layer 7a and an a-Si: H layer 8a are formed by a plasma CVD method. Is deposited, and the transparent conductive film 18 is further deposited by the sputtering method.
【００７３】次に、図２４に示すように、フォトリソグ
ラフィ法を用いて、透明導電膜１８、ａ−Ｓｉ：Ｈ層
８、ｎ＋ａ−Ｓｉ：Ｈ層７、及びＴｉ膜６ａをエッチン
グして、透明電極９、受光層８、オーミック層７、及び
下部電極６にをパターニングする。次に、図２５に示す
ように、酸化シリコンを絶縁性基板１の全面に約１μｍ
堆積して層間絶縁膜１０を形成する。Next, as shown in FIG. 24, the transparent conductive film 18, the a-Si: H layer 8, the n + a-Si: H layer 7, and the Ti film 6a are etched by photolithography, The transparent electrode 9, the light receiving layer 8, the ohmic layer 7, and the lower electrode 6 are patterned. Next, as shown in FIG. 25, silicon oxide is applied to the entire surface of the insulating substrate 1 by about 1 μm.
The interlayer insulating film 10 is formed by depositing.
【００７４】次に、フォトリソグラフィ法によりゲート
配線用のコンタクトホール３５、ソース・ドレイン配線
用のコンタクトホール３６、及びバイアス配線用のコン
タクトホール３７を形成し、スパッタリング法により約
１μｍのＡｌ−Ｃｕを着膜し、フォトリソグラフィ法に
よりパターニングして、図２６に示すように、ソース・
ドレイン配線１１、ゲート配線１２、及びバイアス配線
１３を形成する。Next, a contact hole 35 for the gate wiring, a contact hole 36 for the source / drain wiring, and a contact hole 37 for the bias wiring are formed by photolithography, and Al-Cu of about 1 μm is sputtered. After film formation and patterning by photolithography, as shown in FIG.
The drain wiring 11, the gate wiring 12, and the bias wiring 13 are formed.
【００７５】更に、プラズマＣＶＤ法により酸化シリコ
ンを絶縁性基板１の全面に約１μｍ堆積してパシべーシ
ョン膜１４を形成することにより、図１８に示す薄膜半
導体装置１００が完成する。上記の第３の実施例の製造
方法においては、フォトリソグラフィ法は４回しか使用
されないので、薄膜半導体装置１００を低コストで製造
することができる。Further, by depositing silicon oxide on the entire surface of the insulating substrate 1 by about 1 μm by the plasma CVD method to form the passivation film 14, the thin film semiconductor device 100 shown in FIG. 18 is completed. In the manufacturing method of the third embodiment, the photolithography method is used only four times, so that the thin film semiconductor device 100 can be manufactured at low cost.
【００７６】[0076]
【発明の効果】以上説明したように、本発明の薄膜半導
体装置によれば、製造コストが低く、且つ、性能の優れ
た薄膜半導体装置を得ることができる。As described above, according to the thin film semiconductor device of the present invention, a thin film semiconductor device having a low manufacturing cost and excellent performance can be obtained.
【図１】本発明の薄膜半導体装置の第１の実施例の平面
図である。FIG. 1 is a plan view of a first embodiment of a thin film semiconductor device of the present invention.
【図２】図１の矢印Ａ−Ａ’方向から見た縦断面図であ
る。FIG. 2 is a vertical cross-sectional view as seen from the direction of arrow AA ′ in FIG.
【図３】本発明の薄膜半導体装置の第１の実施例の製造
方法の主要工程図である。FIG. 3 is a main process diagram of the manufacturing method of the first example of the thin-film semiconductor device of the present invention.
【図４】本発明の薄膜半導体装置の第１の実施例の製造
方法の主要工程図である。FIG. 4 is a main process diagram of the manufacturing method of the first example of the thin-film semiconductor device of the present invention.
【図５】本発明の薄膜半導体装置の第１の実施例の製造
方法の主要工程図である。FIG. 5 is a main process diagram of the manufacturing method of the first example of the thin-film semiconductor device of the present invention.
【図６】本発明の薄膜半導体装置の第１の実施例の製造
方法の主要工程図である。FIG. 6 is a main process diagram of the manufacturing method of the first example of the thin-film semiconductor device of the present invention.
【図７】本発明の薄膜半導体装置の第１の実施例の製造
方法の主要工程図である。FIG. 7 is a main process diagram of the manufacturing method of the first example of the thin-film semiconductor device of the present invention.
【図８】本発明の薄膜半導体装置の第１の実施例の製造
方法の主要工程図である。FIG. 8 is a main process diagram of the manufacturing method of the first example of the thin-film semiconductor device of the present invention.
【図９】本発明の第１の実施例の薄膜半導体装置の平面
形状の変形例を示す平面図である。FIG. 9 is a plan view showing a modification of the planar shape of the thin film semiconductor device according to the first embodiment of the present invention.
【図１０】本発明の薄膜半導体装置の第２の実施例の縦
断面図である。FIG. 10 is a vertical cross-sectional view of a second embodiment of the thin film semiconductor device of the present invention.
【図１１】本発明の第２の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 11 is a main process diagram of a method for manufacturing a thin film semiconductor device according to a second embodiment of the present invention.
【図１２】本発明の第２の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 12 is a main process diagram of a method for manufacturing a thin film semiconductor device according to a second embodiment of the present invention.
【図１３】本発明の第２の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 13 is a main process diagram of a method of manufacturing a thin film semiconductor device according to a second embodiment of the present invention.
【図１４】本発明の第２の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 14 is a main process chart of a method of manufacturing a thin film semiconductor device according to a second embodiment of the present invention.
【図１５】本発明の第２の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 15 is a main step diagram of a method for manufacturing a thin film semiconductor device according to a second embodiment of the present invention.
【図１６】本発明の第２の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 16 is a main step diagram of the method for manufacturing a thin film semiconductor device according to the second embodiment of the present invention.
【図１７】本発明の第３の実施例の薄膜半導体装置の平
面図である。FIG. 17 is a plan view of a thin film semiconductor device according to a third embodiment of the present invention.
【図１８】図１７の矢印Ａ−Ａ’方向から見た縦断面図
である。18 is a vertical cross-sectional view as seen from the direction of arrow AA ′ in FIG.
【図１９】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程の平面図である。FIG. 19 is a plan view of main steps of a method of manufacturing a thin film semiconductor device according to a third embodiment of the present invention.
【図２０】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 20 is a main process diagram of a method for manufacturing a thin film semiconductor device according to a third embodiment of the present invention.
【図２１】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 21 is a main process diagram of a method of manufacturing a thin film semiconductor device according to a third embodiment of the present invention.
【図２２】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 22 is a main step diagram of the method for manufacturing a thin-film semiconductor device according to the third embodiment of the present invention.
【図２３】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 23 is a main step diagram of the method for manufacturing a thin film semiconductor device according to the third embodiment of the present invention.
【図２４】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 24 is a main step diagram of the method for manufacturing a thin film semiconductor device according to the third embodiment of the present invention.
【図２５】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 25 is a main step diagram of the method for manufacturing a thin film semiconductor device according to the third embodiment of the present invention.
【図２６】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。FIG. 26 is a main step diagram of the method for manufacturing a thin-film semiconductor device according to the third embodiment of the present invention.
【図２７】従来のイメージセンサの縦断面図の一例であ
る。FIG. 27 is an example of a vertical sectional view of a conventional image sensor.
【図２８】従来のイメージセンサの製造方法の主要工程
図である。FIG. 28 is a main process diagram of a conventional image sensor manufacturing method.
【図２９】従来のイメージセンサの製造方法の主要工程
図である。FIG. 29 is a main process diagram of a conventional image sensor manufacturing method.
【図３０】従来のイメージセンサの製造方法の主要工程
図である。FIG. 30 is a main process diagram of a conventional image sensor manufacturing method.
【図３１】従来のイメージセンサの製造方法の主要工程
図である。FIG. 31 is a main process diagram of a conventional method for manufacturing an image sensor.
【符号の説明】 １ 絶縁性基板 ２ 動作層 ３，３ａ，３ｂ 不純物拡散層 ３ｅ 周縁部 ４ ゲート絶縁膜 ４ａ 絶縁膜 ５ ゲート電極 ６ 下部電極 ６ａ Ｔｉ膜 ６ｅ 周縁部 ７ オーミック層 ７ａ ｎ＋ａ−Ｓｉ：Ｈ層 ８ 受光層 ８ａ ａ−Ｓｉ：Ｈ層 ９ 透明電極 １０ 層間絶縁膜 １１ ソース・ドレイン配線 １２ ゲート配線 １３ バイアス配線 １４ パシベーション膜 １５，１５ａ，１５ｂ レジスト層 １６，１６ａ 半導体膜 １７ 導電膜 １８ 透明導電膜 １９ 遮光膜 ２０ バッファ層 ２１ ＴＦＴ領域 ２２ ＰＤ領域 ２３ ゲート配線マトリクス ２４ データ配線マトリクス ２５ 配線下部電極 ２６ ｐ型ａ−Ｓｉ：Ｈ層 ２７ ａ−Ｓｉ：Ｈ層 ２８ ｎ型ａ−Ｓｉ：Ｈ層 ２９ 配線上部電極 ３０ 絶縁膜 ３１ 個別電極 ３２ 導電膜 ３３ 絶縁膜 ３４ 透明導電膜 ３５，３６，３７，３８，３９ コンタクトホール ４１ 高抵抗領域 ４２ 低抵抗領域 ４３ 素子分離絶縁膜 ４４ 素子分離電極 １００ 薄膜半導体装置 １１０ 受光素子 １２０ 能動素子 １３０ 素子分離領域 ２００ イメージセンサ[Description of Reference Signs] 1 insulating substrate 2 operating layer 3, 3a, 3b impurity diffusion layer 3e peripheral portion 4 gate insulating film 4a insulating film 5 gate electrode 6 lower electrode 6a Ti film 6e peripheral portion 7 ohmic layer 7a n + a-Si: H layer 8 Light receiving layer 8a a-Si: H layer 9 Transparent electrode 10 Interlayer insulating film 11 Source / drain wiring 12 Gate wiring 13 Bias wiring 14 Passivation film 15, 15a, 15b Resist layer 16, 16a Semiconductor film 17 Conductive film 18 Transparent Conductive film 19 Light-shielding film 20 Buffer layer 21 TFT area 22 PD area 23 Gate wiring matrix 24 Data wiring matrix 25 Wiring lower electrode 26 p-type a-Si: H layer 27 a-Si: H layer 28 n-type a-Si: H Layer 29 Wiring upper electrode 30 Insulating film 31 Individual electrode 32 Conductive film 33 Insulating film 34 Transparent Film 35,36,37,38,39 contact hole 41 a high resistance region 42 low-resistance region 43 the element isolation insulating film 44 isolation electrode 100 a thin film semiconductor device 110 the light receiving element 120 active devices 130 isolation regions 200 image sensor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 31/10 Ａ Ｇ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 31/10 AG
Claims (1)
下一対の電極で挟まれて成る受光素子と、 該受光素子を環状に取り巻くゲート電極、及び該ゲート
電極の下部に形成された半導体膜を有する能動素子とを
備え、 該半導体膜が、前記ゲート電極をマスクとして不純物が
拡散された、前記ゲート電極より内側の、前記一対の電
極のうちの下部電極と接する第１の不純物拡散層、及び
前記ゲート電極より外側の、前記受光素子を取り巻く第
２の不純物拡散層と、前記ゲート電極により不純物の拡
散を免れた、該ゲート電極直下の動作層とを有すること
を特徴とする薄膜半導体装置。1. A light-receiving element formed on an insulating substrate, in which a light-receiving layer is sandwiched by a pair of upper and lower electrodes, a gate electrode surrounding the light-receiving element in an annular shape, and a gate electrode formed below the gate electrode. An active element having a semiconductor film, wherein the semiconductor film is a first impurity diffusion contacting a lower electrode of the pair of electrodes inside the gate electrode, in which impurities are diffused using the gate electrode as a mask A thin film, and a second impurity diffusion layer surrounding the light receiving element, the layer being outside the gate electrode, and an operating layer immediately below the gate electrode, which is free from diffusion of impurities by the gate electrode. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180277A JPH0936340A (en) | 1995-07-17 | 1995-07-17 | Thin film semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180277A JPH0936340A (en) | 1995-07-17 | 1995-07-17 | Thin film semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936340A true JPH0936340A (en) | 1997-02-07 |
Family
ID=16080417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7180277A Withdrawn JPH0936340A (en) | 1995-07-17 | 1995-07-17 | Thin film semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936340A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11160729A (en) * | 1997-11-27 | 1999-06-18 | Matsushita Electric Ind Co Ltd | Liquid crystal display device with image reading function and image reading method |
| JP2005136392A (en) * | 2003-10-06 | 2005-05-26 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| KR101145349B1 (en) * | 2003-10-06 | 2012-05-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Method for manufacturing semiconductor device |
| JP2018198323A (en) * | 2012-02-09 | 2018-12-13 | 株式会社半導体エネルギー研究所 | Semiconductor device |
-
1995
- 1995-07-17 JP JP7180277A patent/JPH0936340A/en not_active Withdrawn
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| KR101273971B1 (en) * | 2003-10-06 | 2013-06-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device and manufacturing method thereof |
| JP2018198323A (en) * | 2012-02-09 | 2018-12-13 | 株式会社半導体エネルギー研究所 | Semiconductor device |
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