JPH0936344A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPH0936344A
JPH0936344A JP5568496A JP5568496A JPH0936344A JP H0936344 A JPH0936344 A JP H0936344A JP 5568496 A JP5568496 A JP 5568496A JP 5568496 A JP5568496 A JP 5568496A JP H0936344 A JPH0936344 A JP H0936344A
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circuit
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JP5568496A
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English (en)
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Keith W Goosen
ダブリュ．グーセン キース
Fouad E Kiamilev
キアミレブ フォウアド
Ashok V Krishnamoorthy
クリスナモーティー アショク
David A B Miller
ミラー デビッド
James A Walker
ウォーカー ジェームズ
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

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  • Semiconductor Integrated Circuits (AREA)
  • Light Receiving Elements (AREA)
  • Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)

Abstract

(57)【要約】 【課題】 集積回路において、回路セルが空間的に非対
称に配列されている場合であっても光Ｉ／Ｏの使用を容
易に実現する。 【解決手段】 電子集積回路設計の回路セル設計は、所
定数の電気入力および電気出力を有する。また、この集
積回路設計は、電気的接続のための複数のメタライゼー
ション層を有する。電子集積回路設計を選択した後、所
定数（回路セルへの電気入力の個数以下）の光入力デバ
イスを、回路セル設計上で、第１の所定方向に配置す
る。また、電子回路設計を選択した後、所定数（回路セ
ルへの電気出力の個数以下）の光出力デバイスを、回路
セル設計上で、第２の所定方向に配置する。各光入力デ
バイスから回路セルの電気入力のうちの１つへの電気的
接続と、各光出力デバイスから回路セルの電気出力のう
ちの１つへの電気的接続のために、少なくともメタライ
ゼーションの最上層が選択される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子集積回路に関
し、特に、光入出力を有する電子集積回路に関する。
【０００２】
【従来の技術】高性能の超大規模集積（ＶＬＳＩ）回路
技術の大きな進歩により、数百万個のトランジスタを単
一のシリコンチップ上に組み込むことが可能となり、オ
ンチップクロックレートは２００メガヘルツ（ＭＨｚ）
ほどまで高くなっている。１９９０年代の終わりまでに
は、シリコンの相補型金属酸化物半導体（ＣＭＯＳ）技
術による集積密度は２０００万トランジスタを越えると
期待され、予測されているオンチップクロックレートは
５００ＭＨｚである。シリコン集積回路上での計算およ
びスイッチングに利用可能となる非常に大きなバンド幅
は、ＶＬＳＩ回路との相互接続に用いられる入出力（Ｉ
／Ｏ）に深刻なボトルネックを作り出すことになる。現
在、最も広く用いられている相互接続技術は、集積回路
の周囲に沿ってＩ／Ｏを配置するというものである。周
囲長対面積の簡単な計算からわかるように、Ｉ／Ｏチャ
ネルあたりのトランジスタ数は増大し続け、Ｉ／Ｏパフ
ォーマンスのボトルネックにつながる。実際には、オフ
チップクロックレートは通常はオンチップクロックレー
トよりもずっと小さいため、Ｉ／Ｏへの要求はさらに厳
しくなる。従って、現在および将来のＶＬＳＩ回路の巨
大な計算能力を十分に活用するために、シリコンチップ
内に高性能Ｉ／Ｏを組み込む手段が必要とされる。
【０００３】光Ｉ／Ｏは、その大きなバンド幅と、クロ
ストークおよび信号干渉に対する耐性とのために、この
ボトルネックを克服する可能性がある。さらに、光Ｉ／
Ｏは、大きい高密度のアレイとして製造可能である。光
Ｉ／Ｏは、「スマートピクセル」を形成するための集積
回路の相互接続に使用されている。スマートピクセルの
アレイの例を図１に示す。アレイは、対称的に配列され
た複数のスマートピクセル２を含む。各スマートピクセ
ルは、電子回路セル３と、光検出器４およびそれに付属
する受信器回路５と、変調器６およびそれに付属する変
調器駆動回路７とを有する。回路セルは、１つ以上の入
力で受信した電気信号を処理し１つ以上の出力に電気信
号を出力するための電子回路からなる。電子回路セル
は、所定数の電気的な入力および出力を有する。回路セ
ルの個々の性質は、それが実行する電気的処理のタイプ
に依存する。回路セルの一般的な例として、ランダムア
クセスメモリ、算術論理ユニット、および高速乗算器あ
るいはＶＬＳＩチップ全体がある。従来のスマートピク
セルアレイの場合、回路セルは通常は約１００個のトラ
ンジスタを有する簡単な論理回路である。光検出器４お
よび付属の受信器回路５は、光入力信号を電気入力信号
に変換する光入力として作用する。光検出器４はまず、
光入力信号を光電流に変換する。次に、受信器回路５
は、この光電流を、回路セルへの電気入力として用いる
のに適した電圧に変換する。変調器６および付属の変調
器駆動回路７は、回路セルからの電気出力信号を光出力
信号に変換する光出力として作用する。変調器駆動回路
７は、回路セル３から電気出力信号を受信し、それを、
変調器６に入力する電圧に変換する。変調器６は、入力
された電圧に比例して光ビームの強度を変化する。こう
して、変調器６によって変調される光ビームは光出力信
号として作用する。光検出器および変調器は一般に逆バ
イアスされたダイオードデバイスである。
【０００４】スマートピクセルアレイの設計は以下のよ
うに進められる。まず、集積回路全体の上のすべての光
検出器および変調器の位置を決定する。光検出器および
変調器は、これらが規則的なアレイを形成するように配
置される。このような配置は重要である。その理由は、
光入力信号は通常、空間的に対称的に発信される平行な
光信号の列としてすべての光検出器に光情報を送信する
ことが最も都合の良いような外部光システムによって生
成されるためである。光検出器が不規則にあるいは非対
称に配列された場合、必要な光システムの複雑さは大幅
に増大してしまうことになる。これと同じ考慮は変調器
に対してもなされる。変調器は、対称的に信号を受信す
ることが最も都合の良いような外部光受信器へ光出力信
号を送信する。光検出器および変調器の位置を決定した
後、電子集積回路全体のレイアウトを実行する。すなわ
ち、集積回路を、回路セルの列あるいはアレイに分割す
る。この回路セルのことを、スマートピクセルの場合は
ピクセルという。次に、与えられたピクセル内の各電子
素子（例えば、トランジスタ、キャパシタおよび相互接
続ライン）の個々の位置およびサイズを決定する。スマ
ートピクセルアレイ内のすべてのピクセルはほぼ同一で
あるため、１つのピクセルの設計が完了すれば、それを
残りのピクセルに対して複製することが可能である。
【０００５】
【発明が解決しようとする課題】以上詳細に説明したよ
うに、スマートピクセル内の電子集積回路は光Ｉ／Ｏと
独立に設計されるのではない。すなわち、スマートピク
セル設計プロセスは、電子集積回路を設計する前に、光
検出器および変調器の位置をあらかじめ決定する。この
ことは、電子集積回路の設計に厳しい制約を課し、設計
者がトランジスタおよび相互接続ラインのサイズおよび
位置を決定する際の自由度を制限する。例えば、各回路
セル（すなわち、ピクセル）の複雑さの最高レベルは一
般に、あらかじめ決定された光検出器と変調器の間の利
用可能な面積によって表現される。スマートピクセルの
設計に課されるこれらの制約により、アレイ内の回路セ
ルは一般に低レベルの複雑さに制限され、互いに均質と
なり、相互の電気的通信が制限されている。
【０００６】スマートピクセルアレイに使用されるもの
以外の集積回路の光Ｉ／Ｏには問題がある。一般に集積
回路は、機能の点でも、使用するトランジスタおよび相
互接続のような電子素子の数の点でも、高度に複雑であ
るとともに非均質な多くの回路セルを含む。その結果、
上記の設計手順によって設計される電子集積回路に課さ
れる制約は、このような複雑な集積回路に光Ｉ／Ｏを設
けることを困難にしている。
【０００７】
【課題を解決するための手段】本発明の方法によれば、
広範囲の相異なる高度に複雑な回路セルを含む集積回路
において光Ｉ／Ｏを使用することが可能となる。これ
は、回路セルが空間的に非対称に配列されている場合に
さえも可能となる。さらに、従来の電子回路を光Ｉ／Ｏ
と両立するように再設計する必要はほとんどない。スマ
ートピクセルを設計するために用いられる方法に対し
て、本発明の発明者たちは、光Ｉ／Ｏを電気的に相互接
続するためのメタライゼーションの最上層を確保するこ
とによって、電子集積回路は、集積回路上の光Ｉ／Ｏの
位置を考慮に入れずに設計可能であることを認識した。
従って、設計者は、光Ｉ／Ｏを設けない場合と同様に、
光Ｉ／Ｏを有する電子集積回路を設計する際にも十分な
自由度を有する。
【０００８】本発明の方法によれば、電子集積回路設計
は、電気信号を処理する少なくとも１つの回路セル設計
を含むように選択される。回路セル設計は、所定数の電
気入力および電気出力を有する。また、この集積回路設
計は、電気的接続のための複数のメタライゼーション層
を有する。電子集積回路設計を選択した後、所定数の光
入力デバイスを、回路セル設計上で、第１の所定方向に
配置する。この所定数の光入力デバイスの個数は、回路
セルへの所定数の電気入力の個数以下である。また、電
子回路設計を選択した後、所定数の光出力デバイスを、
回路セル設計上で、第２の所定方向に配置する。この所
定数の光出力デバイスの個数は、回路セルへの所定数の
電気出力の個数以下である。各光入力デバイスから回路
セルの電気入力のうちの１つへの電気的接続と、各光出
力デバイスから回路セルの電気出力のうちの１つへの電
気的接続のために、少なくともメタライゼーションの最
上層が選択される。最後に、光入出力を有する集積回路
の完成した設計は、電子記憶媒体のようなメモリに記録
される。その後、デバイスは、記録した設計に従って製
造することができる。
【０００９】
【発明の実施の形態】図２に、本発明によって構成され
る、光Ｉ／Ｏを有する集積回路の上面図を示す。例示し
た集積回路は、３個の完成した電子回路セル２０1、２
０2および２０3を含む。各電子回路セルは、それぞれの
入力で受信する電気信号に対して所定の電気的処理を実
行する。一般に、集積回路は任意数の回路セル２０1，
２０2，...，２０nを有することが可能であり、あるい
は、単一の回路セルを有することも可能である。図２で
は、回路セル２０1および２０2は例示的に４個の入力お
よび４個の出力を有するように示され、回路セル２０3
は８個の入力および８個の出力を有するように示されて
いる。もちろん、入出力の実際の個数は、個々の回路セ
ルの要求に依存する。
【００１０】各回路セル２０1、２０2および２０3の各
入力は、光検出器２２および受信器回路２４からなる光
入力から電気入力信号を受信する。従って、回路セル２
０1および２０2は、４対の光検出器および受信器回路と
ともに図示され、回路セル２０3は、８対の光検出器お
よび受信器回路とともに図示されている。同様に、各回
路セル２０1、２０2および２０3の各出力は、変調器２
３および変調器駆動回路２５からなる光出力に電気出力
信号を出力する。従って、回路セル２０1および２０
2は、４対の変調器および変調器駆動回路とともに図示
され、回路セル２０3は、８対の変調器および変調器駆
動回路とともに図示されている。本発明の一実施例で
は、光検出器２２および変調器２３は、多重量子井戸
（ＭＱＷ）ｐ−ｉ−ｎダイオードのようなｐ−ｉ−ｎダ
イオードから形成される。あるいは、光検出器２２は、
シリコンの金属半導体金属（ＭＳＭ）デバイスから形成
することも可能である。また、さまざまな組合せも可能
である。例えば、光検出器２２はシリコンダイオードま
たはＭＳＭデバイスから形成し、変調器２３および変調
器駆動回路２５はそれぞれ、垂直キャビティ面発光レー
ザ（ＶＣＳＥＬ）およびＶＣＳＥＬ駆動回路から形成す
ることも可能である。注意すべき点であるが、上記の説
明は、受信器回路および変調器駆動回路を含むような光
入出力に関するものであるが、これらの素子はそれぞれ
電気入出力を伴うことも可能である。この場合には、光
入力は光検出器のみに関するものであり、光出力は変調
器のみに関するものである。
【００１１】本発明によれば、電子集積回路全体を構成
する回路セルはまず、集積回路上の光検出器および変調
器の配置とは独立に、その配置の前に設計され、最適化
される。集積回路の最適化には、結果として得られる集
積回路の面積を最小にしクロック周波数を最大にするた
めに有用な市販の配置配線ツールを用いることも含まれ
る。従って、スマートピクセルを設計する際に用いられ
る従来の方法とは異なり、本発明によれば、集積回路設
計には実質的に制約が課されない。その結果、集積回路
を構成する回路セルは高度に複雑なものも可能であり、
相互に物理的および機能的に異なることも可能となる。
さらに、スマートピクセルの設計とは異なり、本発明の
方法は、さまざまな既存の高性能な標準回路セルに用い
ることも可能であり、実行しなければならなかったもと
の電子回路設計の量を大幅に減少させる。例えば、標準
セルは、市販の回路セルのライブラリから選択すること
ができる。
【００１２】集積回路を設計した後、集積回路上の光検
出器および変調器の位置を選択する。図２に例示したよ
うに、光検出器２２および変調器２３は一般に、集積回
路上で規則的アレイとして配列される。具体的には、光
検出器２２および変調器２３は２つのインタリーブされ
たグリッドとして図示されている。この規則的パターン
は、集積回路との間で光信号を送受信するために必要な
光システムを単純化する。上記のスマートピクセルのよ
うな光Ｉ／Ｏを有する従来の集積回路とは異なり、本発
明の方法によれば、各集積回路上の光検出器および変調
器を、下の回路セルの対称性とは関係なく選択すること
が可能である。すなわち、集積回路上に非対称に配置さ
れる複数の回路セルが、外部光システムによって要求さ
れるように対称的な配列でまとめて配置された光Ｉ／Ｏ
を有することも可能である。これにより、光Ｉ／Ｏと両
立するように集積回路を完全に再設計する必要がなくな
る。さらに、本発明の方法によれば、与えられた対称的
配列を有する集積回路に、異なる対称的配列で配置され
た光検出器および変調器を設けることが可能となる。こ
の場合には、光検出器と変調器とは、同じ対称性を有す
ることも有しないことも可能である。光検出器と変調器
の対称性が互いに異なる場合、それらのうちの一方が、
集積回路と同じ対称性を有することも可能である。
【００１３】各光検出器に付属の受信器回路２４の位置
および各変調器に付属の変調器駆動回路２５の位置もま
た、それぞれの状況の考慮に基づいて、集積回路の設計
に続いて選択される。図２の例では、受信器回路および
変調器駆動回路は、それぞれの回路セルの周囲に配置さ
れて示されている。あるいは、これらの回路は、それぞ
れの回路セル上で適当に選択される位置に配置すること
も可能である。光検出器、変調器、受信器回路および変
調器駆動回路をすべて相互におよび回路セルに電気的に
接続する方法について、次に図３を参照して説明する。
【００１４】図３は、単純化した集積回路の概略断面図
である。例示した集積回路は、ｎ−ＭＯＳトランジスタ
およびｐ−ＭＯＳトランジスタからなる１個のインバー
タを含む。従来の集積回路（特にＶＬＳＩ回路）におけ
る電気的相互接続は、相互接続を形成することが可能な
表面積を増やし、回路レイアウトの自由度を増やすため
に、多層メタライゼーション方式で形成されることが多
い。図３に例示した集積回路では、絶縁体層によって相
互に分離された３層（３０、３１および３２）のメタラ
イゼーションを用いている。ほとんどの商業的な集積回
路製造プロセスでは、少なくとも３層のメタライゼーシ
ョンを設けることが可能である。しかし、ほとんどの集
積顔路は、２層のメタライゼーションのみで満足なレイ
アウトおよび相互接続が可能である。実際、現在のほと
んどの標準的な集積回路設計は、２層のみのメタライゼ
ーションを用いる。場合によっては、１層のメタライゼ
ーションのみを用いる。従って、本発明によれば、最上
層のメタライゼーション（これは一般に、多くの商業的
なシリコンＶＬＳＩ製造プロセスでは第３層である）
は、光検出器、変調器、受信器回路および変調器駆動回
路を回路セルに結合するとともに相互に接続するために
確保することが可能である。すなわち、最上層のメタラ
イゼーションは、光検出器をそれぞれの受信器回路に電
気的に接続するとともに、受信器回路を回路セルのそれ
ぞれの電気入力に接続するために使用可能である。同様
に、最上層のメタライゼーションは、変調器をそれぞれ
の変調器駆動回路に電気的に接続するとともに、変調器
駆動回路を回路セルのそれぞれの電気出力に接続するた
めに使用可能である。状況によっては、複数のメタライ
ゼーション層を光Ｉ／Ｏのために確保することが有利な
こともある。この場合には、最上層は、Ｉ／Ｏ素子の結
合および相互接続に使用し、確保した残りのメタライゼ
ーション層を、Ｉ／Ｏ素子間の追加の相互接続を形成す
るために使用することができる。さらに、光入出力のア
レイの絶対的配置は、それぞれの受信器回路および変調
器駆動回路までの相互接続長を最小化するように最適化
することが可能である。必要であれば、すべての利用可
能なメタライゼーション層を使用する集積回路設計は、
最上層を光Ｉ／Ｏに確保するように容易に再設計するこ
とができる。
【００１５】光Ｉ／Ｏを有する集積回路を設計した後、
例えば米国特許第５，３８５，６３２号に記載された技
術によって製造を行う。この技術は、要約すれば、まず
集積回路を従来の方法で完全に製造する（完成させる）
ことを必要とする。同様に、光Ｉ／Ｏを、集積回路の製
造とは独立に単一の基板上に完全に製造する。光検出器
および変調器は、設計プロセス中に選択されたアレイ状
に基板上に配列される。次に、光Ｉ／Ｏを含む基板を集
積回路上に配置し、各光検出器および変調器を、設計プ
ロセス中に選択された集積回路上の所定の位置に配置さ
れるように正しく整列させる。次に、光Ｉ／Ｏを、結合
接点（詳細は米国特許第５，３８５，６３２号に記載さ
れている）を介して最上層のメタライゼーションに物理
的に接続する。この米国特許に記載された結合技術によ
れば、光結合器および変調器は、能動電子回路の直上を
含めて、回路セル上の任意の場所に結合することが可能
である。
【００１６】以下では、本発明の方法とともに使用され
る上記の米国特許に記載された製造技術について追加的
に詳細に説明する。例えば、Shipley 1075フォトレジス
トの厚さ７ｍｍの薄膜のようなフォトレジストを塗布す
るために、完全に製造された電子集積回路を、フォトレ
ジストスピナチャック上にマウントする。集積回路は、
より大きいガラスまたはシリコンの基板上にマウントさ
れる。回転中にフォトレジストの厚いメニスカスが端に
積み上がらないように、さらにシリコン材料で集積回路
の周りを接触して包囲する。このフォトレジストのメニ
スカスがあると、後で集積回路とフォトマスクの間の整
合が非常に困難になることがある。
【００１７】フォトレジストを、１１０℃で１８０秒間
ホットプレート上でソフト硬化した後、集積回路を、よ
り大きい基板から取り外し、マスクアライナに入れる。
あらかじめ選択した結合接点の位置に対応するパターン
を有するフォトマスクを通してフォトレジストを露光す
る。次に、集積回路を現像して、あらかじめ選択した位
置からフォトレジストを除去する。
【００１８】次に、集積回路上に、チタン、ニッケル、
および金からなる３層の薄膜を蒸着する。薄膜のおよそ
の厚さは、チタンが２５〜５００Å、ニッケルが５０〜
２０００Å、および金が５００〜２０００Åの範囲とす
ることが可能である。金属のこの特定の選択は当業者に
は周知であるが、これらの厚さは、通常使用されている
よりもずっと薄い。本発明においてより薄い薄膜が使用
されるのは、結合接点が広がる面積が、一般に使用され
ているよりもずっと小さいためである。次に、集積回路
をアセトン浴に浸漬し、残りのフォトレジストを溶解さ
せることにより、その上の金属を除去する。オプション
として、アセトンに浸漬する前に、例えば鉛−スズはん
だや純インジウムはんだのようなはんだを厚さ３〜４ｍ
ｍの薄膜として堆積することも可能である。このはんだ
は、フォトレジストが溶解するときに他の金属層ととも
に除去される。図４に、この手順が完了した後に得られ
る構造を示す。
【００１９】上で詳述した手順とは独立に、光集積回路
を形成するために、光Ｉ／Ｏが、単一の基板上に従来の
方法によって完全に製造される。次にこの回路は、容易
に、上記の結合接点上に結合される。まず、電子集積回
路および光集積回路は、加熱された真空チャック上にマ
ウントされ、市販のフリップチップボンダによって整列
される。集積回路は６０℃に加熱され、５０〜１００グ
ラムの力で相互に接触させる。必要な力は一般に結合接
点の総面積に依存する。この力は、集積回路が１４０〜
２００℃に加熱されている間維持される。この温度は一
般に、はんだ中の鉛のスズに対する比に依存し、３００
℃までの範囲が可能である。所望の温度に到達すると、
力は６０〜１２０秒間維持され、その後、光集積回路は
真空チャックから解放される。完成した構造体を６０℃
まで冷却し、ボンダから取り外す。光集積回路からの基
板の取り外しのように製造プロセスに関してさらに詳細
には米国特許第５，３８５，６３２号に記載されてい
る。
【００２０】本発明の一実施例では、先入れ先出し（Ｆ
ＩＦＯ）メモリバッファのアレイからなる回路セルが製
造される。回路セルは、従来の設計のライブラリのうち
から選択されたサブコンポーネントを有する通常の設計
のものである。アレイは、６４個の電気入力および６４
個の電気出力を有し、各バッファは３２ビットのメモリ
を有する。本発明の方法によれば、電気入力および電気
出力のうちの３２個には光Ｉ／Ｏが設けられる。ＦＩＦ
Ｏは、通常の０．８ミクロンＣＭＯＳプロセスで実装さ
れる。ＦＩＦＯ回路セル内の電気素子の相互接続はすべ
て２つの金属層のみの中に配置される。第３の、最上層
の金属は、上記のように、光Ｉ／Ｏを回路セルに接続す
るためにのみ使用される。３２個の受信器回路が、電気
入力の近くの下部の周囲に沿ってリニアアレイ状に配列
される。同様に、３２個の変調器駆動回路が、電気出力
の近くの上部の周囲にリニアアレイ状に配列される。光
検出器および変調器は、規則的アレイ状に配列される。
特に、光検出器は、４個の等間隔の光検出器の列および
８個の等間隔の光検出器の行を有するグリッド状に配列
される。変調器は、１６個の等間隔の変調器の列および
２個の等間隔の変調器の行を有するグリッド状に配列さ
れる。光検出器および変調器は、各タスクに対して適当
にバイアスされる同一の多重量子井戸（ＭＱＷ）デバイ
スから製造される。
【００２１】ＦＩＦＯデータバッファ回路の光学的性能
は、光入力源として作用する１つのレーザダイオード
と、変調器によって変調される光読み出しビームとして
作用するもう１つのレーザダイオードを用いてテストさ
れた。ＦＩＦＯの動作は、３２個のシフトレジスタのす
べてを通してビットをシフトすることに関するものであ
った。入力レーザダイオードを変調することによって、
３２ビットのデータをＦＩＦＯの１つの電気入力にロー
ドした。次に、そのデータを、対応するＦＩＦＯバッフ
ァを通してシフトし、電気出力に転送する一方で、光読
み出しビームの強度変調をモニタした。これらのテスト
では、ＦＩＦＯが、電気的および光学的に満足な性能を
達成したことが確認された。
【００２２】
【発明の効果】以上述べたごとく、本発明によれば、広
範囲の相異なる高度に複雑な回路セルを含む集積回路に
おいて光Ｉ／Ｏを使用することが可能となる。これは、
回路セルが空間的に非対称に配列されている場合にさえ
も可能となる。さらに、従来の電子回路を光Ｉ／Ｏと両
立するように再設計する必要はほとんどない。スマート
ピクセルを設計するために用いられる方法に対して、本
発明の発明者たちは、光Ｉ／Ｏを電気的に相互接続する
ためのメタライゼーションの最上層を確保することによ
って、電子集積回路は、集積回路上の光Ｉ／Ｏの位置を
考慮に入れずに設計可能であることを認識した。従っ
て、設計者は、光Ｉ／Ｏを設けない場合と同様に、光Ｉ
／Ｏを有する電子集積回路を設計する際にも十分な自由
度を有する。
【図面の簡単な説明】
【図１】従来のスマートピクセルアレイの図である。
【図２】本発明によって構成される集積回路の概略図で
ある。
【図３】３レベルのメタライゼーションを有する集積回
路の概略断面図である。
【図４】光検出器および変調器を電子集積回路に接続す
るために使用される結合接点の断面図である。
【符号の説明】
２ スマートピクセル ３ 電子回路セル ４ 光検出器 ５ 受信器回路 ６ 変調器 ７ 変調器駆動回路 ２０ 電子回路セル ２２ 光検出器 ２３ 変調器 ２４ 受信器回路 ２５ 変調器駆動回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フォウアド キアミレブ アメリカ合衆国、28269 ノースカロライ ナ シャーロット スターゲーズ ライン 6429 (72)発明者 アショク クリスナモーティー アメリカ合衆国、07748 ニュージャージ ー ミドルタウン クノールウッド ドラ イブ 1002 (72)発明者 デビッド ミラー アメリカ合衆国、07704 ニュージャージ ー、フェアー ヘブン ハンス ロード 64 (72)発明者 ジェームズ ウォーカー アメリカ合衆国、07731 ニュージャージ ー ハウエル バレー ドライブ 18

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 ａ．所定数の電気入力および電気出力
    と、電気的接続のための複数のメタライゼーション層と
    を有し、電気信号を処理する少なくとも１つの電子回路
    セル設計を含む電子集積回路設計を選択するステップ
    と、 ｂ．ステップａの後に、第１の所定の方向に、回路セル
    への電気入力の個数以下の所定数の光入力デバイスを、
    回路セル設計上に配置するステップと、 ｃ．ステップａの後に、第２の所定の方向に、回路セル
    からの電気出力の個数以下の所定数の光出力デバイス
    を、回路セル設計上に配置するステップと、 ｄ．回路セルの電気入力を各光入力デバイスに電気的に
    接続するとともに回路セルの電気出力を各光出力デバイ
    スに電気的に接続するために少なくとも１つの最上層の
    メタライゼーションを選択するステップと、 ｅ．ステップａ〜ｄに従って光入出力を有する集積回路
    を製造するステップとからなることを特徴とする集積回
    路の製造方法。
  2. 【請求項２】 各光入力デバイスは、光入力信号を光電
    流に変換する光検出器と、当該光検出器に接続され当該
    光電流を電気入力信号に変換する受信器回路とからなる
    ことを特徴とする請求項１の方法。
  3. 【請求項３】 各光出力デバイスは、電気出力信号を電
    圧信号に変換する変調器駆動回路と、当該変調器駆動回
    路に接続され当該電圧信号を光出力信号に変換する変調
    器とからなることを特徴とする請求項２の方法。
  4. 【請求項４】 第１および第２の所定の方向が規則的ア
    レイを形成することを特徴とする請求項１の方法。
  5. 【請求項５】 前記電子集積回路設計は複数の回路セル
    設計を含み、各回路セル設計についてステップｂ〜ｄを
    反復するステップをさらに有することを特徴とする請求
    項１の方法。
  6. 【請求項６】 前記複数の回路セル設計が空間的に非対
    称な電子集積回路設計を形成し、前記第１の所定の方向
    は第１の共通の対称的配列を形成し、前記第２の所定の
    方向は第２の共通の対称的配列を形成することを特徴と
    する請求項５の方法。
  7. 【請求項７】 前記複数のメタライゼーション層は３個
    のメタライゼーション層からなることを特徴とする請求
    項１の方法。
  8. 【請求項８】 ステップａが、電子集積回路設計のライ
    ブラリのうちから標準的な電子集積回路設計を選択する
    ステップからなることを特徴とする請求項１の方法。
  9. 【請求項９】 各電気入力は光電流を電気入力信号に変
    換する受信器回路を有し、各電気出力は電気出力信号を
    電圧信号に変換する変調器駆動回路を有することを特徴
    とする請求項１の方法。
  10. 【請求項１０】 前記光入力デバイスは光検出器からな
    り前記光出力デバイスは変調器からなることを特徴とす
    る請求項９の方法。
  11. 【請求項１１】 ステップａは、ステップｂおよびｃを
    実行することとは独立に集積回路設計を最適化する最適
    化ステップを含むことを特徴とする請求項１の方法。
  12. 【請求項１２】 前記最適化ステップは、集積回路の面
    積、回路セルのクロック周波数、および回路セルの電力
    消費からなる群から選択される少なくとも１つの特性を
    最適化するステップからなることを特徴とする請求項１
    １の方法。
  13. 【請求項１３】 前記受信器回路および前記変調器駆動
    回路が回路セルの周囲に沿って配置されることを特徴と
    する請求項９の方法。
  14. 【請求項１４】 ステップｅは、 電子集積回路を完成させるステップと、 共通の基板上に所定数の光入力デバイスおよび光出力デ
    バイスを完成させることにより完成した光集積回路を形
    成するステップと、 各光入力デバイスおよび各光出力デバイスが電子集積回
    路上の所定の位置に配置されるように、完成した光集積
    回路を完成した電子集積回路上に整列させるステップ
    と、 完成した電子集積回路を完成した光集積回路に結合する
    ステップとからなることを特徴とする請求項１０の方
    法。
  15. 【請求項１５】 少なくとも１つの光入力デバイスを、
    能動電子回路上に配置された完成した電子集積回路上の
    位置に結合するステップをさらに有することを特徴とす
    る請求項１４の方法。
  16. 【請求項１６】 少なくとも１つの光出力デバイスを、
    能動電子回路上に配置された完成した電子集積回路上の
    位置に結合するステップをさらに有することを特徴とす
    る請求項１４の方法。
  17. 【請求項１７】 前記回路セル設計がピクセル設計であ
    ることを特徴とする請求項１の方法。
  18. 【請求項１８】 前記回路セル設計が先入れ先出しメモ
    リバッファ設計であることを特徴とする請求項１の方
    法。
  19. 【請求項１９】 前記光検出器および前記変調器が多重
    量子井戸ｐ−ｉ−ｎダイオードであることを特徴とする
    請求項１０の方法。
  20. 【請求項２０】 前記光検出器が多重量子井戸ｐ−ｉ−
    ｎダイオードであり前記変調器が垂直キャビティ面発光
    レーザであることを特徴とする請求項１０の方法。
  21. 【請求項２１】 前記光検出器がシリコンダイオードで
    あり前記変調器が多重量子井戸ｐ−ｉ−ｎダイオードで
    あることを特徴とする請求項１０の方法。
  22. 【請求項２２】 前記光検出器が金属半導体金属デバイ
    スであり前記変調器が垂直キャビティ面発光レーザであ
    ることを特徴とする請求項１０の方法。
  23. 【請求項２３】 前記光検出器が金属半導体金属デバイ
    スであり前記変調器が多重量子井戸ｐ−ｉ−ｎダイオー
    ドであることを特徴とする請求項１０の方法。
  24. 【請求項２４】 ａ．所定数の電気入力および電気出力
    と、電気的接続のための複数のメタライゼーション層と
    を有する電子集積回路が表面上に非対称に配置されるよ
    うに互いに異なる複数の回路セル設計を有し電気信号を
    処理する電子集積回路設計を選択するステップと、 ｂ．第１の所定の方向に、複数の回路セルへの電気入力
    の個数以下の所定数の光入力デバイスを、電子集積回路
    設計上に配置するステップと、 ｃ．第２の所定の方向に、複数の回路セルからの電気出
    力の個数以下の所定数の光出力デバイスを、電子集積回
    路設計上に配置するステップと、 ｄ．電子集積回路の電気入力を各光入力デバイスに電気
    的に接続するとともに電子集積回路の電気出力を各光出
    力デバイスに電気的に接続するために少なくとも１つの
    最上層のメタライゼーションを選択するステップと、 ｅ．ステップａ〜ｄに従って光入出力を有する集積回路
    を製造するステップとからなることを特徴とする集積回
    路の製造方法。
  25. 【請求項２５】 所定数の電気入力および電気出力と、
    電気的接続のための複数のメタライゼーション層とを有
    する電子集積回路が表面上で第１の対称的配列を有する
    ように配列された複数の回路セルを有し電気信号を処理
    する電子集積回路と、 前記第１の対称的配列とは異なる第２の対称的配列で電
    子集積回路上に配置され、電子集積回路の電気入力に電
    気的に接続された所定数の光入力デバイスと、 第３の対称的配列で電子集積回路上に配置され、電子集
    積回路の電気出力に電気的に接続された所定数の光出力
    デバイスとからなり、 最上層のメタライゼーションは、光入力デバイスを電気
    入力に電気的に接続するとともに光出力デバイスを電気
    出力に電気的に接続することを特徴とする集積回路。
  26. 【請求項２６】 所定数の電気入力および電気出力と、
    電気的接続のための複数のメタライゼーション層とを有
    する電子集積回路が表面上で第１の対称的配列を有する
    ように配列された複数の回路セルを有し電気信号を処理
    する電子集積回路と、 第２の対称的配列で電子集積回路上に配置され、電子集
    積回路の電気入力に電気的に接続された所定数の光入力
    デバイスと、 前記第１の対称的配列とは異なる第３の対称的配列で電
    子集積回路上に配置され、電子集積回路の電気出力に電
    気的に接続された所定数の光出力デバイスとからなり、 最上層のメタライゼーションは、光入力デバイスを電気
    入力に電気的に接続するとともに光出力デバイスを電気
    出力に電気的に接続することを特徴とする集積回路。
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