JPH0936662A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
- Publication number
- JPH0936662A JPH0936662A JP7186919A JP18691995A JPH0936662A JP H0936662 A JPH0936662 A JP H0936662A JP 7186919 A JP7186919 A JP 7186919A JP 18691995 A JP18691995 A JP 18691995A JP H0936662 A JPH0936662 A JP H0936662A
- Authority
- JP
- Japan
- Prior art keywords
- source
- power supply
- capacitor
- supply potential
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＶＣＯの発振周波数の可変範囲をより広く
し、高周波での発振動作の安定性を向上する。 【解決手段】 キャパシタ制御手段によって可変キャパ
シタ３８の容量値を設定すると、その容量値に応じた周
波数で水晶振動子３７が振動する。この振動は、ＮＭＯ
Ｓ３１で増幅され、さらにその増幅結果がＰＭＯＳ３２
で増幅される。これらの増幅結果は、キャパシタ３５，
３６で入力側にフィードバックされ、発振動作が継続し
て、制御電圧に応じた発振周波数の出力信号が出力ノー
ドＮ１２から出力される。ＮＭＯＳ３１のソース３１Ｓ
とバックゲート３１Ｂが共通接続されているので、その
ＮＭＯＳ３１のソースホロワの電圧利得係数がほぼ１と
なり、そのゲート３１Ｇから見た容量の値がより小さく
なり、その結果、可変キャパシタ３８の可変範囲をより
広くとることが可能となる。
し、高周波での発振動作の安定性を向上する。 【解決手段】 キャパシタ制御手段によって可変キャパ
シタ３８の容量値を設定すると、その容量値に応じた周
波数で水晶振動子３７が振動する。この振動は、ＮＭＯ
Ｓ３１で増幅され、さらにその増幅結果がＰＭＯＳ３２
で増幅される。これらの増幅結果は、キャパシタ３５，
３６で入力側にフィードバックされ、発振動作が継続し
て、制御電圧に応じた発振周波数の出力信号が出力ノー
ドＮ１２から出力される。ＮＭＯＳ３１のソース３１Ｓ
とバックゲート３１Ｂが共通接続されているので、その
ＮＭＯＳ３１のソースホロワの電圧利得係数がほぼ１と
なり、そのゲート３１Ｇから見た容量の値がより小さく
なり、その結果、可変キャパシタ３８の可変範囲をより
広くとることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（以下、ＦＥＴという）を用いて構成され、発振周
波数が印加電圧の変化と共に変化する電圧制御発振器
（以下、ＶＣＯという）に関するものである。
スタ（以下、ＦＥＴという）を用いて構成され、発振周
波数が印加電圧の変化と共に変化する電圧制御発振器
（以下、ＶＣＯという）に関するものである。
【０００２】
【従来の技術】従来、この種のＶＣＯに関する技術とし
ては、例えば、次のような文献に記載されるものがあっ
た。 文献：特公平６−４８７６５号公報 図２（ａ），（ｂ）は、前記文献に記載された従来の水
晶振動子を用いたＶＣＯ（以下、ＶＣＸＯという）の構
成図であり、同図（ａ）は回路図、及び同図（ｂ）はそ
の断面図である。このＶＣＸＯは、Ｎチャネル型ＭＯＳ
ＦＥＴ（以下、ＮＭＯＳという）及びＰチャネル型ＭＯ
ＳＦＥＴ（以下、ＰＭＯＳという）からなる相補型ＭＯ
ＳＦＥＴ（以下、ＣＭＯＳという）を用いて構成されて
おり、接地電位Ｖｓｓに接続されたＰ型Ｓｉ基板１内に
Ｎウエル２が形成され、そのＳｉ基板１内にＮＭＯＳ１
１が形成されると共に、そのＮウエル２内にＰＭＯＳ１
２が形成されている。ＮＭＯＳ１１は、Ｎ+ 拡散層から
なるソース１１Ｓ、電源電位Ｖｄｄに接続されたＮ+ 拡
散層からなるドレイン１１Ｄ、入力ノードＮ１に接続さ
れたゲート１１Ｇ、及び接地電位Ｖｓｓに接続されたバ
ックゲート１１Ｂ（即ち、Ｓｉ基板１）より構成されて
いる。ＰＭＯＳ１２は、出力ノードＮ２に接続されたＰ
+ 拡散層からなるソース１２Ｓ、接地電位Ｖｓｓに接続
されたＰ+ 拡散層からなるドレイン、ＮＭＯＳ１１のソ
ース１１Ｓに接続されたゲート１２Ｇ、及びソース１２
Ｓに接続されたＮ+ 拡散層からなるバックゲート１２Ｂ
より構成されている。ＮＭＯＳ１１のソース１１Ｓは、
第１の定電流源１３を介して接地電位Ｖｓｓに接続され
ている。電源電位Ｖｄｄには、第２の定電流源１４を介
して出力ノードＮ２が接続されている。
ては、例えば、次のような文献に記載されるものがあっ
た。 文献：特公平６−４８７６５号公報 図２（ａ），（ｂ）は、前記文献に記載された従来の水
晶振動子を用いたＶＣＯ（以下、ＶＣＸＯという）の構
成図であり、同図（ａ）は回路図、及び同図（ｂ）はそ
の断面図である。このＶＣＸＯは、Ｎチャネル型ＭＯＳ
ＦＥＴ（以下、ＮＭＯＳという）及びＰチャネル型ＭＯ
ＳＦＥＴ（以下、ＰＭＯＳという）からなる相補型ＭＯ
ＳＦＥＴ（以下、ＣＭＯＳという）を用いて構成されて
おり、接地電位Ｖｓｓに接続されたＰ型Ｓｉ基板１内に
Ｎウエル２が形成され、そのＳｉ基板１内にＮＭＯＳ１
１が形成されると共に、そのＮウエル２内にＰＭＯＳ１
２が形成されている。ＮＭＯＳ１１は、Ｎ+ 拡散層から
なるソース１１Ｓ、電源電位Ｖｄｄに接続されたＮ+ 拡
散層からなるドレイン１１Ｄ、入力ノードＮ１に接続さ
れたゲート１１Ｇ、及び接地電位Ｖｓｓに接続されたバ
ックゲート１１Ｂ（即ち、Ｓｉ基板１）より構成されて
いる。ＰＭＯＳ１２は、出力ノードＮ２に接続されたＰ
+ 拡散層からなるソース１２Ｓ、接地電位Ｖｓｓに接続
されたＰ+ 拡散層からなるドレイン、ＮＭＯＳ１１のソ
ース１１Ｓに接続されたゲート１２Ｇ、及びソース１２
Ｓに接続されたＮ+ 拡散層からなるバックゲート１２Ｂ
より構成されている。ＮＭＯＳ１１のソース１１Ｓは、
第１の定電流源１３を介して接地電位Ｖｓｓに接続され
ている。電源電位Ｖｄｄには、第２の定電流源１４を介
して出力ノードＮ２が接続されている。
【０００３】出力ノードＮ２は、第１のキャパシタ１５
を介してＮＭＯＳ１１のゲート１１Ｇにフィードバック
接続されている。さらに、出力ノードＮ２は、第２のキ
ャパシタ１６及び接地電位Ｖｓｓを介してＰＭＯＳ１２
のドレイン１２Ｄにフィードバック接続されている。入
力ノードＮ１は、誘導性リアクタンスとして働く水晶振
動子１７、可変キャパシタ１８、及びキャパシタ１９を
介して接地電位Ｖｓｓに接続されている。可変キャパシ
タ１８は、制御電圧に応じた可変キャパシタ電圧を出力
する図示しないキャパシタ制御手段により、容量値が制
御されるキャパシタである。この種のＶＣＸＯでは、制
御電圧に応じた可変キャパシタ電圧を出力するキャパシ
タ制御手段によって可変キャパシタ１８の容量値が設定
されると、その可変キャパシタ１８に直列接続された水
晶振動子１７の振動がＮＭＯＳ１１で増幅され、さらに
その増幅結果がＰＭＯＳ１２で増幅される。この際、出
力ノードＮ２上の信号がキャパシタ１５，１６を介して
ＮＭＯＳ１１及びＰＭＯＳ１２にフィードバックされる
ので、制御電圧に応じた発振周波数で発振し、その出力
信号が出力ノードＮ２から出力される。
を介してＮＭＯＳ１１のゲート１１Ｇにフィードバック
接続されている。さらに、出力ノードＮ２は、第２のキ
ャパシタ１６及び接地電位Ｖｓｓを介してＰＭＯＳ１２
のドレイン１２Ｄにフィードバック接続されている。入
力ノードＮ１は、誘導性リアクタンスとして働く水晶振
動子１７、可変キャパシタ１８、及びキャパシタ１９を
介して接地電位Ｖｓｓに接続されている。可変キャパシ
タ１８は、制御電圧に応じた可変キャパシタ電圧を出力
する図示しないキャパシタ制御手段により、容量値が制
御されるキャパシタである。この種のＶＣＸＯでは、制
御電圧に応じた可変キャパシタ電圧を出力するキャパシ
タ制御手段によって可変キャパシタ１８の容量値が設定
されると、その可変キャパシタ１８に直列接続された水
晶振動子１７の振動がＮＭＯＳ１１で増幅され、さらに
その増幅結果がＰＭＯＳ１２で増幅される。この際、出
力ノードＮ２上の信号がキャパシタ１５，１６を介して
ＮＭＯＳ１１及びＰＭＯＳ１２にフィードバックされる
ので、制御電圧に応じた発振周波数で発振し、その出力
信号が出力ノードＮ２から出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＶＣＸＯでは、次のような問題があり、それを解決する
ことが困難であった。ＮＭＯＳ１１の閾値電圧Ｖt は、
次式（１）に示すように、基板効果とソース電圧Ｖs に
よって変化する。 Ｖt ＝Ｖto＋γ（√（２φf −Ｖbs）−√（２φf ）） ・・・（１） 但し、 Ｖto：Ｖbs＝０Ｖのときの閾値電圧 γ ：基板係数 φf ：フエルミ電位 Ｖbs：Ｖb −Ｖs （Ｖb ：基板電位、Ｖs ：ソース電
圧） その結果、初段のＮＭＯＳ１１のソースホロワの電圧利
得係数Ｇv は１以下（通常、０．８５〜０．９程度）に
なる。それ故、ＮＭＯＳ１１のゲート１１Ｇから見た容
量Ｃp （入力ノードＮ１と接地電位Ｖｓｓとの間に入る
容量）は、次式（２）で与えられる。
ＶＣＸＯでは、次のような問題があり、それを解決する
ことが困難であった。ＮＭＯＳ１１の閾値電圧Ｖt は、
次式（１）に示すように、基板効果とソース電圧Ｖs に
よって変化する。 Ｖt ＝Ｖto＋γ（√（２φf −Ｖbs）−√（２φf ）） ・・・（１） 但し、 Ｖto：Ｖbs＝０Ｖのときの閾値電圧 γ ：基板係数 φf ：フエルミ電位 Ｖbs：Ｖb −Ｖs （Ｖb ：基板電位、Ｖs ：ソース電
圧） その結果、初段のＮＭＯＳ１１のソースホロワの電圧利
得係数Ｇv は１以下（通常、０．８５〜０．９程度）に
なる。それ故、ＮＭＯＳ１１のゲート１１Ｇから見た容
量Ｃp （入力ノードＮ１と接地電位Ｖｓｓとの間に入る
容量）は、次式（２）で与えられる。
【０００５】 Ｃp ＝Ｃgs（１−Ｇv ）＋Ｃgd＋Ｃgb ・・・（２） 但し、 ゲート・ソース間容量 ：Ｃgs＝Ｃox・Ｗ（２Ｌ／３＋
Ｘj ） ゲート・ドレイン間容量：Ｃgd＝Ｃox・Ｗ・Ｘj ゲート・基板間容量 ：Ｃgb＝Ｃox・Ｗ・Ｌ×１０-3 Ｃox：ゲート酸化膜容量、Ｘj ：ドレイン・ソース横方
向拡散長 Ｗ：トランジスタゲート幅、Ｌ：トランジスタゲート長 （２）式の右辺第１項は、第２項及び第３項に比べて大
きい。そのため、水晶振動子１７及び可変キャパシタ１
８の直列回路に対して並列に入る容量が大きくなり、Ｖ
ＣＯとして発振周波数の可変範囲を広くとりたい場合に
不利となる。本発明は、前記従来技術が持っていた課題
を解決し、発振周波数の可変範囲が広く、安定した高周
波発振動作が可能なＶＣＸＯ等のＶＣＯを提供すること
を目的とする。
Ｘj ） ゲート・ドレイン間容量：Ｃgd＝Ｃox・Ｗ・Ｘj ゲート・基板間容量 ：Ｃgb＝Ｃox・Ｗ・Ｌ×１０-3 Ｃox：ゲート酸化膜容量、Ｘj ：ドレイン・ソース横方
向拡散長 Ｗ：トランジスタゲート幅、Ｌ：トランジスタゲート長 （２）式の右辺第１項は、第２項及び第３項に比べて大
きい。そのため、水晶振動子１７及び可変キャパシタ１
８の直列回路に対して並列に入る容量が大きくなり、Ｖ
ＣＯとして発振周波数の可変範囲を広くとりたい場合に
不利となる。本発明は、前記従来技術が持っていた課題
を解決し、発振周波数の可変範囲が広く、安定した高周
波発振動作が可能なＶＣＸＯ等のＶＣＯを提供すること
を目的とする。
【０００６】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ＶＣＸＯ等のＶＣＯにおいて、第１
の電源電位に接続され、内部に第２導電型のウエルが形
成された第１導電型の半導体基板と、前記ウエル内に形
成され、バックゲートに接続されたソース、前記第１の
電源電位に接続されたドレイン、及び入力ノードに接続
されたゲートを有する第１導電型の第１のＦＥＴと、前
記半導体基板内に形成され、出力ノードに接続されたソ
ース、前記第１の電源電位と異なる第２の電源電位に接
続されたドレイン、及び前記第１のＦＥＴのソースに接
続されたゲートを有する第２導電型の第２のＦＥＴと
を、備えている。さらに、前記出力ノードと前記入力ノ
ードとの間にフィードバック接続された第１のキャパシ
タと、前記出力ノードと前記第２の電源電位との間にフ
ィードバック接続された第２のキャパシタと、第１電極
及び第２電極のうちの該第１電極が前記入力ノードに接
続され、誘導性リアクタンスとしての機能を有する振動
子と、前記振動子の第２電極に直列に接続され、電圧に
よって容量値が変わる可変キャパシタと、制御電圧に応
答して前記可変キャパシタの容量値を制御するキャパシ
タ制御手段とが、設けられている。
を解決するために、ＶＣＸＯ等のＶＣＯにおいて、第１
の電源電位に接続され、内部に第２導電型のウエルが形
成された第１導電型の半導体基板と、前記ウエル内に形
成され、バックゲートに接続されたソース、前記第１の
電源電位に接続されたドレイン、及び入力ノードに接続
されたゲートを有する第１導電型の第１のＦＥＴと、前
記半導体基板内に形成され、出力ノードに接続されたソ
ース、前記第１の電源電位と異なる第２の電源電位に接
続されたドレイン、及び前記第１のＦＥＴのソースに接
続されたゲートを有する第２導電型の第２のＦＥＴと
を、備えている。さらに、前記出力ノードと前記入力ノ
ードとの間にフィードバック接続された第１のキャパシ
タと、前記出力ノードと前記第２の電源電位との間にフ
ィードバック接続された第２のキャパシタと、第１電極
及び第２電極のうちの該第１電極が前記入力ノードに接
続され、誘導性リアクタンスとしての機能を有する振動
子と、前記振動子の第２電極に直列に接続され、電圧に
よって容量値が変わる可変キャパシタと、制御電圧に応
答して前記可変キャパシタの容量値を制御するキャパシ
タ制御手段とが、設けられている。
【０００７】第２の発明では、ＶＣＸＯ等のＶＣＯにお
いて、第２の電源電位に接続され、内部に第１導電型の
第１と第２のウエルが形成されると共にその第１のウエ
ル内に第２導電型の第３のウエルが形成された第２導電
型の半導体基板と、前記第３のウエル内に形成され、バ
ックゲートに接続されたソース、前記第１の電源電位に
接続されたドレイン、及び入力ノードに接続されたゲー
トを有する第１導電型の第１のＦＥＴと、前記第２のウ
エル内に形成され、バックゲート及び出力ノードに接続
されたソース、前記第１の電源電位と異なる第２の電源
電位に接続されたドレイン、及び前記第１のＦＥＴのソ
ースに接続されたゲートを有する第２導電型の第２のＦ
ＥＴとを、備えている。さらに、前記出力ノードと前記
入力ノードとの間にフィードバック接続された第１のキ
ャパシタと、前記出力ノードと前記第２の電源電位との
間にフィードバック接続された第２のキャパシタと、第
１電極及び第２電極のうちの該第１電極が前記入力ノー
ドに接続され、誘導性リアクタンスとしての機能を有す
る振動子と、前記振動子の第２電極に直列に接続され、
電圧によって容量値が変わる可変キャパシタと、制御電
圧に応答して前記可変キャパシタの容量値を制御するキ
ャパシタ制御手段とが、設けられている。第３の発明で
は、第１又は第２の発明のＶＣＯにおいて、前記第１の
ＦＥＴのソースと前記第２の電源電位との間に接続され
た第１の定電流源と、前記第１の電源電位と前記出力ノ
ードとの間に接続された第２の定電流源とが、設けられ
ている。第４の発明では、第１又は第２の発明のＶＣＯ
において、前記第１導電型はＮ型、前記第２導電型はＰ
型、前記振動子は水晶振動子で、それぞれ構成してい
る。
いて、第２の電源電位に接続され、内部に第１導電型の
第１と第２のウエルが形成されると共にその第１のウエ
ル内に第２導電型の第３のウエルが形成された第２導電
型の半導体基板と、前記第３のウエル内に形成され、バ
ックゲートに接続されたソース、前記第１の電源電位に
接続されたドレイン、及び入力ノードに接続されたゲー
トを有する第１導電型の第１のＦＥＴと、前記第２のウ
エル内に形成され、バックゲート及び出力ノードに接続
されたソース、前記第１の電源電位と異なる第２の電源
電位に接続されたドレイン、及び前記第１のＦＥＴのソ
ースに接続されたゲートを有する第２導電型の第２のＦ
ＥＴとを、備えている。さらに、前記出力ノードと前記
入力ノードとの間にフィードバック接続された第１のキ
ャパシタと、前記出力ノードと前記第２の電源電位との
間にフィードバック接続された第２のキャパシタと、第
１電極及び第２電極のうちの該第１電極が前記入力ノー
ドに接続され、誘導性リアクタンスとしての機能を有す
る振動子と、前記振動子の第２電極に直列に接続され、
電圧によって容量値が変わる可変キャパシタと、制御電
圧に応答して前記可変キャパシタの容量値を制御するキ
ャパシタ制御手段とが、設けられている。第３の発明で
は、第１又は第２の発明のＶＣＯにおいて、前記第１の
ＦＥＴのソースと前記第２の電源電位との間に接続され
た第１の定電流源と、前記第１の電源電位と前記出力ノ
ードとの間に接続された第２の定電流源とが、設けられ
ている。第４の発明では、第１又は第２の発明のＶＣＯ
において、前記第１導電型はＮ型、前記第２導電型はＰ
型、前記振動子は水晶振動子で、それぞれ構成してい
る。
【０００８】第１、第３及び第４の発明によれば、以上
のようにＶＣＯを構成したので、キャパシタ制御手段に
よって可変キャパシタの容量値が設定されると、その容
量値に応じた周波数で振動子が振動する。この振動子の
振動は、第１のＦＥＴで増幅され、さらにその増幅結果
が第２のＦＥＴで増幅される。この際、出力ノード上の
信号が第１，第２のキャパシタを介して第１，第２のＦ
ＥＴにフィードバックされるので、発振動作が継続さ
れ、制御電圧に応じた発振周波数の出力信号が出力ノー
ドから出力される。ここで、第１のＦＥＴのソースとバ
ックゲートが共通接続されているので、そのソース電圧
とウエルの電位が同一となり、該第１のＦＥＴの電圧利
得係数がほぼ１となり、該第１のＦＥＴのゲートから見
た容量の値がより小さくなる。これにより、可変キャパ
シタの可変範囲をより広くとることが可能となる。第２
の発明によれば、前記第１、第３及び第４の発明とほぼ
同様の作用を行う。ここで、第３のウエル内に形成され
た第１のＦＥＴのソースとバックゲートが共通接続され
ているので、前記第１、第３及び第４の発明と同様に、
該第１のＦＥＴの電圧利得係数がほぼ１となってそのゲ
ートから見た容量がより小さな値となり、ＶＣＯとして
可変範囲をより広くとることが可能となる。さらに、第
２のウエル内に形成された第２のＦＥＴのソースとバッ
クゲートも共通接続されているので、該第２のＦＥＴの
電圧利得係数もほぼ１となる。これにより、高周波での
発振動作の安定性がより向上する。
のようにＶＣＯを構成したので、キャパシタ制御手段に
よって可変キャパシタの容量値が設定されると、その容
量値に応じた周波数で振動子が振動する。この振動子の
振動は、第１のＦＥＴで増幅され、さらにその増幅結果
が第２のＦＥＴで増幅される。この際、出力ノード上の
信号が第１，第２のキャパシタを介して第１，第２のＦ
ＥＴにフィードバックされるので、発振動作が継続さ
れ、制御電圧に応じた発振周波数の出力信号が出力ノー
ドから出力される。ここで、第１のＦＥＴのソースとバ
ックゲートが共通接続されているので、そのソース電圧
とウエルの電位が同一となり、該第１のＦＥＴの電圧利
得係数がほぼ１となり、該第１のＦＥＴのゲートから見
た容量の値がより小さくなる。これにより、可変キャパ
シタの可変範囲をより広くとることが可能となる。第２
の発明によれば、前記第１、第３及び第４の発明とほぼ
同様の作用を行う。ここで、第３のウエル内に形成され
た第１のＦＥＴのソースとバックゲートが共通接続され
ているので、前記第１、第３及び第４の発明と同様に、
該第１のＦＥＴの電圧利得係数がほぼ１となってそのゲ
ートから見た容量がより小さな値となり、ＶＣＯとして
可変範囲をより広くとることが可能となる。さらに、第
２のウエル内に形成された第２のＦＥＴのソースとバッ
クゲートも共通接続されているので、該第２のＦＥＴの
電圧利得係数もほぼ１となる。これにより、高周波での
発振動作の安定性がより向上する。
【０００９】
【発明の実施の形態】第１の実施形態 図１（ａ），（ｂ）は本発明の第１の実施形態を示すＶ
ＣＸＯの構成図であり、同図（ａ）は回路図、及び同図
（ｂ）はその断面図である。このＶＣＸＯは、例えばＣ
ＭＯＳを用いて構成されるもので、第１導電型の半導体
基板（例えば、Ｎ型のＳｉ基板）２０内に第２導電型の
ウエル（例えば、Ｐウエル）２１が形成され、そのウエ
ル２１内に第１導電型の第１のＦＥＴ（例えば、ＮＭＯ
Ｓ）３１が形成されると共に、そのＳｉ基板２０内に第
２導電型の第２のＦＥＴ（例えば、ＰＭＯＳ）３２が形
成されている。Ｓｉ基板２０は、第１の電源電位（例え
ば、Ｖｄｄ）に接続されている。ＮＭＯＳ３１は、Ｐウ
エル２１内に形成されたＮ+ 拡散層からなるソース３１
Ｓ及びドレイン３１Ｄと、該Ｐウエル２１内に形成され
たＰ+ 拡散層からなるバックゲート３１Ｂと、該ソース
３１Ｓ及びドレイン３１Ｄ間上にゲート酸化膜を介して
形成されたゲート３１Ｇとで、構成されている。ソース
３１Ｓはバックゲート３１Ｂに接続され、さらにドレイ
ン３１Ｄが電源電位Ｖｄｄに接続されると共に、ゲート
３１Ｇが入力ノードＮ１１に接続されている。ＰＭＯＳ
３２は、Ｓｉ基板２０内に形成されたＰ+ 拡散層からな
るソース３２Ｓ及びドレイン３２Ｄと、該Ｓｉ基板２０
からなるバックゲート３２Ｂと、該ソース３２Ｓ及びド
レイン３２Ｄ間上にゲート酸化膜を介して形成されたゲ
ート３２Ｇとで、構成されている。ソース３２Ｓは出力
ノードＮ１２に接続されると共に、ドレイン３２Ｄが第
２の電源電位（例えば、接地電位Ｖｓｓ）に接続され、
さらにゲート３２ＧがＮＭＯＳ３１のソース３１Ｓに接
続されている。
ＣＸＯの構成図であり、同図（ａ）は回路図、及び同図
（ｂ）はその断面図である。このＶＣＸＯは、例えばＣ
ＭＯＳを用いて構成されるもので、第１導電型の半導体
基板（例えば、Ｎ型のＳｉ基板）２０内に第２導電型の
ウエル（例えば、Ｐウエル）２１が形成され、そのウエ
ル２１内に第１導電型の第１のＦＥＴ（例えば、ＮＭＯ
Ｓ）３１が形成されると共に、そのＳｉ基板２０内に第
２導電型の第２のＦＥＴ（例えば、ＰＭＯＳ）３２が形
成されている。Ｓｉ基板２０は、第１の電源電位（例え
ば、Ｖｄｄ）に接続されている。ＮＭＯＳ３１は、Ｐウ
エル２１内に形成されたＮ+ 拡散層からなるソース３１
Ｓ及びドレイン３１Ｄと、該Ｐウエル２１内に形成され
たＰ+ 拡散層からなるバックゲート３１Ｂと、該ソース
３１Ｓ及びドレイン３１Ｄ間上にゲート酸化膜を介して
形成されたゲート３１Ｇとで、構成されている。ソース
３１Ｓはバックゲート３１Ｂに接続され、さらにドレイ
ン３１Ｄが電源電位Ｖｄｄに接続されると共に、ゲート
３１Ｇが入力ノードＮ１１に接続されている。ＰＭＯＳ
３２は、Ｓｉ基板２０内に形成されたＰ+ 拡散層からな
るソース３２Ｓ及びドレイン３２Ｄと、該Ｓｉ基板２０
からなるバックゲート３２Ｂと、該ソース３２Ｓ及びド
レイン３２Ｄ間上にゲート酸化膜を介して形成されたゲ
ート３２Ｇとで、構成されている。ソース３２Ｓは出力
ノードＮ１２に接続されると共に、ドレイン３２Ｄが第
２の電源電位（例えば、接地電位Ｖｓｓ）に接続され、
さらにゲート３２ＧがＮＭＯＳ３１のソース３１Ｓに接
続されている。
【００１０】ＮＭＯＳ３１のソース３１Ｓは、ＭＯＳＦ
ＥＴで構成された第１の定電流源３３を介して、接地電
位Ｖｓｓに接続されている。電源電位Ｖｄｄには、ＭＯ
ＳＦＥＴで構成された第２の定電流源３４を介して、出
力ノードＮ１２が接続されている。出力ノードＮ１２
は、第１のキャパシタ３５を介してＮＭＯＳ３１のゲー
ト３１Ｇにフィードバック接続されている。さらに、出
力ノードＮ１２には、第２のキャパシタ３６及び接地電
位Ｖｓｓを介して、ＰＭＯＳ３２のドレイン３２Ｄがフ
ィードバック接続されている。入力ノードＮ１１には、
振動子（例えば、水晶振動子）３７の第１電極が接続さ
れている。水晶振動子３７の第２電極は、可変キャパシ
タ３８と、その可変キャパシタ３８よりも大きな容量値
の周波数安定化用キャパシタ３９とを介して、接地電位
Ｖｓｓに接続されている。水晶振動子３７の等価回路
は、抵抗Ｒ、リアクタンスＬ、及びキャパシタンスＣか
らなる直列共振回路で表わすことができ、誘導性リアク
タンスとして働く。可変キャパシタ３８は、電圧によっ
て容量値が変わる可変容量ダイオード（バラクタ）等で
構成され、図示しない制御電圧に応答して動作するキャ
パシタ制御手段（例えば、キャパシタ制御回路）によ
り、その容量値が制御されるようになっている。
ＥＴで構成された第１の定電流源３３を介して、接地電
位Ｖｓｓに接続されている。電源電位Ｖｄｄには、ＭＯ
ＳＦＥＴで構成された第２の定電流源３４を介して、出
力ノードＮ１２が接続されている。出力ノードＮ１２
は、第１のキャパシタ３５を介してＮＭＯＳ３１のゲー
ト３１Ｇにフィードバック接続されている。さらに、出
力ノードＮ１２には、第２のキャパシタ３６及び接地電
位Ｖｓｓを介して、ＰＭＯＳ３２のドレイン３２Ｄがフ
ィードバック接続されている。入力ノードＮ１１には、
振動子（例えば、水晶振動子）３７の第１電極が接続さ
れている。水晶振動子３７の第２電極は、可変キャパシ
タ３８と、その可変キャパシタ３８よりも大きな容量値
の周波数安定化用キャパシタ３９とを介して、接地電位
Ｖｓｓに接続されている。水晶振動子３７の等価回路
は、抵抗Ｒ、リアクタンスＬ、及びキャパシタンスＣか
らなる直列共振回路で表わすことができ、誘導性リアク
タンスとして働く。可変キャパシタ３８は、電圧によっ
て容量値が変わる可変容量ダイオード（バラクタ）等で
構成され、図示しない制御電圧に応答して動作するキャ
パシタ制御手段（例えば、キャパシタ制御回路）によ
り、その容量値が制御されるようになっている。
【００１１】図３は、図１の可変キャパシタ３８の容量
値を制御するためのキャパシタ制御回路の構成例を示す
回路図である。このキャパシタ制御回路は、演算増幅器
（オペアンプ）４１と、抵抗４２，４３，４４からなる
分圧回路とを、有している。演算増幅器４１の（＋）入
力端子には制御電圧Ｖc が入力され、その（−）入力端
子と出力端子が接続されている。演算増幅器４１の出力
端子には、抵抗４２，４３，４４からなる分圧回路が接
続されている。分圧回路は、基準電圧Ｖr を分圧し、可
変キャパシタ電圧Ｖ３８を可変キャパシタ３８に印加す
る回路である。このキャパシタ制御回路では、制御電圧
Ｖc が入力されると、それが演算増幅器４１でバッファ
リングされ、その出力電圧が分圧回路で分圧された後、
可変キャパシタ電圧Ｖ３８が可変キャパシタ３８に印加
されるようになっている。抵抗４２の抵抗値をＲ４２、
及び抵抗４４の抵抗値をＲ４４とすると、可変キャパシ
タ電圧Ｖ３８は次式（３）で表わされる。
値を制御するためのキャパシタ制御回路の構成例を示す
回路図である。このキャパシタ制御回路は、演算増幅器
（オペアンプ）４１と、抵抗４２，４３，４４からなる
分圧回路とを、有している。演算増幅器４１の（＋）入
力端子には制御電圧Ｖc が入力され、その（−）入力端
子と出力端子が接続されている。演算増幅器４１の出力
端子には、抵抗４２，４３，４４からなる分圧回路が接
続されている。分圧回路は、基準電圧Ｖr を分圧し、可
変キャパシタ電圧Ｖ３８を可変キャパシタ３８に印加す
る回路である。このキャパシタ制御回路では、制御電圧
Ｖc が入力されると、それが演算増幅器４１でバッファ
リングされ、その出力電圧が分圧回路で分圧された後、
可変キャパシタ電圧Ｖ３８が可変キャパシタ３８に印加
されるようになっている。抵抗４２の抵抗値をＲ４２、
及び抵抗４４の抵抗値をＲ４４とすると、可変キャパシ
タ電圧Ｖ３８は次式（３）で表わされる。
【００１２】
【数１】 次に、以上のように構成されるＶＣＸＯの動作を説明す
る。図３のキャパシタ制御回路において、制御電圧Ｖc
が演算増幅器４１の（＋）入力端子に入力されると、該
演算増幅器４１ではその入力された制御電圧Ｖc をバッ
ファリングするよう動作する。抵抗４２，４３，４４か
らなる分圧回路は、基準電位Ｖr に基づき、可変キャパ
シタ特性に従い最大キャパシタンス・シフトに対して
（３）式で示される可変キャパシタ電圧Ｖ３８を可変キ
ャパシタ３８に印加し、該可変キャパシタ３８を所定の
容量値にセットする。図１に示すように、可変キャパシ
タ３８に直列に接続された水晶振動子３７は、その可変
キャパシタ３８及びキャパシタ３９の容量値に応じた周
波数で振動し、誘導性リアクタンスとして働く。この水
晶振動子３７の振動は、初段のＮＭＯＳ３１のソースホ
ロワで増幅され、その増幅結果が次段のＰＭＯＳ３２の
ソースホロワで増幅される。この際、キャパシタ３５，
３６は、発振を保持するためにＮＭＯＳ３１及びＰＭＯ
Ｓ３２で必要とされる出力電圧を入力側へフィードバッ
クする。これにより、制御電圧Ｖc に応じた発振周波数
の出力信号が、出力ノードＮ１２から出力される。
る。図３のキャパシタ制御回路において、制御電圧Ｖc
が演算増幅器４１の（＋）入力端子に入力されると、該
演算増幅器４１ではその入力された制御電圧Ｖc をバッ
ファリングするよう動作する。抵抗４２，４３，４４か
らなる分圧回路は、基準電位Ｖr に基づき、可変キャパ
シタ特性に従い最大キャパシタンス・シフトに対して
（３）式で示される可変キャパシタ電圧Ｖ３８を可変キ
ャパシタ３８に印加し、該可変キャパシタ３８を所定の
容量値にセットする。図１に示すように、可変キャパシ
タ３８に直列に接続された水晶振動子３７は、その可変
キャパシタ３８及びキャパシタ３９の容量値に応じた周
波数で振動し、誘導性リアクタンスとして働く。この水
晶振動子３７の振動は、初段のＮＭＯＳ３１のソースホ
ロワで増幅され、その増幅結果が次段のＰＭＯＳ３２の
ソースホロワで増幅される。この際、キャパシタ３５，
３６は、発振を保持するためにＮＭＯＳ３１及びＰＭＯ
Ｓ３２で必要とされる出力電圧を入力側へフィードバッ
クする。これにより、制御電圧Ｖc に応じた発振周波数
の出力信号が、出力ノードＮ１２から出力される。
【００１３】この第１の実施例では、初段のソースホロ
ワのＮＭＯＳ３１のソース３１Ｓとバックゲート３１Ｂ
が共通接続され、そのソース電圧Ｖs とＰウエル２１の
電位が同一のため、（１）式においてＶbs＝Ｖb −Ｖs
＝０、Ｖt ＝Ｖtoとなり、該初段のソースホロワの電圧
利得係数Ｇv が１となる。それ故、ＮＭＯＳ３１のゲー
ト３１Ｇから見た容量Ｃp は、（２）式により、 Ｃp ＝２Ｃox・Ｗ・Ｘj ＋Ｃox・Ｗ・Ｌ×１０-3 となり、従来の図２のＣp より小さい容量値となる。従
って、従来のＶＣＸＯに比べ、可変キャパシタ３８の可
変幅を大きくでき、発振周波数の可変範囲をより広くと
ることが可能となり、広範囲にわたって安定した発振動
作が期待できる。第２の実施形態 図４（ａ），（ｂ）は本発明の第２の実施形態を示すＶ
ＣＸＯの構成図であり、同図（ａ）は回路図、及び同図
（ｂ）はその断面図であり、第１の実施例を示す図１中
の要素と共通の要素には共通の符号が付されている。
ワのＮＭＯＳ３１のソース３１Ｓとバックゲート３１Ｂ
が共通接続され、そのソース電圧Ｖs とＰウエル２１の
電位が同一のため、（１）式においてＶbs＝Ｖb −Ｖs
＝０、Ｖt ＝Ｖtoとなり、該初段のソースホロワの電圧
利得係数Ｇv が１となる。それ故、ＮＭＯＳ３１のゲー
ト３１Ｇから見た容量Ｃp は、（２）式により、 Ｃp ＝２Ｃox・Ｗ・Ｘj ＋Ｃox・Ｗ・Ｌ×１０-3 となり、従来の図２のＣp より小さい容量値となる。従
って、従来のＶＣＸＯに比べ、可変キャパシタ３８の可
変幅を大きくでき、発振周波数の可変範囲をより広くと
ることが可能となり、広範囲にわたって安定した発振動
作が期待できる。第２の実施形態 図４（ａ），（ｂ）は本発明の第２の実施形態を示すＶ
ＣＸＯの構成図であり、同図（ａ）は回路図、及び同図
（ｂ）はその断面図であり、第１の実施例を示す図１中
の要素と共通の要素には共通の符号が付されている。
【００１４】このＶＣＸＯが第１の実施形態と異なる点
は、第２導電型の半導体基板（例えば、Ｐ型Ｓｉ基板）
５０内にトリプルウエルを形成し、そのトリプルウエル
内にＮＭＯＳ３１及びＰＭＯＳ３２を形成したことであ
る。即ち、Ｐ型Ｓｉ基板５０内には、第１のウエル（例
えば、Ｎウエル）５１と第２のウエル（例えば、Ｎウエ
ル）５２が形成され、さらにそのＮウエル５１内に第３
のウエル（例えば、Ｐウエル）５３が形成され、そのＰ
ウエル５３にＮＭＯＳ３１が形成されると共に、そのＮ
ウエル５２にＰＭＯＳ３２が形成されている。Ｓｉ基板
５０は、接地電位Ｖｓｓに接続されている。Ｐウエル５
３内には、Ｎ+ 拡散層からなるＮＭＯＳ３１のソース３
１Ｓとドレイン３１Ｄが形成され、さらにＰ+ 拡散層か
らなるバックゲート３１Ｂが形成されている。ソース３
１Ｓ及びドレイン３１Ｄ間上には、ゲート酸化膜を介し
てゲート３１Ｇが形成されている。ソース３１Ｓとバッ
クゲート３１Ｂは共通接続され、さらにそれが、第１の
定電流源３３を介して接地電位Ｖｓｓに接続されると共
に、ＰＭＯＳ３２のゲート３２Ｇに接続されている。ド
レイン３１Ｄは、電源電位Ｖｄｄに接続されている。ゲ
ート３１Ｇは、入力ノードＮ１１に接続されている。ま
た、Ｎウエル５１内にはＮ+ 拡散層５４が形成され、そ
のＮ+ 拡散層５４が電源電位Ｖｄｄに接続されている。
Ｎウエル５２内には、Ｐ+ 拡散層からなるＰＭＯＳ３２
のソース３２Ｓとドレイン３２Ｄが形成され、さらにＮ
+ 拡散層からなるバックゲート３２Ｂが形成されてい
る。ソース３２Ｓとドレイン３２Ｄ間上には、ゲート酸
化膜を介してゲート３２Ｇが形成されている。ソース３
２Ｓはバックゲート３２Ｂと共通接続され、さらにそれ
が出力ノードＮ１２に接続されている。ドレイン３２Ｄ
は、接地電位Ｖｓｓに接続されている。
は、第２導電型の半導体基板（例えば、Ｐ型Ｓｉ基板）
５０内にトリプルウエルを形成し、そのトリプルウエル
内にＮＭＯＳ３１及びＰＭＯＳ３２を形成したことであ
る。即ち、Ｐ型Ｓｉ基板５０内には、第１のウエル（例
えば、Ｎウエル）５１と第２のウエル（例えば、Ｎウエ
ル）５２が形成され、さらにそのＮウエル５１内に第３
のウエル（例えば、Ｐウエル）５３が形成され、そのＰ
ウエル５３にＮＭＯＳ３１が形成されると共に、そのＮ
ウエル５２にＰＭＯＳ３２が形成されている。Ｓｉ基板
５０は、接地電位Ｖｓｓに接続されている。Ｐウエル５
３内には、Ｎ+ 拡散層からなるＮＭＯＳ３１のソース３
１Ｓとドレイン３１Ｄが形成され、さらにＰ+ 拡散層か
らなるバックゲート３１Ｂが形成されている。ソース３
１Ｓ及びドレイン３１Ｄ間上には、ゲート酸化膜を介し
てゲート３１Ｇが形成されている。ソース３１Ｓとバッ
クゲート３１Ｂは共通接続され、さらにそれが、第１の
定電流源３３を介して接地電位Ｖｓｓに接続されると共
に、ＰＭＯＳ３２のゲート３２Ｇに接続されている。ド
レイン３１Ｄは、電源電位Ｖｄｄに接続されている。ゲ
ート３１Ｇは、入力ノードＮ１１に接続されている。ま
た、Ｎウエル５１内にはＮ+ 拡散層５４が形成され、そ
のＮ+ 拡散層５４が電源電位Ｖｄｄに接続されている。
Ｎウエル５２内には、Ｐ+ 拡散層からなるＰＭＯＳ３２
のソース３２Ｓとドレイン３２Ｄが形成され、さらにＮ
+ 拡散層からなるバックゲート３２Ｂが形成されてい
る。ソース３２Ｓとドレイン３２Ｄ間上には、ゲート酸
化膜を介してゲート３２Ｇが形成されている。ソース３
２Ｓはバックゲート３２Ｂと共通接続され、さらにそれ
が出力ノードＮ１２に接続されている。ドレイン３２Ｄ
は、接地電位Ｖｓｓに接続されている。
【００１５】この第２の実施形態のＶＣＸＯでは、第１
の実施形態と同様に、図３のキャパシタ制御回路によっ
て可変キャパシタ３８の容量値が設定され、その可変キ
ャパシタ３８及びキャパシタ３９の容量値に応じた周波
数で水晶振動子３７が振動する。この振動は、ＮＭＯＳ
３１のソースホロワで増幅され、さらにその増幅結果が
ＰＭＯＳ３２のソースホロワで増幅され、制御電圧Ｖc
に応じた発振周波数の出力信号が出力ノードＮ１２から
出力される。この第２の実施形態では、第１の実施形態
と同様に、ＮＭＯＳ３１のソース３１Ｓとバックゲート
３１Ｂが共通接続されているので、該ＮＭＯＳ３１のゲ
ート３１Ｇからみた容量Ｃp が小さな値となり、ＶＣＸ
Ｏとして可変範囲をより広くとることが可能となる。さ
らに、この第２の実施例では、ＰＭＯＳ３２のソース３
２Ｓとバックゲート３２Ｂが共通接続されているので、
ＮＭＯＳ３１のソースホロワとＰＭＯＳ３２のソースホ
ロワの双方の電圧利得係数Ｇv が１となり、シュミレー
ションの結果、負性抵抗の絶対値が大きくなった。従っ
て、高周波での発振動作の安定性がより向上し、ＶＣＸ
Ｏの設計においてより有利となる。
の実施形態と同様に、図３のキャパシタ制御回路によっ
て可変キャパシタ３８の容量値が設定され、その可変キ
ャパシタ３８及びキャパシタ３９の容量値に応じた周波
数で水晶振動子３７が振動する。この振動は、ＮＭＯＳ
３１のソースホロワで増幅され、さらにその増幅結果が
ＰＭＯＳ３２のソースホロワで増幅され、制御電圧Ｖc
に応じた発振周波数の出力信号が出力ノードＮ１２から
出力される。この第２の実施形態では、第１の実施形態
と同様に、ＮＭＯＳ３１のソース３１Ｓとバックゲート
３１Ｂが共通接続されているので、該ＮＭＯＳ３１のゲ
ート３１Ｇからみた容量Ｃp が小さな値となり、ＶＣＸ
Ｏとして可変範囲をより広くとることが可能となる。さ
らに、この第２の実施例では、ＰＭＯＳ３２のソース３
２Ｓとバックゲート３２Ｂが共通接続されているので、
ＮＭＯＳ３１のソースホロワとＰＭＯＳ３２のソースホ
ロワの双方の電圧利得係数Ｇv が１となり、シュミレー
ションの結果、負性抵抗の絶対値が大きくなった。従っ
て、高周波での発振動作の安定性がより向上し、ＶＣＸ
Ｏの設計においてより有利となる。
【００１６】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次の（１）〜（４）のようなものがある。 （１） 半導体基板としてＳｉ基板２０，５０を用い、
さらにＦＥＴ３１，３２等をＭＯＳＦＥＴで構成した
が、これに限定されない。例えば、初段のソースホロワ
をＰＭＯＳで構成し、次段のソースホロワをＮＭＯＳで
構成し、それに応じて電源Ｖｄｄ，Ｖｓｓの極性を逆に
したり、あるいは他の電位に変更するようにしてもよ
い。また、ＧａＡｓ等の化合物半導体基板を用い、それ
にＭＩＳＦＥＴ等の他のＦＥＴを形成するようにすれ
ば、高周波特性がより向上する。 （２） 水晶振動子３７は、誘導性リアクタンスとして
働く他の振動子を用いてもよい。 （３） 可変キャパシタ３８は、可変容量ダイオード以
外のもので構成してもよい。また、可変キャパシタ３８
を制御するキャパシタ制御回路は、図３以外の回路構成
のキャパシタ制御手段で構成してもよい。 （４） 入力ノードＮ１１に電圧制限回路を接続し、そ
の電圧制限回路によってＮＭＯＳ３１及びＰＭＯＳ３２
をその飽和領域に保つよう該入力ノードＮ１１における
ぶれを制限し、対称的波形を生成するようにしてもよ
い。さらに、出力ノードＮ１２に出力段増幅器を接続し
て負荷変動を抑制するようにすれば、発振動作がより安
定化する。
ず、種々の変形が可能である。その変形例としては、例
えば次の（１）〜（４）のようなものがある。 （１） 半導体基板としてＳｉ基板２０，５０を用い、
さらにＦＥＴ３１，３２等をＭＯＳＦＥＴで構成した
が、これに限定されない。例えば、初段のソースホロワ
をＰＭＯＳで構成し、次段のソースホロワをＮＭＯＳで
構成し、それに応じて電源Ｖｄｄ，Ｖｓｓの極性を逆に
したり、あるいは他の電位に変更するようにしてもよ
い。また、ＧａＡｓ等の化合物半導体基板を用い、それ
にＭＩＳＦＥＴ等の他のＦＥＴを形成するようにすれ
ば、高周波特性がより向上する。 （２） 水晶振動子３７は、誘導性リアクタンスとして
働く他の振動子を用いてもよい。 （３） 可変キャパシタ３８は、可変容量ダイオード以
外のもので構成してもよい。また、可変キャパシタ３８
を制御するキャパシタ制御回路は、図３以外の回路構成
のキャパシタ制御手段で構成してもよい。 （４） 入力ノードＮ１１に電圧制限回路を接続し、そ
の電圧制限回路によってＮＭＯＳ３１及びＰＭＯＳ３２
をその飽和領域に保つよう該入力ノードＮ１１における
ぶれを制限し、対称的波形を生成するようにしてもよ
い。さらに、出力ノードＮ１２に出力段増幅器を接続し
て負荷変動を抑制するようにすれば、発振動作がより安
定化する。
【００１７】
【発明の効果】以上詳細に説明したように、第１、第３
及び第４の発明によれば、ウエル内に形成される第１の
ＦＥＴのソースとバックゲートを共通接続したので、そ
のソース電圧とウエルの電位が同一になり、その第１の
ＦＥＴの電圧利得係数がほぼ１となる。そのため、第１
のＦＥＴのゲートから見た容量の値がより小さくなり、
可変キャパシタにおける発振周波数の可変範囲をより広
くとることが可能となる。第２の発明によれば、第３の
ウエル内に形成される第１のＦＥＴのソースとバックゲ
ートを共通接続すると共に、第２のウエル内に形成され
る第２のＦＥＴのソースとバックゲートを共通接続した
ので、前記第１、第３及び第４の発明と同様に、第１の
ＦＥＴのゲートから見た容量の値がより小さくなり、Ｖ
ＣＯとして可変範囲をより広くとることが可能となる。
しかも、この第２の発明では、第１のＦＥＴと第２のＦ
ＥＴの双方の電圧利得係数がほぼ１となり、負性抵抗の
絶対値が大きくなる。従って、高周波での発振動作の安
定性がより向上し、ＶＣＯの設計においてより優利とな
る。
及び第４の発明によれば、ウエル内に形成される第１の
ＦＥＴのソースとバックゲートを共通接続したので、そ
のソース電圧とウエルの電位が同一になり、その第１の
ＦＥＴの電圧利得係数がほぼ１となる。そのため、第１
のＦＥＴのゲートから見た容量の値がより小さくなり、
可変キャパシタにおける発振周波数の可変範囲をより広
くとることが可能となる。第２の発明によれば、第３の
ウエル内に形成される第１のＦＥＴのソースとバックゲ
ートを共通接続すると共に、第２のウエル内に形成され
る第２のＦＥＴのソースとバックゲートを共通接続した
ので、前記第１、第３及び第４の発明と同様に、第１の
ＦＥＴのゲートから見た容量の値がより小さくなり、Ｖ
ＣＯとして可変範囲をより広くとることが可能となる。
しかも、この第２の発明では、第１のＦＥＴと第２のＦ
ＥＴの双方の電圧利得係数がほぼ１となり、負性抵抗の
絶対値が大きくなる。従って、高周波での発振動作の安
定性がより向上し、ＶＣＯの設計においてより優利とな
る。
【図１】本発明の第１の実施形態を示すＶＣＸＯの構成
図である。
図である。
【図２】従来のＶＣＸＯの構成図である。
【図３】図１のキャパシタ制御回路の回路図である。
【図４】本発明の第２の実施形態を示すＶＣＸＯの構成
図である。
図である。
２０ Ｎ型Ｓｉ基板 ２１ Ｐウエル ３１ ＮＭＯＳ ３２ ＰＭＯＳ ３３，３４ 第１，第２の定電流源 ３５，３６ 第１，第２のキャパシタ ３７ 水晶振動子 ３８ 可変キャパシタ ５０ Ｐ型Ｓｉ基板 ５１ Ｎウエル（第１のウエル） ５２ Ｎウエル（第２のウエル） ５３ Ｐウエル（第３のウエル）
Claims (4)
- 【請求項１】 第１の電源電位に接続され、内部に第２
導電型のウエルが形成された第１導電型の半導体基板
と、 前記ウエル内に形成され、バックゲートに接続されたソ
ース、前記第１の電源電位に接続されたドレイン、及び
入力ノードに接続されたゲートを有する第１導電型の第
１の電界効果トランジスタと、 前記半導体基板内に形成され、出力ノードに接続された
ソース、前記第１の電源電位と異なる第２の電源電位に
接続されたドレイン、及び前記第１の電界効果トランジ
スタのソースに接続されたゲートを有する第２導電型の
第２の電界効果トランジスタと、 前記出力ノードと前記入力ノードとの間にフィードバッ
ク接続された第１のキャパシタと、 前記出力ノードと前記第２の電源電位との間にフィード
バック接続された第２のキャパシタと、 第１電極及び第２電極のうちの該第１電極が前記入力ノ
ードに接続され、誘導性リアクタンスとしての機能を有
する振動子と、 前記振動子の第２電極に直列に接続され、電圧によって
容量値が変わる可変キャパシタと、 制御電圧に応答して前記可変キャパシタの容量値を制御
するキャパシタ制御手段とを、 備えたことを特徴とする電圧制御発振器。 - 【請求項２】 第２の電源電位に接続され、内部に第１
導電型の第１と第２のウエルが形成されると共にその第
１のウエル内に第２導電型の第３のウエルが形成された
第２導電型の半導体基板と、 前記第３のウエル内に形成され、バックゲートに接続さ
れたソース、前記第１の電源電位に接続されたドレイ
ン、及び入力ノードに接続されたゲートを有する第１導
電型の第１の電界効果トランジスタと、 前記第２のウエル内に形成され、バックゲート及び出力
ノードに接続されたソース、前記第１の電源電位と異な
る第２の電源電位に接続されたドレイン、及び前記第１
の電界効果トランジスタのソースに接続されたゲートを
有する第２導電型の第２の電界効果トランジスタと、 前記出力ノードと前記入力ノードとの間にフィードバッ
ク接続された第１のキャパシタと、 前記出力ノードと前記第２の電源電位との間にフィード
バック接続された第２のキャパシタと、 第１電極及び第２電極のうちの該第１電極が前記入力ノ
ードに接続され、誘導性リアクタンスとしての機能を有
する振動子と、 前記振動子の第２電極に直列に接続され、電圧によって
容量値が変わる可変キャパシタと、 制御電圧に応答して前記可変キャパシタの容量値を制御
するキャパシタ制御手段とを、 備えたことを特徴とする電圧制御発振器。 - 【請求項３】 請求項１又は２記載の電圧制御発振器に
おいて、 前記第１の電界効果トランジスタのソースと前記第２の
電源電位との間に接続された第１の定電流源と、 前記第１の電源電位と前記出力ノードとの間に接続され
た第２の定電流源とを、 設けたことを特徴とする電圧制御発振器。 - 【請求項４】 請求項１又は２記載の電圧制御発振器に
おいて、 前記第１導電型はＮ型、前記第２導電型はＰ型、前記振
動子は水晶振動子で、それぞれ構成したことを特徴とす
る電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7186919A JPH0936662A (ja) | 1995-07-24 | 1995-07-24 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7186919A JPH0936662A (ja) | 1995-07-24 | 1995-07-24 | 電圧制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936662A true JPH0936662A (ja) | 1997-02-07 |
Family
ID=16197001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7186919A Withdrawn JPH0936662A (ja) | 1995-07-24 | 1995-07-24 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339892A (ja) * | 2005-05-31 | 2006-12-14 | Kyocera Kinseki Corp | 圧電デバイス |
| CN107959476A (zh) * | 2018-01-04 | 2018-04-24 | 湖南融创微电子有限公司 | 低功耗电流饥饿型振荡器电路 |
-
1995
- 1995-07-24 JP JP7186919A patent/JPH0936662A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339892A (ja) * | 2005-05-31 | 2006-12-14 | Kyocera Kinseki Corp | 圧電デバイス |
| CN107959476A (zh) * | 2018-01-04 | 2018-04-24 | 湖南融创微电子有限公司 | 低功耗电流饥饿型振荡器电路 |
| CN107959476B (zh) * | 2018-01-04 | 2024-04-19 | 湖南融创微电子有限公司 | 低功耗电流饥饿型振荡器电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6225871B1 (en) | Voltage controlled CMOS oscillator | |
| US8106718B2 (en) | GM-boosted differential drain-to-source feedback colpitts voltage controlled oscillator | |
| US7279998B2 (en) | Voltage-controlled oscillator | |
| US11356060B2 (en) | Circuit and method for controlling a crystal oscillator | |
| WO2007095451A1 (en) | High gain, high frequency cmos oscillator circuit and method | |
| JP2003152454A (ja) | 発振回路および発振用集積回路 | |
| EP1471632A2 (en) | Oscillator circuit and oscillator | |
| JPH0936662A (ja) | 電圧制御発振器 | |
| CA1311811C (en) | High frequency vlsi oscillator | |
| US6774733B2 (en) | Frequency variable oscillation circuit | |
| JP3119543B2 (ja) | 発振回路 | |
| US4853655A (en) | High frequency CMOS oscillator | |
| JP2006528452A (ja) | トリミングのない精巧な水晶発振器 | |
| US20090219103A1 (en) | Oscillator Arrangement and Method for Operating an Oscillating Crystal | |
| KR20000068068A (ko) | 발진기의 주파수 드리프트 보상 | |
| EP0657994A1 (en) | Oscillation circuit oscillating even on low power voltage | |
| US20020135432A1 (en) | Oscillator device and electronic apparatus using the same | |
| US6515537B2 (en) | Integrated circuit current source with switched capacitor feedback | |
| JP2003218634A (ja) | 発振回路 | |
| JP4539161B2 (ja) | 電圧制御発振器 | |
| JP2002246843A (ja) | 電圧制御発振器用集積回路 | |
| JP3325732B2 (ja) | 電圧制御圧電発振器 | |
| JP3319901B2 (ja) | 圧電発振回路 | |
| JPH10200334A (ja) | 電圧制御発振器 | |
| JP3198000B2 (ja) | ディジタル温度補償水晶発振回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |