JPH0943366A - 時間測定システムおよびその測定方法 - Google Patents
時間測定システムおよびその測定方法Info
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- JPH0943366A JPH0943366A JP7194671A JP19467195A JPH0943366A JP H0943366 A JPH0943366 A JP H0943366A JP 7194671 A JP7194671 A JP 7194671A JP 19467195 A JP19467195 A JP 19467195A JP H0943366 A JPH0943366 A JP H0943366A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
- G01R29/027—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values
- G01R29/0273—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values the pulse characteristic being duration, i.e. width (indicating that frequency of pulses is above or below a certain limit)
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
- G01R23/10—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into a train of pulses, which are then counted, i.e. converting the signal into a square wave
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- Measurement Of Unknown Time Intervals (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
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Abstract
(57)【要約】
【課題】システムクロックの周期以内の測定精度を有す
る時間測定システムおよび測定方法を提供する。 【解決手段】本発明の基本的な実施形態の構成は、高速
カウンタ部１と、加算部２と、制御部３とを備えて構成
されており、高速カウンタ部１においては、測定時間を
カウント値として求め、且つ変動する分解能ｎを求める
ためのデータを生成するカウンタが高速化されており、
加算部２においては、分解能ｎの値により加算回数が制
御されて、高速カウンタ部１のカウント値が加算され当
該カウント値の総和が求められる。制御部３において
は、加算部２より出力されるカウント値の総和Σが、分
解能ｎの値により除算されてカウント値の平均化処理が
行われ、高速カウンタ部１に入力される被測定パルス信
号の時間が測定される。
る時間測定システムおよび測定方法を提供する。 【解決手段】本発明の基本的な実施形態の構成は、高速
カウンタ部１と、加算部２と、制御部３とを備えて構成
されており、高速カウンタ部１においては、測定時間を
カウント値として求め、且つ変動する分解能ｎを求める
ためのデータを生成するカウンタが高速化されており、
加算部２においては、分解能ｎの値により加算回数が制
御されて、高速カウンタ部１のカウント値が加算され当
該カウント値の総和が求められる。制御部３において
は、加算部２より出力されるカウント値の総和Σが、分
解能ｎの値により除算されてカウント値の平均化処理が
行われ、高速カウンタ部１に入力される被測定パルス信
号の時間が測定される。
Description
【０００１】
【発明の属する技術分野】本発明は時間測定システムお
よびその測定方法に関し、特にシステムクロックを用い
て測定対象の信号の時間間隔を計測する時間測定システ
ムおよびその測定方法に関する。
よびその測定方法に関し、特にシステムクロックを用い
て測定対象の信号の時間間隔を計測する時間測定システ
ムおよびその測定方法に関する。
【０００２】
【従来の技術】従来の、この種の時間測定システムは、
その１例のブロック図が図９に示されるように、ＡＮＤ
回路２１と、Ｄフリップフロップ２２および２３と、ｍ
ビットカウンタ２４と、レジスタ２５と、ＭＰＵ（マイ
クロプロセッサ：以下ＭＰＵと云う）２６とを備えて構
成されている。また、図１０は、当該従来例の動作を示
すタイミング図である。図９において、ＳＴＡＲＴ信号
とＳＴＯＰ信号がＡＮＤ回路２１に入力されて両信号の
論理積がとられ、当該論理積出力α（図１０（ｂ）参
照）は、時間間隔測定対象の信号として、Ｄフリップフ
ロップ２２のＤ端子に入力される。他方において、シス
テムクロックφ（図１０（ａ）参照）が、Ｄフリップフ
ロップ２２、２３およびｍビットカウンタ２４の各Ｃ端
子に入力されており、Ｄフリップフロップ２２および２
３は、当該システムクロック制御によるシフトレジスタ
として形成されている。前記論理積出力αの入力に対応
して、Ｄフリップフロップ２２および２３より出力され
る信号はｍビットカウンタ２３のＥＮ端子に入力され
る。ｍビットカウンタ２３においては、ＥＮ端子に入力
される当該信号がシステムクロックφによりカウントさ
れて、そのカウント出力はレジスタ２５に入力されて各
ビットのカウント値の加算値Σ（図１０（ｃ）参照）が
生成されて出力され、ＭＰＵ２６に入力される。ＭＰＵ
２６においては、この加算値Σの入力を受けて、［（カ
ウント値）＊（システムクロックの周期）＝ＳＴＡＲＴ
〜ＳＴＯＰの時間間隔］という演算処理が行われ、所望
の時間測定が行われる。
その１例のブロック図が図９に示されるように、ＡＮＤ
回路２１と、Ｄフリップフロップ２２および２３と、ｍ
ビットカウンタ２４と、レジスタ２５と、ＭＰＵ（マイ
クロプロセッサ：以下ＭＰＵと云う）２６とを備えて構
成されている。また、図１０は、当該従来例の動作を示
すタイミング図である。図９において、ＳＴＡＲＴ信号
とＳＴＯＰ信号がＡＮＤ回路２１に入力されて両信号の
論理積がとられ、当該論理積出力α（図１０（ｂ）参
照）は、時間間隔測定対象の信号として、Ｄフリップフ
ロップ２２のＤ端子に入力される。他方において、シス
テムクロックφ（図１０（ａ）参照）が、Ｄフリップフ
ロップ２２、２３およびｍビットカウンタ２４の各Ｃ端
子に入力されており、Ｄフリップフロップ２２および２
３は、当該システムクロック制御によるシフトレジスタ
として形成されている。前記論理積出力αの入力に対応
して、Ｄフリップフロップ２２および２３より出力され
る信号はｍビットカウンタ２３のＥＮ端子に入力され
る。ｍビットカウンタ２３においては、ＥＮ端子に入力
される当該信号がシステムクロックφによりカウントさ
れて、そのカウント出力はレジスタ２５に入力されて各
ビットのカウント値の加算値Σ（図１０（ｃ）参照）が
生成されて出力され、ＭＰＵ２６に入力される。ＭＰＵ
２６においては、この加算値Σの入力を受けて、［（カ
ウント値）＊（システムクロックの周期）＝ＳＴＡＲＴ
〜ＳＴＯＰの時間間隔］という演算処理が行われ、所望
の時間測定が行われる。
【０００３】また、他の例としては、特開平２ー２８７
１１４号公報において、パルス時間計測用データ平均処
理装置が開示されている。図１１に示されるように、本
従来例は、計測対象のパルスＩＮを入力して微分する微
分回路２７と、基準データ出力部２８と、計測対象のパ
ルスＩＮを入力してラッチタイミング信号を出力するラ
ッチタイミング回路２９と、カウンタ３０と、ラッチ３
１と、仕事量化部３２と、ラッチ1 、ラッチ2 、ラッチ
3 、……………、ラッチN を含む基準データ出力部３３
と、平均処理回路３４とを備えて構成される。
１１４号公報において、パルス時間計測用データ平均処
理装置が開示されている。図１１に示されるように、本
従来例は、計測対象のパルスＩＮを入力して微分する微
分回路２７と、基準データ出力部２８と、計測対象のパ
ルスＩＮを入力してラッチタイミング信号を出力するラ
ッチタイミング回路２９と、カウンタ３０と、ラッチ３
１と、仕事量化部３２と、ラッチ1 、ラッチ2 、ラッチ
3 、……………、ラッチN を含む基準データ出力部３３
と、平均処理回路３４とを備えて構成される。
【０００４】図１１において、計測対象のパルスＩＮは
微分回路２７に入力されて微分され、当該微分回路２７
からは、１周期ごとに、信号βおよび信号γが出力され
て、それぞれカウンタ３０のＲＥＳＥＴ端子と、ラッチ
３１のｃｐ端子に入力される。カウンタ３０のｃｐ端子
にはシステムクロックφも入力されており、計測対象の
パルスＩＮの入力を介して、微分回路２７より出力され
る信号βの入力を受けて、計測対象のパルスＩＮの立ち
上がりエッジまでの間において、基本のシステムクロッ
クφのカウント処理が行われる。そして、カウントされ
たデータはラッチ３１に入力されてラッチされ、ラッチ
３１より出力される信号δは仕事量化部３２に入力され
る。仕事量化部３２に対しては、基準データ出力部２８
より基準データが供給されており、当該仕事量化部３２
においては［ε＝（基準データ）／δ］の除算処理が行
われて、１０ビットのデータεが演算出力され、基準デ
ータ出力部３３に入力される。当該基準データ出力部３
３に含まれるラッチ1 、ラッチ2 、ラッチ3 、…………
…、ラッチN に対しては、それぞれラッチタイミング回
路２９より順次ラッチ制御用のタイミング信号が入力さ
れており、仕事量化部３２より出力される前記信号ε
は、逐次ラッチ1 、ラッチ2 、ラッチ3 、……………、
ラッチN にラッチされて平均処理回路３４に出力され
る。平均処理回路３４においては信号εのデータがＮ個
分加算され、所定の一定時間ごとに当該総和Σの値を１
／Ｎに除算することにより平均化処理が行われて、前記
計測対象のパルスＩＮの周期時間が測定される。
微分回路２７に入力されて微分され、当該微分回路２７
からは、１周期ごとに、信号βおよび信号γが出力され
て、それぞれカウンタ３０のＲＥＳＥＴ端子と、ラッチ
３１のｃｐ端子に入力される。カウンタ３０のｃｐ端子
にはシステムクロックφも入力されており、計測対象の
パルスＩＮの入力を介して、微分回路２７より出力され
る信号βの入力を受けて、計測対象のパルスＩＮの立ち
上がりエッジまでの間において、基本のシステムクロッ
クφのカウント処理が行われる。そして、カウントされ
たデータはラッチ３１に入力されてラッチされ、ラッチ
３１より出力される信号δは仕事量化部３２に入力され
る。仕事量化部３２に対しては、基準データ出力部２８
より基準データが供給されており、当該仕事量化部３２
においては［ε＝（基準データ）／δ］の除算処理が行
われて、１０ビットのデータεが演算出力され、基準デ
ータ出力部３３に入力される。当該基準データ出力部３
３に含まれるラッチ1 、ラッチ2 、ラッチ3 、…………
…、ラッチN に対しては、それぞれラッチタイミング回
路２９より順次ラッチ制御用のタイミング信号が入力さ
れており、仕事量化部３２より出力される前記信号ε
は、逐次ラッチ1 、ラッチ2 、ラッチ3 、……………、
ラッチN にラッチされて平均処理回路３４に出力され
る。平均処理回路３４においては信号εのデータがＮ個
分加算され、所定の一定時間ごとに当該総和Σの値を１
／Ｎに除算することにより平均化処理が行われて、前記
計測対象のパルスＩＮの周期時間が測定される。
【０００５】更に他の例としては、図１２に示されるよ
うに、測定対象のパルスＩＮの入力に対応して、信号Ｒ
1 、Ｒ2 、Ｒ3 およびＲ4 と、信号ｃｐ1 、ｃｐ2 、ｃ
ｐ3およびｃｐ4 を出力する計測パルス入力回路３５
と、基準クロックをｃｐとして共通に入力するととも
に、それぞれ対応する信号Ｒ1 、Ｒ2 、Ｒ3 およびＲ4
を入力するカウンタ３６、３７、３８および３９と、そ
れぞれ対応する信号ｃｐ1、ｃｐ2 、ｃｐ3 およびｃｐ4
を入力するラッチ４０、４１、４２および４３と、基
準データ出力部４４と、仕事量化部４５と、ラッチ４６
とを備えて構成される。また、図１３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）、（ｋ）、（ｌ）および（ｍ）は、本従
来例における動作を示すタイミング図である。
うに、測定対象のパルスＩＮの入力に対応して、信号Ｒ
1 、Ｒ2 、Ｒ3 およびＲ4 と、信号ｃｐ1 、ｃｐ2 、ｃ
ｐ3およびｃｐ4 を出力する計測パルス入力回路３５
と、基準クロックをｃｐとして共通に入力するととも
に、それぞれ対応する信号Ｒ1 、Ｒ2 、Ｒ3 およびＲ4
を入力するカウンタ３６、３７、３８および３９と、そ
れぞれ対応する信号ｃｐ1、ｃｐ2 、ｃｐ3 およびｃｐ4
を入力するラッチ４０、４１、４２および４３と、基
準データ出力部４４と、仕事量化部４５と、ラッチ４６
とを備えて構成される。また、図１３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）、（ｋ）、（ｌ）および（ｍ）は、本従
来例における動作を示すタイミング図である。
【０００６】図１２において、測定対象のパルスＩＮ
（図１３（ａ）参照）は計測パルス入力回路３５に入力
され、これを受けて、計測パルス入力回路３５からは信
号Ｒ1、Ｒ2 、Ｒ3 およびＲ4 （図１３（ｃ）、
（ｅ）、（ｇ）および（ｉ）参照）と、信号ｃｐ1 、ｃ
ｐ2 、ｃｐ3 およびｃｐ4 （図１３（ｂ）、（ｄ）、
（ｆ）および（ｈ）参照）が出力され、上述のように、
信号Ｒ1 、Ｒ2 、Ｒ3 およびＲ4は、それぞれカウンタ
３６、３７、３８および３９に入力され、信号ｃｐ1 、
ｃｐ2 、ｃｐ3 およびｃｐ4 は、それぞれラッチ４０、
４１、４２および４３に入力される。カウンタ３６、３
７、３８および３９には基準クロックｃｐも共通に入力
されており、これらのカウンタ３６、３７、３８お７お
よび３９より出力される信号は、それぞれ対応するラッ
チ４０、４１、４２および４３に入力されてラッチさ
れ、これらの各ラッチよりそれぞれ出力される信号（図
１３（ｊ）、（ｋ）、（ｌ）および（ｍ）参照）は、仕
事量化部４５に入力されてその総和がとられ、基準デー
タ出力部４４より出力される基準データと当該総和との
除算処理が行われて、当該除算値はラッチ４６を介して
外部に出力される。この方法により、デジタルデータに
よる平均処理が行われる。即ち、被計測パルスＩＮの周
期が４周期分にわたりカウントされ、当該カウントされ
たデータの総和Σの１／４をとることにより平均化処理
が行われて、当該被計測パルスＩＮの周期時間が測定さ
れる。
（図１３（ａ）参照）は計測パルス入力回路３５に入力
され、これを受けて、計測パルス入力回路３５からは信
号Ｒ1、Ｒ2 、Ｒ3 およびＲ4 （図１３（ｃ）、
（ｅ）、（ｇ）および（ｉ）参照）と、信号ｃｐ1 、ｃ
ｐ2 、ｃｐ3 およびｃｐ4 （図１３（ｂ）、（ｄ）、
（ｆ）および（ｈ）参照）が出力され、上述のように、
信号Ｒ1 、Ｒ2 、Ｒ3 およびＲ4は、それぞれカウンタ
３６、３７、３８および３９に入力され、信号ｃｐ1 、
ｃｐ2 、ｃｐ3 およびｃｐ4 は、それぞれラッチ４０、
４１、４２および４３に入力される。カウンタ３６、３
７、３８および３９には基準クロックｃｐも共通に入力
されており、これらのカウンタ３６、３７、３８お７お
よび３９より出力される信号は、それぞれ対応するラッ
チ４０、４１、４２および４３に入力されてラッチさ
れ、これらの各ラッチよりそれぞれ出力される信号（図
１３（ｊ）、（ｋ）、（ｌ）および（ｍ）参照）は、仕
事量化部４５に入力されてその総和がとられ、基準デー
タ出力部４４より出力される基準データと当該総和との
除算処理が行われて、当該除算値はラッチ４６を介して
外部に出力される。この方法により、デジタルデータに
よる平均処理が行われる。即ち、被計測パルスＩＮの周
期が４周期分にわたりカウントされ、当該カウントされ
たデータの総和Σの１／４をとることにより平均化処理
が行われて、当該被計測パルスＩＮの周期時間が測定さ
れる。
【０００７】
【発明が解決しようとする課題】上述した従来の時間測
定装置においては、図９、図１１および図１２に示され
る従来例の場合には、時間測定を行う制御をクロックφ
のみに依存しており、これにより、半導体製造プロセス
における限界周波数の周期（システム動作速度）により
測定制度に限界があり、所望の測定精度が得られないと
いう欠点があり、また、クロックφに対する周波数逓倍
回路またはリングオシレータ等を使用する場合において
も、半導体プロセスにより決められる最小パルス幅を満
たすことが必要であり、どうしても半導体プロセスの限
界周波数の周期までの測定精度しか得られないという欠
点がある。
定装置においては、図９、図１１および図１２に示され
る従来例の場合には、時間測定を行う制御をクロックφ
のみに依存しており、これにより、半導体製造プロセス
における限界周波数の周期（システム動作速度）により
測定制度に限界があり、所望の測定精度が得られないと
いう欠点があり、また、クロックφに対する周波数逓倍
回路またはリングオシレータ等を使用する場合において
も、半導体プロセスにより決められる最小パルス幅を満
たすことが必要であり、どうしても半導体プロセスの限
界周波数の周期までの測定精度しか得られないという欠
点がある。
【０００８】また、図１１および図１２に示される従来
例においては、平均処理を行うことにより測定精度の改
善は得られるものの、そのためには、平均処理するため
のデータの個数ｎを所定の基準値に保持することが必要
となる。しかしながら、これらの従来例においては、こ
の基準値ｎの値が変動する場合には、当該変動値に対応
する方策がなく、従って、平均処理手法による精度改善
を維持することが不可能になるという欠点がある。
例においては、平均処理を行うことにより測定精度の改
善は得られるものの、そのためには、平均処理するため
のデータの個数ｎを所定の基準値に保持することが必要
となる。しかしながら、これらの従来例においては、こ
の基準値ｎの値が変動する場合には、当該変動値に対応
する方策がなく、従って、平均処理手法による精度改善
を維持することが不可能になるという欠点がある。
【０００９】更に、図９、図１１および図１２に示され
る従来例の場合に共通して、半導体製造プロセスの限界
周波数の周期（システム動作速度）の１／ｎまでの測定
精度を得ることまでは可能であるが、フリップフロップ
における入力タイミングにおいてレーシング（入力間競
合）が生じた場合には、或る一定の時間後において出力
レベルが“Ｈ”レベルまたは“Ｌ”レベルの何れのレベ
ルに安定するかが不明となり、当該フリップフロップの
出力値が不定状態となって、これにより、カウント値に
少なくとも±１以上のズレを生じる状態となり、時間測
定精度が劣化するという欠点がある。
る従来例の場合に共通して、半導体製造プロセスの限界
周波数の周期（システム動作速度）の１／ｎまでの測定
精度を得ることまでは可能であるが、フリップフロップ
における入力タイミングにおいてレーシング（入力間競
合）が生じた場合には、或る一定の時間後において出力
レベルが“Ｈ”レベルまたは“Ｌ”レベルの何れのレベ
ルに安定するかが不明となり、当該フリップフロップの
出力値が不定状態となって、これにより、カウント値に
少なくとも±１以上のズレを生じる状態となり、時間測
定精度が劣化するという欠点がある。
【００１０】
【課題を解決するための手段】第１の発明の時間測定シ
ステムは、ストップウォッチ機能を有する時間測定シス
テムにおいて、測定対象の信号入力を受けて、測定開始
信号および測定終了信号により制御され、所定のクロッ
ク信号を介して前記測定対象の信号に対応する複数のｍ
ビットカウント値および複数の１ビットカウント値を生
成して出力する高速カウント手段と、前記高速カウント
手段より出力される複数のｍビットカウント値を入力し
て、所定の制御信号により加算回数規制されて、最大カ
ウント値が所定値に規定される複数のｍビットカウント
値を前記クロック信号を介して加算し、当該複数のｍビ
ットカウント値の総和を求めて出力する加算手段と、前
記加算手段より出力される複数のｍビットカウント値の
総和と、前記高速カウント手段より出力される複数の１
ビットカウント値との入力を受けて、前記クロック信号
の１周期に相応する分解能データを求め、前記加算手段
におけるｍビットカウント値の加算回数を規制する前記
制御信号を生成して出力するとともに、前記複数のｍビ
ットカウント値の総和と前記分解能データより、測定開
始から測定終了までの前記測定対象の信号に対応する時
間を算出して出力する制御手段と、を備えて構成される
ことを特徴としている。
ステムは、ストップウォッチ機能を有する時間測定シス
テムにおいて、測定対象の信号入力を受けて、測定開始
信号および測定終了信号により制御され、所定のクロッ
ク信号を介して前記測定対象の信号に対応する複数のｍ
ビットカウント値および複数の１ビットカウント値を生
成して出力する高速カウント手段と、前記高速カウント
手段より出力される複数のｍビットカウント値を入力し
て、所定の制御信号により加算回数規制されて、最大カ
ウント値が所定値に規定される複数のｍビットカウント
値を前記クロック信号を介して加算し、当該複数のｍビ
ットカウント値の総和を求めて出力する加算手段と、前
記加算手段より出力される複数のｍビットカウント値の
総和と、前記高速カウント手段より出力される複数の１
ビットカウント値との入力を受けて、前記クロック信号
の１周期に相応する分解能データを求め、前記加算手段
におけるｍビットカウント値の加算回数を規制する前記
制御信号を生成して出力するとともに、前記複数のｍビ
ットカウント値の総和と前記分解能データより、測定開
始から測定終了までの前記測定対象の信号に対応する時
間を算出して出力する制御手段と、を備えて構成される
ことを特徴としている。
【００１１】なお、前記第１の発明の時間測定システム
においては、前記高速カウント手段は、前記測定対象の
信号入力および前記クロック信号を入力して、当該クロ
ック信号に同期する複数のイネーブル信号を生成して出
力する高周波パルス発生回路と、前記複数のイネーブル
信号および前記クロック信号の入力を受けて、それぞれ
前記ｍビットカウント値を生成して出力する複数のｍビ
ットカウンタと、前記複数のイネーブル信号および前記
クロック信号の入力を受けて、それぞれ前記１ビットカ
ウント値を生成して出力する複数の１ビットカウンタと
を備えて構成し、前記加算手段は、前記高速カウント手
段より出力される複数のｍビットカウント値を入力し、
前記制御手段より送られてくる前記制御信号の入力を受
けて、当該制御信号により加算回数規制されて、最大カ
ウント値が所定値に規定される複数のｍビットカウント
値を選択して出力するセレクタと、前記セレクタより出
力される複数のｍビットカウント値を入力し、前記クロ
ック信号を介して当該複数のｍビットカウント値を出力
する第１のフリップフロップと、前記第１のフリップフ
ロップより出力される複数のｍビットカウント値を入力
し、所定の帰還加算ｍビットカウント値と加算して、新
たに加算ｍビットカウント値を生成して出力する加算器
と、前記加算器より出力される加算ｍビットカウント値
を入力し、前記クロック信号を介して、対応する加算ｍ
ビットカウント値を出力するとともに、当該加算ｍビッ
トカウント値を、前記帰還加算ｍビットカウント値とし
て前記加算器に送出する第２のフリップフロップと、前
記２のフリップフロップより出力される加算ｍビットカ
ウント値を入力し、前記クロック信号を介して加算対象
のｍビットカウント値の総和として出力する第３のフリ
ップフロップとを備えて構成し、前記制御手段は、前記
加算手段より出力されるｍビットカウント値の総和と前
記高速カウント手段より出力される複数の１ビットカウ
ント値とを入力して、一時的に保持するレジスタと、前
記レジスタより出力される前記ｍビットカウント値の総
和と前記高速カウント手段より出力される複数の１ビッ
トカウント値とを入力して、前記クロック信号の１周期
に相応する分解能データを求め、前記加算手段に対する
加算回数を規制する前記制御信号を出力するとともに、
前記ｍビットカウント値の総和と前記分解能データより
測定開始から測定終了までの時間を算出して出力するマ
イクロプロセッサと、を備えて構成するようにしてもよ
い。
においては、前記高速カウント手段は、前記測定対象の
信号入力および前記クロック信号を入力して、当該クロ
ック信号に同期する複数のイネーブル信号を生成して出
力する高周波パルス発生回路と、前記複数のイネーブル
信号および前記クロック信号の入力を受けて、それぞれ
前記ｍビットカウント値を生成して出力する複数のｍビ
ットカウンタと、前記複数のイネーブル信号および前記
クロック信号の入力を受けて、それぞれ前記１ビットカ
ウント値を生成して出力する複数の１ビットカウンタと
を備えて構成し、前記加算手段は、前記高速カウント手
段より出力される複数のｍビットカウント値を入力し、
前記制御手段より送られてくる前記制御信号の入力を受
けて、当該制御信号により加算回数規制されて、最大カ
ウント値が所定値に規定される複数のｍビットカウント
値を選択して出力するセレクタと、前記セレクタより出
力される複数のｍビットカウント値を入力し、前記クロ
ック信号を介して当該複数のｍビットカウント値を出力
する第１のフリップフロップと、前記第１のフリップフ
ロップより出力される複数のｍビットカウント値を入力
し、所定の帰還加算ｍビットカウント値と加算して、新
たに加算ｍビットカウント値を生成して出力する加算器
と、前記加算器より出力される加算ｍビットカウント値
を入力し、前記クロック信号を介して、対応する加算ｍ
ビットカウント値を出力するとともに、当該加算ｍビッ
トカウント値を、前記帰還加算ｍビットカウント値とし
て前記加算器に送出する第２のフリップフロップと、前
記２のフリップフロップより出力される加算ｍビットカ
ウント値を入力し、前記クロック信号を介して加算対象
のｍビットカウント値の総和として出力する第３のフリ
ップフロップとを備えて構成し、前記制御手段は、前記
加算手段より出力されるｍビットカウント値の総和と前
記高速カウント手段より出力される複数の１ビットカウ
ント値とを入力して、一時的に保持するレジスタと、前
記レジスタより出力される前記ｍビットカウント値の総
和と前記高速カウント手段より出力される複数の１ビッ
トカウント値とを入力して、前記クロック信号の１周期
に相応する分解能データを求め、前記加算手段に対する
加算回数を規制する前記制御信号を出力するとともに、
前記ｍビットカウント値の総和と前記分解能データより
測定開始から測定終了までの時間を算出して出力するマ
イクロプロセッサと、を備えて構成するようにしてもよ
い。
【００１２】また、第２の発明の時間測定システムは、
ストップウォッチ機能を有する時間測定システムにおい
て、測定対象の信号入力を受けて、測定開始信号および
測定終了信号により制御され、所定のクロック信号を介
して前記測定対象の信号に対応する複数のｍビットカウ
ント値、複数の２ビットカウント値および複数の１ビッ
トカウント値を生成して出力する高速カウント手段と、
前記高速カウント手段より出力される複数のｍビットカ
ウント値および複数の２ビットカウント値を入力して、
所定の制御信号を介して、これらの複数のｍビットカウ
ント値または複数の２ビットカウント値の一方のカウン
ト値が選択され、且つ加算回数規制されて最大カウント
値が所定値に規定された複数のｍビットまたは２ビット
のカウント値を前記クロック信号を介して加算し、当該
複数のｍビットカウント値または複数の２ビットカウン
ト値の総和を求めて出力する加算手段と、前記加算手段
より出力される複数のｍビットカウント値または複数の
２ビットカウント値の総和と、前記高速カウント手段よ
り出力される複数の１ビットカウント値との入力を受け
て、複数のｍビットカウント値および複数の２ビットカ
ウント値の総和と、それぞれのビットカウント値に対応
する分解能データを求め、それぞれのビットカウント値
に対応する前記制御信号を生成して出力するとともに、
複数のｍビットカウント値および複数の２ビットカウン
ト値のそれぞれのビットカウント値の総和と前記分解能
データより測定開始から測定終了までの時間を算出して
出力する制御手段と、を備えて構成されることを特徴と
している。
ストップウォッチ機能を有する時間測定システムにおい
て、測定対象の信号入力を受けて、測定開始信号および
測定終了信号により制御され、所定のクロック信号を介
して前記測定対象の信号に対応する複数のｍビットカウ
ント値、複数の２ビットカウント値および複数の１ビッ
トカウント値を生成して出力する高速カウント手段と、
前記高速カウント手段より出力される複数のｍビットカ
ウント値および複数の２ビットカウント値を入力して、
所定の制御信号を介して、これらの複数のｍビットカウ
ント値または複数の２ビットカウント値の一方のカウン
ト値が選択され、且つ加算回数規制されて最大カウント
値が所定値に規定された複数のｍビットまたは２ビット
のカウント値を前記クロック信号を介して加算し、当該
複数のｍビットカウント値または複数の２ビットカウン
ト値の総和を求めて出力する加算手段と、前記加算手段
より出力される複数のｍビットカウント値または複数の
２ビットカウント値の総和と、前記高速カウント手段よ
り出力される複数の１ビットカウント値との入力を受け
て、複数のｍビットカウント値および複数の２ビットカ
ウント値の総和と、それぞれのビットカウント値に対応
する分解能データを求め、それぞれのビットカウント値
に対応する前記制御信号を生成して出力するとともに、
複数のｍビットカウント値および複数の２ビットカウン
ト値のそれぞれのビットカウント値の総和と前記分解能
データより測定開始から測定終了までの時間を算出して
出力する制御手段と、を備えて構成されることを特徴と
している。
【００１３】なお、前記第２の発明の時間測定システム
においては、前記高速カウント手段は、前記測定対象の
信号入力および前記クロック信号を入力して、当該クロ
ック信号に同期する複数のイネーブル信号を生成して出
力する高周波パルス発生回路と、前記複数のイネーブル
信号および前記クロック信号の入力を受けて、それぞれ
前記ｍビットカウント値を生成して出力する複数のｍビ
ットカウンタと、前記複数のイネーブル信号および前記
クロック信号の入力を受けて、それぞれ前記２ビットカ
ウント値を生成して出力する複数の２ビットカウンタ
と、前記複数のイネーブル信号および前記クロック信号
の入力を受けて、それぞれ前記１ビットカウント値を生
成して出力する複数の１ビットカウンタとを備えて構成
され、前記加算手段が、前記高速カウント手段より出力
される複数のｍビットカウント値および複数の２ビット
カウント値を入力し、前記制御手段より送られてくるこ
記制御信号を介して何れか一方の複数のカウント値を選
択し、且つ選択された複数のカウント値に対応して、前
記分解能データの数値により加算規制されて最高値ビッ
トが規制された複数のカウント値を選択して出力するセ
レクタと、前記セレクタより出力される複数のカウント
値を入力し、前記クロック信号を介して当該複数のカウ
ント値を出力する第１のフリップフロップと、前記第１
のフリップフロップより出力される複数のカウント値を
入力し、所定の帰還加算カウント値と加算して、新たに
加算カウント値を生成して出力する加算器と、前記加算
器より出力される加算カウント値を入力し、前記クロッ
ク信号を介して、対応する加算カウント値を出力すると
ともに、当該加算カウント値を、前記帰還加算カウント
値として前記加算器に送出する第２のフリップフロップ
と、前記２のフリップフロップより出力される加算カウ
ント値を入力し、前記クロック信号を介して前記複数の
カウント値の総和として出力する第３のフリップフロッ
プとを備えて構成され、前記制御手段が、前記加算手段
より出力される前記複数のｍビットカウント値または複
数の２ビットカウント値の総和と前記高速カウント手段
より出力される複数の１ビットカウント値とを入力し
て、一時的に保持するレジスタと、前記レジスタより出
力される前記複数の複数のｍビットカウント値または複
数の２ビットカウント値の総和と前記高速カウント手段
より出力される複数の１ビットカウント値とを入力し
て、前記クロック信号の１周期に相応する分解能データ
を求め、前記加算手段に対する複数のカウント値を選択
するとともに、選択された複数のカウント値に対応し
て、前記分解能データの数値により加算上限規制する制
御信号を出力するとともに、前記複数のｍビットカウン
ト値または複数の２ビットカウント値の総和と前記分解
能データより測定開始から測定終了までの時間を算出し
て出力するマイクロプロセッサと、を備えて構成しても
よい。
においては、前記高速カウント手段は、前記測定対象の
信号入力および前記クロック信号を入力して、当該クロ
ック信号に同期する複数のイネーブル信号を生成して出
力する高周波パルス発生回路と、前記複数のイネーブル
信号および前記クロック信号の入力を受けて、それぞれ
前記ｍビットカウント値を生成して出力する複数のｍビ
ットカウンタと、前記複数のイネーブル信号および前記
クロック信号の入力を受けて、それぞれ前記２ビットカ
ウント値を生成して出力する複数の２ビットカウンタ
と、前記複数のイネーブル信号および前記クロック信号
の入力を受けて、それぞれ前記１ビットカウント値を生
成して出力する複数の１ビットカウンタとを備えて構成
され、前記加算手段が、前記高速カウント手段より出力
される複数のｍビットカウント値および複数の２ビット
カウント値を入力し、前記制御手段より送られてくるこ
記制御信号を介して何れか一方の複数のカウント値を選
択し、且つ選択された複数のカウント値に対応して、前
記分解能データの数値により加算規制されて最高値ビッ
トが規制された複数のカウント値を選択して出力するセ
レクタと、前記セレクタより出力される複数のカウント
値を入力し、前記クロック信号を介して当該複数のカウ
ント値を出力する第１のフリップフロップと、前記第１
のフリップフロップより出力される複数のカウント値を
入力し、所定の帰還加算カウント値と加算して、新たに
加算カウント値を生成して出力する加算器と、前記加算
器より出力される加算カウント値を入力し、前記クロッ
ク信号を介して、対応する加算カウント値を出力すると
ともに、当該加算カウント値を、前記帰還加算カウント
値として前記加算器に送出する第２のフリップフロップ
と、前記２のフリップフロップより出力される加算カウ
ント値を入力し、前記クロック信号を介して前記複数の
カウント値の総和として出力する第３のフリップフロッ
プとを備えて構成され、前記制御手段が、前記加算手段
より出力される前記複数のｍビットカウント値または複
数の２ビットカウント値の総和と前記高速カウント手段
より出力される複数の１ビットカウント値とを入力し
て、一時的に保持するレジスタと、前記レジスタより出
力される前記複数の複数のｍビットカウント値または複
数の２ビットカウント値の総和と前記高速カウント手段
より出力される複数の１ビットカウント値とを入力し
て、前記クロック信号の１周期に相応する分解能データ
を求め、前記加算手段に対する複数のカウント値を選択
するとともに、選択された複数のカウント値に対応し
て、前記分解能データの数値により加算上限規制する制
御信号を出力するとともに、前記複数のｍビットカウン
ト値または複数の２ビットカウント値の総和と前記分解
能データより測定開始から測定終了までの時間を算出し
て出力するマイクロプロセッサと、を備えて構成しても
よい。
【００１４】また、第３の発明の時間測定方法は、スト
ップウォッチ機能を用いて時間測定方法において、測定
対象の信号入力を受けて、所定の開始命令によりカウン
トを開始する第１のステップと、所定の終了命令により
当該カウントを終了する第２のステップと、前記第２の
ステップにおけるカウント終了後に、当該カウント値の
加算を開始する第３のステップと、前記第２のステップ
におけるカウント終了後に、対応するカウント値の分解
能数を測定する第４のステップと、前記第４のステップ
における分解能数の測定後に、前記カウント値を当該分
解能数に対応する所定回数だけ加算して加算終了とし、
当該カウント値の総和を求める第５のステップと、前記
第５のステップにおいて総和が求めれた後に、当該総和
を前記分解能数により徐算して平均処理を行う第６のス
テップと、前記第６のステップにおいて平均処理して求
められた平均値と、システムクロックパルスの周期との
乗算により、測定時間を算出する第７のステップと、を
有することを特徴としている。
ップウォッチ機能を用いて時間測定方法において、測定
対象の信号入力を受けて、所定の開始命令によりカウン
トを開始する第１のステップと、所定の終了命令により
当該カウントを終了する第２のステップと、前記第２の
ステップにおけるカウント終了後に、当該カウント値の
加算を開始する第３のステップと、前記第２のステップ
におけるカウント終了後に、対応するカウント値の分解
能数を測定する第４のステップと、前記第４のステップ
における分解能数の測定後に、前記カウント値を当該分
解能数に対応する所定回数だけ加算して加算終了とし、
当該カウント値の総和を求める第５のステップと、前記
第５のステップにおいて総和が求めれた後に、当該総和
を前記分解能数により徐算して平均処理を行う第６のス
テップと、前記第６のステップにおいて平均処理して求
められた平均値と、システムクロックパルスの周期との
乗算により、測定時間を算出する第７のステップと、を
有することを特徴としている。
【００１５】また第４の発明の時間測定方法は、ストッ
プウォッチ機能を用いて時間測定方法において、測定対
象の信号入力を受けて、所定の開始命令によりカウント
を開始する第１のステップと、所定の終了命令により当
該カウントを終了する第２のステップと、前記第２のス
テップにおけるカウント終了後に、所定の整数部におけ
る当該カウント値の加算を開始する第３のステップと、
予め定められた加算回数により、前記整数部のカウント
値の総和を求めて加算を終了とする第４のステップと、
前記整数部におけるカウント値の加算処理終了後に、当
該整数部のカウント値の総和を前記加算回数により徐算
して平均処理を行う第５のステップと、前記第５のステ
ップにおいて求められた整数部の平均値を補正する第６
のステップと、補正された整数部の平均値を保持する第
７のステップと、前記第２のステップにおけるカウント
の終了後に、小数部の加算を開始する第８のステップ
と、前記第２のステップにおけるカウントの終了後に、
分解能数を測定する第９のステップと、前記第９のステ
ップにおける分解能数の測定後において、対応するカウ
ント値を当該分解能数に対応する所定回数だけ加算し
て、小数部の加算終了とする第１０のステップと、前記
小数部のカウント値の総和を求める第１１のステップ
と、小数部の加算終了後に、当該小数部カウント値の総
和を前記分解能数で徐算して平均処理を行う第１２のス
テップと、前記第１２のステップにおいて平均処理して
求められた小数部の平均値を補正する第１３のステップ
と、補正された小数部の平均値を保持する第１４のステ
ップと、第７のステップにおいて保持されている補正さ
れた整数部の平均値と、前記第１４のステップにおいて
保持されている補正された小数部の平均値とを加算し
て、カウント値の平均値を求める第１５のステップと、
前記第１５のステップにおいて求められたカウント値
の平均値と、システムクロックパルスの周期との乗算に
より、測定時間を算出する第１６のステップとを有する
ことを特徴としている。
プウォッチ機能を用いて時間測定方法において、測定対
象の信号入力を受けて、所定の開始命令によりカウント
を開始する第１のステップと、所定の終了命令により当
該カウントを終了する第２のステップと、前記第２のス
テップにおけるカウント終了後に、所定の整数部におけ
る当該カウント値の加算を開始する第３のステップと、
予め定められた加算回数により、前記整数部のカウント
値の総和を求めて加算を終了とする第４のステップと、
前記整数部におけるカウント値の加算処理終了後に、当
該整数部のカウント値の総和を前記加算回数により徐算
して平均処理を行う第５のステップと、前記第５のステ
ップにおいて求められた整数部の平均値を補正する第６
のステップと、補正された整数部の平均値を保持する第
７のステップと、前記第２のステップにおけるカウント
の終了後に、小数部の加算を開始する第８のステップ
と、前記第２のステップにおけるカウントの終了後に、
分解能数を測定する第９のステップと、前記第９のステ
ップにおける分解能数の測定後において、対応するカウ
ント値を当該分解能数に対応する所定回数だけ加算し
て、小数部の加算終了とする第１０のステップと、前記
小数部のカウント値の総和を求める第１１のステップ
と、小数部の加算終了後に、当該小数部カウント値の総
和を前記分解能数で徐算して平均処理を行う第１２のス
テップと、前記第１２のステップにおいて平均処理して
求められた小数部の平均値を補正する第１３のステップ
と、補正された小数部の平均値を保持する第１４のステ
ップと、第７のステップにおいて保持されている補正さ
れた整数部の平均値と、前記第１４のステップにおいて
保持されている補正された小数部の平均値とを加算し
て、カウント値の平均値を求める第１５のステップと、
前記第１５のステップにおいて求められたカウント値
の平均値と、システムクロックパルスの周期との乗算に
より、測定時間を算出する第１６のステップとを有する
ことを特徴としている。
【００１６】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１７】図１は本発明の基本実施形態を示すブロッ
ク図である。図１に示されるように、本基本実施形態
は、高速カウンタ部１と、加算部２と、制御部３とを備
えて構成されている。また、図２は当該基本実施形態に
対応する第１の実施形態の構成を示すブロック図であ
り、高周波パルス発生回路４、ｎ個のｍビットカウンタ
５−１、５−２、…………、５−ｎ、およびｎ個の１ビ
ットカウンタ７−１、７−２、…………、７−ｎを含む
高周波カウンタ部１と、ｍ個のセレクタ(1) ８−１、セ
レクタ(2) ８−２、…………、セレクタ(m) ８−ｍを含
むセレクタ８、Ｄフリップフロップ９、１１および１
２、および加算器１０を含む加算部２と、レジスタ１３
およびＭＰＵ１４を含む制御部３とを備えて構成され
る。
ク図である。図１に示されるように、本基本実施形態
は、高速カウンタ部１と、加算部２と、制御部３とを備
えて構成されている。また、図２は当該基本実施形態に
対応する第１の実施形態の構成を示すブロック図であ
り、高周波パルス発生回路４、ｎ個のｍビットカウンタ
５−１、５−２、…………、５−ｎ、およびｎ個の１ビ
ットカウンタ７−１、７−２、…………、７−ｎを含む
高周波カウンタ部１と、ｍ個のセレクタ(1) ８−１、セ
レクタ(2) ８−２、…………、セレクタ(m) ８−ｍを含
むセレクタ８、Ｄフリップフロップ９、１１および１
２、および加算器１０を含む加算部２と、レジスタ１３
およびＭＰＵ１４を含む制御部３とを備えて構成され
る。
【００１８】また、図４は、高周波パルス発生回路４の
内部構成例、および対応するｎ個のｍビットカウンタ５
−１、５−２、…………、５−ｎを含むブロック図であ
り、この図４においては、当該高周波パルス発生回路４
に対応して高速カウンタ部１に含まれる１ビットカウン
タ７−１、７−２、…………、７−ｎの記載は省略され
ている。図４に示されるように、高周波パルス発生回路
４は、ｎ個のバッファ１６−１、１６−２、…………、
１６−ｎを含む遅延バッファ１５と、それぞれ２段に縦
続接続される２（ｎ＋１）個のフリップフロップ１８に
より形成されるシフトレジスタ１７と、ｎ個のＡＮＤ回
路２０を含む論理回路１９とを備えて構成される。
内部構成例、および対応するｎ個のｍビットカウンタ５
−１、５−２、…………、５−ｎを含むブロック図であ
り、この図４においては、当該高周波パルス発生回路４
に対応して高速カウンタ部１に含まれる１ビットカウン
タ７−１、７−２、…………、７−ｎの記載は省略され
ている。図４に示されるように、高周波パルス発生回路
４は、ｎ個のバッファ１６−１、１６−２、…………、
１６−ｎを含む遅延バッファ１５と、それぞれ２段に縦
続接続される２（ｎ＋１）個のフリップフロップ１８に
より形成されるシフトレジスタ１７と、ｎ個のＡＮＤ回
路２０を含む論理回路１９とを備えて構成される。
【００１９】図２に示される第１の実施形態において
は、半導体製品のプロセス限界速度よりも速い（時間が
短い）パルス処理を行うために、図４に示される高周波
パルス発生回路４が用いられている。しかしながら、こ
の高周波パルス発生回路４においては、シフトレジスタ
１７に含まれるフリップフリップ１８に対する入力タイ
ミングにおいて、レーシング（入力間競合）になった場
合に、当該フリップフロップ１８からの出力は不定状態
となり、或る一定時間後においては、出力レベルは
“Ｈ”レベルまたは“Ｌ”レベルの何れのレベルに安定
するかが不明どなるために、ｍビットカウンタ５−１、
５−２、…………、５−ｎにおけるカウント値には、少
なくとも±１カウントのずれを生じるという問題があ
る。この問題を解決するために、当該各ｍビットカウン
タにおけるカウント値のずれを補正した後に、それらの
カウント値の総数を求めて平均処理が行われる。この手
段としては、図２に示されるように、高周波パルス発生
回路４に含まれる遅延バッファ１５におけるバッファ１
６−１、１６−２、…………、１６−ｎの段数が異なる
ｎ個の信号に対応して、ｎ個のｍビットカウンタ５−
１、５−２、…………、５−ｎを設けてパイプライン化
し、ｎ個分のカウント値の総和を求める加算部２と、当
該カウント値の総和よりカウント値の平均値を求めるＭ
ＰＵ１４および当該ＭＰＵ１４に対するリード・ライト
のタイミング制御用のレジスタ１３を含む制御部３と
が、構成要素の一環として設けられている。
は、半導体製品のプロセス限界速度よりも速い（時間が
短い）パルス処理を行うために、図４に示される高周波
パルス発生回路４が用いられている。しかしながら、こ
の高周波パルス発生回路４においては、シフトレジスタ
１７に含まれるフリップフリップ１８に対する入力タイ
ミングにおいて、レーシング（入力間競合）になった場
合に、当該フリップフロップ１８からの出力は不定状態
となり、或る一定時間後においては、出力レベルは
“Ｈ”レベルまたは“Ｌ”レベルの何れのレベルに安定
するかが不明どなるために、ｍビットカウンタ５−１、
５−２、…………、５−ｎにおけるカウント値には、少
なくとも±１カウントのずれを生じるという問題があ
る。この問題を解決するために、当該各ｍビットカウン
タにおけるカウント値のずれを補正した後に、それらの
カウント値の総数を求めて平均処理が行われる。この手
段としては、図２に示されるように、高周波パルス発生
回路４に含まれる遅延バッファ１５におけるバッファ１
６−１、１６−２、…………、１６−ｎの段数が異なる
ｎ個の信号に対応して、ｎ個のｍビットカウンタ５−
１、５−２、…………、５−ｎを設けてパイプライン化
し、ｎ個分のカウント値の総和を求める加算部２と、当
該カウント値の総和よりカウント値の平均値を求めるＭ
ＰＵ１４および当該ＭＰＵ１４に対するリード・ライト
のタイミング制御用のレジスタ１３を含む制御部３と
が、構成要素の一環として設けられている。
【００２０】図２において、高周波パルス発生回路４に
おいては、クロックφの１周期がｎ分割され、ｎ個のｍ
ビットカウンタ５−１、５−２、…………、５−ｎに対
するイネーブル制御が行われる。これにより、ｍビット
カウンタ５−１、５−２、…………、５−ｎより出力さ
れるｎ個のｍビットカウント値は加算部２に含まれるセ
レクタ８に入力される。セレクタ８においては、制御部
３より送られてくる加算回数を規制する制御信号によ
り、例えばｎ1 （ｎ1 ＜ｎ）個のｍビットカウント値が
選択されたものとすると、これらの選択されたｎ1 個の
ｍビットカウント値が、Ｄフリップフロップ９、加算器
１０、Ｄフリップフロップ１１および１２を介して加算
され、当該ｎ1 個のｍビットカウント値の総和Σが求め
られる。このカウント値の総和Σはレジスタ１３に一旦
保持されて、ＭＰＵ１４に入力される。ＭＰＵ１４にお
いてはｎ1 個のｍビットカウント値に対する平均処理が
行われて、時間測定値の測定精度が、±１カウントより
±１／ｎ1 に改善される。即ち、これにより、レーシン
グ状態におけるカウント値のずれが補正される。
おいては、クロックφの１周期がｎ分割され、ｎ個のｍ
ビットカウンタ５−１、５−２、…………、５−ｎに対
するイネーブル制御が行われる。これにより、ｍビット
カウンタ５−１、５−２、…………、５−ｎより出力さ
れるｎ個のｍビットカウント値は加算部２に含まれるセ
レクタ８に入力される。セレクタ８においては、制御部
３より送られてくる加算回数を規制する制御信号によ
り、例えばｎ1 （ｎ1 ＜ｎ）個のｍビットカウント値が
選択されたものとすると、これらの選択されたｎ1 個の
ｍビットカウント値が、Ｄフリップフロップ９、加算器
１０、Ｄフリップフロップ１１および１２を介して加算
され、当該ｎ1 個のｍビットカウント値の総和Σが求め
られる。このカウント値の総和Σはレジスタ１３に一旦
保持されて、ＭＰＵ１４に入力される。ＭＰＵ１４にお
いてはｎ1 個のｍビットカウント値に対する平均処理が
行われて、時間測定値の測定精度が、±１カウントより
±１／ｎ1 に改善される。即ち、これにより、レーシン
グ状態におけるカウント値のずれが補正される。
【００２１】上記のように、加算部２に含まれるセレク
タ８においては、制御部３において生成される制御信号
により加算対象のｍビットカウント値の個数が選択され
ているが、その理由は次記のとうりである。即ち、一般
に、高周波パルス発生回路４において用いられている遅
延バッファ１５においては、電源電圧変動および温度条
件等により遅延時間にバラツキが生じ、これに起因して
クロックφの１周期の分解能ｎの値には随時変動が生じ
る状態となり、これに対応して、随時変動する分解能の
値を求めることが必要となる。この分解能の値を求める
手段としては、高速カウンタ部１には、ｍビットカウン
タの最下位１ビットを使用するｎ個の１ビットカウンタ
７−１、７−２、…………、７−ｎが設けられており、
ＭＰＵ１４に対するリード・ライトのタイミング制御用
のレジスタ１３を介して、ＭＰＵ１４においては、ｎ個
の１ビットカウンタ７−１、７−２、…………、７−ｎ
のそれぞれのカウント値の“Ｌ”レベルまたは“Ｈ”レ
ベルの連続するレベル値の個数により、クロックφの１
周期の分解能の値が求められる。例えば、ＭＰＵ１４に
より求められた分解能の値がｎ1 である場合には、加算
部２におけるｍビットカウント値の加算回数をｎ1 回に
規制する制御信号が生成されて、セレクタ８に送られ
る。この制御信号により、上述のように、セレクタ８に
おいてはｎ1 個のｍビットカウント値が選択されて加算
される。
タ８においては、制御部３において生成される制御信号
により加算対象のｍビットカウント値の個数が選択され
ているが、その理由は次記のとうりである。即ち、一般
に、高周波パルス発生回路４において用いられている遅
延バッファ１５においては、電源電圧変動および温度条
件等により遅延時間にバラツキが生じ、これに起因して
クロックφの１周期の分解能ｎの値には随時変動が生じ
る状態となり、これに対応して、随時変動する分解能の
値を求めることが必要となる。この分解能の値を求める
手段としては、高速カウンタ部１には、ｍビットカウン
タの最下位１ビットを使用するｎ個の１ビットカウンタ
７−１、７−２、…………、７−ｎが設けられており、
ＭＰＵ１４に対するリード・ライトのタイミング制御用
のレジスタ１３を介して、ＭＰＵ１４においては、ｎ個
の１ビットカウンタ７−１、７−２、…………、７−ｎ
のそれぞれのカウント値の“Ｌ”レベルまたは“Ｈ”レ
ベルの連続するレベル値の個数により、クロックφの１
周期の分解能の値が求められる。例えば、ＭＰＵ１４に
より求められた分解能の値がｎ1 である場合には、加算
部２におけるｍビットカウント値の加算回数をｎ1 回に
規制する制御信号が生成されて、セレクタ８に送られ
る。この制御信号により、上述のように、セレクタ８に
おいてはｎ1 個のｍビットカウント値が選択されて加算
される。
【００２２】上記のように、ＭＰＵ１４により、随時変
動する分解能の値に対応して加算部２における加算回数
を適切に求めることにより、当該加算回数に応じてＭＰ
Ｕ１４による平均化処理が有効に行われるとともに、そ
の波及効果として時間の測定時間におけるバラツキも解
消される。その理由は、当該時間測定システムが、時間
を測定する度ごとに随時変動する分解能の値を求めるよ
うに回路構成されており、この分解能の値を求める際の
測定時間が、クロックφの１周期または２周期に相応す
る数十μｓｅｃオーダーであり、電源電圧および温度等
における変動要素を、このような短時間内においては無
視することが可能となって、高周波パルス発生回路４の
出力レベルの反転状態が、同一チップ内、同一ファンク
ションブロックにおいては規則的に発生する状態が維持
されており、これにより正確な分解能ｎの値を求めるこ
とができることによる。
動する分解能の値に対応して加算部２における加算回数
を適切に求めることにより、当該加算回数に応じてＭＰ
Ｕ１４による平均化処理が有効に行われるとともに、そ
の波及効果として時間の測定時間におけるバラツキも解
消される。その理由は、当該時間測定システムが、時間
を測定する度ごとに随時変動する分解能の値を求めるよ
うに回路構成されており、この分解能の値を求める際の
測定時間が、クロックφの１周期または２周期に相応す
る数十μｓｅｃオーダーであり、電源電圧および温度等
における変動要素を、このような短時間内においては無
視することが可能となって、高周波パルス発生回路４の
出力レベルの反転状態が、同一チップ内、同一ファンク
ションブロックにおいては規則的に発生する状態が維持
されており、これにより正確な分解能ｎの値を求めるこ
とができることによる。
【００２３】次に、本発明の第２の実施形態について説
明する。図３は本実施形態の構成を示すブロック図であ
る。図３に示されるように、本実施形態は、高周波パル
ス発生回路４、ｎ' 個のｍビットカウンタ５−１、５−
２、…………、５−ｎ' （ｎ'は正整数：ｎ' ＜ｎ）、
ｎ個の２ビットカウンタ６−１、６−２、…………、６
−ｎおよびｎ個の１ビットカウンタ７−１、７−２、…
………、７−ｎを含む高周波カウンタ部１と、ｍ個のセ
レクタ(1) ８−１、セレクタ(2) ８−２、…………、セ
レクタ(m) ８−ｍを含むセレクタ８、Ｄフリップフロッ
プ９、１１および１２、および加算器１０を含む加算部
２と、レジスタ１３およびＭＰＵ１４を含む制御部３と
を備えて構成される。
明する。図３は本実施形態の構成を示すブロック図であ
る。図３に示されるように、本実施形態は、高周波パル
ス発生回路４、ｎ' 個のｍビットカウンタ５−１、５−
２、…………、５−ｎ' （ｎ'は正整数：ｎ' ＜ｎ）、
ｎ個の２ビットカウンタ６−１、６−２、…………、６
−ｎおよびｎ個の１ビットカウンタ７−１、７−２、…
………、７−ｎを含む高周波カウンタ部１と、ｍ個のセ
レクタ(1) ８−１、セレクタ(2) ８−２、…………、セ
レクタ(m) ８−ｍを含むセレクタ８、Ｄフリップフロッ
プ９、１１および１２、および加算器１０を含む加算部
２と、レジスタ１３およびＭＰＵ１４を含む制御部３と
を備えて構成される。
【００２４】本実施形態の第１の実施形態との相違点
は、高速カウンタ部１に含まれるｍビットカウンタの個
数がｎよりも少ない値のｎ' 個であり、また新たにｎ個
の２ビットカウンタ６−１、６−２、…………、６−ｎ
が付加されていることである。これは、時間測定システ
ムの回路規模を縮小するためであり、その手段として、
平均カウント値の整数部を求めるｍビットカウンタの段
数をｎ段からｎ' 段に減らし、小数点以下を求めるため
に、新たにｎ段の２ビットカウンタが設けられている。
以下においては、第１の実施形態の説明との重複を回避
するために、本実施形態の第１の実施形態と異なる点に
主眼をおいて説明する。
は、高速カウンタ部１に含まれるｍビットカウンタの個
数がｎよりも少ない値のｎ' 個であり、また新たにｎ個
の２ビットカウンタ６−１、６−２、…………、６−ｎ
が付加されていることである。これは、時間測定システ
ムの回路規模を縮小するためであり、その手段として、
平均カウント値の整数部を求めるｍビットカウンタの段
数をｎ段からｎ' 段に減らし、小数点以下を求めるため
に、新たにｎ段の２ビットカウンタが設けられている。
以下においては、第１の実施形態の説明との重複を回避
するために、本実施形態の第１の実施形態と異なる点に
主眼をおいて説明する。
【００２５】前述の第１の実施形態の場合と同様に、高
周波パルス発生回路４においては、レーシング（入力間
競合）になった場合に、シフトレジスタからの出力は不
定状態となり、出力レベルが“Ｈ”レベルまたは“Ｌ”
レベルの何れのレベルに安定するかが不明どなるため
に、ｍビットカウンタ５−１、５−２、…………、５−
ｎにおけるカウント値には、少なくとも±１カウントの
ずれを生じる惧れがあり、これに対処するために、当該
各ｍビットカウンタにおけるカウント値のずれを補正し
た後に、それらのカウント値の総数を求めて平均処理が
行われる。この手段としては、図３に示されるように、
高周波パルス発生回路４の出力に対応して、ｎ' 個のｍ
ビットカウンタ５−１、５−２、…………、５−ｎ'
と、ｎ個の２ビットカウンタ６−１、６−２、………
…、６−ｎを設けてパイプライン化し、これらのｍビッ
トカウント値または２ビットカウント値の総和を求める
加算部２と、これらのカウント値の総和よりカウント値
の平均値を求めるＭＰＵ１４および当該ＭＰＵ１４に対
するリード・ライトのタイミング制御用のレジスタ１３
を含む制御部３とが、構成要素の一環として設けられて
いる。
周波パルス発生回路４においては、レーシング（入力間
競合）になった場合に、シフトレジスタからの出力は不
定状態となり、出力レベルが“Ｈ”レベルまたは“Ｌ”
レベルの何れのレベルに安定するかが不明どなるため
に、ｍビットカウンタ５−１、５−２、…………、５−
ｎにおけるカウント値には、少なくとも±１カウントの
ずれを生じる惧れがあり、これに対処するために、当該
各ｍビットカウンタにおけるカウント値のずれを補正し
た後に、それらのカウント値の総数を求めて平均処理が
行われる。この手段としては、図３に示されるように、
高周波パルス発生回路４の出力に対応して、ｎ' 個のｍ
ビットカウンタ５−１、５−２、…………、５−ｎ'
と、ｎ個の２ビットカウンタ６−１、６−２、………
…、６−ｎを設けてパイプライン化し、これらのｍビッ
トカウント値または２ビットカウント値の総和を求める
加算部２と、これらのカウント値の総和よりカウント値
の平均値を求めるＭＰＵ１４および当該ＭＰＵ１４に対
するリード・ライトのタイミング制御用のレジスタ１３
を含む制御部３とが、構成要素の一環として設けられて
いる。
【００２６】図３において、高周波パルス発生回路４に
おいては、クロックφの入力を受けて、当該クロックφ
の１周期がｎ' 分割され、ｎ' 個のｍビットカウンタ５
−１、５−２、…………、５−ｎ' に対するイネーブル
制御が行われるとともに、同じくクロックφの１周期が
ｎ分割され、それぞれｎ個の２ビットカウンタ６−１、
６−２、…………、６−ｎ、およびｎ個の１ビットカウ
ンタ７−１、７−２、…………、７−ｎに対するイネー
ブル制御が行われる。これにより、ｍビットカウンタ５
−１、５−２、…………、５−ｎ' より出力されるｎ'
個のｍビットカウント値、および２ビットカウンタ６−
１、６−２、…………、６−ｎより出力されるｎ個の２
ビットカウンタ値は、加算部２内のセレクタ(1) ８ー
１、セレクタ(2) ８−２、…………、セレクタ(m) ８−
ｍを含むセレクタ８に入力される。セレクタ８において
は、制御部３より入力される制御信号により、これらの
ｎ'個のｍビットカウント値とｎ個の２ビットカウント
値の何れか一方のカウント値が、前記制御信号により規
制される所定の加算回数枠内において選択される。セレ
クタ８において選択されて出力されるカウント値は、前
述の第１の実施形態の場合と同様に、Ｄフリップフロッ
プ９、加算器１０、Ｄフリップフロップ１１および１２
を介して加算処理され、当該選択されたカウント値の総
和が求められて出力され、制御部３に入力されて制御部
３のレジスタ１３に保持される。このレジスタに保持さ
れている選択されたカウント値の総和のデータは、ＭＰ
Ｕ１４のリード・ライトのタイミングでＭＰＵにリード
・ライトされる。
おいては、クロックφの入力を受けて、当該クロックφ
の１周期がｎ' 分割され、ｎ' 個のｍビットカウンタ５
−１、５−２、…………、５−ｎ' に対するイネーブル
制御が行われるとともに、同じくクロックφの１周期が
ｎ分割され、それぞれｎ個の２ビットカウンタ６−１、
６−２、…………、６−ｎ、およびｎ個の１ビットカウ
ンタ７−１、７−２、…………、７−ｎに対するイネー
ブル制御が行われる。これにより、ｍビットカウンタ５
−１、５−２、…………、５−ｎ' より出力されるｎ'
個のｍビットカウント値、および２ビットカウンタ６−
１、６−２、…………、６−ｎより出力されるｎ個の２
ビットカウンタ値は、加算部２内のセレクタ(1) ８ー
１、セレクタ(2) ８−２、…………、セレクタ(m) ８−
ｍを含むセレクタ８に入力される。セレクタ８において
は、制御部３より入力される制御信号により、これらの
ｎ'個のｍビットカウント値とｎ個の２ビットカウント
値の何れか一方のカウント値が、前記制御信号により規
制される所定の加算回数枠内において選択される。セレ
クタ８において選択されて出力されるカウント値は、前
述の第１の実施形態の場合と同様に、Ｄフリップフロッ
プ９、加算器１０、Ｄフリップフロップ１１および１２
を介して加算処理され、当該選択されたカウント値の総
和が求められて出力され、制御部３に入力されて制御部
３のレジスタ１３に保持される。このレジスタに保持さ
れている選択されたカウント値の総和のデータは、ＭＰ
Ｕ１４のリード・ライトのタイミングでＭＰＵにリード
・ライトされる。
【００２７】ＭＰＵ１４においては、セレクタ８におい
てｍビットカウント値が選択され、ｍビットカウント値
に対する分解能の値としてｎ2 （ｎ2 ＜ｎ' ）が求めら
れる場合には、当該ｍビットカウント値の総和の値を、
この分解能ｎ2 の値によって除算することにより、当該
ｍビットカウント値の平均値が求められる。また、セレ
クタ８において２ビットカウント値が選択され、２ビッ
トカウント値に対する分解能の値としてｎ1 （ｎ1 ＜
ｎ）が求められる場合には、当該当該２ビットカウント
値の総和の値を、このｎ1 の値によって除算することに
より、当該２ビットカウント値の平均値が求められる。
この場合において、パイプライン化したｍビットカウン
タ５−１、５−２、…………、５−ｎ' および２ビット
カウンタ６−１、６−２、…………、６−ｎにおいて
は、共にクロックφの１周期内のカウント値のバラツキ
は＋１以内である。従って、２ビットカウンタ６−１、
６−２、…………、６−ｎにおけるカウント値は、高周
波パルス発生回路４に用いられている遅延バッファ（図
４参照）の段数が、最小の２ビットカウンタのカウント
値または＋１のカウント値となり、小数点以下の要素を
含んでいる計数は、２ビットカウンタ６−１、６−２、
…………、６−ｎの最下位ビットのカウント値となる。
てｍビットカウント値が選択され、ｍビットカウント値
に対する分解能の値としてｎ2 （ｎ2 ＜ｎ' ）が求めら
れる場合には、当該ｍビットカウント値の総和の値を、
この分解能ｎ2 の値によって除算することにより、当該
ｍビットカウント値の平均値が求められる。また、セレ
クタ８において２ビットカウント値が選択され、２ビッ
トカウント値に対する分解能の値としてｎ1 （ｎ1 ＜
ｎ）が求められる場合には、当該当該２ビットカウント
値の総和の値を、このｎ1 の値によって除算することに
より、当該２ビットカウント値の平均値が求められる。
この場合において、パイプライン化したｍビットカウン
タ５−１、５−２、…………、５−ｎ' および２ビット
カウンタ６−１、６−２、…………、６−ｎにおいて
は、共にクロックφの１周期内のカウント値のバラツキ
は＋１以内である。従って、２ビットカウンタ６−１、
６−２、…………、６−ｎにおけるカウント値は、高周
波パルス発生回路４に用いられている遅延バッファ（図
４参照）の段数が、最小の２ビットカウンタのカウント
値または＋１のカウント値となり、小数点以下の要素を
含んでいる計数は、２ビットカウンタ６−１、６−２、
…………、６−ｎの最下位ビットのカウント値となる。
【００２８】次に、小数点以下の値を求めるカウンタを
２ビットにしたのは、複数のカウンタの値を加算して総
和を求め、加算した回数で除算して求める平均値の精度
を下げないために、桁上がりの情報が必要となるためで
ある。従って、２ビットカウンタ６−１、６−２、……
……、６−ｎのカウント値の平均値は、小数点以下のみ
の値だけではなく、整数部の値まで含んでいる必要がな
い整数部の値をＭＰＵ４５により削除し、小数部の平均
値を求め、整数部の平均値を加算してクロックφの周期
に乗算することにより、測定時間が算出される。
２ビットにしたのは、複数のカウンタの値を加算して総
和を求め、加算した回数で除算して求める平均値の精度
を下げないために、桁上がりの情報が必要となるためで
ある。従って、２ビットカウンタ６−１、６−２、……
……、６−ｎのカウント値の平均値は、小数点以下のみ
の値だけではなく、整数部の値まで含んでいる必要がな
い整数部の値をＭＰＵ４５により削除し、小数部の平均
値を求め、整数部の平均値を加算してクロックφの周期
に乗算することにより、測定時間が算出される。
【００２９】次に、本発明の第１の実施形態における時
間測定方法について説明する。図５は、第１の実施形態
における測定手順を示すフローチャートである。図５に
おいて、まずステップ５１において、システムリセット
作動により時間測定システムにおけるデータの初期化が
行われる。次いで、ステップ５２においては、高周波パ
ルス発生回路４にＳＴＡＲＴ信号が入力され、ステップ
５３において、高速カウンタ部１に含まれるｍビットカ
ウンタ５−１〜５−ｎおよび１ビットカウンタ７−１〜
７−ｎにおいてカウント動作が開始され、ステップ５４
において高周波パルス発生回路４にＳＴＯＰ信号が入力
されて、ステップ５５においては、ｍビットカウンタ５
−１〜５−ｎおよび１ビットカウンタ７−１〜７−ｎに
おけるカウント動作が終了する。次いで、ステップ５６
においては、加算部２において、セレクタ８により選択
されるｍビットカウント値の加算が開始されて、ステッ
プ５８に移行するとともに、ステップ５７においては、
ステップ５６に並行して、レジスタ１３内に保持されて
いるカウント値加算データがＭＰＵ１４により処理さ
れ、分解能の値が測定されてステップ５８に移行する。
ステップ５８においては、加算部２において、ｍビット
カウント値の加算が行われ、制御部３からの制御信号を
介して、ｎ1 個のｍビットカウント値の総和Σが求めら
れる。ステップ５９においては加算終了となって、レジ
スタ１３にカウント値の総和Σが格納され、ステップ６
０においては、ＭＰＵ１４において、レジスタ１３に保
持されているカウント値の総和Σを取込んで平均処理が
行われ、ステップ６１において、ステップ６０において
求められた平均値（分解能）とシステムクロックの周期
より、ＭＰＵ１４による計算処理を介して所望の時間測
定値が求められる。
間測定方法について説明する。図５は、第１の実施形態
における測定手順を示すフローチャートである。図５に
おいて、まずステップ５１において、システムリセット
作動により時間測定システムにおけるデータの初期化が
行われる。次いで、ステップ５２においては、高周波パ
ルス発生回路４にＳＴＡＲＴ信号が入力され、ステップ
５３において、高速カウンタ部１に含まれるｍビットカ
ウンタ５−１〜５−ｎおよび１ビットカウンタ７−１〜
７−ｎにおいてカウント動作が開始され、ステップ５４
において高周波パルス発生回路４にＳＴＯＰ信号が入力
されて、ステップ５５においては、ｍビットカウンタ５
−１〜５−ｎおよび１ビットカウンタ７−１〜７−ｎに
おけるカウント動作が終了する。次いで、ステップ５６
においては、加算部２において、セレクタ８により選択
されるｍビットカウント値の加算が開始されて、ステッ
プ５８に移行するとともに、ステップ５７においては、
ステップ５６に並行して、レジスタ１３内に保持されて
いるカウント値加算データがＭＰＵ１４により処理さ
れ、分解能の値が測定されてステップ５８に移行する。
ステップ５８においては、加算部２において、ｍビット
カウント値の加算が行われ、制御部３からの制御信号を
介して、ｎ1 個のｍビットカウント値の総和Σが求めら
れる。ステップ５９においては加算終了となって、レジ
スタ１３にカウント値の総和Σが格納され、ステップ６
０においては、ＭＰＵ１４において、レジスタ１３に保
持されているカウント値の総和Σを取込んで平均処理が
行われ、ステップ６１において、ステップ６０において
求められた平均値（分解能）とシステムクロックの周期
より、ＭＰＵ１４による計算処理を介して所望の時間測
定値が求められる。
【００３０】また、図６および図７は、第２の実施形態
における測定手順を示すフローチャートである。図６に
おいて、まずステップ７１において、システムリセット
作動により時間測定システムにおけるデータの初期化が
行われる。次いで、ステップ７２においては、高周波パ
ルス発生回路４にＳＴＡＲＴ信号が入力され、ステップ
７３において、高速カウンタ部１のｍビットカウンタ５
−１〜５−ｎ' 、２ビットカウンタ６−１〜６−ｎおよ
び１ビットカウンタ７−１〜７−ｎにおいてカウント動
作が開始され、ステップ７４において高周波パルス発生
回路４にＳＴＯＰ信号が入力されて、ステップ７５にお
いては、ｍビットカウンタ５−１〜５−ｎ' 、２ビット
カウンタ６−１〜６−ｎおよび１ビットカウンタ７−１
〜７−ｎにおけるカウント動作が終了する。次いで、ス
テップ７６においては、加算部２において、セレクタ８
により選択されたｍビットカウント値の加算が開始され
て、ステップ７８に移行するとともに、ステップ７７に
おいては、ステップ７６に並行して、レジスタ１３内に
保持されているカウント値加算データがＭＰＵ１４によ
り処理され、分解能の値が測定されてステップ８３（図
７参照）に移行する。ステップ７８においては、加算部
２において、ｍビットカウント値の加算が行われ、制御
部３からの制御信号を介して、ｎ2 個のｍビットカウン
ト値の総和としてΣ1 が求められる。ステップ７９にお
いては、レジスタ１３に格納されるステップ７８の結果
を用いてＭＰＵ１４により平均処理が行われ、整数部に
対応する平均値Ｈ1 が求められる。ステップ８０におい
ては、ステップ７９において求められた平均値Ｈ1 の小
数値を削除し、当該平均値Ｈ1 に対する補正を行い平均
値Ｈ1 の整数部ｈ1 を求め、ステップ８１（図７参照）
に移行する。
における測定手順を示すフローチャートである。図６に
おいて、まずステップ７１において、システムリセット
作動により時間測定システムにおけるデータの初期化が
行われる。次いで、ステップ７２においては、高周波パ
ルス発生回路４にＳＴＡＲＴ信号が入力され、ステップ
７３において、高速カウンタ部１のｍビットカウンタ５
−１〜５−ｎ' 、２ビットカウンタ６−１〜６−ｎおよ
び１ビットカウンタ７−１〜７−ｎにおいてカウント動
作が開始され、ステップ７４において高周波パルス発生
回路４にＳＴＯＰ信号が入力されて、ステップ７５にお
いては、ｍビットカウンタ５−１〜５−ｎ' 、２ビット
カウンタ６−１〜６−ｎおよび１ビットカウンタ７−１
〜７−ｎにおけるカウント動作が終了する。次いで、ス
テップ７６においては、加算部２において、セレクタ８
により選択されたｍビットカウント値の加算が開始され
て、ステップ７８に移行するとともに、ステップ７７に
おいては、ステップ７６に並行して、レジスタ１３内に
保持されているカウント値加算データがＭＰＵ１４によ
り処理され、分解能の値が測定されてステップ８３（図
７参照）に移行する。ステップ７８においては、加算部
２において、ｍビットカウント値の加算が行われ、制御
部３からの制御信号を介して、ｎ2 個のｍビットカウン
ト値の総和としてΣ1 が求められる。ステップ７９にお
いては、レジスタ１３に格納されるステップ７８の結果
を用いてＭＰＵ１４により平均処理が行われ、整数部に
対応する平均値Ｈ1 が求められる。ステップ８０におい
ては、ステップ７９において求められた平均値Ｈ1 の小
数値を削除し、当該平均値Ｈ1 に対する補正を行い平均
値Ｈ1 の整数部ｈ1 を求め、ステップ８１（図７参照）
に移行する。
【００３１】次いで、図７において、ステップ８０およ
びステップ７７に続いて、ステップ８１においては、前
記平均値Ｈ1 の整数部ｈ1 をＭＰＵ１４において保持
し、ステップ８２においては、セレクタ８により２ビッ
トカウンタ値が選択されて、対応する小数部の加算が開
始される。ステップ８３においては、上記の２ビットカ
ウント値の加算が行われ、制御部３からの制御信号を介
して、ｎ1 個の２ビットカウント値の総和としてΣ2 が
求められる。ステップ８４においては２ビットカウンタ
値の加算終了となり、レジスタ１３にカウント値の総和
Σ2 が格納され、ステップ８５においては、ＭＰＵ１４
において、レジスタ１３に保持されている２ビットカウ
ント値の総和Σ2 を取込んで平均処理が行われ、小数部
の平均値Ｈ2 が求められる。ステップ８６においては、
ステップ８５において求められた平均値Ｈ2 の整数値を
削除し、当該平均値Ｈ2 に対する補正を行い平均値Ｈ2
の小数部ｈ2 を求め、次いでステップ８７において、平
均値Ｈ2 の小数部ｈ2 をＭＰＵ１４において保持し、ス
テップ８８において、ＭＰＵ１４にそれぞれ保持されて
いる前記平均値Ｈ1 の整数部ｈ1 および平均値Ｈ2 の小
数部ｈ2 に対する加算処理が当該ＭＰＵ１４により行わ
れて、カウント値の平均値Ｈ（分解能）が求められる。
そして、ステップ８９においては、ステップ８８におい
て求められた平均値Ｈ（分解能）とシステムクロックの
周期より、ＭＰＵ１４による計算処理を介して所望の時
間測定値が求められる。
びステップ７７に続いて、ステップ８１においては、前
記平均値Ｈ1 の整数部ｈ1 をＭＰＵ１４において保持
し、ステップ８２においては、セレクタ８により２ビッ
トカウンタ値が選択されて、対応する小数部の加算が開
始される。ステップ８３においては、上記の２ビットカ
ウント値の加算が行われ、制御部３からの制御信号を介
して、ｎ1 個の２ビットカウント値の総和としてΣ2 が
求められる。ステップ８４においては２ビットカウンタ
値の加算終了となり、レジスタ１３にカウント値の総和
Σ2 が格納され、ステップ８５においては、ＭＰＵ１４
において、レジスタ１３に保持されている２ビットカウ
ント値の総和Σ2 を取込んで平均処理が行われ、小数部
の平均値Ｈ2 が求められる。ステップ８６においては、
ステップ８５において求められた平均値Ｈ2 の整数値を
削除し、当該平均値Ｈ2 に対する補正を行い平均値Ｈ2
の小数部ｈ2 を求め、次いでステップ８７において、平
均値Ｈ2 の小数部ｈ2 をＭＰＵ１４において保持し、ス
テップ８８において、ＭＰＵ１４にそれぞれ保持されて
いる前記平均値Ｈ1 の整数部ｈ1 および平均値Ｈ2 の小
数部ｈ2 に対する加算処理が当該ＭＰＵ１４により行わ
れて、カウント値の平均値Ｈ（分解能）が求められる。
そして、ステップ８９においては、ステップ８８におい
て求められた平均値Ｈ（分解能）とシステムクロックの
周期より、ＭＰＵ１４による計算処理を介して所望の時
間測定値が求められる。
【００３２】
【発明の効果】以上説明したように、本発明は、クロッ
クを複数ビットカウンタの最小パルス幅を満足する範囲
とし、カウンタのイネーブル信号ラインに、それぞれ所
要の分解能を持たせるための遅延素子および対応するレ
ジスタを設け、後段のイネーブル付きカウンタのイネー
ブルを制御する高周波パルス発生回路と、時間測定用カ
ウンタをパイプライン化するとともにカウント値の総和
を求める加算部と、随時変動する分解能ｎを求めて平均
化処理を行う制御部とを備え、クロック周期の１／ｎ時
間ごとに時間測定を行うことにより、システムの動作速
度において一義的に定められる周期よりも細かい精度で
時間測定を行うことが可能となり、測定精度を向上させ
ることができるという効果がある。
クを複数ビットカウンタの最小パルス幅を満足する範囲
とし、カウンタのイネーブル信号ラインに、それぞれ所
要の分解能を持たせるための遅延素子および対応するレ
ジスタを設け、後段のイネーブル付きカウンタのイネー
ブルを制御する高周波パルス発生回路と、時間測定用カ
ウンタをパイプライン化するとともにカウント値の総和
を求める加算部と、随時変動する分解能ｎを求めて平均
化処理を行う制御部とを備え、クロック周期の１／ｎ時
間ごとに時間測定を行うことにより、システムの動作速
度において一義的に定められる周期よりも細かい精度で
時間測定を行うことが可能となり、測定精度を向上させ
ることができるという効果がある。
【００３３】また、従来の時間測定システムにおいて
は、システムの動作速度において精度維持が図られてお
り、これによりＥＣＬ構成によっているためコスト高に
なるのに対比して、本発明においては、ＣＭＯＳ構成に
より時間測定システムを実現することが可能となり、コ
ストを大幅に削減することができるという効果がある。
は、システムの動作速度において精度維持が図られてお
り、これによりＥＣＬ構成によっているためコスト高に
なるのに対比して、本発明においては、ＣＭＯＳ構成に
より時間測定システムを実現することが可能となり、コ
ストを大幅に削減することができるという効果がある。
【図１】本発明の基本実施形態の構成を示すブロック図
である。
である。
【図２】本発明の第１の実施形態の構成を示すブロック
図である。
図である。
【図３】本発明の第２の実施形態の構成を示すブロック
図である。
図である。
【図４】高周波パルス発生回路の構成を示すブロック図
である。
である。
【図５】第１の実施形態における測定方法のフローチャ
ートを示す図である。
ートを示す図である。
【図６】第２の実施形態における測定方法のフローチャ
ートを示す図である。
ートを示す図である。
【図７】第２の実施形態における測定方法のフローチャ
ートを示す図である。
ートを示す図である。
【図８】従来例１の構成を示すブロック図である。
【図９】前記従来例１における動作タイミング図であ
る。
る。
【図１０】従来例２の構成を示すブロック図である。
【図１１】従来例３の構成を示すブロック図である。
【図１２】前記従来例３における動作タイミング図であ
る。
る。
１ 高速カウンタ部 ２ 加算部 ３ 制御部 ４ 高周波パルス発生回路 ５−１〜５−ｎ、２４ ｍビットカウンタ ６−１〜６−ｎ ２ビットカウンタ ７−１〜７−ｎ １ビットカウンタ ８ セレクタ ８−１〜８−ｍ セレクタ(1) 〜セレクタ(m) ９、１１、１２、２２、２３ Ｄフリップフロップ １０ 加算器 １３、２５ レジスタ １４、２６ ＭＰＵ １５ 遅延バッファ １６−１〜１６−ｎ バッファ １７ シフトレジスタ １８ フリップフロップ １９ 論理回路 ２０、２１ ＡＮＤ回路 ２７ 微分回路 ２８、３３、４４ 基準データ出力部 ２９ ラッチタイミング回路 ３０、３１、３６〜３９ カウンタ ３２、４５ 仕事量化部 ３４ 平均処理回路 ３５ 計測パルス入力回路 ４０〜４３、４６ ラッチ ５１〜６１、７１〜８９ ステップ
Claims (6)
- 【請求項１】 ストップウォッチ機能を有する時間測定
システムにおいて、 測定対象の信号入力を受けて、測定開始信号および測定
終了信号により制御され、所定のクロック信号を介して
前記測定対象の信号に対応する複数のｍビットカウント
値および複数の１ビットカウント値を生成して出力する
高速カウント手段と、 前記高速カウント手段より出力される複数のｍビットカ
ウント値を入力して、所定の制御信号により加算回数規
制されて、最大カウント値が所定値に規定される複数の
ｍビットカウント値を前記クロック信号を介して加算
し、当該複数のｍビットカウント値の総和を求めて出力
する加算手段と、 前記加算手段より出力される複数のｍビットカウント値
の総和と、前記高速カウント手段より出力される複数の
１ビットカウント値との入力を受けて、前記クロック信
号の１周期に相応する分解能データを求め、前記加算手
段におけるｍビットカウント値の加算回数を規制する前
記制御信号を生成して出力するとともに、前記複数のｍ
ビットカウント値の総和と前記分解能データより、測定
開始から測定終了までの前記測定対象の信号に対応する
時間を算出して出力する制御手段と、 を備えて構成されることを特徴とする時間測定システ
ム。 - 【請求項２】 前記高速カウント手段が、前記測定対象
の信号入力および前記クロック信号を入力して、当該ク
ロック信号に同期する複数のイネーブル信号を生成して
出力する高周波パルス発生回路と、 前記複数のイネーブル信号および前記クロック信号の入
力を受けて、それぞれ前記ｍビットカウント値を生成し
て出力する複数のｍビットカウンタと、 前記複数のイネーブル信号および前記クロック信号の入
力を受けて、それぞれ前記１ビットカウント値を生成し
て出力する複数の１ビットカウンタとを備えて構成さ
れ、 前記加算手段が、前記高速カウント手段より出力される
複数のｍビットカウント値を入力し、前記制御手段より
送られてくる前記制御信号の入力を受けて、当該制御信
号により加算回数規制されて、最大カウント値が所定値
に規定される複数のｍビットカウント値を選択して出力
するセレクタと、 前記セレクタより出力される複数のｍビットカウント値
を入力し、前記クロック信号を介して当該複数のｍビッ
トカウント値を出力する第１のフリップフロップと、 前記第１のフリップフロップより出力される複数のｍビ
ットカウント値を入力し、所定の帰還加算ｍビットカウ
ント値と加算して、新たに加算ｍビットカウント値を生
成して出力する加算器と、 前記加算器より出力される加算ｍビットカウント値を入
力し、前記クロック信号を介して、対応する加算ｍビッ
トカウント値を出力するとともに、当該加算ｍビットカ
ウント値を、前記帰還加算ｍビットカウント値として前
記加算器に送出する第２のフリップフロップと、 前記２のフリップフロップより出力される加算ｍビット
カウント値を入力し、前記クロック信号を介して加算対
象のｍビットカウント値の総和として出力する第３のフ
リップフロップとを備えて構成され、 前記制御手段が、前記加算手段より出力されるｍビット
カウント値の総和と前記高速カウント手段より出力され
る複数の１ビットカウント値とを入力して、一時的に保
持するレジスタと、 前記レジスタより出力される前記ｍビットカウント値の
総和と前記高速カウント手段より出力される複数の１ビ
ットカウント値とを入力して、前記クロック信号の１周
期に相応する分解能データを求め、前記加算手段に対す
る加算回数を規制する前記制御信号を出力するととも
に、前記ｍビットカウント値の総和と前記分解能データ
より測定開始から測定終了までの時間を算出して出力す
るマイクロプロセッサと、を備えて構成される請求項１
記載の時間測定システム。 - 【請求項３】 ストップウォッチ機能を有する時間測定
システムにおいて、 測定対象の信号入力を受けて、測定開始信号および測定
終了信号により制御され、所定のクロック信号を介して
前記測定対象の信号に対応する複数のｍビットカウント
値、複数の２ビットカウント値および複数の１ビットカ
ウント値を生成して出力する高速カウント手段と、 前記高速カウント手段より出力される複数のｍビットカ
ウント値および複数の２ビットカウント値を入力して、
所定の制御信号を介して、これらの複数のｍビットカウ
ント値または複数の２ビットカウント値の一方のカウン
ト値が選択され、且つ加算回数規制されて最大カウント
値が所定値に規定された複数のｍビットまたは２ビット
のカウント値を前記クロック信号を介して加算し、当該
複数のｍビットカウント値または複数の２ビットカウン
ト値の総和を求めて出力する加算手段と、 前記加算手段より出力される複数のｍビットカウント値
または複数の２ビットカウント値の総和と、前記高速カ
ウント手段より出力される複数の１ビットカウント値と
の入力を受けて、複数のｍビットカウント値および複数
の２ビットカウント値の総和と、それぞれのビットカウ
ント値に対応する分解能データを求め、それぞれのビッ
トカウント値に対応する前記制御信号を生成して出力す
るとともに、複数のｍビットカウント値および複数の２
ビットカウント値のそれぞれのビットカウント値の総和
と前記分解能データより測定開始から測定終了までの時
間を算出して出力する制御手段と、 を備えて構成されることを特徴とする時間測定システ
ム。 - 【請求項４】 前記高速カウント手段が、前記測定対象
の信号入力および前記クロック信号を入力して、当該ク
ロック信号に同期する複数のイネーブル信号を生成して
出力する高周波パルス発生回路と、 前記複数のイネーブル信号および前記クロック信号の入
力を受けて、それぞれ前記ｍビットカウント値を生成し
て出力する複数のｍビットカウンタと、 前記複数のイネーブル信号および前記クロック信号の入
力を受けて、それぞれ前記２ビットカウント値を生成し
て出力する複数の２ビットカウンタと、 前記複数のイネーブル信号および前記クロック信号の入
力を受けて、それぞれ前記１ビットカウント値を生成し
て出力する複数の１ビットカウンタとを備えて構成さ
れ、 前記加算手段が、前記高速カウント手段より出力される
複数のｍビットカウント値および複数の２ビットカウン
ト値を入力し、前記制御手段より送られてくるこ記制御
信号を介して何れか一方の複数のカウント値を選択し、
且つ選択された複数のカウント値に対応して、前記分解
能データの数値により加算規制されて最高値ビットが規
制された複数のカウント値を選択して出力するセレクタ
と、 前記セレクタより出力される複数のカウント値を入力
し、前記クロック信号を介して当該複数のカウント値を
出力する第１のフリップフロップと、 前記第１のフリップフロップより出力される複数のカウ
ント値を入力し、所定の帰還加算カウント値と加算し
て、新たに加算カウント値を生成して出力する加算器
と、 前記加算器より出力される加算カウント値を入力し、前
記クロック信号を介して、対応する加算カウント値を出
力するとともに、当該加算カウント値を、前記帰還加算
カウント値として前記加算器に送出する第２のフリップ
フロップと、 前記２のフリップフロップより出力される加算カウント
値を入力し、前記クロック信号を介して前記複数のカウ
ント値の総和として出力する第３のフリップフロップと
を備えて構成され、 前記制御手段が、前記加算手段より出力される前記複数
のｍビットカウント値または複数の２ビットカウント値
の総和と前記高速カウント手段より出力される複数の１
ビットカウント値とを入力して、一時的に保持するレジ
スタと、 前記レジスタより出力される前記複数の複数のｍビット
カウント値または複数の２ビットカウント値の総和と前
記高速カウント手段より出力される複数の１ビットカウ
ント値とを入力して、前記クロック信号の１周期に相応
する分解能データを求め、前記加算手段に対する複数の
カウント値を選択するとともに、選択された複数のカウ
ント値に対応して、前記分解能データの数値により加算
上限規制する制御信号を出力するとともに、前記複数の
ｍビットカウント値または複数の２ビットカウント値の
総和と前記分解能データより測定開始から測定終了まで
の時間を算出して出力するマイクロプロセッサと、 を備えて構成される請求項５記載の時間測定システム。 - 【請求項５】 ストップウォッチ機能を用いて時間測定
方法において、 測定対象の信号入力を受けて、所定の開始命令によりカ
ウントを開始する第１のステップと、 所定の終了命令により当該カウントを終了する第２のス
テップと、 前記第２のステップにおけるカウント終了後に、当該カ
ウント値の加算を開始する第３のステップと、 前記第２のステップにおけるカウント終了後に、対応す
るカウント値の分解能数を測定する第４のステップと、 前記第４のステップにおける分解能数の測定後に、前記
カウント値を当該分解能数に対応する所定回数だけ加算
して加算終了とし、当該カウント値の総和を求める第５
のステップと、 前記第５のステップにおいて総和が求めれた後に、当該
総和を前記分解能数により徐算して平均処理を行う第６
のステップと、 前記第６のステップにおいて平均処理して求められた平
均値と、システムクロックパルスの周期との乗算によ
り、測定時間を算出する第７のステップと、 を有することを特徴とする時間測定方法。 - 【請求項６】 ストップウォッチ機能を用いて時間測定
方法において、 測定対象の信号入力を受けて、所定の開始命令によりカ
ウントを開始する第１のステップと、 所定の終了命令により当該カウントを終了する第２のス
テップと、 前記第２のステップにおけるカウント終了後に、所定の
整数部における当該カウント値の加算を開始する第３の
ステップと、 予め定められた加算回数により、前記整数部のカウント
値の総和を求めて加算を終了とする第４のステップと、 前記整数部におけるカウント値の加算処理終了後に、当
該整数部のカウント値の総和を前記加算回数により徐算
して平均処理を行う第５のステップと、 前記第５のステップにおいて求められた整数部の平均値
を補正する第６のステップと、 補正された整数部の平均値を保持する第７のステップ
と、 前記第２のステップにおけるカウントの終了後に、小数
部の加算を開始する第８のステップと、 前記第２のステップにおけるカウントの終了後に、分解
能数を測定する第９のステップと、 前記第９のステップにおける分解能数の測定後におい
て、対応するカウント値を当該分解能数に対応する所定
回数だけ加算して、小数部の加算終了とする第１０のス
テップと、 前記小数部のカウント値の総和を求める第１１のステッ
プと、 小数部の加算終了後に、当該小数部カウント値の総和を
前記分解能数で徐算して平均処理を行う第１２のステッ
プと、 前記第１２のステップにおいて平均処理して求められた
小数部の平均値を補正する第１３のステップと、 補正された小数部の平均値を保持する第１４のステップ
と、 第７のステップにおいて保持されている補正された整数
部の平均値と、前記第１４のステップにおいて保持され
ている補正された小数部の平均値とを加算して、カウン
ト値の平均値を求める第１５のステップと、 前記第１５のステップにおいて求められたカウント値の
平均値と、システムクロックパルスの周期との乗算によ
り、測定時間を算出する第１６のステップと、 を有することを特徴とする時間測定方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7194671A JP2793524B2 (ja) | 1995-07-31 | 1995-07-31 | 時間測定システムおよびその測定方法 |
| EP96112290A EP0757440A3 (en) | 1995-07-31 | 1996-07-30 | A time interval measurement system and a method applied therein |
| CA002182356A CA2182356C (en) | 1995-07-31 | 1996-07-30 | Time interval measurement system and a method applied therein |
| US08/688,804 US5689539A (en) | 1995-07-31 | 1996-07-31 | Time interval measurement system and a method applied therein |
| KR1019960032559A KR100188386B1 (ko) | 1995-07-31 | 1996-07-31 | 시 간격 측정 시스템 및 그에 적용된 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7194671A JP2793524B2 (ja) | 1995-07-31 | 1995-07-31 | 時間測定システムおよびその測定方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP2793524B2 JP2793524B2 (ja) | 1998-09-03 |
Family
ID=16328376
Family Applications (1)
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|---|---|---|---|
| JP7194671A Expired - Fee Related JP2793524B2 (ja) | 1995-07-31 | 1995-07-31 | 時間測定システムおよびその測定方法 |
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| EP (1) | EP0757440A3 (ja) |
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| CA (1) | CA2182356C (ja) |
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- 1995-07-31 JP JP7194671A patent/JP2793524B2/ja not_active Expired - Fee Related
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1996
- 1996-07-30 CA CA002182356A patent/CA2182356C/en not_active Expired - Fee Related
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- 1996-07-31 KR KR1019960032559A patent/KR100188386B1/ko not_active Expired - Fee Related
- 1996-07-31 US US08/688,804 patent/US5689539A/en not_active Expired - Fee Related
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